JP2006237143A - 強誘電体トランジスタラッチ回路 - Google Patents

強誘電体トランジスタラッチ回路 Download PDF

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Abstract

【課題】データの読み書きの際に格別な制御方式や手順が必要なく、通常のＭＯＳＦＥＴ回路と同じような取り扱いができ、かつ占有面積も少ない不揮発性のラッチ回路を提供すること。
【解決手段】この発明は、ゲート部に強誘電体薄膜を有するＮ型ＭＦＳＦＥＴ１０１と、Ｐ型ＭＯＳＦＥＴ１０２とを組み合わせた相補型のインバータ回路１０７と、ゲート部に強誘電体薄膜を有するＮ型ＭＦＳＦＥＴ１０３と、Ｐ型ＭＯＳＦＥＴ１０４とを組み合わせた相補型のインバータ回路１０８と、を備えている。インバータ回路１０７とインバータ回路１０８とは、互いにその出力を入力として帰還させるようにたすき掛けに接続されている。
【選択図】 図１

Description

本発明は、強誘電体を用いた電界効果型トランジスタによる不揮発性のラッチ回路に関するものであり、例えば半導体集積回路において、不揮発性のメモリとして内蔵する際に好適なものである。
近年、メモリ分野において、電気的にデータを書き込み、消去可能な不揮発性メモリの重要性が増している。また、集積回路の一部にデータを書き込み、消去可能な不揮発性のメモリを内蔵することがしばしば要請される。
不揮発性メモリとして各種のものがあるが、高速性、低電圧特性、低消費電力等の観点から強誘電体メモリが注目されている。強誘電体メモリの具体的な構成は、以下の例に示すように様々である。
強誘電体メモリの一例としては、強誘電体膜内部の残留分極の状態により２状態を定義する強誘電体コンデンサを用いたものが知られている。これは、データの書き込みの際には、強誘電体コンデンサに、強誘電体薄膜の抗電界以上の電圧を極性の異なる２種のかけ方で１か０かの内部分極状態を作り出し、残留分極による保存状態を経て、データの読み出しの際には、強誘電体薄膜の抗電界以上の電圧をかけて電荷を取り出し、１か０かの内部の記憶状態を検知するようになっている。このような強誘電体メモリを説明するための図が、図１７、図１８、図１９、および図２０である。
図１７は、強誘電体コンデンサの構造を示す断面図である。この強誘電体コンデンサは、無機の強誘電体からなる強誘電体薄膜１７４０を、金属電極からなる第１端子１７４１と第２端子１７４２によって挟む構造になっている。
図１８は、図１７に示す強誘電体コンデンサの分極電荷−印加電圧特性を示すものである。図１８において、１８０１、１８０２、１８０３、１８０４、１８０５、１８０６の各点の特性点を通る曲線が、図１７の強誘電体コンデンサの第１端子１７４１と第２端子１７４２の間に加えた電圧Ｖと内部分極電荷Ｑの特性を表している。
特性点１８０１は第２端子１７４２に第１端子１７４１より正の高い電圧Ｖを加えた状態を示し、特性点１８０４は第１端子１７４１に第２端子１７４２より正の高い電圧Ｖを加えた状態を示している。特性点１８０１と特性点１８０４においては、内部の分極は正負、逆の分極をする。
特性点１８０１の状態にあった強誘電体コンデンサの第１端子１７４１と第２端子１７４２の電位差を０として開放すると、内部の分極は残留分極として保存され、特性点１８０２に示す状態となる。また、特性点１８０４の状態にあった強誘電体コンデンサの第１端子１７４１と第２端子１７４２の電位差を０として開放すると、内部の分極は残留分極として保存されて、特性点１８０５に示す状態となる。
したがって、強誘電体コンデンサの内部分極電荷と印加電圧はヒステリシス特性を持っていると同時に、強誘電体コンデンサの両端の端子を開放し、電圧を０としても前の状態によって、異なった残留分極を有している。この状態が特性点１８０２と特性点１８０５に相当して、不揮発性のデータを記憶できる。
ここで、図１８の特性点１８０１〜１８０６に対応する強誘電体コンデンサの内部分極の各状態を模式的に示すと、それぞれ図１９の（Ａ）〜（Ｆ）に示すようになる。ただし、図１８における印加電圧Ｖは、図１９において上部のコンデンサの電極を基準として正負を定めている。
さて、強誘電体コンデンサの両端の端子が開放された状態から第２端子１７４２を基準として第１端子１７４１に電圧Ｖ（ΔＶＢ）をかけると、特性点１８０４に移動する。このとき、前の状態が特性点１８０２であれば図１８に示すΔＱＨＢの電荷が取り出され、特性点１８０５の状態であればΔＱＬＢの電荷が取り出される。図１８から明らかにΔＱＬＢ≪ΔＱＨＢであるので、残留分極として記憶されていた前の状態を１または０として判別できる。
以上の動作を行う具体的な回路の一例として、図２０に示す回路が知られている。
この回路は、図２０に示すように、強誘電体コンデンサ２０１１と、Ｎ型の絶縁ゲート電界効果型トランジスタ（以下、ＭＯＳＦＥＴと略す）２０１２とからなり、ワード線（ＷＬ）２０１３、ビット線（ＢＬ）２０１４、およびプレート線（ＰＬ）２０１５を含んでいる。ここで、ＭＯＳＦＥＴとは、Ｍｅａｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの略語である。
さらに詳述すると、ワード線２０１３は、ＭＯＳＦＥＴ２０１２のゲートに接続されている。また、ビット線２０１４は、ＭＯＳＦＥＴ２０１２のソースまたはドレインとなる電極に接続されている。さらに、プレート線２０１５は、強誘電体コンデンサ２０１１の一端に接続されている。強誘電体コンデンサ２０１１の他端は、ＭＯＳＦＥＴ２０１２のドレインまたはソースとなる電極に接続されている。
このような構成からなる図２０に示す回路では、ビット線２０１４とプレート線２０１５に強誘電体コンデンサ２０１１にかける電位を供給し、ワード線２０１３によってＭＯＳＦＥＴ２０１２をオン、オフすることにより、前述した電荷の書き込み動作と読み出し動作を行う。
ここで、上記の方法は、データを読み出す際に電荷を取り出す。すなわち、データを破壊してしまうので、破壊読み出しと一般的に呼ばれる方式であり、この方式の一例として特許文献１に示すものが知られている。
また、データを読み出す際にデータを破壊しない、非破壊読み出しと呼ばれる方法が知られている。この一例として、図２１に示すように、ＭＦＳＦＥＴ２１００を用いたメモリセルが知られている。ここで、ＭＦＳＦＥＴとは、Ｍｅａｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの頭文字を連ねたものである。
ＭＦＳＦＥＴ２１００は、ゲート部に強誘電体薄膜を有するものであり、通常のＭＯＳＦＥＴのゲート絶縁膜を強誘電体膜（強誘電体薄膜）に置き換えた構造からなる。
このようなＭＦＳＦＥＴ２１００では、ゲート電極２１０１と基板間２１０５、もしくはソース電極２１０３、ドレイン電極２１０４に強誘電体薄膜の抗電圧以上の電圧を加え、強誘電体薄膜に分極を起こし、印加電圧を取り除いた後もその残留分極の状態によってデータを記憶する。さらに、その残留分極によって、ＭＦＳＦＥＴ２１００は、そのチャルネルに誘起される電荷が異なり、スレッショルド電圧の相違となって、流れる電流値が異なることから書き込まれた分極の方向を知る、つまり１か０かの差違を検出することができる。
次に、ＭＦＳＦＥＴ２１００がそのゲート部の強誘電体薄膜に分極を起こし、その残留分極によるスレッショルド電圧の変化を検出する方法について、以下に説明する。
図２１において、ワード線２１１５を通してゲート電極２１０１に０電位を与え、第１ビット線２１１３と第２ビット線２１１４を通して、ソース電極２１０３とドレイン電極２１０４に抗電圧以上の正のＶ電位を与え、強誘電体薄膜がゲート側に正極、基板２１０５側に負極の分極を起こしている。あるいはワード線２１１５を通してゲート電極２１０１に抗電圧以上の正のＶ電位を与え、第１ビット線２１１３と第２ビット線２１１４を通して、ソース電極２１０３とドレイン電極２１０４に０電位を与え、強誘電体薄膜がゲート側に負極、基板２１０５側に正極の分極を起こしている。そこで、これらの分極の相違によるスレッショルド電圧の差異による電流量の差異を検出する。
図２１に示すＭＦＳＦＥＴを用いたメモリセルによる方式では、図２２に示すように、ＭＦＳＦＥＴを行列状に配置し、ワード線、ビット線を制御してそのＭＦＳＦＥＴのデータ記憶状態を検出することが一般的手法として採用されている。
つまり、図２２に示すように、ＭＦＳＦＥＴ２２０１を行列状に配置し、ワード線２２０５、第１ビット線２２１３、および第２ビット線２２１４を共用化して、メモリセルアレイ２２２０を構成するようにしている。さらに、このように構成したメモリセルアレイ２２２０のワード線群とビット線群を制御する制御回路を、メモリセルアレイ２２２０の周辺に設け、それらを制御するようにしている。
しかし、図２２に示す方式は、ゲート電極の下に強誘電体薄膜を設けて残留分極を記憶し、かつその記憶データの差異を検出するためにＭＦＳＦＥＴのゲート電極にトランジスタがオン（ＯＮ）する電位をかける方法である。このため、記憶データを消さないように、かつ行列状に配置されたメモリセルとしての各ＭＦＳＦＥＴに誤動作や誤書き込みを防ぐような方式を、ワード線側とビット線側の制御回路に付与する必要がある。
なお、このような一例として、ゲート部に強誘電体薄膜を有する電界効果型トランジスタが記載される特許文献２が知られている。
特開平１１−３９８８２号公報 特開２００３−６８８９０号公報
しかしながら、上記の従来の強誘電体メモリでは、以下に述べるような不具合がある。すなわち、図１７〜図２０あるいは特許文献１に示されるデータを破壊読み出しする方式では、データの読み出し後、消えたデータを再書き込みする必要がある。したがって、データを読み出した後に書き込み動作を行うので、余計な膨大な素子数の制御回路と無視できない時間を要し、アクセスタイムやサイクルタイムに影響を与える。
また、図２１、図２２あるいは特許文献２に示すような、データを非破壊読み出しする方式では、周辺回路が複雑で多大な素子数の回路を必要とする。
このため、大規模メモリの場合には、上記の従来方式であっても特に上記の点が課題にはならないと考えられる。しかし、集積回路の中に比較的小容量の読み書き可能な不揮発性メモリを内蔵するような場合には、従来の方式では周辺回路の大きさと制御の煩雑さ、さらにはデータの読み書きに要する長い時間が大きな課題となる。
そこで、本発明の目的は、上記の点に鑑み、データの読み書きの際に格別な制御方式や手順を必要とせず、通常のＭＯＳＦＥＴ回路と同じような取り扱いが可能で、かつ占有面積も少ない不揮発性のラッチ回路を提供することにある。
上記の課題を解決し本発明の目的を達成するために、本発明は、以下のような構成からなる。
すなわち、第１の発明は、第１の導電型であってゲート部に強誘電体薄膜を有する第１の電界効果型トランジスタと、第２の導電型である第１の絶縁ゲート電界効果型トランジスタとを組み合わせた相補型の第１のインバータ回路と、第１の導電型であってゲート部に強誘電体薄膜を有する第２の電界効果型トランジスタと、第２の導電型である第２の絶縁ゲート電界効果型トランジスタとを組み合わせた相補型の第２のインバータ回路とを備え、前記第１のインバータ回路と第２のインバータ回路とは、互いにその出力を入力として帰還させるようにたすき掛けに接続させたものである。
第２の発明は、第１の導電型であってゲート部に強誘電体薄膜を有する第１の電界効果型トランジスタと、第２の導電型であってゲート部に強誘電体薄膜を有する第２の電界効果型トランジスタとを組み合わせた相補型の第１のインバータ回路と、第１の導電型であってゲート部に強誘電体薄膜を有する第３の電界効果型トランジスタと、第２の導電型であってゲート部に強誘電体薄膜を有する第４の電界効果型トランジスタとを組み合わせた相補型の第２のインバータ回路とを備え、前記第１のインバータ回路と第２のインバータ回路とは、互いにその出力を入力として帰還させるようにたすき掛けに接続させたものである。
第３の発明は、電源と接続される第１電源端子および第２電源端子と、第１の導電型であって、ゲート部に強誘電体薄膜を有する第１の電界効果型トランジスタと、第１の導電型であって、ゲート部に強誘電体薄膜を有する第２の電界効果型トランジスタと、第２の導電型である第１の絶縁ゲート電界効果型トランジスタと、第２の導電型である第２の絶縁ゲート電界効果型トランジスタと、を有し、前記第１の電界効果型トランジスタのソース電極は前記第１電源端子に接続され、前記第１の絶縁ゲート電界効果型トランジスタのソース電極は前記第２電源端子に接続され、前記第１の電界効果型トランジスタのドレイン電極と前記第１の絶縁ゲート電界効果型トランジスタのドレイン電極は互いに接続され、かつ、前記第１の電界効果型トランジスタのゲート電極と前記第１の絶縁ゲート電界効果型トランジスタのゲート電極は互いに接続され、前記第２の電界効果型トランジスタのソース電極は前記第１電源端子に接続され、前記第２の絶縁ゲート電界効果型トランジスタのソース電極は前記第２電源端子に接続され、前記第２の電界効果型トランジスタのドレイン電極と前記第２の絶縁ゲート電界効果型トランジスタのドレイン電極は互いに接続され、かつ、前記第２の電界効果型トランジスタのゲート電極と前記第２の絶縁ゲート電界効果型トランジスタのゲート電極は互いに接続され、前記第１の電界効果型トランジスタのドレイン電極と前記第１の絶縁ゲート電界効果型トランジスタのドレイン電極は、前記第２の電界効果型トランジスタのゲート電極と前記第２の絶縁ゲート電界効果型トランジスタのゲート電極に接続され、さらに、前記第２の電界効果型トランジスタのドレイン電極と前記第２の絶縁ゲート電界効果型トランジスタのドレイン電極は、前記第１の電界効果型トランジスタのゲート電極と前記第１の絶縁ゲート電界効果型トランジスタのゲート電極に接続されている。
第４の発明は、電源と接続される第１電源端子および第２電源端子と、第１の導電型であって、ゲート部に強誘電体薄膜を有する第１の電界効果型トランジスタと、第２の導電型であって、ゲート部に強誘電体薄膜を有する第２の電界効果型トランジスタと、第１の導電型であって、ゲート部に強誘電体薄膜を有する第３の電界効果型トランジスタと、第２の導電型であって、ゲート部に強誘電体薄膜を有する第４の電界効果型トランジスタと、を有し、前記第１の電界効果型トランジスタのソース電極は前記第１電源端子に接続され、前記第２の電界効果型トランジスタのソース電極は前記第２電源端子に接続され、前記第１の電界効果型トランジスタのドレイン電極と前記第２の電界効果型トランジスタのドレイン電極は互いに接続され、かつ、前記第１の電界効果型トランジスタのゲート電極と前記第２の電界効果型トランジスタのゲート電極は互いに接続され、前記第３の電界効果型トランジスタのソース電極は前記第１電源端子に接続され、前記第４の電界効果型トランジスタのソース電極は前記第２電源端子に接続され、前記第３の電界効果型トランジスタのドレイン電極と前記第４の電界効果型トランジスタのドレイン電極は互いに接続され、かつ、前記第３の電界効果型トランジスタのゲート電極と前記第４の電界効果型トランジスタのゲート電極は互いに接続され、前記第１の電界効果型トランジスタのドレイン電極と前記第２の電界効果型トランジスタのドレイン電極は、前記第３の電界効果型トランジスタのゲート電極と前記第４の電界効果型トランジスタのゲート電極に接続され、さらに、前記第３の電界効果型トランジスタのドレイン電極と前記第４の電界効果型トランジスタのドレイン電極は、前記第１の電界効果型トランジスタのゲート電極と前記第２の電界効果型トランジスタのゲート電極に接続されている。
第５の発明は、第１乃至第４のうちの何れかの発明において、前記ゲート部に強誘電体薄膜を有する電界効果型トランジスタは、チャネルドープが行われている。
第６の発明は、第１乃至第５のうちの何れかの発明において、前記強誘電体薄膜は、無機強誘電体からなる。
第７の発明は、第６発明において、前記無機強誘電体からなる強誘電体薄膜は、ＰＺＴＮからなる。
第８の発明は、第１乃至第５のうちの何れかの発明において、前記強誘電体薄膜は、有機強誘電体からなる。
第９の発明は、第８発明において、前記有機強誘電体からなる強誘電体薄膜は、ＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンからなる。
このような構成からなる本発明によれば、電源切断時にＭＦＳＦＥＴの有する強誘電体薄膜の残留分極によってＭＦＳＦＥＴのスレッショルド電圧が異なり、ラッチ回路を構成する１対のインバータ回路に動作条件の偏りができるので、電源投入後も電源切断時のラッチ回路のデータの保持状態に速やかに復帰させることができる。
また、本発明では、ラッチ回路自体の構成がデータの書き込み回路とデータ出力回路を兼ねることができる。このため、余分な制御回路や読み出し、書き込みの手順が不要となり、高速かつ少ない回路素子となって、小容量の不揮発性メモリ内蔵のＬＳＩに対してコストと、占有面積の観点から非常に適した回路を提供できるという効果がある。
また、本発明において、ＭＦＳＦＥＴにチャネルドープを行なう場合には、ＭＦＳＦＥＴのスレッショルド電圧を適切に調整することができる。このため、強誘電体薄膜の残留分極の方向の相違によってＭＦＳＦＥＴがオン、オフする際の差が明確化して確実に動作領域に持ち込むことができるようになり、データの検出をより一層、容易かつ確実にして、電源切断時のラッチ回路のデータの保持状態に安定して復帰させることができる。
また、本発明において、ＭＦＳＦＥＴのゲート部の強誘電体薄膜の材料に無機強誘電体のＰＺＴＮを用いる場合には、その強誘電体薄膜の分極電荷−印加電圧のヒステリシス特性として角型特性の良いものを実現できる。
また、本発明では、ＭＦＳＦＥＴの強誘電体薄膜に、理想的なＭＦＳ構造が容易に形成できる有機強誘電体であるＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンを用いるようにした。したがって、この場合には、ＭＦＳＦＥＴのゲート部における強誘電体薄膜の残留分極によってＭＦＳＦＥＴのスレッショルド電圧が変わり、電流の流れ易さの相違として現れるので、電源切断時のデータ保持状態が確実に復元するという効果がある。
さらに、本発明において、分極電荷−印加電圧のヒステリシス特性において角型特性の良い無機強誘電体のＰＺＴＮや、理想的なＭＦＳ構造を容易に形成する有機強誘電体であるＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、あるいはナイロン７、ナイロン１１等の奇数ナイロンを、ＭＦＳＦＥＴの強誘電体薄膜に用いた場合には、諸特性が改善され、製造が容易かつ安定性を増す効果がある。そして、その結果、品質信頼性が高まるとともに、製造コストが低下するという効果がある。
以下、本発明の実施形態について、図面を参照して説明する。
〔本発明の強誘電体トランジスタラッチ回路の第１実施形態〕
（第１実施形態の回路の概要）
図１は、本発明の強誘電体トランジスタラッチ回路の第１実施形態の構成を示す回路図である。
この第１実施形態は、図１に示すように、インバータ回路１０７とインバータ回路１０８とを備え、インバータ回路１０７とインバータ回路１０８とは互いにその出力を入力として帰還させるようにたすき掛けに接続させた不揮発性のラッチ回路からなる。
また、第１実施形態は、そのような構成により、電源の切断時に１ビットのデータを保持でき、電源の投入時には電源の切断時におけるデータの保持状態に速やかに復帰でき、しかもそのラッチ回路自体の構成がデータの書き込み回路とデータ出力回路を兼ねることができるようにしたものである。
インバータ回路１０７は、導電型がＮ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ（以下、Ｎ型ＭＦＳＦＥＴという）１０１と、導電型がＰ型の絶縁ゲート電界効果型トランジスタ（以下、Ｐ型ＭＯＳＦＥＴという）１０２とを組み合わせた相補型の回路からなる。
インバータ回路１０８は、導電型がＮ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ（以下、Ｎ型ＭＦＳＦＥＴという）１０３と、導電型がＰ型の絶縁ゲート電界効果型トランジスタ（以下、Ｐ型ＭＯＳＦＥＴという）１０４とを組み合わせた相補型の回路からなる。
（ＭＦＳＦＥＴの構成と動作原理）
次に、図１に示す回路の詳細およびその動作の説明に先立って、インバータ回路１０７、１０８を構成するＮ型ＭＦＳＦＥＴ１０１、１０３の構造、およびその動作原理について、図２〜図５を参照して説明する。
図２は、Ｎ型の導電性を持つＭＦＳＦＥＴのチャネル部のソース・ドレイン方向に切断した断面図である。図２において、２０１は金属からなるゲート電極、２０２はＮ＋拡散からなるソースもしくはドレインとなる第１電極、２０３はＮ＋拡散からなるドレインもしくはソースとなる第２電極である。２０９はシリコン基板である。
２００は無機強誘電体であるＰＺＴＮからなる強誘電体薄膜である。結晶性の優れたＰＺＴＮから形成された強誘電体薄膜２００は、その両端に電圧を印加すると、内部に分極が起こるとともに、一度起きた分極は反転しにくい性質があり、図３に示すような角型性の良いヒステリシス特性を持っている。
なお、図１８は、強誘電体薄膜として従来から多く使用されているＰＺＴやＳＢＴの代表的な特性図である。図３と図１８を比較すると、ＰＺＴＮは、従来の代表的な強誘電体よりも角型性のよいヒステリシス特性を持っていることが解る。
ここで、ＰＺＴとは、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３の総称である。また、ＰＺＴＮとは、ＰＺＴのＴｉの一部をＮｂで置き換えたものの総称である。さらに、ＳＢＴとは、ＳｒＢｉ２Ｔａ２Ｏ９もしくはそれに近い組成の総称である。
なお、図２において、強誘電体薄膜２００の構成材料は、ＰＺＴＮが最も望ましいが、ＰＺＴやＳＢＴを用いても良い。また、金属電極２０１は、白金（Ｐｔ）が一般的に用いられる。
図３は、図２に示す強誘電体薄膜２００がＰＺＴＮの場合の分極電荷−印加電圧特性である。
図３において、強誘電体薄膜に抗電界以上の負の電圧を加えると特性点３１１の状態となり、そこで印加電圧を除き、開放すると特性点３１２となり、かつ、縦軸の交差点に相当する量が残留分極として保持される。さらに、抗電圧以上の正の電圧を加えると特性点３１４の状態に移る。そこで、印加電圧を除き、開放すると特性点３１５となり、かつ縦軸の交差点に相当する量が残留分極として保持される。
さて、図３に示したように、図２に示す構造のＭＦＳＦＥＴにおいて、強誘電体薄膜２００に抗電圧以上の電圧を印加すると、強誘電体薄膜２００は内部に分極を起こすので、これについて図４および図５を参照して説明する。
例えば、図４に示すように、ゲート電極端子４０４を通してゲート電極２０１が０電位でドレイン電極もしくはソース電極となる２０２、２０３が電極端子４０５、４０６を通して＋Ｖ電位であると、強誘電体薄膜２００はゲート電極２０１側が正、ドレイン電極もしくはソース電極となる２０２、２０３側が負の内部分極を起こす。この分極は、Ｎ型の電界効果型トランジスタとしてのチャネル部４０９の電子が誘起するのを抑制する方向に働く。つまりＮ型ＭＦＳＦＥＴはスレッショルド電圧が高くなる。
また、図５に示すように、ゲート電極端子５０４を通してゲート電極２０１が＋Ｖ電位でドレイン電極もしくはソース電極となる２０２、２０３が電極端子４０５、４０６を通して０電位であると図５の強誘電体薄膜２００はゲート電極２０１側が負、ドレイン電極もしくはソース電極となる２０２、２０３側が正の内部分極を起こす。この分極は、Ｎ型の電界効果型トランジスタとしてのチャネル部４０９に電子を誘起する。Ｎ型の場合は、電子の流れる経路チャネルを形成しやすい方向に作用する。つまりＮ型ＭＦＳＦＥＴはスレッショルド電圧が低くなる。
図５において、チャネル部４０９の上部を複数の破線模様で表現しているのは、強誘電体薄膜２００の分極の結果、チャネル部４０９において電子が誘起されている様子を表現しているものである。
さて、図３は強誘電体薄膜にかかる電圧Ｖと内部分極電荷Ｑの関係を示しているが、静電容量をＣとしてＱ＝ＣＶの一般的な関係により、ＭＯＳ容量の変化を図３から読みとれる。また、ＭＯＳＦＥＴのスレッショルド電圧の変化は、ＭＯＳ容量の変化に関連している。したがって、図３において、特性曲線が大きく変化する抗電圧付近でＮ型ＭＦＳＦＥＴはスレッショルド電圧が大きく変わる。
これは、ＭＦＳＦＥＴの強誘電体薄膜の内部分極の方向と大きさによって、電界効果型トランジスタとしてのスレッショルド電圧が変わることに対応している。
図３において、特性曲線が抗電圧付近で変わる際の電圧は、電界効果型トランジスタの動作電圧に比較しても充分に影響を与える変化量である。そして、特性点３１２や３１５における残留分極も充分に大きいので、電源を切断した際に残留分極が保存されたＭＦＳＦＥＴはスレッショルド電圧も大きな差として保存されている。
（第１実施形態の回路の詳細説明）
次に、第１実施形態におけるインバータ回路１０７、１０８の具体的な構成について、図１を参照して説明する。
Ｎ型ＭＦＳＦＥＴ１０１のソース電極は−ＶＳＳ〔Ｖ〕の電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１０２のソース電極は＋ＶＤＤ〔Ｖ〕の電位を持つ正極の電源端子に接続され、Ｎ型ＭＦＳＦＥＴ１０１のゲート電極とＰ型ＭＯＳＦＥＴ１０２のゲート電極とは互いに接続され、その共通接続部が入出力端子１０５に接続されている。また、Ｎ型ＭＦＳＦＥＴ１０１のドレイン電極とＰ型ＭＯＳＦＥＴ１０２のドレイン電極とは互いに接続されている。
また、Ｎ型ＭＦＳＦＥＴ１０３のソース電極は−ＶＳＳ〔Ｖ〕の電位を持つ負極の電源端子に接続され，Ｐ型ＭＯＳＦＥＴ１０４のソース電極は＋ＶＤＤ〔Ｖ〕の電位を持つ正極の電源端子に接続され、Ｎ型ＭＦＳＦＥＴ１０３のゲート電極とＰ型ＭＯＳＦＥＴ１０４のゲート電極とは互いに接続され、その共通接続部が入出力端子１０６に接続されている。また、Ｎ型ＭＦＳＦＥＴ１０３のドレイン電極とＰ型ＭＯＳＦＥＴ１０４のドレイン電極とは互いに接続されている。
さらに、インバータ回路１０７を構成するＮ型ＭＦＳＦＥＴ１０１とＰ型ＭＯＳＦＥＴ１０２のドレイン電極は入出力端子１０６に接続され、インバータ回路１０８を構成するＮ型ＭＦＳＦＥＴ１０３とＰ型ＭＯＳＦＥＴ１０４のドレイン電極は入出力端子１０５に接続され、インバータ回路１０７とインバータ回路１０８とによって全体として第１実施形態に係るラッチ回路を構成している。
なお、以上の構成において、インバータ回路１０７とインバータ回路１０８は、レイアウトパターンにおいて同一、もしくは対称形に構成され、かつ、ＭＦＳＦＥＴとＭＯＳＦＥＴの特性は対応する素子において同一の特性とする。
（第１実施形態の回路の動作説明）
次に、このような構成からなる第１実施形態の動作について、図１を参照しながら説明する。
いま、図１に示す入出力端子１０５に、正の電位＋ＶＤＤ、あるいはそれに近い正の電位が加わると、Ｎ型ＭＦＳＦＥＴ１０１はオン（ＯＮ）し、Ｐ型ＭＯＳＦＥＴ１０２はオフ（ＯＦＦ）するので、Ｎ型ＭＦＳＦＥＴ１０１とＰ型ＭＯＳＦＥＴ１０２のドレイン電極は負の電位−ＶＳＳとなる。
したがって、Ｎ型ＭＦＳＦＥＴ１０１とＰ型ＭＯＳＦＥＴ１０２のドレイン電極に接続された入出力端子１０６は負の電位−ＶＳＳとなり、Ｎ型ＭＦＳＦＥＴ１０３はオフし、Ｐ型ＭＯＳＦＥＴ１０４はオンする。
この結果、Ｎ型ＭＦＳＦＥＴ１０３とＰ型ＭＯＳＦＥＴ１０４のドレイン電極は、正の電位＋ＶＤＤとなる。この電位は、初め正の電位を加えられた入出力端子１０５に伝わり安定状態となる。
このときには、Ｎ型ＭＦＳＦＥＴ１０１は、ゲート電極が正の電位＋ＶＤＤであり、ソース電極とドレイン電極が負の電位−ＶＳＳとなっているので、Ｎ型ＭＦＳＦＥＴ１０１の強誘電体薄膜は分極が起こる。この分極は、図５で説明したように、Ｎ型ＭＦＳＦＥＴ１０１の電界効果型トランジスタのスレッショルドを導通しやすい低いスレッショルド電圧にする。
これに対して、Ｎ型ＭＦＳＦＥＴ１０３は、ゲート電極が負の電位−ＶＳＳであり、ドレイン電極が正の電位＋ＶＤＤとなっているので、Ｎ型ＭＦＳＦＥＴ１０３の強誘電体薄膜はＮ型ＭＦＳＦＥＴ１０１とは逆の分極が起こる。この分極は、図４で説明したように、Ｎ型ＭＦＳＦＥＴ１０３の電界効果型トランジスタのスレッショルドをオフしやすい高いスレッショルド電圧にする。
したがって、この状態で電源（電源電圧）が遮断されると、Ｎ型ＭＦＳＦＥＴ１０１の強誘電体薄膜はスレッショルド電圧を低い状態とする残留分極となって保存され、Ｎ型ＭＦＳＦＥＴ１０３の強誘電体薄膜はスレッショルド電圧を高い状態とする残留分極となって保存される。
その後、再び電源が投入されると、強誘電体薄膜の残留分極によるスレッショルド電圧の影響により、Ｎ型ＭＦＳＦＥＴ１０１はオンしやすく、Ｎ型ＭＦＳＦＥＴ１０３はオフしやすい。このため、Ｎ型ＭＦＳＦＥＴ１０１とＮ型ＭＦＳＦＥＴ１０３、およびＰ型ＭＯＳＦＥＴ１０２とＰ型ＭＯＳＦＥＴ１０４が、それぞれ対称形に構成されていれば、偏りとしては強誘電体薄膜の残留分極によるスレッショルド電圧の差のみとなる。
従って、Ｎ型ＭＦＳＦＥＴ１０１がオンし、Ｎ型ＭＦＳＦＥＴ１０３がオフする状態、つまり、入出力端子１０５が正の電位＋ＶＤＤ、入出力端子１０６が負の電位−ＶＳＳ電位の状態で安定する。
これは、電源を遮断する前のラッチ回路の状態に、電源を再投入後も安定して復帰することを意味している。これは、２つのＮ型ＭＦＳＦＥＴ１０１、１０３の強誘電体薄膜の残留分極による効果である。
次に、入出力端子１０５に負の電位−ＶＳＳ、あるいはそれに近い負の電位が加わると、Ｎ型ＭＦＳＦＥＴ１０１はオフし、Ｐ型ＭＯＳＦＥＴ１０２はオンするので、Ｎ型ＭＦＳＦＥＴ１０１とＰ型ＭＯＳＦＥＴ１０２のドレイン電極は正の電位＋ＶＤＤとなる。
したがって、Ｎ型ＭＦＳＦＥＴ１０１とＰ型ＭＯＳＦＥＴ１０２のドレイン電極に接続された入出力端子１０６は正の電位＋ＶＤＤとなってＮ型ＭＦＳＦＥＴ１０３はオンし、Ｐ型ＭＯＳＦＥＴ１０４はオフする。
この結果、Ｎ型ＭＦＳＦＥＴ１０３とＰ型ＭＯＳＦＥＴ１０４のドレイン電極は負の電位−ＶＳＳとなる。この電位は初め負の電位を加えられた入出力端子１０５に伝わり安定状態となる。
このとき、Ｎ型ＭＦＳＦＥＴ１０１のゲート電極は負の電位−ＶＳＳであり、ドレイン電極は正の電位＋ＶＤＤとなっているので、Ｎ型ＭＦＳＦＥＴ１０１の強誘電体薄膜はこの電位状態を反映した分極が起こる。この分極は、Ｎ型ＭＦＳＦＥＴ１０１の電界効果型トランジスタのスレッショルドをオフしやすい高いスレッショルド電圧にする。
また、Ｎ型ＭＦＳＦＥＴ１０３のゲート電極は正の電位＋ＶＤＤであり、ソース電極とドレイン電極は負の電位−ＶＳＳとなっているので、Ｎ型ＭＦＳＦＥＴ１０３の強誘電体薄膜はＮ型ＭＦＳＦＥＴ１０１とは逆の分極が起こる。この分極は、Ｎ型ＭＦＳＦＥＴ１０３の電界効果型トランジスタのスレッショルドを導通しやすい低いスレッショルド電圧にする。
したがって、この状態で電源が遮断されると、Ｎ型ＭＦＳＦＥＴ１０１の強誘電体薄膜はスレッショルド電圧を高い状態とする残留分極となって保存され、Ｎ型ＭＦＳＦＥＴ１０３の強誘電体薄膜はスレッショルド電圧を低い状態とする残留分極となって保存される。
その後、再び電源が投入されると、強誘電体薄膜の残留分極によるスレッショルド電圧の影響により、Ｎ型ＭＦＳＦＥＴ１０１はオフしやすく、Ｎ型ＭＦＳＦＥＴ１０３はオンしやすい。このため、Ｎ型ＭＦＳＦＥＴ１０１とＮ型ＭＦＳＦＥＴ１０１１０３、およびＰ型ＭＯＳＦＥＴ１０２とＰ型ＭＯＳＦＥＴ１０４がそれぞれ対称形に構成されていれば、偏りとしては強誘電体薄膜の残留分極によるスレッショルド電圧の差のみとなる。
従って、Ｎ型ＭＦＳＦＥＴ１０１はオフし、Ｎ型ＭＦＳＦＥＴ１０３はオンする状態、つまり第１入出力端子１０５が負のＶＳＳ電位、第２入出力端子１０６は正のＶＤＤ電位の状態で安定する。
これは、電源を遮断する前のラッチ回路の状態に、電源を再投入も安定して復帰することを意味している。これも２つのＮ型ＭＦＳＦＥＴ１０１、１０３の強誘電体薄膜の残留分極による効果である。
以上により、図１に示すラッチ回路は、電源を遮断し、その後、電源を再投入したときに、前の状態に復帰する不揮発性のラッチ回路となっていることが解る。
また、このラッチ回路では、記憶されるデータを読み出すには、入出力端子１０５もしくは入出力端子１０６の電位を用いればよく、かつ、このとき充分に高いインピーダンスで信号を読み出せば、その記憶状態や強誘電体薄膜の内部分極には影響を与えない。
さらに、このラッチ回路では、記憶状態のデータを書き換えるには、Ｎ型ＭＦＳＦＥＴ１０１、１０３やＰ型ＭＯＳＦＥＴ１０２、１０４のインピーダンスに比較し、充分に低いインピーダンス源で、入出力端子１０５もしくは入出力端子１０６に信号を加えれば良い。一度、ラッチ回路の状態が反転すれば、書き換えの入力信号が無くなっても、ラッチ回路を保持する状態が強誘電体薄膜の内部分極を前述した記憶機能に望ましい方向に自ら強化する。
なお、このラッチ回路では、動作時の内部分極や残留分極がスレッショルド電圧に与える影響が電界効果型トランジスタのスレッショルド電圧、あるいは回路動作上、最適点とならないことが考えられる。この場合には、Ｎ型ＭＦＳＦＥＴ１０１、１０３にそれぞれチャネルドープを行い、動作点を調整することが場合により有効であり、一層効果的となる。
また、図４、図５では、ソース電極とドレイン電極が同電位の場合の分極とキャリアの状態を示しているのに対し、図１のラッチ回路において、ＭＦＳＦＥＴ１０１、１０３では必ずしもソース電極とドレイン電極とが同電位とはならない。つまり、オンする場合にはソース電極とドレイン電極は同電位となるが、オフしている場合はソース電極とドレイン電極は異なる電位がかかる。
しかし、この場合でもドレイン側ではオフしやすい方向に分極が起こる。また、ソース側においても、図１８の特性点１８０１の分極と特性点１８０２の分極ほどの差が分極状態に起こる。これらは、ＭＦＳＦＥＴ１０１とＭＦＳＦＥＴ１０３の分極の差として明確に生じ、かつ、電源再投入時における状態の偏りとしては充分な量である。したがって、図１の回路は、前述した回路動作と機能を有することになる。
〔本発明の強誘電体トランジスタラッチ回路の第２実施形態〕
図６は、本発明の強誘電体トランジスタラッチ回路の第２実施形態の構成を示す回路図である。
この第２実施形態は、図６に示すように、インバータ回路８０７とインバータ回路８０８とを備え、インバータ回路８０７とインバータ回路８０８とは、互いにその出力を入力として帰還させるようにたすき掛けに接続させた不揮発性のラッチ回路からなる。
また、第２実施形態は、そのような構成により、電源の切断時に１ビットのデータを保持でき、電源の投入時には電源の切断時におけるデータの保持状態に速やかに復帰でき、しかもそのラッチ回路自体の構成がデータの書き込み回路とデータ出力回路を兼ねることができるようにしたものである。
インバータ回路８０７は、導電型がＮ型の絶縁ゲート電界効果型トランジスタ（以下、Ｎ型ＭＯＳＦＥＴという）８０１と、導電型がＰ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ（以下、Ｐ型ＭＦＳＦＥＴという）８０２とを組み合わせた相補型の回路からなる。
インバータ回路８０８は、導電型がＮ型の絶縁ゲート電界効果型トランジスタ（以下、Ｎ型ＭＯＳＦＥＴという）８０３と，導電型がＰ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ（以下、Ｐ型ＭＦＳＦＥＴという）８０４と、を組み合わせた相補型の回路からなる。
次に、インバータ回路８０７、８０８の具体的な構成について、図６を参照して説明する。
Ｐ型ＭＦＳＦＥＴ８０２のソース電極は＋ＶＤＤ〔Ｖ〕の電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ８０１のソース電極は−ＶＳＳ〔Ｖ〕の電位を持つ負極の電源端子に接続され、Ｐ型ＭＦＳＦＥＴ８０２のゲート電極とＮ型ＭＯＳＦＥＴ８０１のゲート電極とは互いに接続され、その共通接続部が入出力端子８０５に接続されている。また、Ｐ型ＭＦＳＦＥＴ８０２のドレイン電極とＮ型ＭＯＳＦＥＴ８０１のドレイン電極とは互いに接続されている。
また、Ｐ型ＭＦＳＦＥＴ８０４のソース電極は＋ＶＤＤ〔Ｖ〕の電位を持つ正極の電源端子に接続され，Ｎ型ＭＯＳＦＥＴ８０３のソース電極は−ＶＳＳ〔Ｖ〕の電位を持つ負極の電源端子に接続され、Ｐ型ＭＦＳＦＥＴ８０４のゲート電極とＮ型ＭＯＳＦＥＴ８０３のゲート電極とは互いに接続され、その共通接続部が入出力端子８０６と接続されている。また、Ｐ型ＭＦＳＦＥＴ８０４のドレイン電極とＮ型ＭＯＳＦＥＴ８０３のドレイン電極とは互いに接続されている。
さらに、インバータ回路８０７を構成するＰ型ＭＦＳＦＥＴ８０２とＮ型ＭＯＳＦＥＴ８０１のドレイン電極は入出力端子８０６に接続され、インバータ回路８０８を構成するＰ型ＭＦＳＦＥＴ８０４とＮ型ＭＯＳＦＥＴ８０３のドレイン電極は入出力端子８０５に接続され、インバータ回路８０７とインバータ回路８０８とによって全体として第２実施形態に係るラッチ回路を構成している。
なお、以上の構成において、インバータ回路８０７とインバータ回路８０８は、レイアウトパターンにおいて同一、もしくは対称形に構成され、かつ、ＭＦＳＦＥＴとＭＯＳＦＥＴの特性は対応する素子において同一の特性とする。
ここで、図６の回路は、Ｐ型ＭＦＳＦＥＴがＮ型ＭＦＳＦＥＴより構成しやすい場合に適した構成である。
このような構成から第２実施形態は、図１に示すＮ型ＭＦＳＦＥＴ１０１、１０３を図６に示すＰ型ＭＦＳＦＥＴ８０２、８０４に置き換えるとともに 図１に示すＰ型ＭＯＳＦＥＴ１０２、１０４を図６に示すＮ型ＭＯＳＦＥＴ８０１、８０３に置き換え、この置き換えに伴って電源を逆に構成したものである。
すなわち、図６に示す第２実施形態は、インバータ回路のＭＦＳＦＥＴをＮ型からＰ型を置き換えるとともに、インバータ回路のＭＯＳＦＥＴをＰ型からＮ型に置き換え、そのために電源の正と負を逆に構成したものであり、ラッチ回路としては図１に示した第１実施形態と実質的に同一の動作をする。
従って、図６に示す第２実施形態によれば、図１に示す第１実施形態と同様に、データの読み出しと、書き込み動作が可能な不揮発性ラッチ回路が実現できる。
ところで、この第２実施形態では、図６に示すＰ型ＭＦＳＦＥＴ８０２、８０４は、図７および図８に示すような構造のものを使用する。そこで、Ｐ型ＭＦＳＦＥＴにおける残留分極とチャネル部のスレッショルド電圧の変化の様子について、図７、図８を参照して説明する。
図７は、ゲート電極端子６０４が０電位、ソースもしくはドレインとなる電極端子６０５、６０６が正側のＶ電位となった場合の残量分極とチャネル部に誘起されるキャリアの状態を示すものである。図７では、チャネル部に誘起されたホール（正孔）を複数の破線模様で表現している。
なお、図７において、６００は図２に示す強誘電体薄膜２００と同様に構成される強誘電体薄膜、６０１は金属からなるゲート電極である。また、６０２はＰ＋ 拡散からなるソースもしくはドレインとなる第１電極、６０３はＰ＋ 拡散からなるドレインもしくはソースとなる第２電極、６０９はシリコン基板である。
また、図８は、ゲート電極端子６０４が正側のＶ電位、ソースもしくはドレインとなる電極端子６０５、６０６が正側の０電位となった場合の残量分極とチャネル部に誘起されるキャリアの状態を示すものである。図８では、残留分極がチャネル部のキャリアの発生を抑える方向に作用している。
なお、第２実施形態におけるＰ型ＭＦＳＦＥＴ８０２、８０４についても、第１実施形態のＮ型ＭＦＳＦＥＴ１０１、１０３と同様にそれぞれチャネルドープを行い、その動作点を調整することが有効である。
〔本発明の強誘電体トランジスタラッチ回路の第３実施形態〕
図９は、本発明の強誘電体トランジスタラッチ回路の第３実施形態の構成を示す回路図である。
この第３実施形態は、図９に示すように、インバータ回路９０７とインバータ回路９０８とを備え、インバータ回路９０７とインバータ回路９０８とは、互いにその出力を入力として帰還させるようにたすき掛けに接続させた不揮発性のラッチ回路からなる。
また、第３実施形態は、そのような構成により、電源の切断時に１ビットのデータを保持でき、電源の投入時には電源の切断時におけるデータの保持状態に速やかに復帰でき、しかもそのラッチ回路自体の構成がデータの書き込み回路とデータ出力回路を兼ねることができるようにしたものである。
インバータ回路９０７は、導電型がＮ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ（以下、Ｎ型ＭＦＳＦＥＴという）９０１と、導電型がＰ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ（以下、Ｐ型ＭＦＳＦＥＴという）９０２とを組み合わせた相補型の回路からなる。
インバータ回路９０８は、導電型がＮ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ（以下、Ｎ型ＭＦＳＦＥＴという）９０３と、導電型がＰ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ（以下、Ｐ型ＭＦＳＦＥＴという）９０４とを組み合わせた相補型の回路からなる。
この第３実施形態では、図９に示すように、ラッチ回路を構成するトランジスタをＮ型、Ｐ型ともすべてＭＦＳＦＥＴを用いている点が、図１および図６に示す第１および第２実施形態の構成とは異なる。
なお、第３実施形態で使用されるＮ型とＰ型のＭＦＳＦＥＴは、第１実施形態で使用されるＮ型ＭＦＳＦＥＴと（図２参照）と、第２実施形態で使用されるＰ型ＭＦＳＦＥＴ（図７参照）と同様のものである。
次に、インバータ回路９０７、９０８の具体的な構成について、図９を参照して説明する。
Ｎ型ＭＦＳＦＥＴ９０１のソース電極は−ＶＳＳ〔Ｖ〕の電位を持つ負極の電源端子に接続され、Ｐ型ＭＦＳＦＥＴ９０２のソース電極は＋ＶＤＤ〔Ｖ〕の電位を持つ正極の電源端子に接続され、Ｎ型ＭＦＳＦＥＴ９０１のゲート電極とＰ型ＭＦＳＦＥＴ９０２のゲート電極とは互いに接続され、その共通接続部が入出力端子９０５に接続されている。また、Ｎ型ＭＦＳＦＥＴ９０１のドレイン電極とＰ型ＭＦＳＦＥＴ９０２のドレイン電極とは、互いに接続されている。
また、Ｎ型ＭＦＳＦＥＴ９０３のソース電極は−ＶＳＳ〔Ｖ〕の電位を持つ負極の電源端子に接続され、Ｐ型ＭＦＳＦＥＴ９０４のソース電極は＋ＶＤＤ〔Ｖ〕の電位を持つ正極の電源端子に接続され、Ｎ型ＭＦＳＦＥＴ９０３のゲート電極とＰ型ＭＦＳＦＥＴ９０４のゲート電極とは互いに接続され、その共通接続部が入出力端子９０６に接続されている。また、Ｎ型ＭＦＳＦＥＴ９０３のドレイン電極とＰ型ＭＦＳＦＥＴ９０４のドレイン電極とは互いに接続されている。
さらに、インバータ回路９０７を構成するＮ型ＭＦＳＦＥＴ９０１とＰ型ＭＯＳＦＥＴ９０２のドレイン電極は入出力端子９０６に接続され、インバータ回路９０８を構成するＮ型ＭＦＳＦＥＴ９０３とＰ型ＭＦＳＦＥＴ９０４のドレイン電極は入出力端子９０５に接続され、インバータ回路９０７とインバータ回路９０８とによって全体として第３実施形態に係るラッチ回路を構成している。
以上の構成において、インバータ回路９０７とインバータ回路９０８はレイアウトパターンにおいて同一、もしくは対称形に構成され、かつ各Ｐ型およびＮ型のそれぞれのＭＦＳＦＥＴの特性は、対応する素子において同一の特性とする。
次に、このような構成からなる第３実施形態の動作について、図９、図１０、および図１１を参照して説明する。
図９に示すように、インバータ回路９０７は、その構成要素がＮ型、Ｐ型のＭＦＳＦＥＴからなる。このため、入出力端子９０５に正の高電位が加わると、そのドレイン電極は負の低電位となり、Ｎ型ＭＦＳＦＥＴ９０１はオンすると同時に、より導通しやすい低スレッショルド電圧になる方向にゲート部の強誘電体薄膜は分極する。このとき、Ｐ型ＭＦＳＦＥＴ９０２はオフすると同時に、よりオフする高いスレッショルド電圧になる方向にゲート部の強誘電体薄膜は分極する。このときの分極状態は、図１０の左側半分に示すようになる。
また、イバータ回路９０８は、Ｎ型ＭＦＳＦＥＴ９０３とＰ型ＭＦＳＦＥＴ９０４によって構成している。このため、入出力端子９０６に正の高電位が加わると、そのドレイン電極は負の低電位となり、Ｎ型ＭＦＳＦＥＴ９０３はオンすると同時に、より導通しやすい低スレッショルド電圧になる方向にゲート部の強誘電体薄膜は分極する。このとき、Ｐ型ＭＦＳＦＥＴ９０４はオフすると同時に、よりオフする高いスレッショルド電圧になる方向にゲート部の強誘電体薄膜は分極する。このような分極状態は、図１１の右側半分に示すようになる。
この第３実施形態では、インバータ回路９０７とインバータ回路９０８は、それぞれの入力と出力を互いにたすき掛けしたラッチ回路を構成している。このため、入出力端子９０５が正の高電位＋ＶＤＤ〔Ｖ〕になると、入出力端子９０６は負の低電位−ＶＳＳ〔Ｖ〕となる（図１０参照）。
したがって、このとき、Ｎ型ＭＦＳＦＥＴ９０１とＰ型ＭＦＳＦＥＴ９０４はオンしてより導通しやすいスレッショルド電圧となるようにゲート部の強誘電体薄膜は分極する。また、Ｎ型ＭＦＳＦＥＴ９０３とＰ型ＭＦＳＦＥＴ９０２はオフしてよりオフするスレッショルド電圧となるようにゲート部の強誘電体薄膜は分極する。
一方、入出力端子９０５が負の低電位−ＶＳＳ〔Ｖ〕になると、入出力端子９０６は正の高電位＋ＶＤＤ〔Ｖ〕となる（図１１参照）。したがって、このとき、Ｎ型ＭＦＳＦＥＴ９０１とＰ型ＭＦＳＦＥＴ９０４はオフしてよりオフするスレッショルド電圧となるようにゲート部の強誘電体薄膜は分極する。また、Ｎ型ＭＦＳＦＥＴ９０３とＰ型ＭＦＳＦＥＴ９０２はオンしてより導通しやすいスレッショルド電圧となるようにゲート部の強誘電体薄膜は分極する。
以上、図９のラッチ回路の入出力端子が正負いずれの状態でも電源が切断されたとき、そのときのラッチ回路の各ＭＦＳＦＥＴの状態が反映するように各ＭＦＳＦＥＴのゲート部の強誘電体薄膜は残留分極として記憶している。
したがって、第３実施形態によれば、ラッチ回路としては安定した状態が２形態あるものの、再び電源が投入された場合に、各ＭＦＳＦＥＴが前の状態を反映する残留分極とスレッショルド電圧の偏りがあるので、前の状態の安定状態に復帰する。
したがって、図９の構成でも読み出しと、書き込み動作が可能な不揮発性ラッチ回路が実現する。
また、図９に示す第３実施形態では、図１や図８の回路構成に比較して、各トランジスタがすべて前の状態を反映するように残留分極とスレッショルド電圧を記憶しているので、電源を再投入後に前の状態に復帰する確度がより高く、信頼性と安定性がある。
なお、第３実施形態におけるＭＦＳＦＥＴについても、第１実施形態のＭＦＳＦＥＴと同様にそれぞれチャネルドープを行い、その動作点を調整することが有効である。
〔本発明の強誘電体トランジスタラッチ回路の応用例〕
次に、本発明の強誘電体トランジスタラッチ回路の応用例について説明する。
この応用例の説明に先立って、本発明の強誘電体トランジスタラッチ回路の第１、第２、および第３の実施形態でそれぞれ説明した図１、図８、図９の回路の等価回路を、図１２に示す。
図１２において、１２１１、１２１２は、ゲート部に強誘電体薄膜を有するＭＦＳＦＥＴを少なくとも１個有するインバータ回路を示す回路記号（図記号）である。従って、図１２は、ＭＦＳＦＥＴを少なくとも１個有するインバータ回路１２１１、１２１２からなり、互いに入力と出力をたすき掛けしたラッチ回路を回路記号で表わしている。
（第１の応用例）
図１３は、本発明の強誘電体トランジスタラッチ回路を実際の回路に応用した第１の応用例を示す図である。
この第１の応用例は、図１３に示すように、本発明に係る強誘電体トランジスタラッチ回路１３１０を、集積回路１３００内に設けて使用する場合である。
集積回路１３００は、その内部にバッファ回路として機能するインバータ回路１３２１を備え、そのインバータ回路１３２１の入力端子は、外部からから信号を入力するパッドからなる入力端子１３２２に接続されている。強誘電体トランジスタラッチ回路１３１０は、１つの入出力端子がパッドからなる入力端子１３２２とインバータ回路１３２１の入力端子に接続されている。
なお、強誘電体トランジスタラッチ回路１３１０の入出力端子は、出力端子として作用する場合のインピーダンスを集積回路１３００の外部の信号源のインピーダンスより充分高く設定する。
次に、このような構成からなる第１の応用例の動作について、図１３を参照して説明する。
入力端子１３２２に集積回路１３００の外部から制御信号を加える場合、高電位（Ｈｉｇｈ）もしくは低電位（Ｌｏｗ）の信号を供給する。このとき、外部から加える制御信号の信号源のインピーダンスは充分低いので、強誘電体トランジスタラッチ回路１３１０の影響を受けることなくインバータ回路１３２１の入力端子に制御信号を送ることができる。また、強誘電体トランジスタラッチ回路１３１０は、この制御信号のデータ情報をラッチして記憶する。
さて、インバータ回路１３２１の入力端子には、高電位もしくは低電位の信号電位が常に無いと、動作が不安定になったり、貫通電流が流れたりする。したがって、強誘電体トランジスタラッチ回路１３１０が無い場合には、集積回路１３００の外部からいつまでも制御信号を与え続ける必要がある。
しかし、図１３に示すように、強誘電体トランジスタラッチ回路１３１０を入力端子１３２２に電気的に接続することにより、強誘電体トランジスタラッチ回路１３１０に記憶された信号がインバータ回路１３２１の入力端子に加わるので、集積回路１３００の外部から信号を与え続けることが不要になる効果がある。
そして、強誘電体トランジスタラッチ回路１３１０は、その入出力端子に寄生する静電容量の正極側と負極側のバランスに注意を払うことにより、電源を切断し、その後、再投入した場合でも前の状態を記憶している不揮発性のラッチ回路となっている。
ここで、図１３の強誘電体トランジスタラッチ回路１３１０の用い方は、そのラッチ回路１３１０からみると２個の入出力端子の一方のみに信号配線を接続しているので、電源を再投入しデータを復元させる際に、残留分極以外に偏りの要因として寄生静電容量の偏りが生じてしまう可能性がある。
したがって、信号配線を接続する入出力端子の他端の入出力端子にダミー配線を設けてバランスをとることが、誤動作を防ぐ上で更に望ましい。
（第２の応用例）
図１４は、本発明の強誘電体トランジスタラッチ回路を実際の回路に応用した第２の応用例である。
この第２の応用例は、図１４に示すように、本発明に係る２つの不揮発性のラッチ回路１４０１、１４０２を、揮発性のラッチ回路１４０５と組み合わせて使用するようにしたものである。
ラッチ回路１４０５は、ＭＯＳＦＥＴから構成されたＮＡＮＤ回路（非論理積回路）１４０３、１４０４からなる。すなわち、ＮＡＮＤ回路１４０３の第１入力ゲートはＮＡＮＤ回路１４０４の出力端子に接続され、ＮＡＮＤ回路１４０４の第２入力ゲートはＮＡＮＤ回路１４０３の出力端子に接続されている。つまり、２個のＮＡＮＤ路１４０３、１４０４の入力端子、出力端子を相互にたすき掛けすることにより、ラッチ回路１４０５が構成されている。
また、ラッチ回路１４０１の一方の入出力端子がＮＡＮＤ回路１４０３の出力端子に接続され、ラッチ回路１４０２の一方の入出力端子がＮＡＮＤ回路１４０４の出力端子に接続されている。
なお、ＮＡＮＤ回路１４０３の第２入力ゲート、およびＮＡＮＤ回路１４０４の第１入力ゲートには、他の信号が入力されるようになっている。
次に、このような構成からなる第２の応用例の動作について、図１４を参照して説明する。
ラッチ回路１４０５は、前の状態を記憶していて、次の動作に影響を与える役目をしているが、ラッチ回路１４０５だけでは電源を切ると状態を示すデータは消えてしまい、電源を再投入した場合には、所望の動作をさせる為には、あらためて状態を設定する必要がある。
しかし、この第２の応用例では、図１４に示すように、本発明に係るラッチ回路１４０１の入出力端子がＮＡＮＤ回路１４０３の出力端子に接続され、ラッチ回路１４０２の入出力端子がＮＡＮＤ回路１４０４の出力端子に接続されているので、ラッチ回路１４０５の状態を記憶している。
このため、電源を一度切断し、再投入後においても、ラッチ回路１４０５の状態を再現できるので、電源の再投入後に状態を再設定することが不要で、電源の再投入直後から動作可能となる効果がある。
ここで、ＮＡＮＤ回路１４０３、１４０４と強誘電体トランジスタラッチ回路１４０１、１４０２とを対称性を良くレイアウトすることは、正常な動作を実現する上で重要である。
〔強誘電体薄膜の他の材料例〕
上記の各実施形態で使用されるＭＦＳＦＥＴでは、例えば図２や図７に示すように、そのゲート電極の直下に強誘電体薄膜が埋め込まれた構造を採用し、強誘電体の材料をＰＺＴＮ、ＰＺＴ、あるいはＳＢＴなどの無機の強誘電体としていた。
しかし、図２に示す強誘電体薄膜２００などは、シリコン基板２０９の上方に形成されている。したがって、これはシリコン（Ｓｉ）の上に強誘電体を結晶化させることになるが、一般的にシリコン結晶上に直接無機強誘電体結晶を成長させることは困難であり、境界においては結晶欠陥を多く残すことになるため、理想的なＭＦＳ構造が形成されないおそれがある。
この結果、強誘電体薄膜２００と基板２０９は前記結晶欠陥のために強誘電体薄膜２００の残留分極が影響を受け、所望のデータが短期間に消滅してしまうという不具合が考えられる。
そこで、無機の強誘電体材料ではなく、図２や図７において、強誘電体薄膜２００、６００に有機強誘電体を用いる方法が考えられる。有機強誘電体は、無機強誘電体に比べ低温で形成されるため、シリコンとの界面に欠陥を多く含む層が形成されず、理想的なＭＦＳ構造を形成することができる。
したがって、図２や図７において、強誘電体薄膜２００、６００が有機強誘電体であれば、良好な特性の強誘電体薄膜をゲート部に持つＭＯＳＦＥＴのメモリセルが実現できる。
ここで、その有機強誘電体の材料としては、ＰＶＤＦ（ｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ ｆｌｕｏｒｉｄｅ) ）、Ｐ（ＶＤＦ／ＴｒＦＥ）（ｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ f ｌｕｏｒｉｄｅ−t ｒｉｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンが適している。
〔ＭＦＳＦＥＴの他の構造例〕
上記の各実施形態で使用されるＭＦＳＦＥＴでは、例えば図２や図６に示すように、そのゲート電極の直下に強誘電体薄膜が埋め込まれた構造を採用するが、図１５または図１６に示すような構造にするようにしても良い。
図１５は、強誘電体薄膜をゲート部に持つＭＦＳＦＥＴの第２の構造例を示す断面図である。
図１５において、１５０１は金属からなるゲート電極、１５０２はＮ＋拡散からなるソースもしくはドレインとなる第１電極、１５０３はＮ＋拡散からなるドレインもしくはソースとなる第２電極である。１５００は強誘電体薄膜であり、１５０４は常誘電体薄膜からなる緩衝層である。
図２と図１５の相違は、図１５において、常誘電体絶縁物からなる緩衝層１５０４を基板１５０９と強誘電体薄膜１５００との間に設けた点である。
このように緩衝層１５０４を設けた理由は、強誘電体薄膜１５００の結晶性等が不完全であると、図２の構造では、図１５においてＭＦＳＦＥＴの基板１５０９と強誘電体薄膜１５００の間で電荷の漏洩が起こり、強誘電体薄膜１５００の残留分極の保持特性が悪化することが起こりうるからである。従って、絶縁物であり、かつ強誘電体薄膜１５００が結晶成長しやすい緩衝層１５０４を設けることにより、前記特性の劣化を防ぐことができる。
図１６は、強誘電体薄膜をゲート部に持つＭＦＳＦＥＴの第３の構造例を示す断面図である。
図１６において、１６０１は金属からなるゲート電極、１６０２はＮ＋拡散からなるソースもしくはドレインとなる第１電極、１６０３はＮ＋拡散からなるドレインもしくはソースとなる第２電極である。１６００は強誘電体薄膜であり、１６０４は絶縁性を重視した常誘電体薄膜からなる第１の緩衝層であり、１６０５は強誘電体が結晶化しやすい材質の第２の緩衝層である。
図１５と図１６の相違は、図１６において、第２の緩衝層１６０５を第１の緩衝層１６０４と強誘電体薄膜１６００との間に設けた点である。
緩衝層の役目は、基板１６０９と強誘電体薄膜１６００との間の絶縁性と、強誘電体薄膜１６００の結晶化とを容易にすることであるが、１つの材料でこれら２つの役目を実現するのが難しい場合がある。
そこで、この第３の構造例では、図１６のように、２つの第１緩衝層１６０４と第２緩衝層１６０５を設け、これらによりその２つの役目を分担するようにした。
〔その他〕
本発明は、上記の実施形態に限定されるものではない。以下に、他の実施形態などについて説明する。
図２において、無機の強誘電体薄膜としてＰＺＴＮを好ましい例に挙げ、かつ、強誘電体薄膜の印加電圧−分極電荷特性として第３図を挙げたが、必ずしもＰＺＴＮである必要はない。例えば、すでに強誘電体として挙げたＰＺＴやＳＢＴでも良い。なお、このときには、その強誘電体薄膜の特性例は図１８が典型的なものとなる。
また、無機の強誘電体薄膜の他の材料例としては、ＢＬＴ（Ｂｉ４ＸＬａＸＴｉ３Ｏ１２）、（Ｂａ，Ｓｒ）ＴｉＯ３、Ｂｉ４Ｔｉ３Ｏ１２、ＢａＢｉＮｂ２Ｏ９等々がある。また、組成の割合が変われば無数にある。さらに、強誘電体薄膜の上層部と下層部で組成のことなる材料を積層させたものを用いるようにしても良い。
また、金属膜、または金属膜の電極の材料としては、前述した白金（Ｐｔ）以外に、Ｔａ、Ｔｉを用いても良いし、Ｐｔ／Ｔｉの合金を用いても良い。さらに、その材料としてＲｕＯ２、ＩｒＯ２、ＳｒＲｕＯ３、ＲｈＯ２等の酸化物導電性膜を用いることも場合によっては可能である。その材料としていかなるものを選択するかは、電気的特性のみならず、品質の信頼性、製造上の容易さ、製造コスト等を総合的に検討する中で選択する。
また、図２、図１５、図１６等において、ＭＦＳＦＥＴの構造はバルク基板を持つ型で説明をしたが、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）を用いた集積回路においても同様に適用できる。
さらに、図１３、図１４において、本発明の強誘電体トランジスタラッチ回路の集積回路での適用例を挙げたが、図１３のように入力端子１３２２のフローティング防止のみならず、同様のフローティング防止という点ではデータのバスラインに用いるようにしても良い。
また、データを記憶するという目的では、図１４のラッチ回路１４０５のみならず、集積回路の電源再投入後に速やかに以前の状態から動作させるのに必要な回路の信号の各箇所に、本発明の強誘電体トランジスタラッチ回路を接続することが効果的である。
本発明の強誘電体トランジスタラッチ回路の第１実施形態の構成を示す回路図である。 そのラッチ回路を構成するＮ型ＭＦＳＦＥＴの第１の構造例を示す断面図である。 そのＮ型ＭＦＳＦＥＴの強誘電体薄膜の印加電圧と分極電荷の代表的なヒステリシス特性を示す特性図である。 そのＮ型ＭＦＳＦＥＴの強誘電体薄膜の第１の分極状態を説明する断面図である。 そのＮ型ＭＦＳＦＥＴの強誘電体薄膜の第２の分極状態を説明する断面図である。 本発明の強誘電体トランジスタラッチ回路の第２実施形態の構成を示す回路図である。 その第２実施形態に係るＰ型ＭＦＳＦＥＴの強誘電体薄膜の第１の分極状態を説明する断面図である。 その第２実施形態に係るＰ型ＭＦＳＦＥＴの強誘電体薄膜の第２の分極状態を説明する断面図である。 本発明の強誘電体トランジスタラッチ回路の第３実施形態の構成を示す回路図である。 その第３実施形態におけるＭＦＳＦＥＴの強誘電体薄膜の第１の分極状態の様子を説明する断面図である。 その第３実施形態におけるＭＦＳＦＥＴの強誘電体薄膜の第２の分極状態の様子を説明する断面図である。 本発明の強誘電体トランジスタラッチ回路をシンボル（図記号）で示した図である。 本発明の強誘電体トランジスタラッチ回路の第１の応用例を示す回路図である。 本発明の強誘電体トランジスタラッチ回路の第２の応用例を示す回路図である。 本発明に使用されるＭＦＳＦＥＴの第２の構造例を示す断面図である。 本発明に使用されるＭＦＳＦＥＴの第３の構造例を示す断面図である。 従来の強誘電体メモリ装置に用いる強誘電体コンデンサの構造例を示す断面図である。 従来の強誘電体メモリ装置に用いる強誘電体薄膜の印加電圧と分極電荷の代表的なヒステリシス特性を示す特性図である。 従来の強誘電体薄膜の印加電圧と分極電荷の状態を示す模式図である。 従来の強誘電体メモリ装置に用いるメモリセルの構造の第１の例を示す回路図である。 従来の強誘電体メモリ装置に用いるメモリセルの構造の第２の例を示す回路図である。 従来の強誘電体メモリ装置に用いるメモリセルアレイの構成例を示す回路図である。
符号の説明
１０１、１０３、９０１、９０３・・・Ｎ型ＭＦＳＦＥＴ、１０２、１０４、・・・Ｐ型ＭＯＳＦＥＴ、１０５、１０６、８０５、８０６、９０５、９０６・・・入出力端子、１０７、１０８、８０７、８０８、９０７、９０８・・・インバータ回路、２００、６００・・・強誘電体薄膜、８０１、８０３、２０１２・・・Ｎ型ＭＯＳＦＥＴ、８０２、８０４、９０２、９０４・・・Ｐ型ＭＦＳＦＥＴ

Claims (9)

  1. 第１の導電型であってゲート部に強誘電体薄膜を有する第１の電界効果型トランジスタと、第２の導電型である第１の絶縁ゲート電界効果型トランジスタとを組み合わせた相補型の第１のインバータ回路と、
    第１の導電型であってゲート部に強誘電体薄膜を有する第２の電界効果型トランジスタと、第２の導電型である第２の絶縁ゲート電界効果型トランジスタとを組み合わせた相補型の第２のインバータ回路とを備え、
    前記第１のインバータ回路と第２のインバータ回路とは、互いにその出力を入力として帰還させるようにたすき掛けに接続させたことを特徴とする強誘電体トランジスタラッチ回路。
  2. 第１の導電型であってゲート部に強誘電体薄膜を有する第１の電界効果型トランジスタと、第２の導電型であってゲート部に強誘電体薄膜を有する第２の電界効果型トランジスタとを組み合わせた相補型の第１のインバータ回路と、
    第１の導電型であってゲート部に強誘電体薄膜を有する第３の電界効果型トランジスタと、第２の導電型であってゲート部に強誘電体薄膜を有する第４の電界効果型トランジスタとを組み合わせた相補型の第２のインバータ回路とを備え、
    前記第１のインバータ回路と第２のインバータ回路とは、互いにその出力を入力として帰還させるようにたすき掛けに接続させたことを特徴とする強誘電体トランジスタラッチ回路。
  3. 電源と接続される第１電源端子および第２電源端子と、
    第１の導電型であって、ゲート部に強誘電体薄膜を有する第１の電界効果型トランジスタと、
    第１の導電型であって、ゲート部に強誘電体薄膜を有する第２の電界効果型トランジスタと、
    第２の導電型である第１の絶縁ゲート電界効果型トランジスタと、
    第２の導電型である第２の絶縁ゲート電界効果型トランジスタと、を有し、
    前記第１の電界効果型トランジスタのソース電極は前記第１電源端子に接続され、前記第１の絶縁ゲート電界効果型トランジスタのソース電極は前記第２電源端子に接続され、前記第１の電界効果型トランジスタのドレイン電極と前記第１の絶縁ゲート電界効果型トランジスタのドレイン電極は互いに接続され、かつ、前記第１の電界効果型トランジスタのゲート電極と前記第１の絶縁ゲート電界効果型トランジスタのゲート電極は互いに接続され、
    前記第２の電界効果型トランジスタのソース電極は前記第１電源端子に接続され、前記第２の絶縁ゲート電界効果型トランジスタのソース電極は前記第２電源端子に接続され、前記第２の電界効果型トランジスタのドレイン電極と前記第２の絶縁ゲート電界効果型トランジスタのドレイン電極は互いに接続され、かつ、前記第２の電界効果型トランジスタのゲート電極と前記第２の絶縁ゲート電界効果型トランジスタのゲート電極は互いに接続され、
    前記第１の電界効果型トランジスタのドレイン電極と前記第１の絶縁ゲート電界効果型トランジスタのドレイン電極は、前記第２の電界効果型トランジスタのゲート電極と前記第２の絶縁ゲート電界効果型トランジスタのゲート電極に接続され、
    さらに、前記第２の電界効果型トランジスタのドレイン電極と前記第２の絶縁ゲート電界効果型トランジスタのドレイン電極は、前記第１の電界効果型トランジスタのゲート電極と前記第１の絶縁ゲート電界効果型トランジスタのゲート電極に接続されていることを特徴とする強誘電体トランジスタラッチ回路。
  4. 電源と接続される第１電源端子および第２電源端子と、
    第１の導電型であって、ゲート部に強誘電体薄膜を有する第１の電界効果型トランジスタと、
    第２の導電型であって、ゲート部に強誘電体薄膜を有する第２の電界効果型トランジスタと、
    第１の導電型であって、ゲート部に強誘電体薄膜を有する第３の電界効果型トランジスタと、
    第２の導電型であって、ゲート部に強誘電体薄膜を有する第４の電界効果型トランジスタと、を有し、
    前記第１の電界効果型トランジスタのソース電極は前記第１電源端子に接続され、前記第２の電界効果型トランジスタのソース電極は前記第２電源端子に接続され、前記第１の電界効果型トランジスタのドレイン電極と前記第２の電界効果型トランジスタのドレイン電極は互いに接続され、かつ、前記第１の電界効果型トランジスタのゲート電極と前記第２の電界効果型トランジスタのゲート電極は互いに接続され、
    前記第３の電界効果型トランジスタのソース電極は前記第１電源端子に接続され、前記第４の電界効果型トランジスタのソース電極は前記第２電源端子に接続され、前記第３の電界効果型トランジスタのドレイン電極と前記第４の電界効果型トランジスタのドレイン電極は互いに接続され、かつ、前記第３の電界効果型トランジスタのゲート電極と前記第４の電界効果型トランジスタのゲート電極は互いに接続され、
    前記第１の電界効果型トランジスタのドレイン電極と前記第２の電界効果型トランジスタのドレイン電極は、前記第３の電界効果型トランジスタのゲート電極と前記第４の電界効果型トランジスタのゲート電極に接続され、
    さらに、前記第３の電界効果型トランジスタのドレイン電極と前記第４の電界効果型トランジスタのドレイン電極は、前記第１の電界効果型トランジスタのゲート電極と前記第２の電界効果型トランジスタのゲート電極に接続されていること特徴とする強誘電体トランジスタラッチ回路。
  5. 請求項１乃至請求項４のうちの何れか１の請求項において、
    前記ゲート部に強誘電体薄膜を有する電界効果型トランジスタは、チャネルドープが行われていることを特徴とする強誘電体トランジスタラッチ回路。
  6. 請求項１乃至請求項５のうちの何れか１の請求項において、
    前記強誘電体薄膜は、無機強誘電体からなることを特徴とする強誘電体トランジスタラッチ回路。
  7. 請求項６において、
    前記無機強誘電体からなる強誘電体薄膜は、ＰＺＴＮからなることを特徴とする強誘電体トランジスタラッチ回路。
  8. 請求項１乃至請求項５のうちの何れか１の請求項において、
    前記強誘電体薄膜は、有機強誘電体からなることを特徴とする強誘電体トランジスタラッチ回路。
  9. 請求項８において、
    前記有機強誘電体からなる強誘電体薄膜は、ＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンからなることを特徴とする強誘電体トランジスタラッチ回路。
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