JP2000331482A

JP2000331482A - データ保持装置

Info

Publication number: JP2000331482A
Application number: JP30028999A
Authority: JP
Inventors: Kiyoshi Nishimura; 清西村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1999-03-17
Filing date: 1999-10-21
Publication date: 2000-11-30
Anticipated expiration: 2019-10-21
Also published as: JP3751173B2; US6240013B1

Abstract

(57)【要約】【課題】高速応答が可能で、かつ、データ保持のため
の電源が不要なデータ保持装置を提供する。【解決手段】メモリセルＭＣ１１は、相手のトランジ
スタを介して相互に正帰還がかかるよう構成された一対
の記憶用トランジスタＭＴ１，ＭＴ２を備えている。該
トランジスタは、ともにＭＦＭＩＳ構造のトランジスタ
であり、データ書き込み時には、該トランジスタのフロ
ーティングゲート電極ＦＧに対し、書込み用セレクトト
ランジスタ対ＷＴＰ１１を介して、ビットライン対ＢＬ
Ｐ１から、直接的に電圧を印加する。したがって、書込
み用セレクトトランジスタ対ＷＴＰ１１がＯＮになる
と、ほとんど同時に、記憶用トランジスタＭＴ１，ＭＴ
２は、ビットライン対ＢＬＰ１の電圧に応じたＯＮ／Ｏ
ＦＦ状態に切換わる。しかも、この状態は、該トランジ
スタを構成する強誘電体層の分極状態として、不揮発的
に保持される。

Description

【発明の詳細な説明】

【０００１】

【従来の技術】データ保持装置として、ＭＯＳＦＥＴを
用いたＳＲＡＭ（スタティックランダムアクセスメモ
リ）が知られている。図３０は、従来のＳＲＡＭを構成
するメモリセルの一例を示す回路図である。

【０００２】メモリセルＭＣは、一対の記憶用トランジ
スタＭＴ１，ＭＴ２、および一対の抵抗Ｒ１，Ｒ２を備
えている。また、メモリセルＭＣは、一対のセレクトト
ランジスタＳＴ１、ＳＴ２（まとめて「セレクトトラン
ジスタ対ＳＴＰ」という）を介して、一対のビットライ
ンＢＬ，ＢＬＢ（まとめて「ビットライン対ＢＬＰ」と
いう）に接続されている。セレクトトランジスタ対ＳＴ
Ｐのゲートは、ワードラインＷＬに接続されている。Ｓ
ＲＡＭには、このようなメモリセルＭＣが複数、行列配
置されている。

【０００３】ＳＲＡＭのメモリセルＭＣにデータを書込
むには、まず、書込みたいデータに対応した電位をビッ
トライン対ＢＬＰに与えておく。たとえばデータ”０”
を書込む場合、ビットラインＢＬに低電位”Ｌ”を与え
るとともに，ビットラインＢＬＢに高電位”Ｈ”を与え
ておく。

【０００４】つぎに、ワードラインＷＬを”Ｈ”にする
ことによりセレクトトランジスタ対ＳＴＰをＯＮにす
る。これにより、記憶用トランジスタＭＴ１がＯＮにな
るとともに、記憶用トランジスタＭＴ２がＯＦＦにな
る。このようにして、メモリセルＭＣにデータ”０”を
書込む。なお、データ”１”を書込むには、上と逆に、
ビットラインＢＬに高電位”Ｈ”を与えるとともに，ビ
ットラインＢＬＢに低電位”Ｌ”を与えておけばよい。

【０００５】このあと、ワードラインＷＬを”Ｌ”にす
ることによりセレクトトランジスタ対ＳＴＰをＯＦＦに
することで、スタンバイ状態となる。スタンバイ状態に
しても、書込まれたデータは、メモリセルＭＣの自己ラ
ッチ機能により、保持される。

【０００６】データを読み出すには、ワードラインＷＬ
を”Ｈ”にすることによりセレクトトランジスタ対ＳＴ
ＰをＯＮにし、ビットライン対ＢＬＰに現れる電圧を検
出する。これにより、データの内容を知ることができ
る。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
ようなＳＲＡＭには次のような問題点があった。上記の
ＳＲＡＭにおいては、データを保持するために、回路に
常に電圧を印加しておかなければならない。したがっ
て、データの書込み、読み出しを行なわない状態のとき
であっても、データを保持しておくためには電源が必要
となる。このため、データの書込み、読み出しを行なわ
ない状態において、無用の電力を消費していた。また、
事故などにより電源が故障した場合には、記憶したデー
タが消失してしまうという不都合があった。

【０００８】この問題を解決するために、記憶素子とし
て不揮発性のメモリ素子であるＥＥＰＲＯＭを用いるこ
とも考えられる。しかし、ＥＥＰＲＯＭは書込みに長時
間を要するため、高速応答が要求されるようなデータ保
持装置には適しない。

【０００９】この発明は、このような従来のＳＲＡＭな
どデータ保持装置の問題点を解消し、高速応答が可能
で、かつ、データ保持のための電源が不要なデータ保持
装置を提供することを目的とする。

【００１０】

【課題を解決するための手段、発明の作用および効果】
請求項１のデータ保持装置においては、下記の（Ａ）な
いし（Ｄ）、（Ａ）ソース領域およびドレイン領域、
（Ｂ）ソース領域とドレイン領域との間に配置されたチ
ャネル形成領域、（Ｃ）チャネル形成領域の上に配置さ
れたゲート絶縁膜、（Ｄ）ゲート絶縁膜の上に配置され
たコントロールゲート、を有するトランジスタを備えた
記憶素子であって、正帰還をかけて当該トランジスタの
継断状態を保持することで当該継断状態に対応させてデ
ータを保持するよう構成した記憶素子、を備えたデータ
保持装置において、当該トランジスタは、さらに下記の
（Ｅ）、（Ｅ）ゲート絶縁膜とコントロールゲートとの
間にこの順に配置されたフローティングゲートおよび強
誘電体層、を備え、フローティングゲートに直接的に電
圧を印加し得るよう構成した強誘電体トランジスタであ
ることを特徴とする。

【００１１】したがって、書き込むべきデータに対応し
た電圧をフローティングゲートに直接的に印加すること
により、強誘電体トランジスタは、（Ａ）ないし（Ｄ）
のみを備えたトランジスタと同等の速度および安定性を
もって、当該データに対応した継断状態となる。このた
め、極めて高速かつ安定的に、記憶素子にデータを書き
込むことができる。

【００１２】一方、フローティングゲートに印加された
上記電圧と、コントロールゲートの電圧とによって、強
誘電体層は、当該強誘電体トランジスタの継断状態に対
応した分極状態となる。なお、強誘電体層の両端に直
接、電圧が印加されるため、当該強誘電体層を安定的に
分極反転させることができ、電源電圧の低電圧化にも効
果的である。

【００１３】強誘電体層の分極状態は、回路の電源が切
られた状態においても保持される。電源が再投入される
と、強誘電体トランジスタは、強誘電体層が保持してい
た分極状態に対応した継断状態に復帰する。このため、
データ保持のための電源が不要である。

【００１４】すなわち、高速応答が可能で、かつ、デー
タ保持のための電源が不要なデータ保持装置を実現する
ことができる。

【００１５】請求項２のデータ保持装置においては、記
憶素子は、ともに（Ａ）ないし（Ｄ）を有するトランジ
スタである第１のトランジスタおよび第２のトランジス
タを備え、第１および第２のトランジスタのうち少なく
ともひとつは強誘電体トランジスタであり、第１および
第２のトランジスタは、第１のトランジスタのコントロ
ールゲートと第２のトランジスタのドレイン領域とを接
続するとともに第２のトランジスタのコントロールゲー
トと第１のトランジスタのドレイン領域とを接続し、相
互に他方のトランジスタを介して正帰還をかけること
で、相互に異なる継断状態を保持するよう構成されてい
ることを特徴とする。

【００１６】したがって、相互に異なる継断状態を保持
するよう構成した一対のトランジスタを用いることで、
より安定的にデータを保持することができる。

【００１７】さらに、書き込み後の定常状態において、
強誘電体トランジスタのコントロールゲートは書き込み
時のフローティングゲートと、ほぼ同電位になる。この
ため、書き込み動作の終了にともなってフローティング
ゲートをフローティング状態にしても、強誘電体層の両
端の電位は変化しない。このため、書き込み動作の終了
時に強誘電体層の分極状態が不用意に変動することはな
い。また、強誘電体トランジスタに電圧を印加したまま
放置するような場合であっても、インプリント効果によ
る強誘電体層の分極状態の変動をある程度回避すること
ができる。

【００１８】請求項３のデータ保持装置においては、相
互に異なる電位を与える第１の電源供給ラインおよび第
２の電源供給ラインと、データを入出力するためのデー
タラインとを備え、第１および第２のトランジスタのド
レイン領域は、それぞれ第１のプルアップ抵抗および第
２のプルアップ抵抗を介して第１の電源供給ラインに接
続されるとともに、第１および第２のトランジスタのソ
ース領域は、ともに第２の電源供給ラインに接続され、
データ書き込み時には、データラインとフローティング
ゲートとを接続するとともに、データラインとドレイン
領域とを遮断し、データ読み出し時には、データライン
とドレイン領域とを接続するとともに、データラインと
フローティングゲートとを遮断するよう構成したことを
特徴とする。したがって、比較的少ない数の素子で、
安定的にデータを保持することが可能な不揮発性のメモ
リ装置を実現することができる。

【００１９】請求項４のデータ保持装置においては、第
１および第２のトランジスタは、ともに強誘電体トラン
ジスタであり、相互に異なる論理値をとるデータライン
である第１のデータラインおよび第２のデータラインを
備え、データ書き込み時には、第１および第２のデータ
ラインと第１および第２のトランジスタのフローティン
グゲートとをそれぞれ接続するとともに、第１および第
２のデータラインと第１および第２のトランジスタのド
レイン領域とをそれぞれ遮断し、データ読み出し時に
は、第１および第２のデータラインと第１および第２の
トランジスタのドレイン領域とをそれぞれ接続するとと
もに第１および第２のデータラインと第１および第２の
トランジスタのフローティングゲートとをそれぞれ遮断
するよう構成したことを特徴とする。

【００２０】したがって、第１および第２のトランジス
タをともに強誘電体トランジスタとすることにより、よ
り確実にデータを保持することができるメモリ装置を実
現することができる。

【００２１】請求項５のデータ保持装置においては、記
憶素子は、ともに（Ａ）ないし（Ｄ）を有するトランジ
スタである第１のトランジスタおよび第３のトランジス
タを備えた第１のＣＭＯＳインバータと、ともに（Ａ）
ないし（Ｄ）を有するトランジスタである第２のトラン
ジスタおよび第４のトランジスタを備えた第２のＣＭＯ
Ｓインバータとを備え、第１ないし第４のトランジスタ
のうち少なくともひとつは強誘電体トランジスタであ
り、第１および第２のＣＭＯＳインバータは、第１のＣ
ＭＯＳインバータの出力端と第２のＣＭＯＳインバータ
の入力端とを接続するとともに第２のＣＭＯＳインバー
タの出力端と第１のＣＭＯＳインバータの入力端とを接
続し、相互に他方のＣＭＯＳインバータを介して正帰還
をかけることで、相互に異なる出力状態を保持するよう
構成されていることを特徴とする。

【００２２】したがって、相互に異なる出力状態を保持
する一対のＣＭＯＳインバータを用いることで、より安
定的にデータを保持することができる。

【００２３】請求項６のデータ保持装置においては、デ
ータを入出力するためのデータラインを備え、データ書
き込み時には、データラインとフローティングゲートと
を接続するとともに、データラインと出力端とを遮断
し、データ読み出し時には、データラインと出力端とを
接続するとともに、データラインとフローティングゲー
トとを遮断するよう構成したことを特徴とする。

【００２４】したがって、より安定的にデータを保持す
ることが可能な不揮発性のメモリ装置を実現することが
できる。

【００２５】請求項７のデータ保持装置においては、第
１および第２のトランジスタは、ともに強誘電体トラン
ジスタであり、相互に異なる論理値をとるデータライン
である第１のデータラインおよび第２のデータラインを
備え、データ書き込み時には、第１および第２のデータ
ラインと第１および第２のトランジスタのフローティン
グゲートとをそれぞれ接続するとともに、第１および第
２のデータラインと第１および第２のＣＭＯＳインバー
タの出力端とをそれぞれ遮断し、データ読み出し時に
は、第１および第２のデータラインと第１および第２の
ＣＭＯＳインバータの出力端とをそれぞれ接続するとと
もに、第１および第２のデータラインと第１および第２
のトランジスタのフローティングゲートとをそれぞれ遮
断するよう構成したことを特徴とする。

【００２６】したがって、第１および第２のトランジス
タを、ともに強誘電体トランジスタとすることにより、
さらに確実にデータを保持することができるメモリ装置
を実現することができる。

【００２７】請求項８のデータ保持装置においては、さ
らに、第３および第４のトランジスタも、ともに強誘電
体トランジスタであり、データ書き込み時には、さら
に、第１および第２のデータラインと第３および第４の
トランジスタのフローティングゲートとをそれぞれ接続
するよう構成したことを特徴とする。

【００２８】したがって、一対のＣＭＯＳインバータを
構成する４つのトランジスタ全てを強誘電体トランジス
タとすることにより、いっそう確実にデータを保持する
ことができるメモリ装置を実現することができる。

【００２９】請求項９のデータ保持装置においては、デ
ータ入力側の入力ラインおよびデータ出力側の出力ライ
ンを備え、データ更新時には入力ラインとフローティン
グゲートとを接続するとともに、データ保持時には入力
ラインとフローティングゲートとを遮断し、出力ライン
は、出力端に接続するよう構成したことを特徴とする。

【００３０】したがって、より安定的にデータを保持す
ることが可能な不揮発性のラッチ回路を実現することが
できる。

【００３１】請求項１０のデータ保持装置においては、
第１および第３のトランジスタは、ともに強誘電体トラ
ンジスタであり、データ更新時には入力ラインと第１お
よび第３のトランジスタのフローティングゲートとを接
続するとともに、データ保持時には入力ラインと第１お
よび第３のトランジスタのフローティングゲートとを遮
断し、出力ラインは、第１のＣＭＯＳインバータの出力
端または第２のＣＭＯＳインバータの出力端に接続する
よう構成したことを特徴とする。

【００３２】したがって、第１および第３のトランジス
タを、ともに強誘電体トランジスタとすることにより、
さらに確実にデータを保持することができるラッチ回路
を実現することができる。

【００３３】請求項１１のデータ保持装置においては、
さらに、第２および第４のトランジスタも、ともに強誘
電体トランジスタであり、相互に異なる論理値をとる入
力ラインである第１の入力ラインおよび第２の入力ライ
ン、ならびに、相互に異なる論理値をとる出力ラインで
ある第１の出力ラインおよび第２の出力ラインを備え、
データ更新時には、第１の入力ラインと第１および第３
のトランジスタのフローティングゲートとを接続すると
ともに、第２の入力ラインと第２および第４のトランジ
スタのフローティングゲートとを接続し、データ保持時
には、第１の入力ラインと第１および第３のトランジス
タのフローティングゲートとを遮断するとともに、第２
の入力ラインと第２および第４のトランジスタのフロー
ティングゲートとを遮断し、第１および第２の出力ライ
ンは、第１および第２のＣＭＯＳインバータの出力端に
それぞれ接続するよう構成したことを特徴とする。

【００３４】したがって、一対のＣＭＯＳインバータを
構成する４つのトランジスタ全てを強誘電体トランジス
タとすることにより、いっそう確実にデータを保持する
ことができるラッチ回路を実現することができる。

【００３５】請求項１２のデータ保持装置においては、
相互に異なる電位を与える一対の電源供給ラインと、バ
スラインとを備え、ソース領域およびコントロールゲー
トを、当該一対の電源供給ラインの一方に接続するとと
もに、ドレイン領域をバスラインに接続し、バスライン
を、インバータを介して、フローティングゲートに接続
したことを特徴とする。

【００３６】したがって、高速かつ安定的にデータを保
持することが可能な不揮発性のバスラッチ回路を実現す
ることができる。

【００３７】請求項１３のデータ保持装置においては、
第１のトランジスタを強誘電体トランジスタとし、第１
のトランジスタのコントロールゲートと第２のトランジ
スタのドレイン領域とを直接的に接続するとともに、第
２のトランジスタのコントロールゲートと第１のトラン
ジスタのドレイン領域とをスイッチング素子を介して接
続するよう構成し、データ書き込み時には、所定期間前
記スイッチング素子を断状態にしたまま書き込むべきデ
ータに対応した電圧を第１のトランジスタのフローティ
ングゲートに直接的に印加し、その後、当該スイッチン
グ素子を継状態にするよう構成したこと、を特徴とす
る。

【００３８】また、請求項１４のデータ保持装置におい
ては、第１のトランジスタを強誘電体トランジスタと
し、第２のＣＭＯＳインバータの出力端と第１のＣＭＯ
Ｓインバータの入力端とを直接的に接続するとともに、
第１のＣＭＯＳインバータの出力端と第２のＣＭＯＳイ
ンバータの入力端とをスイッチング素子を介して接続す
るよう構成し、データ書き込み時には、所定期間前記ス
イッチング素子を断状態にしたまま書き込むべきデータ
に対応した電圧を第１のトランジスタのフローティング
ゲートに直接的に印加し、その後、当該スイッチング素
子を継状態にするよう構成したこと、を特徴とする。

【００３９】したがって、いずれの場合においても、デ
ータ書き込み時に所定期間前記スイッチング素子を断状
態にしたまま書き込むべきデータに対応した電圧を第１
のトランジスタのフローティングゲートに直接的に印加
することで、第１のトランジスタの強誘電体層を確実に
書き込むべきデータに対応した分極状態とすることがで
きる。その後、当該スイッチング素子を継状態にするこ
とで、第２のトランジスタを第１のトランジスタの継断
状態と異なる継断状態にすることができる。すなわち、
製造工程のばらつき等に影響されることなく確実にデー
タを書き込むことができる。

【００４０】

【発明の実施の形態】図１は、この発明の一実施形態に
よるデータ保持装置であるメモリ装置１０の構成を模式
的に示した図面である。メモリ装置１０には、メモリセ
ルユニットＭＣＵ００，ＭＣＵ０１，・・・が、複数、
行列配置されている。メモリセルユニットＭＣＵ００，
ＭＣＵ０１，・・・について、メモリセルユニットＭＣ
Ｕ１１を例に説明する。

【００４１】図２に示すように、メモリセルユニットＭ
ＣＵ１１は、記憶素子であるメモリセルＭＣ１１、後述
する読出し用セレクトトランジスタ対ＲＴＰ１１、およ
び、書込み用セレクトトランジスタ対ＷＴＰ１１、を備
えている。すなわち、後述するワードライン対ＷＬＰ１
と、ビットライン対ＢＬＰ１の交点に、読出し用セレク
トトランジスタ対ＲＴＰ１１および書込み用セレクトト
ランジスタ対ＷＴＰ１１を介して、メモリセルＭＣ１１
が接続されている。他のメモリセルユニットＭＣＵ０
０，ＭＣＵ０１，・・・も、上述のメモリセルユニット
ＭＣＵ１１と同様の構成である。

【００４２】図１に示すように、各ワードライン対ＷＬ
Ｐ０，ＷＬＰ１，ＷＬＰ２，・・・は、各ワードライン
ＷＬ０，ＷＬ１，ＷＬ２，・・・と、読出し制御ライン
Ｒおよび書込み制御ラインＷとの論理積（ＡＮＤ）を、
それぞれ与える信号線の対である。

【００４３】各ワードラインＷＬ０，ＷＬ１，ＷＬ２，
・・・は、行デコーダ１２に接続され、ビットライン対
ＢＬＰ０，ＢＬＰ１，・・・は、列デコーダ１４に接続
されている。

【００４４】すなわち、行デコーダ１２により一つのワ
ードライン（たとえば、ワードラインＷＬ１）を選択す
るとともに列デコーダ１４により一つのビットライン対
（たとえば、ＢＬＰ１）を選択することで、図２に示す
ように、データ読出し時には、一つの読出し用セレクト
トランジスタ対（ＲＴＰ１１）を介して一つのメモリセ
ル（ＭＣ１１）が選択され、データ書込み時には、一つ
の書込み用セレクトトランジスタ対（ＷＴＰ１１）を介
して一つのメモリセル（ＭＣ１１）が選択されることに
なる。

【００４５】図２に基づいて、メモリセルユニットＭＣ
Ｕ１１に含まれるメモリセルＭＣ１１を例に、メモリセ
ルの具体的な回路を説明する。メモリセルＭＣ１１は、
第１のトランジスタである記憶用トランジスタＭＴ１，
第２のトランジスタである記憶用トランジスタＭＴ２、
第１のプルアップ抵抗である抵抗Ｒ１，および第２のプ
ルアップ抵抗であるＲ２を備えており、図２のように接
続されている。

【００４６】記憶用トランジスタＭＴ１のコントロール
ゲート電極ＣＧと記憶用トランジスタＭＴ２のドレイン
電極Ｄとを接続するとともに記憶用トランジスタＭＴ２
のコントロールゲート電極ＣＧと記憶用トランジスタＭ
Ｔ１のドレイン電極Ｄとを接続し、相互に他方のトラン
ジスタを介して正帰還をかけることで、相互に異なる継
断状態を保持するよう構成している。

【００４７】記憶用トランジスタＭＴ１，ＭＴ２は、い
わゆるＭＦＭＩＳ構造の強誘電体トランジスタ（上か
ら、メタル層、強誘電体層、メタル層、絶縁層、シリコ
ン層をこの順に積層した構造を有するトランジスタ）で
ある。

【００４８】すなわち、メモリセルＭＣ１１は、従来の
ＳＲＡＭ（スタティックランダムアクセスメモリ、図３
０参照）を構成する一対の記憶用トランジスタＭＴ１，
ＭＴ２を、ともに、ＭＦＭＩＳ構造のトランジスタに置
換したものである。

【００４９】図３Ａに、記憶用トランジスタＭＴ１の構
造を示す。半導体基板であるｐ型のシリコン基板２０
に、ｎ型（第１導電型）半導体で構成されたソース領域
２２およびドレイン領域２４が形成されている。ｐ型
（第２導電型）半導体で構成されたチャネル形成領域２
６の上には、酸化シリコン（SiO₂)により構成されたゲ
ート絶縁膜２８が設けられている。ゲート絶縁膜２８の
上にはPoly-Si,IrO₂,Irをこの順に積層したフローティ
ングゲート３０が設けられている。

【００５０】その上にはＰＺＴ等により構成された強誘
電体層３２が設けられている。強誘電体層３２は、後述
するように、記憶用トランジスタＭＴ１の継断状態に対
応した分極状態を保持する。

【００５１】さらにその上にはIrO₂,Irをこの順に積層
したコントロールゲート３４が設けられている。

【００５２】なお、ゲート絶縁膜２８としては上記の他
に、窒化シリコン(SiN)等を用いることもできる。ま
た、フローティングゲート３０、コントロールゲート３
４としては上記の他に、RuOx,ITO等の酸化物導電体や、
Pt,Pb,Au,Ag,Al,Ni等の金属を用いることができる。

【００５３】図３Ａの記憶用トランジスタＭＴ１を記号
で表すと、図３Ｂのようになる。コントロールゲート３
４にはコントロールゲート電極ＣＧが接続されている。
フローティングゲート３０にはフローティングゲート電
極ＦＧが接続されている。ソース領域２２にはソース電
極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄ
が接続されている。

【００５４】図２に戻って、メモリセルＭＣ１１におい
ては、記憶用トランジスタＭＴ１のドレイン電極Ｄおよ
び記憶用トランジスタＭＴ２のドレイン電極Ｄが、それ
ぞれ、読出し用セレクトトランジスタＲＴ１１、ＲＴ２
１（まとめて「読出し用セレクトトランジスタ対ＲＴＰ
１１」という）を介して、第１のデータラインであるビ
ットラインＢＬ１，第２のデータラインであるＢＬＢ１
（まとめて「ビットライン対ＢＬＰ１」という）に接続
されている。

【００５５】読出し用セレクトトランジスタ対ＲＴＰ１
１のゲートは、ワードライン対ＷＬＰ１を構成する一対
の信号線のうち、ワードラインＷＬ１と読出し制御ライ
ンＲとの論理積（ＡＮＤ）を与える信号線に接続されて
いる。

【００５６】また、メモリセルＭＣ１１においては、記
憶用トランジスタＭＴ１のフローティングゲート電極Ｆ
Ｇおよび記憶用トランジスタＭＴ２のフローティングゲ
ート電極ＦＧが、それぞれ、書込み用セレクトトランジ
スタＷＴ１１、ＷＴ２１（まとめて「書込み用セレクト
トランジスタ対ＷＴＰ１１」という）を介して、ビット
ラインＢＬ１，ＢＬＢ１に接続されている。

【００５７】書込み用セレクトトランジスタ対ＷＴＰ１
１のゲートは、ワードライン対ＷＬＰ１を構成する一対
の信号線のうち、ワードラインＷＬ１と書込み制御ライ
ンＷとの論理積（ＡＮＤ）を与える信号線に接続されて
いる。

【００５８】記憶用トランジスタＭＴ１，ＭＴ２のドレ
イン電極Ｄは、それぞれ、抵抗Ｒ１，Ｒ２を介して、第
１の電源供給ラインである電源ラインＶ_DD（電源電位Ｖ
_DD）に接続されており、双方のソース電極Ｓは、とも
に、第２の電源供給ラインであるグランドラインＧＮＤ
（接地電位）に接続されている。

【００５９】なお、読出し用セレクトトランジスタＲＴ
１１、ＲＴ２１、および、書込み用セレクトトランジス
タＷＴ１１、ＷＴ２１は、通常のｎチャンネルＭＯＳＦ
ＥＴである。

【００６０】メモリセルユニットＭＣＵ１１に含まれる
メモリセルＭＣ１１を例に説明したが、図１に示す他の
メモリセルユニットＭＣＵ００，ＭＣＵ０１，・・・に
含まれるメモリセルも、同様の構成である。

【００６１】図２に示すメモリセルユニットＭＣＵ１１
に含まれるメモリセルＭＣ１１の動作の概略を、以下に
示す。すなわち、データ書き込み時には、書込み用セレ
クトトランジスタ対ＷＴＰ１１をＯＮすることにより、
ビットラインＢＬ１，ＢＬＢ１と、記憶用トランジスタ
ＭＴ１，ＭＴ２のフローティングゲート電極ＦＧとを、
それぞれ接続する。このとき、読出し用セレクトトラン
ジスタ対ＲＴＰ１１をＯＦＦすることにより、ビットラ
インＢＬ１，ＢＬＢ１と、記憶用トランジスタＭＴ１，
ＭＴ２のドレイン電極Ｄとを、それぞれ遮断しておく。

【００６２】一方、データ読み出し時には、読出し用セ
レクトトランジスタ対ＲＴＰ１１をＯＮすることによ
り、ビットラインＢＬ１，ＢＬＢ１と、記憶用トランジ
スタＭＴ１，ＭＴ２のドレイン電極Ｄとを、それぞれ接
続する。このとき、書込み用セレクトトランジスタ対Ｗ
ＴＰ１１をＯＦＦすることにより、ビットラインＢＬ
１，ＢＬＢ１と、記憶用トランジスタＭＴ１，ＭＴ２の
フローティングゲート電極ＦＧとを、それぞれ遮断して
おく。

【００６３】書込み動作および、読出し動作の詳細を以
下に示す。まず、図１に示すメモリ装置１０を構成する
メモリセルユニットＭＣＵ１１に含まれるメモリセルＭ
Ｃ１１にデータを書込む場合の動作について説明する。
データを書込む前には、メモリセルＭＣ１１にはデー
タ”１”が記憶されているものと仮定する。図４〜図７
は、このような仮定の下に、メモリセルＭＣ１１にデー
タ”０”を書込む場合の動作を説明するための図面であ
る。図４〜図７を参照しながら、メモリセルＭＣ１１に
データ”０”を書込む場合について説明する。

【００６４】図４は、スタンバイ時（書込み動作前）に
おけるメモリセルＭＣ１１の状態を説明するための図面
である。なお、スタンバイ時とは、メモリセルにアクセ
スしていない状態をいい、具体的には、書込みや読出し
を行なっていない場合をいう。図４においては、読出し
用セレクトトランジスタ対ＲＴＰ１１および書込み用セ
レクトトランジスタ対ＷＴＰ１１は、いずれもＯＦＦに
なっている。一方、記憶用トランジスタＭＴ１，ＭＴ２
は、それぞれ、ＯＮ、ＯＦＦになっている。この状態
が、データ”１”を記憶している状態である。

【００６５】この状態からメモリセルＭＣ１１にデー
タ”０”を書込むには、まず、図１に示す列デコーダ１
４によりビットライン対ＢＬＰ１を選択し、データ”
０”に対応した電位を、ビットライン対ＢＬＰ１に与え
ておく。すなわち、ビットライン対ＢＬＰ１を構成する
ビットラインＢＬ１に低電位”Ｌ（接地電位）”を与え
るとともに，ビットラインＢＬＢ１に高電位”Ｈ（電源
電位Ｖ_DD）”を与えておく（図５参照）。

【００６６】つぎに、行デコーダ１２によりワードライ
ンＷＬ１を選択し、ワードラインＷＬ１を”Ｈ”にす
る。さらに、書込み制御ラインＷを”Ｈ”にする。これ
により、書込み用セレクトトランジスタ対ＷＴＰ１１を
ＯＮにする。

【００６７】書込み用セレクトトランジスタ対ＷＴＰ１
１がＯＮになると、ほとんど同時に、図５に示すよう
に、メモリセルＭＣ１１の記憶用トランジスタＭＴ１の
フローティングゲート電極ＦＧが”Ｌ”電位になる。フ
ローティングゲート電極ＦＧが”Ｌ”電位になると記憶
用トランジスタＭＴ１がＯＦＦ（断状態）になるよう、
記憶用トランジスタＭＴ１のしきい値が設定されてい
る。したがって、記憶用トランジスタＭＴ１は、書込み
用セレクトトランジスタ対ＷＴＰ１１がＯＮになると、
ほとんど同時に、ＯＦＦになる。

【００６８】一方、書込み用セレクトトランジスタ対Ｗ
ＴＰ１１がＯＮになると、ほとんど同時に、記憶用トラ
ンジスタＭＴ２のフローティングゲート電極ＦＧが”
Ｈ”電位になる。フローティングゲート電極ＦＧが”
Ｈ”電位になると記憶用トランジスタＭＴ２がＯＮ（継
状態）になるよう、記憶用トランジスタＭＴ２のしきい
値が設定されている。したがって、記憶用トランジスタ
ＭＴ２は、書込み用セレクトトランジスタ対ＷＴＰ１１
がＯＮになると、ほとんど同時に、ＯＮになる。

【００６９】すなわち、書込み用セレクトトランジスタ
対ＷＴＰ１１がＯＮになると、メモリセルＭＣ１１は、
図４に示す状態（データ”１”を記憶している状態）か
ら、即座に、図５に示す状態（データ”０”を記憶して
いる状態）へと変化する。つまり、ビットライン対ＢＬ
Ｐ１を構成するビットラインＢＬ１、ＢＬＢ１の電圧を
直接、それぞれ、記憶用トランジスタＭＴ１、ＭＴ２の
フローティングゲート電極ＦＧに与えることで、通常の
ＳＲＡＭと同等の書込み速度を得ることができるのであ
る。

【００７０】このようにしてメモリセルＭＣ１１がデー
タ”０”に書換えられると、その後、記憶用トランジス
タＭＴ１、ＭＴ２を構成する強誘電体層３２（図３Ａ参
照）の分極状態が、それぞれ、変化する。記憶用トラン
ジスタＭＴ１を構成する強誘電体層３２を例に、分極状
態が変化する様子を説明する。

【００７１】図３Ａ，Ｂに示すように、記憶用トランジ
スタＭＴ１は、フローティングゲート３０の上に、強誘
電体層３２を誘電体層とするコンデンサ（強誘電体コン
デンサＣ_ferro）を直列に接続したものと考えることが
できる。図１０は、強誘電体コンデンサＣ_ferroの電圧
・電荷（分極）特性を模式的に示した図面である。図１
０において、電圧は、コントロールゲート電極ＣＧの電
位を基準とした場合のフローティングゲート電極ＦＧの
電位を示す。また、電荷は、フローティングゲート電極
ＦＧ側に正電位が生じる場合を、正としている。

【００７２】スタンバイ時（図４参照）において、記憶
用トランジスタＭＴ１の強誘電体コンデンサＣ
_ferroは、図１０のＱ１で示される分極状態になってい
る。すなわち、Ｑ１で示される状態が、データ”１”を
記憶している場合における記憶用トランジスタＭＴ１を
構成する強誘電体コンデンサＣ_ferroの定常状態であ
る。

【００７３】つぎに、データ”０”を書き込むために書
込み用セレクトトランジスタ対ＷＴＰ１１をＯＮにする
と、図５に示すように、ほとんど同時に、記憶用トラン
ジスタＭＴ１のフローティングゲート電極ＦＧが”Ｌ”
電位になる（上述）。一方、この時点では、記憶用トラ
ンジスタＭＴ２のドレイン電極Ｄの電位、すなわち記憶
用トランジスタＭＴ１のコントロールゲート電極ＣＧ１
の電位は、まだ変化しておらず、書込み前の状態、すな
わち、”Ｈ”電位のままである。したがって、このと
き、記憶用トランジスタＭＴ１の強誘電体コンデンサＣ
_ferroは、図１０のＱ３で示される分極状態になる。

【００７４】時間の経過とともに、記憶用トランジスタ
ＭＴ２のドレイン電極Ｄの電位（記憶用トランジスタＭ
Ｔ１のコントロールゲート電極ＣＧ１の電位）は、変化
してゆき、定常状態では、”Ｌ”になる。この状態を図
６に示す。したがって、このとき、記憶用トランジスタ
ＭＴ１の強誘電体コンデンサＣ_ferroは、図１０のＱ２
で示される分極状態になる。

【００７５】すなわち、わざわざＱ３の分極状態を作る
こともなく、フローティングゲートに電圧を掛けるだけ
で、自動的に所望の状態になるのである。

【００７６】このように、データ”１”を記憶している
メモリセルＭＣ１１にデータ”０”を書き込むと、記憶
用トランジスタＭＴ１の強誘電体コンデンサＣ
_ferroは、図１０のＱ１で示される分極状態から、Ｑ３
で示される分極状態を経て、Ｑ２で示される分極状態へ
と変化する（実線矢印）。

【００７７】なお、この書込み動作において、記憶用ト
ランジスタＭＴ２の強誘電体コンデンサＣ_ferroは、図
１０のＱ２で示される分極状態から、Ｑ４で示される分
極状態を経て、Ｑ１で示される分極状態へと変化する
（破線矢印）。

【００７８】書込み動作を終了するには、書込み制御ラ
インＷを”Ｌ”にする。これにより、図７に示すよう
に、書込み用セレクトトランジスタ対ＷＴＰ１１がＯＦ
Ｆになる。書込み用セレクトトランジスタ対ＷＴＰ１１
をＯＦＦにすることで、メモリセルＭＣ１１はスタンバ
イ状態となる。スタンバイ状態になっても、メモリセル
ＭＣ１１の自己ラッチ機能により、記憶用トランジスタ
ＭＴ１のＯＦＦ状態、および記憶用トランジスタＭＴ２
のＯＮ状態は保持される。したがって、書込まれたデー
タ”０”が、メモリセルＭＣ１１に保持されることにな
る。

【００７９】スタンバイ状態になると、記憶用トランジ
スタＭＴ１のフローティングゲート電極ＦＧはフローテ
ィング状態となるが、フローティングゲート電極ＦＧの
電位はそのまま維持される。したがって、強誘電体コン
デンサＣ_ferroの分極状態は、図１０に示すＱ２のまま
維持される。すなわち、書込み動作からスタンバイ状態
に移行する際、強誘電体コンデンサＣ_ferroの分極状態
が変化することはない。同様に、記憶用トランジスタＭ
Ｔ２の強誘電体コンデンサＣ_ferroの分極状態は、図１
０に示すＱ１のまま維持される。

【００８０】これら強誘電体コンデンサＣ_ferroの分極
状態は、電源を切っても保持されている。したがって、
電源を再投入すると、記憶用トランジスタＭＴ１、ＭＴ
２は、当該保持されていた強誘電体コンデンサＣ_ferro
の分極状態に対応した継断状態に復帰する。

【００８１】すなわち、この場合、記憶用トランジスタ
ＭＴ１、ＭＴ２の強誘電体コンデンサＣ_ferroは、それ
ぞれ、図１０のＱ２で示される分極状態（フローティン
グゲート電極ＦＧ側に負電位が生じるような分極状
態）、Ｑ１で示される分極状態（フローティングゲート
電極ＦＧ側に正電位が生じるような分極状態）を保持し
ている。したがって、電源の再投入により、記憶用トラ
ンジスタＭＴ１、ＭＴ２は、それぞれ、ＯＦＦ状態、Ｏ
Ｎ状態に復帰する。すなわち、電源の再投入により、メ
モリセルＭＣ１１は、データ”０”を記憶している状態
（図７参照）に復帰する。

【００８２】つぎに、メモリセルＭＣ１１にデータ”
１”を書込む場合について説明する。上述の場合と同様
に、データを書込む前には、メモリセルＭＣ１１にはデ
ータ”１”が記憶されているものと仮定する。図８は、
このような仮定の下に、メモリセルＭＣ１１にデータ”
１”を書込む場合の動作を説明するための図面である。
図８を参照しながら、メモリセルＭＣ１１にデータ”
１”を書込む場合について説明する。

【００８３】書込み動作前のスタンバイ時におけるメモ
リセルＭＣ１１の状態は、上述の場合と同様に、図４に
示される。メモリセルＭＣ１１にデータ”１”を書込む
場合の動作は、上述のデータ”０”を書込む場合の動作
と、ほぼ同様である。ただし、図８に示すように、デー
タ”１”に対応した電位を、ビットライン対ＢＬＰ１に
与えておく。すなわち、ビットライン対ＢＬＰ１を構成
するビットラインＢＬ１に高電位”Ｈ（電源電位
Ｖ_DD）”を与えるとともに，ビットラインＢＬＢ１に低
電位”Ｌ（接地電位）”を与えておく。

【００８４】つぎに、上述の場合と同様に、ワードライ
ンＷＬ１を”Ｈ”にするとともに、書込み制御ラインＷ
を”Ｈ”にする。これにより、書込み用セレクトトラン
ジスタ対ＷＴＰ１１をＯＮにする。

【００８５】上述のデータ”０”を書込む場合と異な
り、この場合には、書込み用セレクトトランジスタ対Ｗ
ＴＰ１１がＯＮになっても、メモリセルＭＣ１１の記憶
用トランジスタＭＴ１のフローティングゲート電極ＦＧ
は”Ｈ”電位のままである。したがって、記憶用トラン
ジスタＭＴ１は、ＯＮのままである。また、記憶用トラ
ンジスタＭＴ２のフローティングゲート電極ＦＧは”
Ｌ”電位のままである。したがって、記憶用トランジス
タＭＴ２は、ＯＦＦのままである。

【００８６】すなわち、書込み用セレクトトランジスタ
対ＷＴＰ１１がＯＮになっても、記憶用トランジスタＭ
Ｔ１、ＭＴ２は、書込み動作前のスタンバイ時における
状態（図４参照）を維持したままである。したがって、
データ”１”を書込む場合、記憶用トランジスタＭＴ
１、ＭＴ２の強誘電体コンデンサＣ_ferroは、それぞ
れ、図１０のＱ１、Ｑ２で示される分極状態を維持す
る。

【００８７】このように、メモリセルに同じデータを書
込む場合には、書込む過程においても分極状態を変化さ
せないので、強誘電体層のストレス量が少なくて済み、
実質的な書き換え可能回数を増大することが可能であ
る。

【００８８】この後、スタンバイ状態になっても、記憶
用トランジスタＭＴ１、ＭＴ２の強誘電体コンデンサＣ
_ferroは、それぞれ、図１０のＱ１、Ｑ２で示される分
極状態を、そのまま維持する。すなわち、メモリセルＭ
Ｃ１１に同じ内容のデータを上書きする場合には、書込
み動作の前後に渡り、記憶用トランジスタＭＴ１、ＭＴ
２の強誘電体コンデンサＣ_ferroの分極状態が変動する
ことはない。

【００８９】つぎに、メモリセルＭＣ１１からデータを
読み出す場合の動作について説明する。上述の書込み動
作の場合と同様に、メモリセルＭＣ１１にはデータ”
１”が記憶されているものと仮定する。図９は、このよ
うな仮定の下に、メモリセルＭＣ１１からデータ”１”
を読み出す場合の動作を説明するための図面である。図
９を参照しながら、メモリセルＭＣ１１からデータ”
１”を読み出す場合について説明する。

【００９０】読出し動作前のスタンバイ時におけるメモ
リセルＭＣ１１の状態は、上述の場合と同様に、図４に
示される。メモリセルＭＣ１１からデータ”１”を読み
出すには、まず、図１に示す行デコーダ１２によりワー
ドラインＷＬ１を選択し、ワードラインＷＬ１を”Ｈ”
にする。さらに、読出し制御ラインＲを”Ｈ”にする。
これにより、読出し用セレクトトランジスタ対ＲＴＰ１
１をＯＮにする。

【００９１】読出し用セレクトトランジスタ対ＲＴＰ１
１がＯＮになると、ビットライン対ＢＬＰ１に、記憶デ
ータの内容に応じた電圧が生ずる。すなわち、この場
合、図９に示すように、ビットラインＢＬ１が”Ｌ”電
位となり、ビットラインＢＬＢ１が”Ｈ”電位となる。
したがって、列デコーダ１４（図１参照）によりビット
ライン対ＢＬＰ１を選択して、ビットライン対ＢＬＰ１
の電圧を検出することにより、メモリセルユニットＭＣ
Ｕ１１に含まれるメモリセルＭＣ１１に記憶されていた
データの内容を知ることができる。

【００９２】なお、この実施形態においては、同一デー
タであっても、読出し時におけるビットライン対ＢＬＰ
１の電位差の極性と、書込み時におけるビットライン対
ＢＬＰ１の電位差の極性とが、逆になるよう設定されて
いる。

【００９３】たとえば、データ”１”を書込む場合に
は、ビットライン対ＢＬＰ１を構成するビットラインＢ
Ｌ１、ＢＬＢ１に、それぞれ”Ｈ”電位、”Ｌ”電位を
与える（図８参照）が、データを読み出す場合には、逆
に、ビットラインＢＬ１、ＢＬＢ１が、それぞれ”Ｌ”
電位、”Ｈ”電位であればデータは”１”である、と判
断するよう構成されている。

【００９４】なお、上述の実施形態においては、メモリ
セルＭＣ１１を構成する一対の記憶用トランジスタＭＴ
１，ＭＴ２の双方をＭＦＭＩＳ構造のトランジスタにし
た場合を例に説明したが、一対の記憶用トランジスタＭ
Ｔ１，ＭＴ２のうち、いずれか一方のみをＭＦＭＩＳ構
造のトランジスタにし、他方を通常のＭＯＳＦＥＴにし
てもよい。

【００９５】ただし、一対の記憶用トランジスタＭＴ
１，ＭＴ２の双方をＭＦＭＩＳ構造のトランジスタにす
れば、メモリ装置の電源を遮断し、その後、電源を再投
入した場合、メモリセルＭＣ１１は、より確実に、電源
を遮断する前の状態に復帰することができる。すなわ
ち、より信頼性の高いメモリ装置を実現することができ
るので、好都合である。

【００９６】また、上述の実施形態においては、記憶用
トランジスタＭＴ１，ＭＴ２がｎチャネル型のＭＯＳＦ
ＥＴタイプのトランジスタである場合を例に説明した
が、記憶用トランジスタＭＴ１，ＭＴ２がｐチャネル型
のＭＯＳＦＥＴタイプのトランジスタである場合にも、
この発明を適用することができる。

【００９７】なお、上述の実施形態においては、図１に
示すメモリ装置１０を構成するメモリセルユニットに含
まれるメモリセルとして、図２に示すような一対の記憶
用トランジスタＭＴ１，ＭＴ２とともに一対の抵抗Ｒ
１，Ｒ２を用いたタイプのメモリセルを例に説明した
が、メモリセルのタイプはこれに限定されるものではな
い。たとえば、一対の記憶用トランジスタＭＴ１，ＭＴ
２とともに他の一対のトランジスタを用いたタイプのメ
モリセル等にも、この発明を適用することができる。

【００９８】図１１は、この発明の他の実施形態による
メモリ装置を構成するメモリセルユニットに含まれる記
憶素子であるメモリセルＭＣ１１の具体的な回路の一例
を示す図面である。この実施形態においては、メモリセ
ルＭＣ１１は、一対の記憶用トランジスタＭＴ１，ＭＴ
２とともに他の一対のトランジスタを用いたタイプのメ
モリセルである。上述の実施形態の場合と同様に、この
実施形態においても、図１１に示すメモリセルＭＣ１１
を含むメモリセルユニットＭＣＵ１１と同様の構成のメ
モリセルユニットＭＣＵ００，ＭＣＵ０１，・・・が複
数、行列配置され、図１に示すメモリ装置１０と同様の
メモリ装置を形成している。

【００９９】図１１に基づいて、メモリセルＭＣ１１を
例に、この実施形態におけるメモリセルの具体的な回路
を説明する。メモリセルＭＣ１１は、第１のＣＭＯＳイ
ンバータであるインバータ回路ＩＮＶ１および第２のＣ
ＭＯＳインバータであるインバータ回路ＩＮＶ２を備え
ている。

【０１００】インバータ回路ＩＮＶ１は、相互にドレイ
ン電極Ｄにおいて接続された第１のトランジスタである
記憶用トランジスタＭＴ１および第３のトランジスタで
ある記憶用トランジスタＭＴ３を備えている。インバー
タ回路ＩＮＶ２は、相互にドレイン電極Ｄにおいて接続
された第２のトランジスタである記憶用トランジスタＭ
Ｔ２および第４のトランジスタである記憶用トランジス
タＭＴ４を備えている。

【０１０１】記憶用トランジスタＭＴ１および記憶用ト
ランジスタＭＴ２は、ともにｎチャネル型のＭＯＳＦＥ
Ｔタイプのトランジスタであり、図３Ａに示すＭＦＭＩ
Ｓ構造を有する強誘電体トランジスタである。記憶用ト
ランジスタＭＴ３および記憶用トランジスタＭＴ４は、
ともに、通常の構造を有するｐチャネル型のＭＯＳＦＥ
Ｔタイプのトランジスタである。

【０１０２】インバータ回路ＩＮＶ１の出力端３６とイ
ンバータ回路ＩＮＶ２の入力端３８とを接続するととも
にインバータ回路ＩＮＶ２の出力端４０とインバータ回
路ＩＮＶ１の入力端４２とを接続し、相互に他方のイン
バータ回路を介して正帰還をかけることで、相互に異な
る出力状態を保持するよう構成されている。

【０１０３】図１１に示すように、このメモリセルＭＣ
１１においては、インバータ回路ＩＮＶ１の出力端３６
およびインバータ回路ＩＮＶ２の出力端４０が、それぞ
れ、読出し用セレクトトランジスタＲＴ１１、ＲＴ２１
（まとめて「読出し用セレクトトランジスタ対ＲＴＰ１
１」という）を介して、ビットラインＢＬ１，ＢＬＢ１
（まとめて「ビットライン対ＢＬＰ１」という）に接続
されている。

【０１０４】図２に示す実施形態の場合と同様に、読出
し用セレクトトランジスタ対ＲＴＰ１１のゲートは、ワ
ードライン対ＷＬＰ１を構成する一対の信号線のうち、
ワードラインＷＬ１と読出し制御ラインＲとの論理積
（ＡＮＤ）を与える信号線に接続されている。

【０１０５】また、図２に示す実施形態の場合と同様
に、記憶用トランジスタＭＴ１のフローティングゲート
電極ＦＧおよび記憶用トランジスタＭＴ２のフローティ
ングゲート電極ＦＧが、それぞれ、書込み用セレクトト
ランジスタＷＴ１１、ＷＴ２１（まとめて「書込み用セ
レクトトランジスタ対ＷＴＰ１１」という）を介して、
ビットラインＢＬ１，ＢＬＢ１に接続されている。

【０１０６】書込み用セレクトトランジスタ対ＷＴＰ１
１のゲートは、ワードライン対ＷＬＰ１を構成する一対
の信号線のうち、ワードラインＷＬ１と書込み制御ライ
ンＷとの論理積（ＡＮＤ）を与える信号線に接続されて
いる。

【０１０７】記憶用トランジスタＭＴ１，ＭＴ２のソー
ス電極Ｓは、ともに、グランドラインＧＮＤ（接地電
位）に接続されている。また、記憶用トランジスタＭＴ
３，ＭＴ４のソース電極Ｓは、ともに、電源ラインＶ_DD
（電源電位Ｖ_DD）に接続されている。

【０１０８】なお、読出し用セレクトトランジスタＲＴ
１１、ＲＴ２１、および、書込み用セレクトトランジス
タＷＴ１１、ＷＴ２１は、図２に示す実施形態の場合と
同様に、通常のｎチャンネルＭＯＳＦＥＴである。

【０１０９】メモリセルユニットＭＣＵ１１に含まれる
メモリセルＭＣ１１を例に説明したが、他のメモリセル
ユニットＭＣＵ００，ＭＣＵ０１，・・・（図１参照）
に含まれるメモリセルも、同様の構成である。

【０１１０】図１１に示すメモリセルＭＣ１１の動作
は、図２に示すメモリセルＭＣ１１の場合と、ほぼ同様
である。図１１に示すメモリセルＭＣ１１にデータを書
込む時には、書込み用セレクトトランジスタ対ＷＴＰ１
１をＯＮすることにより、ビットラインＢＬ１，ＢＬＢ
１と、記憶用トランジスタＭＴ１のフローティングゲー
ト電極ＦＧおよび記憶用トランジスタＭＴ２のフローテ
ィングゲート電極ＦＧとを、それぞれ接続する。また、
このとき、読出し用セレクトトランジスタ対ＲＴＰ１１
をＯＦＦすることにより、ビットラインＢＬ１，ＢＬＢ
１と、インバータ回路ＩＮＶ１の出力端３６およびイン
バータ回路ＩＮＶ２の出力端４０とを、それぞれ遮断し
ておく。

【０１１１】一方、図１１に示すメモリセルＭＣ１１か
らデータを読み出す時には、読出し用セレクトトランジ
スタ対ＲＴＰ１１をＯＮすることにより、ビットライン
ＢＬ１，ＢＬＢ１と、インバータ回路ＩＮＶ１の出力端
３６およびインバータ回路ＩＮＶ２の出力端４０とを、
それぞれ接続する。また、このとき、書込み用セレクト
トランジスタ対ＷＴＰ１１をＯＦＦすることにより、ビ
ットラインＢＬ１，ＢＬＢ１と、記憶用トランジスタＭ
Ｔ１のフローティングゲート電極ＦＧおよび記憶用トラ
ンジスタＭＴ２のフローティングゲート電極ＦＧとを、
それぞれ遮断しておく。

【０１１２】つぎに、図１２に、この発明のさらに他の
実施形態によるメモリ装置を構成するメモリセルユニッ
トＭＣＵ１１に含まれる記憶素子であるメモリセルＭＣ
１１の具体的な回路の一例を示す。この実施形態にかか
るメモリセルＭＣ１１も、図１１の実施形態にかかるメ
モリセルＭＣ１１と同様に、一対のインバータ回路ＩＮ
Ｖ１、ＩＮＶ２を備えており、相互に他方のインバータ
回路を介して正帰還をかけることで、相互に異なる出力
状態を保持するよう構成されている。

【０１１３】しかし、図１２の実施形態にかかるメモリ
セルＭＣ１１は、図１１の実施形態にかかるメモリセル
ＭＣ１１と異なり、記憶用トランジスタＭＴ１および記
憶用トランジスタＭＴ２のみならず、記憶用トランジス
タＭＴ３および記憶用トランジスタＭＴ４も、ＭＦＭＩ
Ｓ構造を有する強誘電体トランジスタである。

【０１１４】すなわち、図１２の実施形態にかかるメモ
リセルＭＣ１１においては、記憶用トランジスタＭＴ１
および記憶用トランジスタＭＴ２は、ともに、ＭＦＭＩ
Ｓ構造を有するｎチャネル型のＭＯＳＦＥＴタイプの強
誘電体トランジスタであり、記憶用トランジスタＭＴ３
および記憶用トランジスタＭＴ４は、ともに、ＭＦＭＩ
Ｓ構造を有するｐチャネル型のＭＯＳＦＥＴタイプの強
誘電体トランジスタである。

【０１１５】インバータ回路ＩＮＶ１の出力端３６およ
びインバータ回路ＩＮＶ２の出力端４０が、それぞれ、
読出し用セレクトトランジスタＲＴ１１、ＲＴ２１（ま
とめて「読出し用セレクトトランジスタ対ＲＴＰ１１」
という）を介して、ビットラインＢＬ１，ＢＬＢ１（ま
とめて「ビットライン対ＢＬＰ１」という）に接続され
ている点は、図１１の実施形態の場合と同様である。

【０１１６】また、読出し用セレクトトランジスタ対Ｒ
ＴＰ１１のゲートは、ワードライン対ＷＬＰ１を構成す
る一対の信号線のうち、ワードラインＷＬ１と読出し制
御ラインＲとの論理積（ＡＮＤ）を与える信号線に接続
されている。

【０１１７】また、図１１に示す実施形態の場合と同様
に、記憶用トランジスタＭＴ１のフローティングゲート
電極ＦＧおよび記憶用トランジスタＭＴ２のフローティ
ングゲート電極ＦＧが、それぞれ、書込み用セレクトト
ランジスタＷＴ１１、ＷＴ２１を介して、ビットライン
ＢＬ１，ＢＬＢ１に接続されている。

【０１１８】ただし、図１１に示す実施形態の場合と異
なり、記憶用トランジスタＭＴ３のフローティングゲー
ト電極ＦＧおよび記憶用トランジスタＭＴ４のフローテ
ィングゲート電極ＦＧが、それぞれ、書込み用セレクト
トランジスタＷＴ３１、ＷＴ４１を介して、ビットライ
ンＢＬ１，ＢＬＢ１に接続されている。

【０１１９】書込み用セレクトトランジスタＷＴ１１、
ＷＴ２１、ＷＴ３１、ＷＴ４１を、まとめて、「書込み
用セレクトトランジスタ群ＷＴＧ１１」という。書込み
用セレクトトランジスタ群ＷＴＧ１１のゲートは、ワー
ドライン対ＷＬＰ１を構成する一対の信号線のうち、ワ
ードラインＷＬ１と書込み制御ラインＷとの論理積（Ａ
ＮＤ）を与える信号線に接続されている。

【０１２０】図１２に示すメモリセルＭＣ１１の動作
は、図１１に示すメモリセルＭＣ１１の場合と、ほぼ同
様である。ただし、メモリセルＭＣ１１を構成する４つ
の記憶用トランジスタＭＴ１，ＭＴ２、ＭＴ３，ＭＴ４
の全てをＭＦＭＩＳ構造のトランジスタにすることで、
メモリ装置の電源を遮断し、その後、電源を再投入した
場合、メモリセルＭＣ１１は、より確実に、電源を遮断
する前の状態に復帰することができる。すなわち、さら
に信頼性の高いメモリ装置を実現することができるの
で、好都合である。

【０１２１】なお、図１２に示すメモリセルＭＣ１１に
おいては、ひとつのインバータ回路、たとえばインバー
タ回路ＩＮＶ１を構成する一対の記憶用トランジスタＭ
Ｔ１，ＭＴ３の強誘電体コンデンサＣ_ferroは、それぞ
れ、同じ分極状態を呈する。

【０１２２】すなわち、記憶用トランジスタＭＴ１の強
誘電体コンデンサＣ_ferroがＱ１で示す分極状態（フロ
ーティングゲート電極ＦＧ側に正電位が生じるような分
極状態）である場合には、記憶用トランジスタＭＴ３の
強誘電体コンデンサＣ_ferroもＱ１で示される分極状態
である。この場合、記憶用トランジスタＭＴ１はＯＮと
なっており、記憶用トランジスタＭＴ１はＯＦＦとなっ
ている。

【０１２３】なお、上述の場合、もう一方のインバータ
回路ＩＮＶ２を構成する一対の記憶用トランジスタＭＴ
２，ＭＴ４の強誘電体コンデンサＣ_ferroは、ともに、
Ｑ２で示される分極状態（フローティングゲート電極Ｆ
Ｇ側に負電位が生じるような分極状態）となっている。
この場合、記憶用トランジスタＭＴ２はＯＦＦとなって
おり、記憶用トランジスタＭＴ４はＯＮとなっている。

【０１２４】なお、図１１に示す実施形態においては、
メモリセルＭＣ１１を構成する４つの記憶用トランジス
タＭＴ１〜ＭＴ４のうち、記憶用トランジスタＭＴ１、
ＭＴ２の２つを選択してＭＦＭＩＳ構造のトランジスタ
にした場合について説明し、図１２に示す実施形態にお
いては、メモリセルＭＣ１１を構成する４つの記憶用ト
ランジスタＭＴ１〜ＭＴ４の全てをＭＦＭＩＳ構造のト
ランジスタにした場合について説明したが、４つの記憶
用トランジスタＭＴ１〜ＭＴ４のうちＭＦＭＩＳ構造の
トランジスタにするトランジスタを選択するパターンや
個数は、上記各実施形態に限定されるものではない。４
つの記憶用トランジスタＭＴ１〜ＭＴ４のうち、１ない
し４つの任意の記憶用トランジスタを、ＭＦＭＩＳ構造
のトランジスタにすることができる。

【０１２５】つぎに、図１３に、この発明のさらに他の
実施形態によるデータ保持装置であるラッチ回路５０の
具体的な回路の一例を示す。ラッチ回路５０は、ラッチ
セルＬＣを備えている。ラッチセルＬＣは、第１のＣＭ
ＯＳインバータであるインバータ回路ＩＮＶ１および第
２のＣＭＯＳインバータであるインバータ回路ＩＮＶ２
を備えている。

【０１２６】インバータ回路ＩＮＶ１は、相互にドレイ
ン電極Ｄにおいて接続された第１のトランジスタである
記憶用トランジスタＭＴ１および第３のトランジスタで
ある記憶用トランジスタＭＴ３を備えている。インバー
タ回路ＩＮＶ２は、相互にドレイン電極Ｄにおいて接続
された第２のトランジスタである記憶用トランジスタＭ
Ｔ２および第４のトランジスタである記憶用トランジス
タＭＴ４を備えている。

【０１２７】記憶用トランジスタＭＴ１および記憶用ト
ランジスタＭＴ２は、ともにｎチャネル型のＭＯＳＦＥ
Ｔタイプのトランジスタである。記憶用トランジスタＭ
Ｔ３および記憶用トランジスタＭＴ４は、ともにｐチャ
ネル型のＭＯＳＦＥＴタイプのトランジスタである。

【０１２８】このうち、インバータ回路ＩＮＶ１を構成
する記憶用トランジスタＭＴ１および記憶用トランジス
タＭＴ３は、ともに、ＭＦＭＩＳ構造（図３Ａ参照）を
有する強誘電体トランジスタである。一方、インバータ
回路ＩＮＶ２を構成する記憶用トランジスタＭＴ２およ
び記憶用トランジスタＭＴ４は、ともに、通常の構造を
有するＭＯＳＦＥＴタイプのトランジスタである。

【０１２９】インバータ回路ＩＮＶ１の出力端３６とイ
ンバータ回路ＩＮＶ２の入力端３８とを接続するととも
にインバータ回路ＩＮＶ２の出力端４０とインバータ回
路ＩＮＶ１の入力端４２とを接続し、相互に他方のイン
バータ回路を介して正帰還をかけることで、相互に異な
る出力状態を保持するよう構成されている。

【０１３０】図１３に示すように、このラッチ回路にお
いては、インバータ回路ＩＮＶ１を構成する記憶用トラ
ンジスタＭＴ１、ＭＴ３のフローティングゲート電極Ｆ
Ｇが、それぞれ、ゲートトランジスタＧＴ１，ＧＴ３を
介して、入力ラインＩＮに接続されている。ゲートトラ
ンジスタＧＴ１，ＧＴ３のゲートは、ラッチ信号ライン
ＬＴに接続されている。また、インバータ回路ＩＮＶ１
の出力端３６が、出力ラインＯＵＴに接続されている。

【０１３１】記憶用トランジスタＭＴ１，ＭＴ２のソー
ス電極Ｓは、ともに、グランドラインＧＮＤ（接地電
位）に接続されている。また、記憶用トランジスタＭＴ
３，ＭＴ４のソース電極Ｓは、ともに、電源ラインＶ_DD
（電源電位Ｖ_DD）に接続されている。

【０１３２】なお、ゲートトランジスタＧＴ１、ＧＴ３
は、いずれも、通常のｎチャンネルＭＯＳＦＥＴであ
る。

【０１３３】図１３に示すラッチ回路５０においては、
データを更新する時には、ラッチ信号ラインＬＴに”
Ｈ”電位を与えてゲートトランジスタＧＴ１，ＧＴ３を
ＯＮにする。これにより、入力ラインＩＮと記憶用トラ
ンジスタＭＴ１，ＭＴ３のフローティングゲート電極Ｆ
Ｇとを接続する。

【０１３４】入力ラインＩＮと記憶用トランジスタＭＴ
１，ＭＴ３のフローティングゲート電極ＦＧとを接続す
ることにより、入力ラインＩＮのデータの反転信号が、
そのまま、出力ラインＯＵＴに出力される。たとえば、
入力ラインＩＮのデータが”Ｈ”であれば、出力ライン
ＯＵＴのデータは”Ｌ”となる。

【０１３５】一方、データを保持させる時には、ラッチ
信号ラインＬＴに”Ｌ”電位を与えてゲートトランジス
タＧＴ１，ＧＴ３をＯＦＦにする。これにより、入力ラ
インＩＮと記憶用トランジスタＭＴ１，ＭＴ３のフロー
ティングゲート電極ＦＧとを遮断する。

【０１３６】入力ラインＩＮと記憶用トランジスタＭＴ
１，ＭＴ３のフローティングゲート電極ＦＧとを遮断す
ることにより、遮断直前の入力ラインＩＮのデータの反
転信号が、出力ラインＯＵＴに出力される。この後、入
力ラインＩＮのデータが変動したとしても、出力ライン
ＯＵＴのデータは変動しない。

【０１３７】すなわち、ラッチ回路５０は、ラッチ信号
ラインＬＴの立ち下がりで、データをラッチする回路で
ある。

【０１３８】入力ラインＩＮと記憶用トランジスタＭＴ
１，ＭＴ３のフローティングゲート電極ＦＧとが接続状
態にあるとき、図１３に示す記憶用トランジスタＭＴ
１，ＭＴ３の強誘電体コンデンサＣ_ferro（図３Ｂ参
照）は、図１２に示す記憶用トランジスタＭＴ１，ＭＴ
３の強誘電体コンデンサＣ_ferroの場合と同様に、入力
ラインＩＮのデータに対応した分極状態となる。

【０１３９】たとえば、入力ラインＩＮのデータが”
Ｈ”であれば、記憶用トランジスタＭＴ１、ＭＴ３の強
誘電体コンデンサＣ_ferroは、ともに、図１０のＱ１で
示される分極状態（フローティングゲート電極ＦＧ側に
正電位が生じるような分極状態）となる。なお、この場
合、記憶用トランジスタＭＴ１はＯＮとなっており、記
憶用トランジスタＭＴ３はＯＦＦとなっている。

【０１４０】記憶用トランジスタＭＴ１，ＭＴ３の継断
状態、およびこれらのトランジスタを構成する強誘電体
コンデンサＣ_ferroの分極状態は、入力ラインＩＮと記
憶用トランジスタＭＴ１，ＭＴ３のフローティングゲー
ト電極ＦＧとを遮断しても変化しない。

【０１４１】また、電源を遮断しても、当該強誘電体コ
ンデンサＣ_ferroの分極状態は、それぞれ保持されてお
り、電源再投入後、記憶用トランジスタＭＴ１、ＭＴ３
が電源遮断前の継断状態に復帰することは、図１２に示
す記憶用トランジスタＭＴ１，ＭＴ３の場合と同様であ
る。

【０１４２】つぎに図１４に、この発明のさらに他の実
施形態によるデータ保持装置であるラッチ回路６０の具
体的な回路の一例を示す。ラッチ回路６０は、図１３に
示すラッチ回路５０と類似の構成であるが、インバータ
回路ＩＮＶ１を構成する記憶用トランジスタＭＴ１、Ｍ
Ｔ３のみならず、インバータ回路ＩＮＶ２を構成する記
憶用トランジスタＭＴ２、ＭＴ４も、ともに、ＭＦＭＩ
Ｓ構造（図３Ａ参照）を有する強誘電体トランジスタで
ある点で、図１３に示すラッチ回路５０と異なる。

【０１４３】また、ラッチ回路６０は、入力ラインとし
て、第１の入力ラインである入力ラインＩＮおよび第２
の入力ラインである入力ラインＩＮＢを備え、出力ライ
ンとして、第１の出力ラインである出力ラインＯＵＴお
よび第２の出力ラインである出力ラインＯＵＴＢを備え
ている点で、図１３に示すラッチ回路５０と異なる。

【０１４４】図１４に示すように、このラッチ回路６０
においては、インバータ回路ＩＮＶ１を構成する記憶用
トランジスタＭＴ１、ＭＴ３のフローティングゲート電
極ＦＧが、それぞれ、ゲートトランジスタＧＴ１，ＧＴ
３を介して、入力ラインＩＮに接続されるとともに、イ
ンバータ回路ＩＮＶ２を構成する記憶用トランジスタＭ
Ｔ２、ＭＴ４のフローティングゲート電極ＦＧが、それ
ぞれ、ゲートトランジスタＧＴ２，ＧＴ４を介して、入
力ラインＩＮＢに接続されている。

【０１４５】ゲートトランジスタＧＴ１〜ＧＴ４のゲー
トは、全て、ラッチ信号ラインＬＴに接続されている。
また、インバータ回路ＩＮＶ１の出力端３６が、出力ラ
インＯＵＴに接続されるとともに、インバータ回路ＩＮ
Ｖ２の出力端４０が、出力ラインＯＵＴＢに接続されて
いる。

【０１４６】なお、ゲートトランジスタＧＴ１〜ＧＴ４
は、いずれも、通常のｎチャンネルＭＯＳＦＥＴであ
る。

【０１４７】図１４に示すラッチ回路６０においては、
データを更新する時には、ラッチ信号ラインＬＴに”
Ｈ”電位を与えてゲートトランジスタＧＴ１〜ＧＴ４を
全てＯＮにする。これにより、入力ラインＩＮと記憶用
トランジスタＭＴ１，ＭＴ３のフローティングゲート電
極ＦＧとを接続するとともに、入力ラインＩＮＢと記憶
用トランジスタＭＴ２，ＭＴ４のフローティングゲート
電極ＦＧとを接続する。

【０１４８】入力ラインＩＮと記憶用トランジスタＭＴ
１，ＭＴ３のフローティングゲート電極ＦＧとを接続す
ることにより、入力ラインＩＮのデータの反転信号が、
そのまま、出力ラインＯＵＴに出力される。また、入力
ラインＩＮＢと記憶用トランジスタＭＴ２，ＭＴ４のフ
ローティングゲート電極ＦＧとを接続することにより、
入力ラインＩＮＢのデータの反転信号が、そのまま、出
力ラインＯＵＴＢに出力される。

【０１４９】たとえば、入力ラインＩＮのデータが”
Ｈ”（すなわち、入力ラインＩＮＢのデータが”Ｌ”）
であれば、出力ラインＯＵＴのデータは”Ｌ”となり、
出力ラインＯＵＴＢのデータは”Ｈ”となる。

【０１５０】一方、データを保持させる時には、ラッチ
信号ラインＬＴに”Ｌ”電位を与えてゲートトランジス
タＧＴ１〜ＧＴ４を全てＯＦＦにする。これにより、入
力ラインＩＮと記憶用トランジスタＭＴ１，ＭＴ３のフ
ローティングゲート電極ＦＧとが遮断されるとともに、
入力ラインＩＮＢと記憶用トランジスタＭＴ２，ＭＴ４
のフローティングゲート電極ＦＧとが遮断される。

【０１５１】これにより、遮断直前の入力ラインＩＮの
データの反転信号が、出力ラインＯＵＴに出力されると
ともに、出力ラインＯＵＴのデータの反転信号が、出力
ラインＯＵＴＢに出力される。この後、入力ラインＩＮ
（入力ラインＩＮＢ）のデータが変動したとしても、出
力ラインＯＵＴ（出力ラインＯＵＴＢ）のデータは変動
しない。

【０１５２】入力ラインＩＮと記憶用トランジスタＭＴ
１，ＭＴ３のフローティングゲート電極ＦＧとが接続状
態にあり、入力ラインＩＮＢと記憶用トランジスタＭＴ
２，ＭＴ４のフローティングゲート電極ＦＧとが接続状
態にあるとき、図１４に示す記憶用トランジスタＭＴ１
〜ＭＴ４の強誘電体コンデンサＣ_ferro（図３Ｂ参照）
は、図１２に示す記憶用トランジスタＭＴ１〜ＭＴ４の
強誘電体コンデンサＣ _ferroの場合と同様に、入力ライ
ンＩＮおよび入力ラインＩＮＢのデータに対応した分極
状態となる。

【０１５３】たとえば、入力ラインＩＮのデータが”
Ｈ”であれば、記憶用トランジスタＭＴ１、ＭＴ３の強
誘電体コンデンサＣ_ferroは、ともに、図１０のＱ１で
示される分極状態（フローティングゲート電極ＦＧ側に
正電位が生じるような分極状態）となり、記憶用トラン
ジスタＭＴ２、ＭＴ４の強誘電体コンデンサＣ
_ferroは、ともに、図１０のＱ２で示される分極状態
（フローティングゲート電極ＦＧ側に負電位が生じるよ
うな分極状態）となる。なお、この場合、記憶用トラン
ジスタＭＴ１はＯＮとなっており、記憶用トランジスタ
ＭＴ３はＯＦＦとなっている。また、記憶用トランジス
タＭＴ２はＯＦＦとなっており、記憶用トランジスタＭ
Ｔ４はＯＮとなっている。

【０１５４】記憶用トランジスタＭＴ〜ＭＴ４の継断状
態、およびこれらのトランジスタを構成する強誘電体コ
ンデンサＣ_ferroの分極状態は、入力ラインＩＮと記憶
用トランジスタＭＴ１〜ＭＴ４のフローティングゲート
電極ＦＧとを遮断しても変化しない。

【０１５５】また、電源を遮断しても、これら強誘電体
コンデンサＣ_ferroの分極状態は、それぞれ保持されて
おり、電源再投入後、記憶用トランジスタＭＴ１〜ＭＴ
４が、それぞれ、電源遮断前の継断状態に復帰すること
は、図１２に示す記憶用トランジスタＭＴ１〜ＭＴ４の
場合と同様である。

【０１５６】なお、図１３に示す実施形態においては、
メモリセルＭＣ１１を構成する４つの記憶用トランジス
タＭＴ１〜ＭＴ４のうち、記憶用トランジスタＭＴ１、
ＭＴ３の２つを選択してＭＦＭＩＳ構造のトランジスタ
にした場合について説明し、図１４に示す実施形態にお
いては、メモリセルＭＣ１１を構成する４つの記憶用ト
ランジスタＭＴ１〜ＭＴ４の全てをＭＦＭＩＳ構造のト
ランジスタにした場合について説明したが、４つの記憶
用トランジスタＭＴ１〜ＭＴ４のうちＭＦＭＩＳ構造の
トランジスタにするトランジスタを選択するパターンや
個数は、上記各実施形態に限定されるものではない。４
つの記憶用トランジスタＭＴ１〜ＭＴ４のうち、１ない
し４つの任意の記憶用トランジスタを、ＭＦＭＩＳ構造
のトランジスタにすることができる。

【０１５７】つぎに図１５に、この発明のさらに他の実
施形態によるデータ保持装置であるラッチ回路７０の具
体的な回路の一例を示す。ラッチ回路７０は、記憶用ト
ランジスタＭＴと、インバータ回路ＩＮＶとを備えた、
バスラッチ回路である。

【０１５８】ラッチ回路７０において、記憶用トランジ
スタＭＴは、ｐチャネル型のＭＯＳＦＥＴタイプのトラ
ンジスタであり、ＭＦＭＩＳ構造（図３Ａ参照）を有す
る強誘電体トランジスタである。インバータ回路ＩＮＶ
は、ＣＭＯＳにより構成されたインバータである。

【０１５９】記憶用トランジスタＭＴのソース電極Ｓお
よびコントロールゲート電極ＣＧは、ともに、一対の電
源供給ラインの一方である電源ラインＶ_DD（電源電位Ｖ
_DD）に接続されている。記憶用トランジスタＭＴのドレ
イン電極Ｄは、バスライン７２に接続されている。

【０１６０】バスライン７２は、インバータ回路ＩＮＶ
を介して、記憶用トランジスタＭＴのフローティングゲ
ート電極ＦＧに接続されている。

【０１６１】図１５に示すラッチ回路７０においては、
後述するように、電源を投入すると、記憶用トランジス
タＭＴはＯＮとなる。記憶用トランジスタＭＴがＯＮに
なるとバスライン７２が”Ｈ”電位になるため、記憶用
トランジスタＭＴのフローティングゲート電極ＦＧ
は、”Ｌ”電位となる。このため、記憶用トランジスタ
ＭＴのＯＮ状態が維持され、バスライン７２は、”Ｈ”
電位にラッチされる。

【０１６２】バスライン７２に”Ｌ”電位の信号が送ら
れると、記憶用トランジスタＭＴのフローティングゲー
ト電極ＦＧは、”Ｈ”電位となるため、記憶用トランジ
スタＭＴはＯＦＦとなり、ラッチが解除される。

【０１６３】ラッチ状態においては、記憶用トランジス
タＭＴのコントロールゲート電極に”Ｈ”電位が与えら
れ、フローティングゲート電極ＦＧには”Ｌ”電位が与
えられる。したがって、記憶用トランジスタＭＴの強誘
電体コンデンサＣ_ferro（図３Ｂ参照）は、図１０のＱ
３で示される分極状態（フローティングゲート電極ＦＧ
側に負電位が生じるような分極状態）となる。

【０１６４】ラッチが解除された状態においては、記憶
用トランジスタＭＴのコントロールゲート電極およびフ
ローティングゲート電極ＦＧともに”Ｈ”電位が与えら
れる。したがって、記憶用トランジスタＭＴの強誘電体
コンデンサＣ_ferroは、図１０のＱ２で示される分極状
態となる。すなわち、ラッチが解除された場合であって
も、当該強誘電体コンデンサＣ_ferroが分極反転を起こ
すことはない。

【０１６５】ラッチ状態であれラッチが解除された状態
であれ、電源が遮断されると、記憶用トランジスタＭＴ
のコントロールゲート電極およびフローティングゲート
電極ＦＧがフローティング状態となるため、記憶用トラ
ンジスタＭＴの強誘電体コンデンサＣ_ferroは、図１０
のＱ２で示される分極状態となる。

【０１６６】したがって、電源を再投入すると、記憶用
トランジスタＭＴは、分極状態Ｑ２に対応した継断状
態、すなわち、ＯＮ状態に復帰する。つまり、電源投入
とともに、バスライン７２は、必ず”Ｈ”電位にラッチ
される。

【０１６７】なお、図１５に示す実施形態においては、
バスラインが”Ｈ”電位にラッチされるとともに、バス
ラインに”Ｌ”電位の信号が送られるとラッチが解除さ
れるようなバスラッチ回路を例に説明したが、この発明
はこれに限定されるものではない。

【０１６８】たとえば、バスラインが”Ｌ”電位にラッ
チされるとともに、バスラインに”Ｈ”電位の信号が送
られるとラッチが解除されるようなバスラッチ回路に
も、この発明を適用することができる。このような場合
には、一対の電源供給ラインの一方をグランドラインＧ
ＮＤ（接地電位ＧＮＤ）とし、当該ラッチ回路に用いる
記憶用トランジスタＭＴを、ｎチャネル型のＭＯＳＦＥ
ＴタイプのＭＦＭＩＳ構造を有する強誘電体トランジス
タとすればよい。

【０１６９】図１６は、この発明のさらに他の実施形態
によるデータ保持装置であるメモリ装置１１０の構成を
模式的に示した図面である。メモリ装置１１０は、図１
に示すメモリ装置１０と類似した構造である。すなわ
ち、メモリセルユニットＭＣＵ００，ＭＣＵ０１，・・
・が、複数、行列配置されている。メモリセルユニット
ＭＣＵ００，ＭＣＵ０１，・・・について、メモリセル
ユニットＭＣＵ１１を例に説明する。

【０１７０】図１７に示すように、メモリセルユニット
ＭＣＵ１１は、図２に示すメモリセルユニットと類似し
た構成である。すなわち、記憶素子であるメモリセルＭ
Ｃ１１、読出し用セレクトトランジスタ対ＲＴＰ１１、
および、書込み用セレクトトランジスタＷＴ１１、を備
えている。すなわち、ワードライン対ＷＬＰ１と、ビッ
トライン対ＢＬＰ１の交点に、メモリセルＭＣ１１が接
続されている。

【０１７１】ただし、図２に示すメモリセルユニットの
場合と異なり、記憶用トランジスタＭＴ２のフローティ
ングゲート電極ＦＧは、どこにも接続されない。したが
って、書込み用セレクトトランジスタＷＴ２１は設けら
れていない。

【０１７２】他のメモリセルユニットＭＣＵ００，ＭＣ
Ｕ０１，・・・も、上述のメモリセルユニットＭＣＵ１
１と同様の構成である。

【０１７３】図１６に示すように、各ワードライン対Ｗ
ＬＰ０，ＷＬＰ１，ＷＬＰ２，・・・は、各ワードライ
ンＷＬ０，ＷＬ１，ＷＬ２，・・・と、読出し制御ライ
ンＲおよび書込み制御ラインＷとの論理積（ＡＮＤ）
を、それぞれ与える信号線の対である。

【０１７４】各ワードラインＷＬ０，ＷＬ１，ＷＬ２，
・・・は、行デコーダ１２に接続され、ビットライン対
ＢＬＰ０，ＢＬＰ１，・・・は、列デコーダ１４に接続
されている。

【０１７５】すなわち、行デコーダ１２により一つのワ
ードライン（たとえば、ワードラインＷＬ１）を選択す
るとともに列デコーダ１４により一つのビットライン対
（たとえば、ＢＬＰ１）を選択することで、図１７に示
すように、データ読出し時には、一つの読出し用セレク
トトランジスタ対（ＲＴＰ１１）を介して一つのメモリ
セル（ＭＣ１１）が選択され、データ書込み時には、一
つの書込み用セレクトトランジスタ（ＷＴ１１）を介し
て一つのメモリセル（ＭＣ１１）が選択されることにな
る。

【０１７６】図１７に基づいて、メモリセルユニットＭ
ＣＵ１１に含まれるメモリセルＭＣ１１を例に、メモリ
セルの具体的な回路を説明する。メモリセルＭＣ１１
は、第１のトランジスタである記憶用トランジスタＭＴ
１，第２のトランジスタである記憶用トランジスタＭＴ
２、スイッチング素子であるスイッチング用トランジス
タＳＷＴ、第１のプルアップ抵抗である抵抗Ｒ１，およ
び第２のプルアップ抵抗であるＲ２を備えており、図１
７のように接続されている。

【０１７７】記憶用トランジスタＭＴ１のコントロール
ゲート電極ＣＧと記憶用トランジスタＭＴ２のドレイン
電極Ｄとを配線により直接的に接続するとともに、記憶
用トランジスタＭＴ２のコントロールゲート電極ＣＧと
記憶用トランジスタＭＴ１のドレイン電極Ｄとを、スイ
ッチング用トランジスタＳＷＴを介して接続している。
スイッチング用トランジスタＳＴのゲートには、スイ
ッチング信号ｓ１が与えられている。スイッチング信号
ｓ１が”Ｈ”のときにはスイッチング用トランジスタＳ
ＷＴはＯＮであり、スイッチング信号ｓ１が”Ｌ”にな
るとスイッチング用トランジスタＳＷＴはＯＦＦにな
る。

【０１７８】スイッチング用トランジスタＳＷＴをＯＮ
にして相互に他方の記憶用トランジスタを介して正帰還
をかけることで、相互に異なる継断状態を保持するよう
構成している。

【０１７９】記憶用トランジスタＭＴ１，ＭＴ２は、い
わゆるＭＦＭＩＳ構造の強誘電体トランジスタであるこ
とは、図２に示す実施形態の場合と同様である。

【０１８０】図１７に戻って、メモリセルＭＣ１１にお
いては、記憶用トランジスタＭＴ１のドレイン電極Ｄお
よび記憶用トランジスタＭＴ２のドレイン電極Ｄが、そ
れぞれ、読出し用セレクトトランジスタＲＴ１１、ＲＴ
２１（まとめて「読出し用セレクトトランジスタ対ＲＴ
Ｐ１１」という）を介して、第１のデータラインである
ビットラインＢＬ１，第２のデータラインであるＢＬＢ
１（まとめて「ビットライン対ＢＬＰ１」という）に接
続されている。

【０１８１】読出し用セレクトトランジスタ対ＲＴＰ１
１のゲートは、ワードライン対ＷＬＰ１を構成する一対
の信号線のうち、ワードラインＷＬ１と読出し制御ライ
ンＲとの論理積（ＡＮＤ）を与える信号線に接続されて
いる。

【０１８２】また、メモリセルＭＣ１１においては、記
憶用トランジスタＭＴ１のフローティングゲート電極Ｆ
Ｇは、書込み用セレクトトランジスタＷＴ１１を介し
て、ビットラインＢＬ１に接続されている。しかし、上
述のように、記憶用トランジスタＭＴ２のフローティン
グゲート電極ＦＧは、いずれの配線にも接続されておら
ず、常にフローティング状態となっている。

【０１８３】書込み用セレクトトランジスタＷＴ１１の
ゲートは、ワードライン対ＷＬＰ１を構成する一対の信
号線のうち、ワードラインＷＬ１と書込み制御ラインＷ
との論理積（ＡＮＤ）を与える信号線に接続されてい
る。

【０１８４】記憶用トランジスタＭＴ１，ＭＴ２のドレ
イン電極Ｄは、それぞれ、抵抗Ｒ１，Ｒ２を介して、第
１の電源供給ラインである電源ラインＶ_DD（電源電位Ｖ
_DD）に接続されており、双方のソース電極Ｓは、とも
に、第２の電源供給ラインであるグランドラインＧＮＤ
（接地電位）に接続されている。

【０１８５】なお、読出し用セレクトトランジスタＲＴ
１１、ＲＴ２１、および、書込み用セレクトトランジス
タＷＴ１１、ならびにスイッチング用トランジスタＳＷ
Ｔは、通常のｎチャンネルＭＯＳＦＥＴである。

【０１８６】メモリセルユニットＭＣＵ１１に含まれる
メモリセルＭＣ１１を例に説明したが、図１６に示す他
のメモリセルユニットＭＣＵ００，ＭＣＵ０１，・・・
に含まれるメモリセルも、同様の構成である。

【０１８７】図１７に示すメモリセルユニットＭＣＵ１
１に含まれるメモリセルＭＣ１１の動作の概略を、以下
に示す。すなわち、データ書き込み時には、書込み用セ
レクトトランジスタＷＴ１１をＯＮすることにより、ビ
ットラインＢＬ１と、記憶用トランジスタＭＴ１のフロ
ーティングゲート電極ＦＧとを接続する。このとき、読
出し用セレクトトランジスタ対ＲＴＰ１１をＯＦＦする
ことにより、ビットラインＢＬ１，ＢＬＢ１と、記憶用
トランジスタＭＴ１，ＭＴ２のドレイン電極Ｄとを、そ
れぞれ遮断しておく。

【０１８８】一方、データ読み出し時には、読出し用セ
レクトトランジスタ対ＲＴＰ１１をＯＮすることによ
り、ビットラインＢＬ１，ＢＬＢ１と、記憶用トランジ
スタＭＴ１，ＭＴ２のドレイン電極Ｄとを、それぞれ接
続する。このとき、書込み用セレクトトランジスタＷＴ
１１をＯＦＦすることにより、ビットラインＢＬ１と記
憶用トランジスタＭＴ１のフローティングゲート電極Ｆ
Ｇとを、遮断しておく。

【０１８９】書込み動作および、読出し動作の詳細を以
下に示す。まず、図１６に示すメモリ装置１１０を構成
するメモリセルユニットＭＣＵ１１に含まれるメモリセ
ルＭＣ１１にデータを書込む場合の動作について説明す
る。データを書込む前には、メモリセルＭＣ１１にはデ
ータ”１”が記憶されているものと仮定する。

【０１９０】図１９〜図２２は、このような仮定の下
に、メモリセルＭＣ１１にデータ”０”を書込む場合の
動作を説明するための図面である。図１８は、書き込み
動作におけるビットライン出力の有無、ならびにスイッ
チング用トランジスタＳＷＴおよび書込み用セレクタト
ランジスタＷＴ１１の動作状況を示すタイミングチャー
トである。図１８，および図１９〜図２２を参照しなが
ら、メモリセルＭＣ１１にデータ”０”を書込む場合に
ついて説明する。

【０１９１】図１９は、スタンバイ時（書込み動作前）
におけるメモリセルＭＣ１１の状態を説明するための図
面である。図１９においては、読出し用セレクトトラン
ジスタ対ＲＴＰ１１および書込み用セレクトトランジス
タＷＴ１１は、いずれもＯＦＦになっている。一方、記
憶用トランジスタＭＴ１，ＭＴ２は、それぞれ、ＯＮ、
ＯＦＦになっている。また、スイッチング用トランジス
タＳＷＴはＯＮになっている。この状態が、データ”
１”を記憶している状態である。

【０１９２】この状態から、第１段階（図２０参照）お
よび第２段階（図２１参照）を経て、書き込みが完了す
る。まず、図１６に示す列デコーダ１４によりビットラ
イン対ＢＬＰ１を選択し、データ”０”に対応した電位
を、ビットライン対ＢＬＰ１に与える。すなわち、ビッ
トライン対ＢＬＰ１を構成するビットラインＢＬ１に低
電位”Ｌ（接地電位）”を与えるとともに，ビットライ
ンＢＬＢ１に高電位”Ｈ（電源電位Ｖ_DD）”を与える
（図２０参照）。書き込むべきデータをビットライン対
ＢＬＰ１に出力するタイミングｔ１を、図１８に示す。

【０１９３】書き込むべきデータをビットライン対ＢＬ
Ｐ１に出力し始めるタイミングｔ１の直後のタイミング
ｔ１２で、スイッチング用トランジスタＳＷＴをＯＦＦ
にする。さらに、その直後のタイミングｔ２で、書込み
用セレクトトランジスタＷＴ１１をＯＮにする。すなわ
ち、行デコーダ１２によりワードラインＷＬ１を選択し
てワードラインＷＬ１を”Ｈ”にするとともに、書込み
制御ラインＷを”Ｈ”にするのである。これにより、書
込み用セレクトトランジスタＷＴ１１がＯＮになる。

【０１９４】書込み用セレクトトランジスタＷＴ１１が
ＯＮになると、ほとんど同時に、図２０に示すように、
メモリセルＭＣ１１の記憶用トランジスタＭＴ１のフロ
ーティングゲート電極ＦＧが”Ｌ”電位になる。したが
って、記憶用トランジスタＭＴ１はＯＦＦになる。

【０１９５】記憶用トランジスタＭＴ１がＯＦＦになる
と記憶用トランジスタＭＴ１のドレインＤは”Ｈ”電位
になるものの、スイッチング用トランジスタＳＷＴはＯ
ＦＦであるから、記憶用トランジスタＭＴ２のコントロ
ールゲート電極ＣＧは、記憶用トランジスタＭＴ１のド
レインＤの電位変化の影響を受けない。すなわち、記憶
用トランジスタＭＴ２は、ＯＦＦのままである。このた
め、記憶用トランジスタＭＴ２のドレインＤの電位は”
Ｈ”のままである。

【０１９６】したがって、記憶用トランジスタＭＴ１の
コントロールゲート電極ＣＧには、記憶用トランジスタ
ＭＴ２のドレインＤの電位”Ｈ”が印加されたままとな
る。一方、記憶用トランジスタＭＴ１のフローティング
ゲート電極ＦＧには、上述のように、”Ｌ”電位が印加
されている。

【０１９７】コントロールゲート電極ＣＧとフローティ
ングゲート電極ＦＧとの間の電位差によって、当該記憶
用トランジスタＭＴ１を構成する強誘電体層３２（図３
Ａ参照）が分極反転を起こす。図１８に示すように、こ
の状態が、タイミングｔ２からタイミングｔ３まで継続
する。タイミングｔ１からタイミングｔ３までが、書き
込み処理の第１段階である。

【０１９８】タイミングｔ２からタイミングｔ３までの
間で強誘電体層３２が完全に分極反転を起こすよう、上
記各タイミングが設定されている。したがって、書き込
み処理の第１段階において、記憶用トランジスタＭＴ１
は、確実に、”０”に書き換えられる。

【０１９９】その後、タイミングｔ３において、スイッ
チング用トランジスタＳＷＴがＯＮになる。スイッチン
グ用トランジスタＳＷＴがＯＮになると、図２１に示す
ように、記憶用トランジスタＭＴ１のドレインＤの電位
の影響を受け、ほとんど同時に、記憶用トランジスタＭ
Ｔ２のコントロールゲート電極ＣＧが”Ｈ”電位にな
る。コントロールゲート電極ＣＧが”Ｈ”電位になると
記憶用トランジスタＭＴ２がＯＮ（継状態）になる。

【０２００】図１８に示すように、この状態が、タイミ
ングｔ３からタイミングｔ３４まで継続する。後述する
ように、タイミングｔ３４の直後のタイミングｔ４で、
ビットライン対ＢＬＰ１へのデータ出力を停止する。タ
イミングｔ３からタイミングｔ４までが、書き込み処理
の第２段階である。

【０２０１】なお、記憶用トランジスタＭＴ２において
は、コントロールゲート電極ＣＧ、チャネル形成領域２
６間の電位差によって、コントロールゲート電極ＣＧ、
フローティングゲートＦＧ間（すなわち、強誘電体層３
２）に分圧が生ずるが、当該分圧によって強誘電体層３
２が分極反転を起こすことのないよう、コントロールゲ
ート電極ＣＧ、フローティングゲートＦＧ間のキャパシ
タンス、および、フローティングゲートＦＧ、チャネル
形成領域２６間のキャパシタンスが設定されている。

【０２０２】このように、２つの段階を経て、メモリセ
ルＭＣ１１の内容が確実に書き換えられる。

【０２０３】書込み動作を終了するには、タイミングｔ
４（図１８参照）において、ビットライン出力を終了す
るとともに、書込み制御ラインＷを”Ｌ”にする。これ
により、図２２に示すように、書込み用セレクトトラン
ジスタＷＴ１１がＯＦＦになる。書込み用セレクトトラ
ンジスタＷＴ１１をＯＦＦにすることで、メモリセルＭ
Ｃ１１はスタンバイ状態となる。

【０２０４】スタンバイ状態になっても、スイッチング
用トランジスタＳＷＴはＯＮのままである。このため、
メモリセルＭＣ１１の自己ラッチ機能により、記憶用ト
ランジスタＭＴ１のＯＦＦ状態、および記憶用トランジ
スタＭＴ２のＯＮ状態は保持される。したがって、書込
まれたデータ”０”が、メモリセルＭＣ１１に保持され
ることになる。

【０２０５】記憶用トランジスタＭＴ１を構成する強誘
電体コンデンサＣ_ferroの分極状態は、電源を切っても
保持されている。したがって、電源を再投入すると、記
憶用トランジスタＭＴ１は、当該保持されていた強誘電
体コンデンサＣ_ferroの分極状態に対応した継断状態に
復帰する。電源の再投入後スイッチング用トランジスタ
ＳＷＴがＯＮになるよう設定されているから、記憶用ト
ランジスタＭＴ２も、元の継断状態に復帰する。

【０２０６】つぎに、メモリセルＭＣ１１にデータ”
１”を書込む場合について説明する。上述のデータ”
０”を書込む場合と同様に、データを書込む前には、メ
モリセルＭＣ１１にはデータ”１”が記憶されているも
のと仮定する。図２３は、このような仮定の下に、メモ
リセルＭＣ１１にデータ”１”を書込む場合の動作を説
明するための図面である。図２３を参照しながら、メモ
リセルＭＣ１１にデータ”１”を書込む場合について説
明する。

【０２０７】書込み動作前のスタンバイ時におけるメモ
リセルＭＣ１１の状態は、データ”０”を書込む場合と
同様に、図１９に示される。メモリセルＭＣ１１にデー
タ”１”を書込む場合の動作は、上述のデータ”０”を
書込む場合の動作と、ほぼ同様である。

【０２０８】ただし、図２３に示すように、データ”
１”に対応した電位が、ビットライン対ＢＬＰ１に与え
られる。すなわち、ビットライン対ＢＬＰ１を構成する
ビットラインＢＬ１に高電位”Ｈ（電源電位Ｖ_DD）”が
与えられるとともに，ビットラインＢＬＢ１に低電位”
Ｌ（接地電位）”が与えられる。

【０２０９】上述のデータ”０”を書込む場合と同様
に、スタンバイ状態から、図１８に示すタイミングチャ
ートにしたがって、書き込み処理の第１段階および第２
段階を経て、書き込みが完了する。

【０２１０】図２に示す実施形態の場合と同様に、デー
タ”１”を書込む場合、記憶用トランジスタＭＴ１の強
誘電体コンデンサＣ_ferroは、図１０のＱ１で示される
分極状態を維持する。すなわち、メモリセルに同じデー
タを書込む場合には、書込む過程において分極状態は変
化しない。なお、この後、スタンバイ状態になっても、
記憶用トランジスタＭＴ１の強誘電体コンデンサＣ
_ferroは、図１０のＱ１で示される分極状態を、そのま
ま維持する。

【０２１１】メモリセルＭＣ１１からデータを読み出す
場合の動作状態をあらわす図を図２４に示す。読み出し
時においては、スイッチング用トランジスタＳＷＴはＯ
Ｎのままである。したがって、読み出し動作は、図２に
示す実施形態の場合と同様であるので、説明を省略す
る。。

【０２１２】なお、この実施形態においても、図２に示
す実施形態の場合と同様に、同一データであっても、読
出し時におけるビットライン対ＢＬＰ１の電位差の極性
と、書込み時におけるビットライン対ＢＬＰ１の電位差
の極性とが、逆になるよう設定されている。

【０２１３】なお、この実施形態においては、メモリセ
ルＭＣ１１を構成する一対の記憶用トランジスタＭＴ
１，ＭＴ２の双方をＭＦＭＩＳ構造のトランジスタにし
た場合を例に説明したが、一対の記憶用トランジスタＭ
Ｔ１，ＭＴ２のうち、記憶用トランジスタＭＴ１のみを
ＭＦＭＩＳ構造のトランジスタにし、他方を通常のＭＯ
ＳＦＥＴにしてもよい。

【０２１４】ただし、一対の記憶用トランジスタＭＴ
１，ＭＴ２の双方をＭＦＭＩＳ構造のトランジスタにす
れば、両トランジスタの整合性を確保することができる
ので、好都合である。すなわち、たとえば、同一工程で
これらのトランジスタを形成することができることか
ら、両トランジスタ相互間の特性のばらつきを最小限に
抑えることができる。

【０２１５】図２５は、この発明のさらに他の実施形態
によるメモリ装置を構成するメモリセルユニットに含ま
れる記憶素子であるメモリセルＭＣ１１の具体的な回路
の一例を示す図面である。この実施形態においては、メ
モリセルＭＣ１１は、一対の記憶用トランジスタＭＴ
１，ＭＴ２とともに他の一対のトランジスタを用いたタ
イプのメモリセルである。上述の実施形態の場合と同様
に、この実施形態においても、図２５に示すメモリセル
ＭＣ１１を含むメモリセルユニットＭＣＵ１１と同様の
構成のメモリセルユニットＭＣＵ００，ＭＣＵ０１，・
・・が複数、行列配置され、図１６に示すメモリ装置１
１０と同様のメモリ装置を形成している。

【０２１６】図２５に示すメモリセルユニットＭＣＵ１
１は、図１１に示すメモリセルユニットＭＣＵ１１と類
似の構成である。ただし、つぎの点で、図１１に示すメ
モリセルユニットＭＣＵ１１と異なる。

【０２１７】すなわち、図２５に示すメモリセルユニッ
トＭＣＵ１１においては、図１７に示すメモリセルユニ
ットＭＣＵ１１の場合と同様に、記憶用トランジスタＭ
Ｔ２のフローティングゲート電極ＦＧは、どこにも接続
されない。したがって、書込み用セレクトトランジスタ
ＷＴ２１は設けられていない。

【０２１８】また、インバータ回路ＩＮＶ１の出力端３
６とインバータ回路ＩＮＶ２の入力端３８とが、スイッ
チング用トランジスタＳＷＴを介して接続されている。
さらに、書き込み動作は、図１７に示すメモリセルユニ
ットＭＣＵ１１の場合と同様に、第１段階および第２段
階（図１８参照）に分けて行われる。他の点は、図１１
に示すメモリセルユニットＭＣＵ１１の場合と同様であ
る。

【０２１９】つぎに、図２６に、この発明のさらに他の
実施形態によるメモリ装置を構成するメモリセルユニッ
トＭＣＵ１１に含まれる記憶素子であるメモリセルＭＣ
１１の具体的な回路の一例を示す。

【０２２０】図２６に示すメモリセルユニットＭＣＵ１
１は、図１２に示すメモリセルユニットＭＣＵ１１と類
似の構成である。ただし、つぎの点で、図１２に示すメ
モリセルユニットＭＣＵ１１と異なる。

【０２２１】すなわち、図２６に示すメモリセルユニッ
トＭＣＵ１１においては、図２５に示すメモリセルユニ
ットＭＣＵ１１の場合と同様に、記憶用トランジスタＭ
Ｔ２、ＭＴ４のフローティングゲート電極ＦＧは、どこ
にも接続されない。したがって、書込み用セレクトトラ
ンジスタＷＴ２１、ＷＴ４１は設けられていない。つま
り、書込み用セレクトトランジスタ群ＷＴＧ１１は、書
込み用セレクトトランジスタＷＴ１１、ＷＴ３１により
構成されている。

【０２２２】また、インバータ回路ＩＮＶ１の出力端３
６とインバータ回路ＩＮＶ２の入力端３８とが、スイッ
チング用トランジスタＳＷＴを介して接続されている。
さらに、書き込み動作は、図１７に示すメモリセルユニ
ットＭＣＵ１１の場合と同様に、第１段階および第２段
階（図１８参照）に分けて行われる。他の点は、図１２
に示すメモリセルユニットＭＣＵ１１の場合と同様であ
る。

【０２２３】つぎに、図２７に、この発明のさらに他の
実施形態によるデータ保持装置であるラッチ回路１５０
の具体的な回路の一例を示す。ラッチ回路１５０は、図
１３に示すラッチ回路５０と類似の構成である。ただ
し、つぎの点で、図１３に示すラッチ回路５０と異な
る。

【０２２４】すなわち、図２７に示すラッチ回路１５０
においては、図２５に示すメモリセルユニットＭＣＵ１
１の場合と同様に、インバータ回路ＩＮＶ１の出力端３
６とインバータ回路ＩＮＶ２の入力端３８とが、スイッ
チング用トランジスタＳＷＴを介して接続されている。

【０２２５】さらに、データ更新時の動作は、図１７に
示すメモリセルユニットＭＣＵ１１の書き込み動作の場
合と同様に、第１段階および第２段階に分けて行われ
る。図２８は、データ更新時の動作におけるスイッチン
グ用トランジスタＳＷＴおよびゲートトランジスタＧＴ
１，ＧＴ３の動作状況を示すタイミングチャートであ
る。

【０２２６】図２８に示すように、データ更新時の動作
を第１段階（図2８のタイミングｔ１２ないしｔ３）お
よび第２段階（図2８のタイミングｔ３ないしｔ３４）
に分けて行うことにより、図１７に示すメモリセルユニ
ットＭＣＵ１１の書き込み動作の場合と同様に、確実に
データを更新することができる。他の点は、図１３に示
すラッチ回路５０の場合と同様である。

【０２２７】つぎに図２９に、この発明のさらに他の実
施形態によるデータ保持装置であるラッチ回路１６０の
具体的な回路の一例を示す。ラッチ回路１６０は、図１
４に示すラッチ回路６０と類似の構成である。ただし、
つぎの点で、図１４に示すラッチ回路６０と異なる。

【０２２８】すなわち、図２９に示すラッチ回路１６０
においては、記憶用トランジスタＭＴ２、ＭＴ４のフロ
ーティングゲート電極ＦＧは、どこにも接続されない。
したがって、ゲートトランジスタＧＴ２，ＧＴ４および
入力ラインＩＮＢは設けられていない。

【０２２９】また、図２９に示すラッチ回路１６０にお
いては、図２７に示すラッチ回路１５０の場合と同様
に、インバータ回路ＩＮＶ１の出力端３６とインバータ
回路ＩＮＶ２の入力端３８とが、スイッチング用トラン
ジスタＳＷＴを介して接続されている。さらに、データ
更新時の動作は、図２７に示すラッチ回路１５０の場合
と同様に、第１段階および第２段階に分けて行われる。
他の点は、図１４に示すラッチ回路６０の場合と同様で
ある。

【０２３０】このように、図１６ないし図２９を用いて
説明した各実施形態においては、データ保持のための帰
還信号路にスイッチング用トランジスタＳＷＴを設け、
データ書き込み時（または、データ更新時）に所定期間
スイッチング用トランジスタＳＷＴをＯＦＦにしたまま
書き込むべきデータ（または、更新すべきデータ）に対
応した電圧を記憶用トランジスタＭＴ１（または、ＭＴ
１およびＭＴ３）のフローティングゲート電極ＦＧに直
接的に印加するようにしている。

【０２３１】これにより、記憶用トランジスタＭＴ１
（または、ＭＴ１およびＭＴ３）の強誘電体層３２を、
確実に、書き込むべきデータ（または、更新すべきデー
タ）に対応した分極状態とすることができる。

【０２３２】その後、当該スイッチング用トランジスタ
ＳＷＴをＯＮにすることで、記憶用トランジスタＭＴ２
（または、ＭＴ２およびＭＴ４）を、記憶用トランジス
タＭＴ１（または、ＭＴ１およびＭＴ３）の継断状態と
異なる継断状態にすることができる。このため、製造工
程のばらつき等に影響されることなく確実にデータを書
き込む（または、更新する）ことができる。

【０２３３】なお、上述の各実施形態においては、スイ
ッチング素子として、ｎチャンネルＭＯＳＦＥＴを用い
たが、スイッチング素子はこれに限定されるものではな
い。スイッチング素子として、たとえば、ｐチャンネル
ＭＯＳＦＥＴや、伝送ゲート等を用いることもできる。

【０２３４】また、図１ないし図１４を用いて説明した
各実施形態の場合と同様の種々の変形例を、図１６ない
し図２９を用いて説明した各実施形態にも適用すること
ができる。

【０２３５】なお、上述の各実施形態においては、デー
タ保持装置としてメモリ装置およびラッチ回路を例に説
明したが、データ保持装置は、メモリ装置またはラッチ
回路に限定されるものではなく、データを保持する装置
または回路全般を意味するものである。

【図面の簡単な説明】

【図１】この発明の一実施形態によるデータ保持装置で
あるメモリ装置１０の構成を模式的に示した図面であ
る。

【図２】メモリ装置１０を構成するメモリセルユニット
ＭＣＵ１１に含まれるメモリセルＭＣ１１の具体的な回
路図である。

【図３】図３Ａは、記憶用トランジスタＭＴ１の構造を
示す図面である。図３Ｂは、図３Ａの記憶用トランジス
タＭＴ１を記号で表した図面である。

【図４】メモリセルＭＣ１１にデータ”０”を書込む場
合の動作を説明するための図面である。

【図５】メモリセルＭＣ１１にデータ”０”を書込む場
合の動作を説明するための図面である。

【図６】メモリセルＭＣ１１にデータ”０”を書込む場
合の動作を説明するための図面である。

【図７】メモリセルＭＣ１１にデータ”０”を書込む場
合の動作を説明するための図面である。

【図８】メモリセルＭＣ１１にデータ”１”を書込む場
合の動作を説明するための図面である。

【図９】メモリセルＭＣ１１からデータ”１”を読み出
す場合の動作を説明するための図面である。

【図１０】強誘電体コンデンサＣ_ferroの電圧・電荷
（分極）特性を模式的に示した図面である。

【図１１】この発明の他の実施形態によるメモリ装置を
構成するメモリセルユニットＭＣＵ１１に含まれる記憶
素子であるメモリセルＭＣ１１の具体的な回路の一例を
示す図面である。

【図１２】この発明のさらに他の実施形態によるメモリ
装置を構成するメモリセルユニットＭＣＵ１１に含まれ
る記憶素子であるメモリセルＭＣ１１の具体的な回路の
一例を示す図面である。

【図１３】この発明のさらに他の実施形態によるデータ
保持装置であるラッチ回路５０の具体的な回路の一例を
示す図面である。

【図１４】この発明のさらに他の実施形態によるデータ
保持装置であるラッチ回路６０の具体的な回路の一例を
示す図面である。

【図１５】この発明のさらに他の実施形態によるデータ
保持装置であるラッチ回路７０の具体的な回路の一例を
示す図面である。

【図１６】この発明のさらに他の実施形態によるデータ
保持装置であるメモリ装置１１０の構成を模式的に示し
た図面である。

【図１７】メモリ装置１１０を構成するメモリセルユニ
ットＭＣＵ１１に含まれるメモリセルＭＣ１１の具体的
な回路図である。

【図１８】メモリ装置１１０における書き込み動作を説
明するためのタイミングチャートである。

【図１９】メモリ装置１１０に含まれるメモリセルＭＣ
１１にデータ”０”を書込む場合の動作を説明するため
の図面である。

【図２０】メモリ装置１１０に含まれるメモリセルＭＣ
１１にデータ”０”を書込む場合の動作を説明するため
の図面である。

【図２１】メモリ装置１１０に含まれるメモリセルＭＣ
１１にデータ”０”を書込む場合の動作を説明するため
の図面である。

【図２２】メモリ装置１１０に含まれるメモリセルＭＣ
１１にデータ”０”を書込む場合の動作を説明するため
の図面である。

【図２３】メモリ装置１１０に含まれるメモリセルＭＣ
１１にデータ”１”を書込む場合の動作を説明するため
の図面である。

【図２４】メモリ装置１１０に含まれるメモリセルＭＣ
１１からデータ”１”を読み出す場合の動作を説明する
ための図面である。

【図２５】この発明のさらに他の実施形態によるメモリ
装置を構成するメモリセルユニットＭＣＵ１１に含まれ
る記憶素子であるメモリセルＭＣ１１の具体的な回路の
一例を示す図面である。

【図２６】この発明のさらに他の実施形態によるメモリ
装置を構成するメモリセルユニットＭＣＵ１１に含まれ
る記憶素子であるメモリセルＭＣ１１の具体的な回路の
一例を示す図面である。

【図２７】この発明のさらに他の実施形態によるデータ
保持装置であるラッチ回路１５０の具体的な回路の一例
を示す図面である。

【図２８】ラッチ回路１５０におけるデータ更新時の動
作を説明するためのタイミングチャートである。

【図２９】この発明のさらに他の実施形態によるデータ
保持装置であるラッチ回路１６０の具体的な回路の一例
を示す図面である。

【図３０】従来のメモリ装置を構成するメモリセルＭＣ
の具体的な回路図である。

【符号の説明】

ＢＬＰ１・・・・・ビットライン対ＦＧ・・・・・・・フローティングゲート電極ＭＣ１１・・・・・メモリセルＭＴ１・・・・・・記憶用トランジスタＭＴ２・・・・・・記憶用トランジスタＷＴＰ１１・・・・書込み用セレクトトランジスタ対

Claims

【特許請求の範囲】

【請求項１】下記の（Ａ）ないし（Ｄ）、（Ａ）ソース領域およびドレイン領域、（Ｂ）ソース領域とドレイン領域との間に配置されたチ
ャネル形成領域、（Ｃ）チャネル形成領域の上に配置されたゲート絶縁
膜、（Ｄ）ゲート絶縁膜の上に配置されたコントロールゲー
ト、を有するトランジスタを備えた記憶素子であって、正帰
還をかけて当該トランジスタの継断状態を保持すること
で当該継断状態に対応させてデータを保持するよう構成
した記憶素子、を備えたデータ保持装置において、当該トランジスタは、さらに下記の（Ｅ）、（Ｅ）ゲート絶縁膜とコントロールゲートとの間にこの
順に配置されたフローティングゲートおよび強誘電体
層、を備え、フローティングゲートに直接的に電圧を印加し
得るよう構成した強誘電体トランジスタであること、を特徴とするデータ保持装置。
【請求項２】請求項１のデータ保持装置において、前記記憶素子は、ともに前記（Ａ）ないし（Ｄ）を有するトランジスタで
ある第１のトランジスタおよび第２のトランジスタを備
え、第１および第２のトランジスタのうち少なくともひとつ
は前記強誘電体トランジスタであり、第１および第２のトランジスタは、第１のトランジスタ
の前記コントロールゲートと第２のトランジスタの前記
ドレイン領域とを接続するとともに第２のトランジスタ
のコントロールゲートと第１のトランジスタのドレイン
領域とを接続し、相互に他方のトランジスタを介して正
帰還をかけることで、相互に異なる継断状態を保持する
よう構成されていること、を特徴とするもの。
【請求項３】請求項２のデータ保持装置において、相互に異なる電位を与える第１の電源供給ラインおよび
第２の電源供給ラインと、データを入出力するためのデ
ータラインとを備え、前記第１および第２のトランジスタの前記ドレイン領域
は、それぞれ第１のプルアップ抵抗および第２のプルア
ップ抵抗を介して第１の電源供給ラインに接続されると
ともに、第１および第２のトランジスタの前記ソース領
域は、ともに第２の電源供給ラインに接続され、データ書き込み時には、データラインと前記フローティ
ングゲートとを接続するとともに、データラインとドレ
イン領域とを遮断し、データ読み出し時には、データラインとドレイン領域と
を接続するとともに、データラインとフローティングゲ
ートとを遮断するよう構成したこと、を特徴とするもの。
【請求項４】請求項３のデータ保持装置において、前記第１および第２のトランジスタは、ともに前記強誘
電体トランジスタであり、相互に異なる論理値をとる前記データラインである第１
のデータラインおよび第２のデータラインを備え、データ書き込み時には、第１および第２のデータライン
と第１および第２のトランジスタの前記フローティング
ゲートとをそれぞれ接続するとともに、第１および第２
のデータラインと第１および第２のトランジスタの前記
ドレイン領域とをそれぞれ遮断し、データ読み出し時には、第１および第２のデータライン
と第１および第２のトランジスタのドレイン領域とをそ
れぞれ接続するとともに第１および第２のデータライン
と第１および第２のトランジスタのフローティングゲー
トとをそれぞれ遮断するよう構成したこと、を特徴とするもの。
【請求項５】請求項１のデータ保持装置において、前記記憶素子は、ともに前記（Ａ）ないし（Ｄ）を有するトランジスタで
ある第１のトランジスタおよび第３のトランジスタを備
えた第１のＣＭＯＳインバータと、ともに前記（Ａ）な
いし（Ｄ）を有するトランジスタである第２のトランジ
スタおよび第４のトランジスタを備えた第２のＣＭＯＳ
インバータとを備え、第１ないし第４のトランジスタのうち少なくともひとつ
は前記強誘電体トランジスタであり、第１および第２のＣＭＯＳインバータは、第１のＣＭＯ
Ｓインバータの出力端と第２のＣＭＯＳインバータの入
力端とを接続するとともに第２のＣＭＯＳインバータの
出力端と第１のＣＭＯＳインバータの入力端とを接続
し、相互に他方のＣＭＯＳインバータを介して正帰還を
かけることで、相互に異なる出力状態を保持するよう構
成されていること、を特徴とするもの。
【請求項６】請求項５のデータ保持装置において、データを入出力するためのデータラインを備え、データ書き込み時には、データラインと前記フローティ
ングゲートとを接続するとともに、データラインと前記
出力端とを遮断し、データ読み出し時には、データラインと前記出力端とを
接続するとともに、データラインとフローティングゲー
トとを遮断するよう構成したこと、を特徴とするもの。
【請求項７】請求項６のデータ保持装置において、前記第１および第２のトランジスタは、ともに前記強誘
電体トランジスタであり、相互に異なる論理値をとる前記データラインである第１
のデータラインおよび第２のデータラインを備え、データ書き込み時には、第１および第２のデータライン
と第１および第２のトランジスタの前記フローティング
ゲートとをそれぞれ接続するとともに、第１および第２
のデータラインと前記第１および第２のＣＭＯＳインバ
ータの前記出力端とをそれぞれ遮断し、データ読み出し時には、第１および第２のデータライン
と第１および第２のＣＭＯＳインバータの出力端とをそ
れぞれ接続するとともに、第１および第２のデータライ
ンと第１および第２のトランジスタのフローティングゲ
ートとをそれぞれ遮断するよう構成したこと、を特徴とするもの。
【請求項８】請求項７のデータ保持装置において、さらに、前記第３および第４のトランジスタも、ともに
前記強誘電体トランジスタであり、データ書き込み時には、さらに、前記第１および第２の
データラインと第３および第４のトランジスタの前記フ
ローティングゲートとをそれぞれ接続するよう構成した
こと、を特徴とするもの。
【請求項９】請求項５のデータ保持装置において、データ入力側の入力ラインおよびデータ出力側の出力ラ
インを備え、データ更新時には入力ラインと前記フローティングゲー
トとを接続するとともに、データ保持時には入力ライン
とフローティングゲートとを遮断し、出力ラインは、前記出力端に接続するよう構成したこ
と、を特徴とするもの。
【請求項１０】請求項９のデータ保持装置において、前記第１および第３のトランジスタは、ともに前記強誘
電体トランジスタであり、データ更新時には入力ラインと第１および第３のトラン
ジスタの前記フローティングゲートとを接続するととも
に、データ保持時には入力ラインと第１および第３のト
ランジスタのフローティングゲートとを遮断し、出力ラインは、前記第１のＣＭＯＳインバータの前記出
力端または前記第２のＣＭＯＳインバータの出力端に接
続するよう構成したこと、を特徴とするもの。
【請求項１１】請求項１０のデータ保持装置において、さらに、前記第２および第４のトランジスタも、ともに
前記強誘電体トランジスタであり、相互に異なる論理値をとる前記入力ラインである第１の
入力ラインおよび第２の入力ライン、ならびに、相互に
異なる論理値をとる前記出力ラインである第１の出力ラ
インおよび第２の出力ラインを備え、データ更新時には、第１の入力ラインと前記第１および
第３のトランジスタの前記フローティングゲートとを接
続するとともに、第２の入力ラインと第２および第４の
トランジスタのフローティングゲートとを接続し、データ保持時には、第１の入力ラインと第１および第３
のトランジスタのフローティングゲートとを遮断すると
ともに、第２の入力ラインと第２および第４のトランジ
スタのフローティングゲートとを遮断し、第１および第２の出力ラインは、前記第１および第２の
ＣＭＯＳインバータの前記出力端にそれぞれ接続するよ
う構成したこと、を特徴とするもの。
【請求項１２】請求項１のデータ保持装置において、相互に異なる電位を与える一対の電源供給ラインと、バ
スラインとを備え、前記ソース領域および前記コントロールゲートを、当該
一対の電源供給ラインの一方に接続するとともに、前記
ドレイン領域をバスラインに接続し、バスラインを、イ
ンバータを介して、前記フローティングゲートに接続し
たこと、を特徴とするもの。
【請求項１３】請求項２ないし３のいずれかのデータ保
持装置において、前記第１のトランジスタを強誘電体トランジスタとし、第１のトランジスタのコントロールゲートと前記第２の
トランジスタのドレイン領域とを直接的に接続するとと
もに、第２のトランジスタのコントロールゲートと第１
のトランジスタのドレイン領域とをスイッチング素子を
介して接続するよう構成し、データ書き込み時には、所定期間前記スイッチング素子
を断状態にしたまま書き込むべきデータに対応した電圧
を第１のトランジスタのフローティングゲートに直接的
に印加し、その後、当該スイッチング素子を継状態にす
るよう構成したこと、を特徴とするもの。
【請求項１４】請求項５，６，９または１０のいずれか
のデータ保持装置において、前記第１のトランジスタを強誘電体トランジスタとし、前記第２のＣＭＯＳインバータの出力端と前記第１のＣ
ＭＯＳインバータの入力端とを直接的に接続するととも
に、第１のＣＭＯＳインバータの出力端と第２のＣＭＯ
Ｓインバータの入力端とをスイッチング素子を介して接
続するよう構成し、データ書き込み時には、所定期間前記スイッチング素子
を断状態にしたまま書き込むべきデータに対応した電圧
を第１のトランジスタのフローティングゲートに直接的
に印加し、その後、当該スイッチング素子を継状態にす
るよう構成したこと、を特徴とするもの。