JP2008192670A - 強誘電体トランジスタメモリ装置 - Google Patents

Abstract

【課題】従来の主な強誘電体メモリはデータを破壊読み出しするので再書き込みを必要とするか、あるいはメモリセルを行列状に配置して、データを破壊しなとような制御をしていた。したがって、制御回路が複雑で、かつデータ読み出しの際のサイクルタイムが長く、一般的ＩＣの中に取り組むのが容易でなかった。
【解決手段】Ｐ型とＮ型のゲート部に強誘電体薄膜を有する電界効果型トランジスタを電源端子に対して通常の極性の逆に接続し、他端の電極とゲート電極を互いにすべて接続して入出力端子とした。
【選択図】図１

Description

本発明は半導体集積回路において、不揮発性の回路を内蔵する際の強誘電体を用いた電界効果型トランジスタによるメモリ装置の構成に関する。

近年、メモリ分野のなかで電気的に書き込み、消去可能な不揮発性メモリの重要性が増している。また、集積回路の一部に書き込み、消去可能な不揮発性の回路を内蔵することがしばしば要請される。

不揮発性メモリも様々にあるが、高速性、低電圧特性、低消費電力等の観点から強誘電体メモリが注目されている。強誘電体メモリの具体的な構成は以下の例に示すように様々にある。

強誘電体メモリの第１の従来例としては強誘電体膜内部の残留分極状態により２状態を定義する強誘電体コンデンサに、書き込みの際には強誘電体薄膜の抗電界以上の電圧を極性の異なる２種のかけ方で１か０かの内部分極状態を作り出し、残留分極による保存状態を経て、読み出しの際には強誘電体薄膜の抗電界以上の電圧をかけて電荷を取り出し、１か０かの内部の記憶状態を検知する方法がある。この方法を簡単に示したのが図１２、図１３、図１４、図１５である。

図１２は強誘電体コンデンサの構造を示す断面図である。図１２において、１２４０は無機の強誘電体からなる強誘電体薄膜であり、１２４１と１２４２は金属からなる電極である。金属電極１２４１と１２４２によって強誘電体薄膜１２４０を挟む構造により強誘電体コンデンサが形成されている。

図１３は図１２に示した強誘電体コンデンサの分極電荷−印加電圧特性を示すものである。図１３において１３０１、１３０２、１３０３、１３０４、１３０５、１３０６の各点の特性点を通る曲線が図１２の強誘電体コンデンサの第１端子１２４１と第２端子１２４２の間に加えた電圧Ｖと内部分極電荷Ｑの特性を表している。特性点１３０１は第２端子１２４２に第１端子１２４１より正の高い電圧Ｖを加えた状態を示し、特性点１３０４は第１端子１２４１に第２端子１２４２より正の高い電圧Ｖを加えた状態を示している。特性点１３０１と特性点１３０４においては内部の分極は正負、逆の分極をする。特性点１３０１の状態にあった強誘電体コンデンサの第１端子と第２端子の電位差を０として開放すると、内部の分極は残留分極として保存され、特性点１３０２に示す状態となる。また、特性点１３０４の状態にあった強誘電体コンデンサの第１端子１２４１と第２端子１２４２の電位差を０として開放すると、内部の分極は残留分極として保存されて、特性点１３０５に示す状態となる。したがって、強誘電体コンデンサの内部分極電荷と印加電圧はヒステリシス特性を持っていると同時に、強誘電体コンデンサの両端の端子を開放し、電圧を０としても前の状態によって、異なった残留分極を有している。この状態が特性点１３０２と特性点１３０５に相当して、不揮発性のデータを記憶できる。

なお、以上において説明した強誘電体コンデンサの両端の電圧Ｖと強誘電体薄膜内部の分極電荷の関係を模式的に図示したのが図１４である。図１３の特性点１３０１〜１３０６は図１４においては（Ａ）〜（Ｆ）に示すようになる。ただし、図１３における印加電圧Ｖは図１４において上部のコンデンサの電極を基準として正負を定めている。なお、図１４において強誘電体コンデンサにおける２枚の電極板の内部における丸に囲まれて＋、−で表示したものが分極電荷を表し、電極板の外側の単に＋、−で表示したものは電荷を表している。

図１３および図１４から解るように強誘電体薄膜にかかる電圧が０になった場合でも、強誘電体薄膜内部の残留分極は前の状態、履歴によって異なった状態を保っている。つまり図１４の（Ｂ）の状態と（Ｅ）の状態はともに印加電圧は０であるが、内部の残留分極の極性は全く逆となっている。

また、図１３に示すように、強誘電体コンデンサの両端の端子が開放された状態から図１２の第２端子１２４２を基準として第１端子１２４１に電圧Ｖ（ΔＶ_B）をかけると特性点１３０４に移動する。このとき、前の状態が特性点１３０２であれば図１３に示すΔＱ₁の電荷が取り出され、特性点１３０５の状態であればΔＱ₀が取り出される。図１３から明らかにΔＱ₀≪ΔＱ₁であるので残留分極として記憶されていた前の状態を１，０として判別できる。

以上を実際に行う回路構成の例として図１５がある。図１５において１５５１は強誘電体コンデンサ、１５５２はＮ型の絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す場合もある。なお、ＭＯＳＦＥＴとはMeatal-Oxide-Semiconductor-Field-Effect-Transistor）であり、また、１５５３はワード線であり、前記ＭＯＳＦＥＴ１５５２のゲート電極に接続されている。また、１５５４はビット線であり、前記ＭＯＳＦＥＴ１５５２のソースもしくはドレインとなる電極に接続されている。また、１５５５はプレート線で前記強誘電体コンデンサ１５５１の一端に接続されている。強誘電体コンデンサ１５５１の他端は前記ＭＯＳＦＥＴ１５５２のドレインもしくはソースとなる電極に接続されている。以上の回路によって、ビット線１５５４とプレート線１５５５に強誘電体コンデンサ１５５１にかける電位を供給し、ワード線１５５３によってＭＯＳＦＥＴ１５５２をオン（ＯＮ）、オフ（ＯＦＦ）することにより、前述した電荷の書き込み動作と読み出し動作を行う。なお、この方法はデータを読み出す際に電荷を取り出す、つまりデータを破壊してしまうので、破壊読み出しと一般的に呼ばれる方式であり、特許例として特許文献１がある。

また、データを読み出す際にデータを破壊しない方法を用い、非破壊読み出しと呼ばれる方法がある。

次に第２の従来例として非破壊読み出しの方式を用いた強誘電体メモリについて述べる。本発明でも用いる図２の断面図、あるいは図１６の回路図に示すように電界効果型トランジスタのゲート部に強誘電体薄膜２００を設け、ゲート電極２０１と基板２０９間、もしくは、ソースもしくはドレインとなる第１電極２０２、ドレインもしくはソースとなる第２電極２０３に強誘電体薄膜の抗電圧以上の電圧を加え、強誘電体薄膜に分極を起こし、印加電圧を取り除いた後もその残留分極の状態によってデータを記憶し、かつその残留分極によって、電界効果型トランジスタのチャルネルに誘起される電荷が異なり、スレッショルド電圧の相違となって、流れる電流値が異なることから書き込まれた分極の方向を知る、つまり１か０かの差違を検出する方式がある。

なお、前記ゲート部に強誘電体薄膜を有する電界効果型トランジスタを以下ＭＦＳＦＥＴと略す場合もある。なお、ＭＦＳＦＥＴとはMeatal-Ferroelectrics-Semiconductor-Field-Effect-Transistorの頭文字を連ねたものである。

さて、前述した電界効果型トランジスタのゲート部に強誘電体薄膜に分極を起こし、その残留分極電荷によるスレッショルド電圧変化を検出する方法について以下に更に説明する。

図１６において、ワード線１６７５を通してゲート電極１６６１に０電位を与え、第１ビット線１６７３と第２ビット線１６７４を通して、ソース電極１６６３とドレイン電極１６６４に抗電圧以上の正のＶ電位を与え、強誘電体薄膜にゲート側に正極、基板側に負極の分極を起こしている。あるいはワード線１６７５を通してゲート電極１６６１に抗電圧以上の正のＶ電位を与え、第１ビット線１６７３と第２ビット線１６７４を通して、ソース電極１６６３とドレイン電極１６６４に０電位を与え、強誘電体薄膜にゲート側に負極、基板側に正極の分極を起こしている。これらの分極の相違によるスレッショルド電圧の差異による電流量の変異を検出する。

更にこの方式は図１７に示すごとく前記ＭＦＳＦＥＴ行列上に配置し、ワード線、ビット線を制御して前記ＭＦＳＦＥＴのデータ記憶状態を検出する方法が大容量のメモリとするには一般的手法である。つまり、図１７において、１７６１等に示すＭＦＳＦＥＴを行列状に配置し、ワード線１７７５と第１ビット線１７７３、第２ビット線１７７４を共用化して用いている。このように構成したメモリセルアレイ１７８０のワード線群とビット線群を制御する回路をメモリセルアレイの周辺に設け制御する。

ただし、この方式ではゲート電極の下に強誘電体薄膜を設けて残留分極を記憶し、かつその記憶データの差異を検出するためにＭＦＳＦＥＴのゲート電極にトランジスタがオン（ＯＮ）する電位をかける方法であるので、記憶データを消さないように、かつ行列状に配置されたメモリとしての各ＭＦＳＦＥＴに誤動作や誤書き込みを防ぐような方式をワード線側とビット線側の制御回路に付与する。
なお、この一例として、ゲート部に強誘電体薄膜を有する電界効果型トランジスタを記述する特許文献２がある。

次に強誘電体メモリの第３の従来例を図１０、図１１を用いて述べる。図１０はＮ型ＭＦＳＦＥＴとＰ型ＭＯＳＦＥＴを組み合わせてインバータ回路を構成し、該インバータ回路を２個用いて互いに入力端子と出力端子をたすき掛けに接続してラッチ回路を構成している。また、図１１ではＰ型ＭＦＳＦＥＴとＮ型ＭＦＳＦＥＴを組み合わせてラッチ回路を構成している。ゲート部に強誘電体薄膜を持つＭＦＳＦＥＴはゲート部の電位に応じた内部分極が強誘電体薄膜に起こる。この内部分極は電界効果型トランジスタであるＭＦＳＦＥＴのスレッショルド電圧に差異を引き起こす。図１０の回路においてはＮ型ＭＦＳＦＥＴ１０２１とＰ型ＭＯＳＦＥＴ１０２２によるインバータ回路と、Ｎ型ＭＦＳＦＥＴ１０２３とＰ型ＭＯＳＦＥＴ１０２４によるインバータ回路との組み合わせによってラッチ回路が構成されているので、ＭＦＳＦＥＴ１０２１とＭＦＳＦＥＴ１０２３のゲート電位は互いに正負逆の電位が加わり、それによってＭＦＳＦＥＴ１０２１とＭＦＳＦＥＴ１０２３のゲート部における強誘電体薄膜の内部分極は逆の極性となる。その結果、ＭＦＳＦＥＴ１０２１とＭＦＳＦＥＴ１０２３のスレッショルド電圧は異なる。この状態で電源を切っても、強誘電体薄膜の分極は残留分極電荷となり、不揮発性で保存される。したがって、電源を再度、投入した際にＭＦＳＦＥＴ１０２１とＭＦＳＦＥＴ１０２３のスレッショルド電圧は異なっているので、不均衡が生じ、ラッチ回路としては電源遮断前の状態になるように復帰する。この回路方式は格別な制御操作をしなくても自動的に電源遮断前の状態を保ち、復帰する方式である。また、図１１はＮ型ＭＦＳＦＥＴ１１２１，１１２３とＰ型ＭＦＳＦＥＴ１１２２，１１２４とすべてゲート部に強誘電体薄膜を持った電界効果型トランジスタを用いてラッチ回路を構成し、更に確実な動作を訴求したものである。

なお、ＭＦＳＦＥＴを用いたラッチ回路方式については特許文献３がある。

特開平１１−３９８８２号公報 特開２００３−６８８９０号公報 特開２００６−２３７１４３号公報

しかしながら、上記従来の強誘電体メモリでは以下に述べる問題点を有していた。図１２、図１３、図１４、図１５あるいは特許文献１に示した方法のデータを破壊読み出しする方式は読み出し後、消えたデータを再書き込みする必要がある。したがって、データを読み出した後に書き込み動作を行うので余計な膨大な素子数の制御回路と無視できない時間を要し、アクセスタイムやサイクルタイムに影響を与える。

また、図１６、図１７あるいは特許文献２に示すような、電界効果型トランジスタのゲート電極上に強誘電体薄膜を配置し、ゲート電極とドレイン電極もしくはソース電極あるいは基板間に前記強誘電体薄膜の抗電圧以上の電圧を加えて、強誘電体薄膜の残留分極によってデータを保持し、かつメモリセルを行列状に配置してワード線やビット線をデコーダを含む周辺回路で制御する方式は周辺回路が複雑で多大な素子数の回路を必要とする。

また、図１０、図１１あるいは特許文献３に示す方法では強誘電体メモリとしての格別な制御回路が不要である反面、メモリ１ビット当たりのトランジスタの個数が多く、素子効率の観点では必ずしも満足できるものではなかった。

以上より、大規模メモリの場合には第１、第２の従来例として前述した方式でもよいが、集積回路の中に比較的小容量の読み書き可能な不揮発性メモリを内蔵する場合には前述した従来の方式では周辺回路の大きさと制御の煩雑さと、読み書きに要する長い時間が大きな課題となっていた。

また、第３の従来例として前述した比較的小容量のメモリを意識した手法においても素子効率を改善することが課題となっていた。

そこで本発明はこのような問題点を解決するもので、その目的とするところは、読み書き可能、かつ不揮発性であって、更に、データの読み出しの際や書き込みの際に格別な制御方式や手順を必要とせず、通常のＭＯＳＦＥＴと同じような取り扱いが可能で、かつ占有面積もより少ない不揮発性回路を提供することを目的とする。

上記の課題を解決して、本発明の目的を達成するために、各発明は以下のように構成した。

すなわち第１の発明は、電源となる第１電源端子および第２電源端子と、ゲート部に強誘電体薄膜を有するＮ型導電性の第１の電界効果型トランジスタと、ゲート部に強誘電体薄膜を有するＰ型導電性の第２の電界効果型トランジスタと、を有し、前記第１のＮ型電界効果型トランジスタの第１電極は前記第１電源端子に接続され、前記第２のＰ型電界効果型トランジスタの第１電極は前記第２電源端子に接続され、前記第１のＮ型電界効果型トランジスタの第２電極とゲート電極と前記第２のＰ型電界効果型トランジスタの第２電極とゲート電極とが互いに接続されている。

第２の発明は第１の発明において、前記第１の電界効果型トランジスタ、または前記第２の電界効果型トランジスタのいずれかにおいてチャネルドープが行われている。

第３の発明は第１の発明において、前記強誘電体薄膜は無機強誘電体からなる。

第４の発明は第３の発明において、前記無機強誘電体はＰＺＴＮ（登録商標）からなる。

第５の発明は第１の発明において、前記強誘電体薄膜は有機強誘電体からなる。

第６の発明は第５の発明において、前記有機強誘電体はＰＶＤＦ、ＶＤＦオリゴマー、Ｐ（ＶＤＦ／ＴｒＦＥ）、または奇数ナイロンからなる。

第７の発明は第１の発明において、前記電界効果型トランジスタはシリコン基板を用いている。

第８の発明は第１の発明において、前記電界効果型トランジスタはＴＦＴ、または有機トランジスタからなる。

以上のような構成からなる本発明によれば、電界効果型トランジスタのゲート部における強誘電体薄膜の内部分極の極性はゲート電位が反映し、該電界効果型トランジスタのスレッショルド電圧に変化を与え、双安定なラッチ回路となる。かつ電源を遮断しても残留分極によってＭＦＳＦＥＴのスレッショルド電圧が異なり、ラッチ回路に偏りができるので電源投入後も電源切断時のラッチ回路のデータ保持状態に速やかに復帰させることができる。

また、本発明では、２個のＭＦＳＦＥＴで回路が構成され、かつデータの書き込み回路とデータ出力回路を兼ねているので余分な制御回路や読み出し、書き込みの手順を不要としており、高速かつ少ない回路素子となって、小容量の不揮発性メモリ内蔵のＬＳＩにコストと、占有面積の観点から非常に適した回路を提供できるという効果がある。

また、本発明において、ゲート電極部に強誘電体薄膜を有するＭＦＳＦＥＴにチャネルドープを行う場合には、ＭＦＳＦＥＴのスレッショルド電圧を適切に調整することにより、残留分極の方向の相違によってＭＦＳＦＥＴがオン、オフの差となって区別がはっきりする動作領域に持ち込み、データの検出をより一層、容易かつ確実にして、電源切断時のラッチ回路のデータ保持状態に安定して復帰させることができる。

また、本発明において、ＭＦＳＦＥＴのゲート部の強誘電体薄膜の材料に無機強誘電体のＰＺＴＮ（登録商標）を用いる場合には、その強誘電体薄膜の分極電荷−印加電圧のヒステリシス特性として角型特性が強く現れ、その結果、動作特性や信頼性の高いものが実現できる。

また、本発明において、ＭＦＳＦＥＴの強誘電体薄膜に理想的なＭＦＳ構造が容易に形成できる有機強誘電体であるＰＶＤＦ、ＶＤＦオリゴマー、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくは奇数ナイロンを用いるようにした。したがって、この場合には諸特性が改善され、製造が容易かつ安定性を増す効果がある。そしてその結果、品質信頼性が高まるとともに、製造コストが低下するという効果がある。

また、本発明において、電界効果型トランジスタがシリコン基板を用いた場合には実績のある製造工程をとれるので安定した、かつ従来装置を多く用いた製造が可能である。

また、本発明において、電界効果型トランジスタをＴＦＴ、または有機トランジスタを用いた場合には可撓性が高くフレキシブルな製品への応用が可能となる。

以下、本発明の実施形態について、図面を参照して説明する。

（本発明の強誘電体トランジスタメモリ装置の第１実施形態）
図１は本発明の強誘電体トランジスタメモリ装置の第１実施形態の構成を示す回路図である。この第１実施形態は、図１に示すように、Ｎ型の導電型であってゲート部の強誘電体薄膜を有する電界効果型トランジスタ（ＭＦＳＦＥＴ）１１１とＰ型の導電型であってゲート部の強誘電体薄膜を有する電界効果型トランジスタ１１２とを備え、Ｎ型ＭＦＳＦＥＴ１１１の電源には通常の電位とは逆の正極性の電源端子＋Ｖ_DDを接続し、Ｐ型ＭＦＳＦＥＴ１１２の電源には通常の電位とは逆の負極性の電源端子−Ｖ_SSを接続している。また、Ｎ型ＭＦＳＦＥＴ１１１とＰ型ＭＦＳＦＥＴ１１２の出力端子とゲート電極（入力端子）は互いにすべて接続され、入出力端子１１３の電位を保持するようにしたものである。

（ＭＦＳＦＥＴの構成と動作原理）
次に、図１に示す回路の詳細および動作の説明に先立って、図１の回路を構成するＮ型ＭＦＳＦＥＴ１１１、Ｐ型ＭＦＳＦＥＴ１１２の構造、および動作原理について図２〜図７を参照して説明する。
図２はＮ型の導電性を持つＭＦＳＦＥＴをチャネル部のソース・ドレイン方向に切断した断面図である。図２において、２０１は金属からなるゲート電極、２０２はＮ⁺拡散からなるソースもしくはドレインとなる第１電極、２０３はＮ⁺拡散からなるドレインもしくはソースとなる第２電極である。２０９はシリコン基板である。２００はＰＺＴＮ（登録商標）からなる強誘電体薄膜である。結晶性の優れたＰＺＴＮ（登録商標）から形成された強誘電体薄膜２００は両端に電圧を印加すると内部に分極が起こるとともに、一度起きた分極は反転しにくい性質がある。図１３は強誘電体材料としては一般的なＰＺＴやＳＢＴの印加電圧−分極電荷のヒステリシス特性例であるが、ＰＺＴＮ（登録商標）を用いるとヒステリシス特性の角型性がより良くなる。
なお、ＰＺＴとはＰｂ（Ｚｒ，Ｔｉ）Ｏ₃の総称であり、またＰＺＴＮ（登録商標）とはＰＺＴのＴｉの一部をＮｂで置き換えたものの総称であり、またＳＢＴとはＳｒＢｉ₂Ｔａ₂Ｏ₉もしくはそれに近い組成の総称である。また、強誘電体薄膜２００を用いる場合、ゲート電極２０１は白金（Ｐｔ）が一般的によく用いられる。

図１３は図２に用いている強誘電体薄膜２００の分極電荷−印加電圧特性である。図１３において強誘電体薄膜に抗電界以上の負の電圧を加えると特性点１３０１の状態となり、そこで印加電圧を除き、開放すると特性点１３０２となり、かつ縦軸の交差点に相当する量が残留分極として保持される。更に抗電圧以上の正の電圧を加えると特性点１３０４の状態に移る。そこで印加電圧を除き、開放すると特性点１３０５となり、かつ縦軸の交差点に相当する量が残留分極として保持される。

さて、図１３に示したように、図２の構造のＭＦＳＦＥＴにおいて強誘電体薄膜２００に抗電圧以上の電圧を印加すると、強誘電体薄膜２００は内部に分極を起こす。例えば図４に示すようにゲート電極端子４０４を通してゲート電極２０１が０電位でソースもしくはドレインとなる第１電極２０２、ドレインもしくはソースとなる第２電極２０３がドレイン電極端子もしくはソース電極端子４０５，４０６を通して＋Ｖ電位であると図４に示すように強誘電体薄膜４００はゲート電極２０１側が正、ソースもしくはドレインとなる第１電極２０２、ドレインもしくはソースとなる第２電極２０３側が負の内部分極を起こす。この分極はＮ型の電界効果型トランジスタとしてのチャネル部４０９の電子が誘起するのを抑制する方向に働く。つまりＮ型ＭＦＳＦＥＴはスレッショルド電圧が高くなる。

また、図５に示すようにゲート電極端子５０４を通してゲート電極２０１が＋Ｖ電位でソースもしくはドレインとなる第１電極２０２、ドレインもしくはソースとなる第２電極２０３がドレイン電極端子もしくはソース電極端子５０５，５０６を通して０電位であると図５の強誘電体薄膜５００はゲート電極２０１側が負、ソースもしくはドレインとなる第１電極２０２、ドレインもしくはソースとなる第２電極２０３側が正の内部分極を起こす。この分極はＮ型の電界効果型トランジスタとしてのチャネル部５０９に電子を誘起する。Ｎ型の場合は電子の流れる経路チャネルを形成しやすい方向に作用する。つまりＮ型ＭＦＳＦＥＴはスレッショルド電圧が低くなる。図５において、チャネル部５０９の上部が複数の破線模様で表現しているのは前記強誘電体薄膜の分極の結果、チャネル部において電子が誘起されている様子を表現しているものである。

さて図１３は強誘電体薄膜にかかる電圧Ｖと内部分極電荷Ｑの関係を示しているが、静電容量をＣとしてＱ＝ＣＶの一般的な関係により、ＭＯＳ容量の変化を図１３から読みとれる。また、ＭＯＳＦＥＴのスレッショルド電圧の変化はＭＯＳ容量の変化に関連している。したがって、図１３において、特性曲線が大きく変化する抗電圧付近でＮ型ＭＦＳＦＥＴはスレッショルド電圧が大きく変わる。これはＭＦＳＦＥＴの強誘電体薄膜の内部分極の方向と大きさによって電界効果型トランジスタとしてのスレッショルド電圧が変わることに対応している。図１３において、特性曲線が抗電圧付近で変わる際の電圧は電界効果型トランジスタの動作電圧に比較しても充分に影響を与える変化量である。そして、特性点１３０２や特性点１３０５における残留分極も充分に大きいので、電源を切断した際に残留分極が保存されたＭＦＳＦＥＴはスレッショルド電圧も大きな差として保存されている。

なお、図４や図５においてソースもしくはドレインとなる電極４０２やドレインもしくはソースとなる電極４０３は実際の回路においては同電位とは限らないので強誘電体薄膜４００，５００の分極状態は必ずしも一様ではないが、電界効果型トランジスタとしてのスレッショルド電圧に影響を与えるということには変わりがない。

また、内部分極によるスレッショルド電圧に与える影響が実際の回路において適正点からずれる場合にはＭＦＳＦＥＴのチャネル部に原子価の異なる不純物原子等をチャネルドープしてスレッショルド電圧を調整することもできる。

以上のように図２の構造により、ゲート部の強誘電体薄膜の内部分極により、スレッショルド電圧が変化し、かつ電源を切断してもその状態が記憶されているという機能を持つＭＦＳＦＥＴとなっていることが解る。

図３は図２のＮ型ＭＦＳＦＥＴを回路図上でシンボルとして表現する際の記号図である。

図６、図７はＰ型ＭＦＳＦＥＴの場合におけるソース電極もしくはドレイン電極に対するゲート電位の強誘電体薄膜の内部分極への影響と、チャネル部へのキャリアの誘起に与える影響を図示したものである。図６、図７においてはＭＦＳＦＥＴのソース電極もしくはドレイン電極はＰ型拡散で形成されている。

図６ではソースもしくはドレインとなる電極６０２，６０３にそれぞれドレイン電極端子もしくはソース電極端子６０５，６０６を通してＶ電位が与えられ、ゲート電極端子６０４を通してゲート電極６０１に０電位が与えられると強誘電体薄膜６００にはゲート電極に近い方に正の分極、チャネルに近い方に負の分極が生じ、チャネル部６０９には電流がより流れやすくなるようなスレッショルド電圧の低下が起こる様子を示している。

図７ではソースもしくはドレインとなる電極６０２，６０３にそれぞれドレイン電極端子もしくはソース電極端子６０５，６０６を通して０電位が与えられ、ゲート電極端子７０４を通してゲート電極６０１にＶ電位が与えられると強誘電体薄膜７００にはゲート電極に近い方に負の分極、チャネルに近い方に正の分極が生じ、チャネル部７０９には電流が流れにくくなるようなスレッショルド電圧の上昇が起こる様子を示している。

（第１実施形態の回路の詳細説明）
さて、図１に戻り、一部重複するが第１実施形態のより詳細な構成と動作について説明する。
Ｎ型ＭＦＳＦＥＴ１１１の電源としてドレイン電極を正極性の電源端子＋Ｖ_DDに接続し、Ｐ型ＭＦＳＦＥＴ１１２の電源としてドレイン電極を負極性の電源端子−Ｖ_SS（０電位）に接続している。また、Ｎ型ＭＦＳＦＥＴ１１１のゲート電極とソース電極、およびＰ型ＭＦＳＦＥＴ１１２のゲート電極とソース電極を互いにすべて接続している。また該接続点は入出力端子１１３となっている。

なお、Ｎ型ＭＦＳＦＥＴ１１１の電源としては通常の電位とは逆の正極性の電源端子に接続し、Ｐ型ＭＦＳＦＥＴ１１２の電源としては通常の電位とは逆の負極性の電源端子に接続した手法を用いているのでＮ型ＭＦＳＦＥＴ１１１とＰ型ＭＦＳＦＥＴ１１２のソース電極とドレイン電極の呼称の仕方が電源に対して一般的な呼称とは逆の関係となっている。

さて、入出力端子１１３の電位が高電位＋Ｖ_DDである場合にはＮ型ＭＦＳＦＥＴ１１１のゲート電位も高電位＋Ｖ_DDであるので、Ｎ型ＭＦＳＦＥＴ１１１はオン（ＯＮ）すると同時にＮ型ＭＦＳＦＥＴ１１１のゲート部の強誘電体薄膜の分極電荷は相対的にＮ型ＭＦＳＦＥＴ１１１のスレッショルド電圧を低下させる方向（電流を流れやすくする方向）に作用する。したがって、Ｎ型ＭＦＳＦＥＴ１１１はＮ型であっても＋Ｖ_DDの電源電位を入出力端子１１３へ供給しつづけるように作用する。

このとき、Ｐ型ＭＦＳＦＥＴ１１２のゲート電位も高電位＋Ｖ_DDであるので、Ｐ型ＭＦＳＦＥＴ１１２はオフ（ＯＦＦ）すると同時にＰ型ＭＦＳＦＥＴ１１２のゲート部の強誘電体薄膜の分極電荷は相対的にＰ型ＭＦＳＦＥＴ１１２のスレッショルド電圧を上昇させる方向（電流を流れにくくする方向）に作用する。したがって、Ｐ型ＭＦＳＦＥＴ１１２は−Ｖ_SSの電源電位を入出力端子１１３から遮断するように作用する。したがって、一度、入出力端子１１３の電位が高電位＋Ｖ_DDとなると、その高電位＋Ｖ_DDを保つ。

また、入出力端子１１３の電位が低電位−Ｖ_SSである場合にはＰ型ＭＦＳＦＥＴ１１２のゲート電位も低電位−Ｖ_SSであるので、Ｐ型ＭＦＳＦＥＴ１１２はオン（ＯＮ）すると同時にＰ型ＭＦＳＦＥＴ１１２のゲート部の強誘電体薄膜の分極電荷は相対的にＰ型ＭＦＳＦＥＴ１１２のスレッショルド電圧を低下させる方向（電流を流れやすくする方向）に作用する。したがって、Ｐ型ＭＦＳＦＥＴ１１２はＰ型であっても−Ｖ_SSの電源電位を入出力端子１１３へ供給しつづけるように作用する。

このとき、Ｎ型ＭＦＳＦＥＴ１１１のゲート電位も低電位−Ｖ_SSであるので、Ｎ型ＭＦＳＦＥＴ１１１はオフ（ＯＦＦ）すると同時にＮ型ＭＦＳＦＥＴ１１１のゲート部の強誘電体薄膜の分極電荷は相対的にＮ型ＭＦＳＦＥＴ１１１のスレッショルド電圧を上昇させる方向（電流を流れにくくする方向）に作用する。したがって、Ｎ型ＭＦＳＦＥＴ１１１は＋Ｖ_DDの電源電位を入出力端子１１３から遮断するように作用する。したがって、一度、入出力端子１１３の電位が低電位−Ｖ_SSとなると、その低電位−Ｖ_SSを保つ。

以上から、図１のＮ型ＭＦＳＦＥＴ１１１とＰ型ＭＦＳＦＥＴ１１２の組み合わせにより、高電位、あるいは低電位の２電位のどちらか一方を保持するラッチ回路となっている。

そして、Ｎ型ＭＦＳＦＥＴ１１１とＰ型ＭＦＳＦＥＴ１１２のゲート部における強誘電体薄膜の内部分極は電源を切断しても残留分極として保持、記憶されるので、再び電源が投入されると、スレッショルド電圧が低く記憶されたＭＦＳＦＥＴが優勢に作用する。その結果、電源切断前の信号状態に自動的に復帰する。つまり、余計な操作をしなくとも不揮発性のラッチ回路として機能する。

なお、分極によるスレッショルド電圧の変化が適正値ではない場合にはＮ型ＭＦＳＦＥＴ１１１とＰ型ＭＦＳＦＥＴ１１２のそれぞれについて両方、もしくは一方にチャネルドープを行い、スレッショルド電圧を調整することにより、保持動作とリーク電流防止のより良好なラッチ回路に改良することもある。

また、分極とスレッショルドの変化を図４〜図７で説明し、その際はソース側もドレイン側も同電位の場合を例にとって説明したが、図１ではＮ型ＭＦＳＦＥＴ１１１、あるいはＰ型ＭＦＳＦＥＴ１１２においては必ずしもソース側とドレイン側の電位は同電位ではない。したがって、ソース側とドレイン側では分極電荷量や、それらよるスレッショルド電圧の変化は局所的には一様ではないが、ＭＦＳＦＥＴ全体としては等価的に分極電荷の変化と、それに応じた等価的なスレッショルド電圧変化が起こる。その結果、図１では前述したような高電位、あるいは低電位の２電位のどちらか一方を保持し、かつ不揮発性のラッチ回路となる。

（本発明の強誘電体トランジスタメモリ装置の使用例）
次に本発明の強誘電体トランジスタメモリ装置の用い方を簡単に説明する。図１において、入出力端子１１３はＮ型ＭＦＳＦＥＴ１１１、及びＰ型ＭＦＳＦＥＴ１１２のゲート入力端子にも、またドレインもしくはソースとなる出力端子にも接続しているので、入出力端子１１３を介して記憶している電位の出力電位を取り出すことも出来るし、また入出力端子１１３を介して所望の信号電位を書き込むこともできる。例えば、入力信号端子やバスラインのフローティング防止に用いることができる。

なお、電源投入時において、入出力端子１１３の電位が定まる間の過渡期において、入出力端子１１３の寄生静電容量や微量な電荷が本来の記憶電位を定めるのに障害を与えるような回路で使用する場合には入出力端子１１３の後に抵抗素子を設ける、あるいはトランジスタで一時的に遮断したりする方法をとることもある。

また、メモリ単位が２個のＭＦＳＦＥＴと比較的少ない構成であるので、単独に用いるのみならず、行列状に多数ならべて、全体を一括制御する方法もある。

（強誘電体薄膜をゲート部に持つＭＦＳＦＥＴの他の構造例）
以上の説明において、ＭＦＳＦＥＴのゲート電極の直下に強誘電体薄膜が埋め込まれた構造を図２の断面図の構造で説明してきたが、他の構造でも可能である。

図８は強誘電体薄膜をゲート部に持つＭＦＳＦＥＴの第２の構造例である。図８において、８０１は金属からなるゲート電極、８０２はＮ⁺拡散からなるソースもしくはドレインとなる第１電極、８０３はＮ⁺拡散からなるドレインもしくはソースとなる第２電極である。８００は強誘電体薄膜であり、８０４は常誘電体薄膜からなる緩衝層である。図２と図８の相違は図８において常誘電体絶縁物からなる緩衝層８０４を設けたことである。緩衝層８０４を設けたのは強誘電体薄膜８００の結晶性等が不完全であると図２の構造では図８においてＭＦＳＦＥＴの基板８０９と強誘電体薄膜８００の間で電荷の漏洩が起こり、強誘電体薄膜の残留分極の保持特性が悪化することが起こりうる。絶縁物であり、かつ強誘電体薄膜が結晶成長しやすい緩衝層８０４を設けることにより、前記特性の劣化を防ぐものである。

図９は強誘電体薄膜をゲート部に持つＭＦＳＦＥＴの第３の構造例である。図９において、９０１は金属からなるゲート電極、９０２はＮ⁺拡散からなるソースもしくはドレインとなる第１電極、９０３はＮ⁺拡散からなるドレインもしくはソースとなる第２電極である。９００は強誘電体薄膜であり、９０４は絶縁性を重視した常誘電体薄膜からなる第１の緩衝層であり、９０５は強誘電体が結晶化しやすい材質の第２の緩衝層である。図８と図９の相違は図９において第２の緩衝層９０５を設けたことである。緩衝層の役目は基板と強誘電体薄膜間の絶縁性と強誘電体薄膜の結晶化を容易にする役目であるが、ひとつの材料で難しい場合には図９のように第１の緩衝層９０４と第２の緩衝層９０５を設け、目的とする役目を分担して両立させる手法もある。

（その他の実施形態例）
本発明は上記の実施形態に限定されるものではない。以下に例をあげる。

図２において強誘電体薄膜はＰＺＴＮ（登録商標）やＰＺＴやＳＢＴを例にあげたが、無機の強誘電体としては他の材料を用いてもよい。例えば他にもＢＬＴ（Ｂｉ_4XＬａ_XＴｉ₃Ｏ₁₂）、（Ｂａ，Ｓｒ）ＴｉＯ₃、Ｂｉ₄Ｔｉ₃Ｏ₁₂、ＢａＢｉＮｂ₂Ｏ₉等々がある。また、組成の割合が変われば無数にある。また、強誘電体薄膜の上層部と下層部で組成のことなる材料を積層させたものを用いてもよい。

また、金属膜としてまた、金属膜の電極の材質として前述した白金（Ｐｔ）以外でも可能で、Ｔａ、Ｔｉを用いてもよいし、Ｐｔ／Ｔｉの合金を用いてもよい。あるいはＲｕＯ₂、ＩｒＯ₂、ＳｒＲｕＯ₃、ＲｈＯ₂等の酸化物導電性膜を用いることも場合により可能である。

どのような材質を選択するかは電気的特性のみならず、品質の信頼性、製造上の容易さ、製造コスト等を総合的に検討するなかで選択される。

また、以上の説明において、強誘電体の材質を無機の強誘電体としていた。しかし、図２において強誘電体薄膜２００はシリコンよりなる基板２０９の上方に形成されている。したがって、これはシリコン（Ｓｉ）の上に強誘電体を結晶化させることになるが、前述したように、一般的にシリコン結晶上に直接無機強誘電体結晶を成長させることは困難を伴う。しばしば、境界においては結晶欠陥を多く残すことになるため、理想的なＭＦＳ（Meatl-Ferroelectrics-Semiconductor）構造が形成されない。この結果、強誘電体薄膜２００と基板２０９は前記結晶欠陥のために強誘電体薄膜２００の残留分極が影響を受け、所望のデータが短期間に消滅してしまうという問題がある。この問題を克服する為に、無機の強誘電体材料ではなく図２において強誘電体薄膜２００に有機強誘電体を用いる方法がある。有機強誘電体は無機強誘電体に比べ低温で形成されるため、シリコンとの界面に欠陥を多く含む層が形成されず、理想的なＭＦＳ構造が形成される。したがって、図２において強誘電体薄膜２００が有機強誘電体であれば良好な特性の強誘電体薄膜をゲート部に持つＭＦＳＦＥＴが実現する。また、前記有機強誘電体の材料としてはＰＶＤＦ（ｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ ｆｌｕｏｒｉｄｅ））、ＶＤＦオリゴマー（ｖｉｎｙｌｉｄｅｎｅ ｆｌｕｏｒｉｄｅ）、Ｐ（ＶＤＦ／ＴｒＦＥ）（ｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ ｆｌｕｏｒｉｄｅ−ｔｒｉｆｌｕｏｒｏｅｔｈｙｌｅｎｅ））、もしくはナイロン７、ナイロン９、ナイロン１１、ナイロン１３等の奇数ナイロンが適している。なお、有機強誘電体は無機強誘電体に比べ低温で形成されるため、他の製造工程に影響が少ないという特徴もある。

また、図２、図４〜図７等においてＭＦＳＦＥＴはバルク基板を持つ型で説明をしたが、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板ＳＯＩ（Silicon On Insulator）やＧａＡｓ（Gallium Arsenite）、ＳｉＧｅ（Silicon Germanium）を用いることも出来る。

また、図２、図４〜図７等においてＭＦＳＦＥＴはシリコン基板を用いた電界効果型トランジスタで説明したが、応答速度が低くともよい仕様の製品においては有機強誘電体を採用したＴＦＴ（Thin Film Transistor）や有機トランジスタの集積回路においても適用できる。この場合には可撓性やコストダウンが期待でき、製品の応用分野が広がる。

本発明の強誘電体トランジスメモリ装置の第１実施形態を示す回路図。 本発明に用いるＮ型ＭＦＳＦＥＴの第１の構造例を示す断面図。 本発明に用いるＮ型ＭＦＳＦＥＴを表す記号図。 本発明に用いるＮ型ＭＦＳＦＥＴの強誘電体薄膜の第１の分極状態を説明する断面図。 本発明に用いるＮ型ＭＦＳＦＥＴの強誘電体薄膜の第２の分極状態を説明する断面図。 本発明に用いるＰ型ＭＦＳＦＥＴの強誘電体薄膜の第１の分極状態を説明する断面図。 本発明に用いるＰ型ＭＦＳＦＥＴの強誘電体薄膜の第２の分極状態を説明する断面図。 本発明に用いるＮ型ＭＦＳＦＥＴの第２の構造例を示す断面図。 本発明に用いるＮ型ＭＦＳＦＥＴの第３の構造例を示す断面図。 従来の強誘電体メモリ装置に用いる強誘電体トランジスタラッチ回路の第１の例を示す回路図。 従来の強誘電体メモリ装置に用いる強誘電体トランジスタラッチ回路の第２の例を示す回路図。 従来の強誘電体メモリ装置に用いる強誘電体コンデンサの構造例を示す断面図。 従来および本発明に用いる強誘電体薄膜の印加電圧と分極電荷の代表的なヒステリシス特性を示す特性図。 従来および本発明に用いる強誘電体薄膜の印加電圧と分極電荷の状態を示す模式図。 従来の強誘電体メモリ装置に用いるメモリセルの構造の第１例を示す回路図。 従来の強誘電体メモリ装置に用いるメモリセルの構造の第２例を示す回路図。 従来の強誘電体メモリ装置に用いるメモリセルアレイの構成例を示す回路図。

符号の説明

１１１，１０２１，１０２３，１１２１，１１２３，１５５２，１６６０，１７６１…Ｎ型ＭＦＳＦＥＴ、１１２，１１２２，１１２４…Ｐ型ＭＦＳＦＥＴ、１１３，１０２５，１０２６，１１２５，１１２６…入出力端子、２００，４００，５００，６００，７００，８００，９００，１２４０…強誘電体薄膜、２０１，３０１，４０１，６０１，８０１，９０１，１６６１…ゲート電極、３０２，４０２，６０２，１６６３…ソースもしくはドレインとなる電極、３０３，４０３，６０３，１６６４…ドレインもしくはソースとなる電極、２０２，８０２，９０２…ソースもしくはドレインとなる第１電極、２０３，８０３，９０３…ドレインもしくはソースとなる第２電極、２０９，８０９…基板、４０９，５０９，６０９，７０９，８０９，９０９，１６６５…チャネル部、４０４，５０４，６０４，７０４…ゲート電極端子、４０５，４０６，５０５，５０６，６０５，６０６，７０５，７０６…ドレイン電極端子もしくはソース電極端子、１３０１，１３０２，１３０３，１３０４，１３０５，１３０６…特性点、１０２２，１０２４…Ｐ型ＭＯＳＦＥＴ、８０４…緩衝層、９０４…第１の緩衝層、９０５…第２の緩衝層、１２４１，１２４２…強誘電体コンデンサ電極、１２４９，１５５１…強誘電体コンデンサ、１５５３，１６７５，１７７５…ワード線、１５５４，１６６３，１６６４，１７７３，１７７４…ビット線、１５５５…プレート線、１７８０…メモリセルアレイ。

Claims (8)

1. 電源となる第１電源端子および第２電源端子と、
   ゲート部に強誘電体薄膜を有するＮ型導電性の第１の電界効果型トランジスタと、
   ゲート部に強誘電体薄膜を有するＰ型導電性の第２の電界効果型トランジスタと、を有し、
   前記第１のＮ型電界効果型トランジスタの第１電極は前記第１電源端子に接続され、前記第２のＰ型電界効果型トランジスタの第１電極は前記第２電源端子に接続され、前記第１のＮ型電界効果型トランジスタの第２電極とゲート電極と前記第２のＰ型電界効果型トランジスタの第２電極とゲート電極とが互いに接続されていることを特徴とする強誘電体トランジスタメモリ装置。
2. 前記第１の電界効果型トランジスタ、または前記第２の電界効果型トランジスタのいずれかにおいてチャネルドープが行われたことを特徴とする請求項１に記載の強誘電体トランジスタメモリ装置。
3. 前記強誘電体薄膜は無機強誘電体からなることを特徴とする請求項１に記載の強誘電体トランジスタメモリ装置。
4. 前記無機強誘電体はＰＺＴＮ（登録商標）からなることを特徴とする請求項３に記載の強誘電体トランジスタメモリ装置。
5. 前記強誘電体薄膜は有機強誘電体からなることを特徴とする請求項１に記載の強誘電体トランジスタメモリ装置。
6. 前記有機強誘電体はＰＶＤＦ、ＶＤＦオリゴマー、Ｐ（ＶＤＦ／ＴｒＦＥ）、または奇数ナイロンからなることを特徴とする請求項５に記載の強誘電体トランジスタメモリ装置。
7. 前記電界効果型トランジスタはシリコン基板を用いたことを特徴とする請求項１に記載の強誘電体トランジスタメモリ装置。
8. 前記電界効果型トランジスタはＴＦＴ、または有機トランジスタを用いたことを特徴とする請求項１に記載の強誘電体トランジスタメモリ装置。

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