JP2007242130A - 強誘電体メモリ装置 - Google Patents

Abstract

【課題】従来の強誘電体メモリにおいては集積度が高い方式は製造工程でのバラツキや動
作時の環境変動に弱く、また、特性の安定化を図った方式は素子数が多くなり、高コスト
であった。したがって、低コスト、大メモリ容量、及び信頼性、環境変化に対する安定性
を兼ね備えた強誘電体メモリが得にくいという課題があった。
【解決手段】強誘電体コンデンサを２層構造で上下一対のメモリセルを構成し、かつ互い
に正反のデータを相補型に記憶する方式をとった。この結果、２層構造であるので、平面
的な集積度を維持し、かつ製造工程上のバラツキや動作時の環境変動も正反のデータによ
る差動方式のなかでキャンセルされるようになり、低コスト、大容量、製造容易性、安定
した特性を兼ね備えた強誘電体メモリが具現化した。
【選択図】図１

Description

本発明はデータの不揮発性を利用したデバイス分野、殊に強誘電体メモリにおいて、メ
モリの集積度を高く保ちつつ、製造上のバラツキや環境変動にも強い安定した特性を得る
強誘電体メモリの構成に関する。

近年、メモリ分野のなかで電気的に書き込み、消去可能な不揮発性メモリの重要性が増
している。不揮発性メモリも様々にあるが、高速性、低電圧特性、低消費電力の観点から
集積回路を用いた強誘電体メモリが注目されている。

強誘電体メモリにおいて、たとえば図２２に示すように強誘電体薄膜２２４０を電極２
２４１と電極２２４２の間に挟み、破線２２４９で示した強誘電体コンデンサを形成し、
メモリセルの一要素として用いている。

例えば、図２０はクロスポイント型と呼ばれるメモリ構成であって、ワード線群とビッ
ト線群を行列状に配置し、その交点毎に強誘電体コンデンサを形成しており、１個の強誘
電体コンデンサを１ビットの不揮発性メモリとして用いている。

この制御方法の一例としては図１７に示すような強誘電体の印加電圧と分極電荷の特性
をもつものに対して、図１６に示すような０、（１／３）Ｖ、（２／３）Ｖ、Ｖの４電位
を制御線の電位として用い、図１８、図１９のように読み出しの場合と書き込みの場合に
より選択ワードと選択ビット線、非選択ワード線、非選択ビット線に前述した各電位を加
えることにより、選択メモリセルのみに抗電圧を越える電圧が加わり、非選択メモリセル
には抗電圧未満の電圧しか加わらないように制御している。

また、他の制御方法の例としては、図１５に示すような強誘電体の印加電圧と分極電荷
の特性をもつものに対して、図１４に示すような０、（１／２）Ｖ、Ｖの３電位を制御線
の電位として用い、図１２、図１３のように読み出しの場合と書き込みの場合により選択
ワードと選択ビット線、非選択ワード線、非選択ビット線に前述した各電位を加えること
により、選択メモリセルのみに抗電圧を越える電圧が加わり、非選択メモリセルには抗電
圧未満の電圧しか加わらないように制御している。なお、ここで抗電圧の意味や強誘電体
の一般的な特性については後述する。

また、図２６のように絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す場
合ある。なお、ＭＯＳＦＥＴとはＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの頭文字を連ねたものである。）２
６１２と強誘電体コンデンサ２６１１と組み合わせてメモリセルとし、ワード線２６１３
、ビット線２６１４、プレート線２６１５とともにメモリセル群を行列状に構成した、い
わゆる１Ｔ１Ｃ（１トランジスタと１コンデンサ）型メモリセルの強誘電体メモリがある
。

あるいは図２７に示すようにＭＯＳＦＥＴ２７１２Ａと強誘電体コンデンサ２７１１Ａ
と組み合わせて第１メモリセル２７５１Ａとし、ＭＯＳＦＥＴ２７１２Ｂと強誘電体コン
デンサ２７１１Ｂと組み合わせて第２メモリセル２７５１Ｂとし、第１、第２メモリセル
のそれぞれに正反の相補のデータを入力、記憶させ、読み出す際には第１メモリセル２７
５１Ａと第２メモリセル２７５１Ｂの共通のワード線２７１３、プレート線２７１５をメ
モリ制御回路２７６１の指令により作動させて、第１メモリセル２７５１Ａの出力信号を
第１ビット線２７１４Ａから取り出し、また第２メモリセル７５１Ｂの出力信号を第２ビ
ット線２７１４Ｂから、それぞれ取り出して、その差動信号を検出回路２７６２で読みと
るように構成した、いわゆる２Ｔ２Ｃ（２トランジスタと２コンデンサ）型メモリセルの
強誘電体メモリがある。

さて、強誘電体メモリに使用される強誘電体の特性を図２２、図２４、図２５を参照し
て簡単に説明する。ここでは強誘電体薄膜の特性をよく示すものとして強誘電体コンデン
サを例にとる。

図２２は前述したように強誘電体コンデンサの構造を示す断面図である。図２２におい
ては、破線２２４９に囲まれた内部が強誘電体コンデンサであり、強誘電体薄膜２２４０
を電極２２４１と２２４２で挟んで構成されている。なお、図２３は図２２の強誘電体コ
ンデンサを回路図等に用いる際の回路記号とする。

図２４は図２２における強誘電体薄膜２２４０、もしくは強誘電体コンデンサ２２４９
の印加電圧と内部分極電荷の代表的な特性例を示すものである。さて、図２４に示した分
極電荷−印加電圧特性から解るように図２２の強誘電体コンデンサ２２４９は印加電圧の
かけた方向、あるいは履歴により、ヒステリシス特性を一般的に持っている。つまり図２
４に示すように、強誘電体コンデンサの両端に印加電圧Ｖをかけて特性点２４０４とした
後、図２２における電極２２４１、２２４２を開放して電位差を０とすると図２４の特性
点２４０５に遷移する。また、印加電圧（−Ｖ）をかけて特性点２４０１とした後、電極
２２４１、２２４２を開放して電位差を０とすると特性点２４０２に遷移する。つまり電
極２２４１、２２４２を開放して電位差０とした状態は前状態の印加電圧の加え方により
、残留分極電荷の互いに異なる２つの内部状態、すなわち特性点２４０５にも特性点２４
０２にもとらせることができる。これは電源を切っても残留分極が異なる状態を保持して
いることを意味している。

また、図２４において、特性点２４０４にあったときの分極電荷は前述したように電源
を切っても特性点２４０５におれる分極電荷が残留分極として残るが、それのみならず、
このときの極性と同じ分極は電圧を逆方向にかけていってもしばらくは残っている。完全
に消えるのは特性点２４０６に達したときである。このときの電圧を抗電圧と呼ぶ。

ここで内部分極の状況をより解りやすく様子を示したのが図２５である。図２４の特性
点２４０１〜２４０６に対応する強誘電体コンデンサの内部分極の各状態を模式的に示す
と、それぞれ図２５の（Ａ）〜（Ｆ）に示すようになる。ただし、図２４における印加電
圧Ｖは、図２５において上部のコンデンサの電極を基準として正負を定めている。なお、
図２５において強誘電体コンデンサにおける２枚の電極板の内部における丸に囲まれて＋
、−で表示したものが分極電荷を表し、電極板の外側の単に＋、−で表示したものは電荷
を表している。図２４および図２５から解るように強誘電体薄膜にかかる電圧が０になっ
た場合でも、強誘電体薄膜内部の残留分極は前の状態、履歴によって異なった状態を保っ
ている。つまり図２５の（Ｂ）の状態と（Ｅ）の状態はともに印加電圧は０であるが、内
部の残留分極の極性は全く逆となっている。

また、図２４に示すように、強誘電体コンデンサの両端の端子が開放された状態から端
子間に電圧Ｖ（ΔＶ_B）をかけると、特性点２４０４に移動する。このとき、前の状態が
特性点２４０２であれば図２４に示すΔＱ１の電荷が取り出され、特性点２４０５の状態
であればΔＱ０の電荷が取り出される。図２４から明らかにΔＱ１≫ΔＱ０であるので、
適切な検出回路を通せば残留分極として記憶されていた前の状態の相違を判別できて、デ
ータ１または０等として利用できる。

なお、前述した図２０のような１Ｃつまりコンデンサ１個をメモリ素子として用いるも
のの例として特許文献１、２、３がある。なお、特許文献１は図１４、図１２、図１３で
示した３電位の制御方式、特許文献２は図１６、図１８、図１９で示した４電位の制御方
式であり、特許文献３は５電位の制御方式である。

また、図２６のような１Ｔ１Ｃをメモリ素子として用いた例として特許文献４があり、
図２７のような２Ｔ２Ｃをメモリ素子として用いた例としては特許文献５がある。

特開２００２−１５７８７５号公報 特開２００３−２８１８８５号公報 特開２００４−２２０７０５号公報 特開平１１−３９８８２号公報 特開平７−２２０４８２号公報

しかしながら、特許文献１、２、３の１Ｃ型、もしくは特許文献４の１Ｔ１Ｃ型の強誘
電体コンデンサを用いた強誘電体メモリは適正なリファレンス電位をもとにデータを読み
出す手法であるので、製造工程上の諸要因のバラツキ、変動、およびメモリ製造後の動作
時における温度変化や電圧変動等の環境変動、そして経時変化に対して、影響を受けやす
いという課題があった。

また、特許文献５の２Ｔ２Ｃ型の手法は１ビット当たりのメモリセルの占有面積が大き
くなり、ビット当たりの製造コストが高くなるという問題がある。また、トランジスタと
キャパシタがメモリの部分に混在するので、微細化が難しく、大容量化が図れないという
課題があった。

そこで、本発明の目的は、このような問題点を解決するもので、強誘電体コンデンサを
一対として正反のデータをそれぞれ相補型に記憶するメモリ構成として、様々な変動要因
を差動の形でキャンセル（相殺）する設計回路手法をとることにより安定化を図り、かつ
強誘電体コンデンサを２層構造で１対のメモリセルを構成し、平面的に見た際の占有面積
は１Ｃ型の場合と同様とすることで、製造コストを安価にする。これにより、製造が容易
であり、動作特性が安定し、経時変化の少ない、低コストで大容量の強誘電体メモリを提
供することにある。

上記の課題を解決し、本発明の目的を達成するために、各発明は以下のような構成から
なる。

すなわち第１の発明は、第１の強誘電体層と、該強誘電体層の下層に位置し、互いに平
行な複数本の電極からなる第１の電極群と、前記第１の強誘電体層の上層に位置し、互い
に平行な複数本の電極からなり、かつ前記第１の電極群と直交する第２の電極群と、によ
って交差する箇所毎に形成される強誘電体コンデンサの複数個のメモリセルからなる第１
の行列状不揮発性記憶素子群と、第２の強誘電体層と、該強誘電体層の下層に位置する前
記第２の電極群と、前記第２の強誘電体層の上層に位置し、互いに平行な複数本の電極か
らなり、かつ前記第２の電極群と直交する第３の電極群と、によって交差する箇所毎に形
成される強誘電体コンデンサの複数個のメモリセルからなる第２の行列状不揮発性記憶素
子群と、前記第１の行列状不揮発性記憶素子群と前記第２の行列状不揮発性記憶素子群の
データ書き込みと読み出しを制御するリードライト制御回路と、を有しており、前記リー
ドライト制御回路には前記第１の電極群、第２の電極群、第３の電極群が接続され、かつ
、前記第２の電極群と前記第１の電極群の交差する箇所における強誘電体メモリセルと、
前記第２の電極群と前記第３の電極群の交差する箇所における強誘電体メモリセルと、が
１対のメモリセルとして正反のデータを相補型に記憶するように構成されている。

第２の発明は、第１の発明において、前記正反のデータを相補型に記憶する一対の強誘
電体メモリセルは前記第２の電極群を介して直下と直上に互いに位置するように構成され
ている。

第３の発明は、第１の発明において、前記強誘電体層の薄膜は無機強誘電体からなる。

第４の発明は、第３の発明において、前記無機強誘電体はＰＺＴＮ、もしくはＰＺＴ、
あるいはＳＢＴからなる。

第５の発明は、第１の発明において、前記強誘電体層の薄膜は有機強誘電体からなって
いる。

以下、本発明の実施形態について、図面を参照して説明する。
（本発明の強誘電体メモリ装置の第１実施形態）
本発明の第１実施例の構成を図１から図３を用いて詳述する。また、図４から図１５を
用いて動作、機能を説明する。
（メモリセル部の構成）
さて、図１は、本発明の強誘電体メモリ装置の第１実施形態におけるメモリセル部の構
成を示す鳥瞰図である。図１において、１１１、１１２、１１３、１１４はＰｔ（白金）
からなる１層目の金属電極であって、互いに平行に複数本、配置されている。前記金属電
極群１１１、１１２、１１３、１１４の上部にはＰＺＴＮからなる強誘電体薄膜１０１が
形成されている。更に前記強誘電体薄膜１０１の上部にＰｔ（白金）からなる２層目の金
属電極１２１、１２２、１２３、１２４が、互いに平行に、かつ前記金属電極群１１１、
１１２、１１３、１１４とは互いに直交するように配置されている。更に前記金属電極群
１２１、１２２、１２３、１２４の上部にはＰＺＴＮからなる強誘電体薄膜１０２が形成
されている。そして更に前記強誘電体薄膜１０２の上部にＰｔ（白金）からなる３層目の
金属電極１３１、１３２、１３３、１３４が、互いに平行に、かつ前記金属電極群１２１
、１２２、１２３、１２４とは互いに直交するように、配置されている。

以上の構成により、前記１層目の金属電極群１１１、１１２、１１３、１１４と前記２
層目の金属電極群１２１、１２２、１２３、１２４は強誘電体薄膜１０１を介して上下に
行列状に配置されているので、それら行列状の交点には上下の電極と間の強誘電体薄膜に
よる強誘電体コンデンサ群が形成されている。

また、前記２層目の金属電極群１２１、１２２、１２３、１２４と前記３層目の金属電
極群１３１、１３２、１３３、１３４は強誘電体薄膜１０２を介して上下に行列状に配置
されているので、それら行列状の交点には上下の電極と間の強誘電体薄膜による強誘電体
コンデンサ群が形成されている。

なお、図１において、１層目の金属電極群１１１、１１２、１１３、１１４、２層目の
金属電極群１２１、１２２、１２３、１２４、３層目の金属電極群１３１、１３２、１３
３、１３４はそれぞれ４本の場合を示したが、実際には遙かに多い本数、例えば６４本や
１０２４本等々が一般的には用いられる。

また、強誘電体薄膜１０１、１０２はＰＺＴＮとしたが、強誘電体としてよく知られた
ＰＺＴやＳＢＴでもよい。ここでＰＺＴとはＰｂ（Ｚｒ，Ｔｉ）Ｏ₃の総称であり、また
ＰＺＴＮとはＰＺＴのＴｉの一部をＮｂで置き換えたものの総称であり、また、ＳＢＴと
はＳｒＢｉ₂Ｔａ₂Ｏ₉もしくはそれに近い組成の総称である。

さて、図２はメモリセル部の一部の等価回路図である。図２は図１で前述した強誘電体
コンデンサが形成された回路の一部を表現している。図２において、１１１、１２１、１
３１は金属電極であって、図１のそれぞれ１層目の金属電極１１１、２層目の金属電極１
２１、３層目の金属電極１３１に相当している。前記１層目の金属電極１１１と２層目の
金属電極１２１の交差する場所において図２の強誘電体コンデンサ２１２が形成されてい
る。また前記２層目の金属電極１２１と３層目の金属電極１３１の交差する場所において
図２の強誘電体コンデンサ２２３が形成されている。

図２では２層目の金属電極１２１を共有する強誘電体コンデンサ２１２と２２３のみを
描いたが、実際には前記１層目の金属電極群１１１、１１２、１１３、１１４と前記２層
目の金属電極群１２１、１２２、１２３、１２４が行列状に配置された各交点にはすべて
同様の強誘電体コンデンサが形成される。

また、前記２層目の金属電極群１２１、１２２、１２３、１２４と前記２層目の金属電
極群１３１、１３２、１３３、１３４が行列状に配置された各交点にはすべて同様の強誘
電体コンデンサが形成される。

また、図２では２層目の金属電極１２１を共通電極として、上下に一対の強誘電体コン
デンサ２１２と２２３が形成されている。

さて、図３はメモリセル部と制御回路部を含めたメモリセル群の構成を示す回路ブロッ
ク図である。図３において、３２０は第１図で示したような強誘電体コンデンサからなる
メモリセル群である。なお、メモリセル群３２０において、３２１に示したのがワード線
群で図１における２層目の金属電極群１２１、１２２、１２３、１２４等に対応している
。また、ビット線は１層目の金属電極と３層目の金属電極を共に示しており、１対のビッ
ト線のうち１本は１層目、他の１本は３層目である。また、メモリセル群３２０の中の丸
印が強誘電体コンデンサを示している。これらは図２に示したように１対のメモリセルで
構成され、かつ１対のビット線を１層目と３層目の金属電極で構成している。

また、図３において３４２は前記メモリセル群３２０のワード線群３２１を制御するワ
ード線選択制御回路である。３４３は前記メモリセル群３２０のビット線群を制御するビ
ット線電位制御回路であり、３４４はメモリセルを選択する為のビット線側のビット線デ
コーダ回路である。なお、前記ビット線電位制御回路３４３はビット線デコーダ回路３４
４からの信号のみならず、中間電位や電圧印加のタイミングを形成する各種制御線３１３
を入力している。

また、破線３４１で囲まれた回路ブロックは一対のビット線群を受けて強誘電体コンデ
ンサの記憶されたデータを検出する検出回路である。また、前記検出回路３４１に入力す
る制御線３５１、３５２、３５３は強誘電体コンデンサの記憶されたデータを検出する際
に適切なタイミングと電位を供給するものであり、詳細は後述する。

また、前述した検出回路３４１、ワード線選択制御回路３４２、ビット線電位制御回路
３４３、ビット線デコーダ回路３４４が組み合わさり、全体として行列状不揮発性記憶素
子群３２０のデータ書き込みと読み出しを制御するリードライト制御回路を構成してもい
る。

さて、図３のメモリセル群３２０と検出回路３４１、ワード線選択制御回路３４２、ビ
ット線電位制御回路３４３、ビット線デコーダ回路３４４等からなるリードライト制御回
路の動作を説明する前に行列上に配置された強誘電体コンデンサの読み出しや書き込みを
どのように行うかを詳しく述べる。
（３電位による制御方式）
ワード線とビット線を行列状に配置し、その交点における強誘電体コンデンサをメモリ
セルとし、ワード線およびビット線を０、（１／２）Ｖ、Ｖの３電位を用いて制御する方
法をあらためて、より詳しく述べる。

図１５は強誘電体にＰＺＴＮを用いた場合における印加電圧と分極電荷の特性例である
。図１５は前述した一般的によく用いられる強誘電体の特性を示した図２４とほぼ同じ意
味を持っているが、若干異なるのはＰＺＴＮを用いている為に、分極の保持特性が改善さ
れていて、ヒステリシス特性がより強く現れ、角型性の強い特性となっている。その結果
、抗電圧が高くなり、図１５において（１／２）Ｖの電位、もしくは−（１／２）Ｖの電
位を加えても強いヒステリシス特性の為に前状態の極性の分極が保持されていて、分極が
反転しない。つまりデータも反転しない。以下にこの特性を積極的に利用する方式を説明
する。

図１４は０、（１／２）Ｖ、Ｖの３電位を用いてメモリセル群を制御する方式の電位関
係図である。電源電位、もしくはメモリセル群に加える電位が０、Ｖであるとすると（１
／２）Ｖの電位を形成し、０、（１／２）Ｖ、Ｖの３電位を制御信号として用いる。する
と２本の制御信号間の電位は−Ｖ、−（１／２）Ｖ、０、（１／２）Ｖ、Ｖのいずれかと
なるので、分極データを書き換える場合や破壊読み出しをする場合には−Ｖ、Ｖの電位が
加わるようにする。また、データが影響されないことが望ましいメモリセルには−（１／
２）Ｖ、０、（１／２）Ｖのどれかであって、抗電圧未満の印加電圧に留まるように制御
する。

ここで、より具体的な制御方法を示したのが、図１２と図１３である。

図１２は選択セルのデータを読み出す際の制御信号のかけ方を示したものである。選択
セルに該当する選択ワード線ＳＷＬにはＶ電位、また該当する選択ビット線ＳＢＬには０
電位をかける。また、非選択ワード線ＵＷＬと非選択ビットＵＢＬにはすべて（１／２）
Ｖの電位を加えている。このとき選択ワード線と選択ビット線の交点の選択メモリセルの
みにＶの電圧が加わり、それ以外の非選択メモリセルはすべて０電圧もしくは（１／２）
Ｖとなる。したがって選択メモリセルのみにＶ電圧が加わり、分極電荷が読み出される。
なお、このとき選択メモリセルには抗電圧以上の電圧が加わるので、前の分極信号データ
はデータの極性によるが破壊されることがある。また、他の非選択メモリセルは０電圧も
しくは（１／２）Ｖ電圧しか加わらず、抗電圧未満であるので前の状態の分極信号データ
を保存している。

図１３は選択メモリセルのデータを書き込む際の制御信号のかけ方を示したものであり
、図１３（ａ）はデータ１を書き込む場合を示し、図１３（ｂ）はデータ０を書き込む場
合を示している。

図１３（ａ）においては選択メモリセルに該当する選択ワード線線ＳＷＬには０電位、
また該当する選択ビット線ＳＢＬにはＶ電位をかける。また、非選択ワード線ＵＷＬと非
選択ビットＵＢＬにはすべて（１／２）Ｖの電位を加えている。このとき、選択ワード線
と選択ビット線の交点の選択メモリセルのみに−Ｖの電圧が加わり、それ以外の非選択メ
モリセルに加わる電圧はすべて０電圧もしくは−（１／２）Ｖとなる。したがって、−Ｖ
電圧は抗電圧を越えているので選択メモリセルはデータ１が書き込まれる。また、０電圧
もしくは−（１／２）Ｖは抗電圧未満であるので、非選択メモリセルは前の状態のデータ
が維持される。

図１３（ｂ）においては選択メモリセルに該当する選択ワード線ＳＷＬにはＶ電位、ま
た該当する選択ビット線ＳＢＬには０電位をかける。また、非選択ワード線ＵＷＬと非選
択ビットＵＢＬにはすべて（１／２）Ｖの電位を加えている。このとき、選択ワード線と
選択ビット線の交点の選択メモリセルのみにＶの電圧が加わり、それ以外の非選択メモリ
セルはすべて０電圧もしくは（１／２）Ｖとなる。したがって、選択メモリセルに加わる
Ｖ電圧は抗電圧を越えているので選択メモリセルはデータ０が書き込まれる。また、０電
圧もしくは（１／２）Ｖは抗電圧未満であるので、非選択メモリセルは前の状態のデータ
が維持される。

以上は単純な行列状のメモリセル群の基本的な制御方式である。次に再び本発明の強誘
電体メモリにおけるメモリセル部の動作について説明する。
（メモリセル部の動作）
さて、前述したメモリセル部の構成によって、メモリセルの動作をどのように行うかを
図４から図１１を参照して説明する。なお、図４から図７で読み出し動作を、図８、図９
で再書き込み動作を、図１０、図１１を用いて書き込み動作について述べる。
（読み出し動作・方法）
さて、図４、図５を用いて本発明の強誘電体メモリにおけるメモリセル部のデータの読
み出し動作を説明する。また、図６、図７で対をなすメモリセルの取り扱いについて述べ
る。

図４は図３のビット線対とメモリセル対の一部を取り出し拡大して示したものである。
図４において、４２１、４２２、４２３、４２４はワード線群であり、４１１と４３１は
ビット線対である。ただし、ワード線群４２１、４２２、４２３、４２４は図１における
２層目の金属電極群１２１、１２２、１２３、１２４に相当し、ビット線４１１は図１に
おける１層目の金属電極１１１に相当し、ビット線４３１は図１における３層目の金属電
極１３１に相当している。図４におけるワード線４２１、４２２、４２３、４２４とビッ
ト線４１１との交点、及びビット線４３１との交点における丸印はメモリセルとなる強誘
電体コンデンサを示している。例えば図４の丸印４７１２は図２の強誘電体コンデンサ２
１２に相当し、図４の丸印４７２３は図２の強誘電体コンデンサ２２３に相当している。
さて、図４で破線４４１の内部は読み出し回路としてのデータ検出回路を構成している
。４５１はタイミングによりＶ電位を供給する制御線ＦＤであり、４５２はタイミングに
より０電位を供給する制御線ＦＳである。４６１、４６２はＰ型ＭＯＳＦＥＴであり、４
６３、４６４はＮ型ＭＯＳＦＥＴである。制御線４５１にＶ電位、制御線４５２に０電位
が加えられた場合にはＰ型ＭＯＳＦＥＴ４６１とＮ型ＭＯＳＦＥＴ４６３によりインバー
タ回路が構成されるようにＰ型ＭＯＳＦＥＴ４６１とＮ型ＭＯＳＦＥＴ４６３のゲート電
極はビット線４１１を介して接続され、ドレイン電極はビット線４３１を介して接続され
、Ｐ型ＭＯＳＦＥＴ４６１のソース電極は制御線４５１に接続され、Ｎ型ＭＯＳＦＥＴ４
６３のソース電極は制御線４５２に接続されている。

また、制御線４５１にＶ電位、制御線４５２に０電位が加えられた場合にはＰ型ＭＯＳ
ＦＥＴ４６２とＮ型ＭＯＳＦＥＴ４６４によりインバータ回路が構成されるようにＰ型Ｍ
ＯＳＦＥＴ４６２とＮ型ＭＯＳＦＥＴ４６４のゲート電極はビット線４３１を介して接続
され、ドレイン電極はビット線４１１を介して接続され、Ｐ型ＭＯＳＦＥＴ４６２のソー
ス電極は制御線４５１に接続され、Ｎ型ＭＯＳＦＥＴ４６４のソース電極は制御線４５２
に接続されている。前述したＰ型ＭＯＳＦＥＴ４６１とＮ型ＭＯＳＦＥＴ４６３によるイ
ンバータ回路と、Ｐ型ＭＯＳＦＥＴ４６２とＮ型ＭＯＳＦＥＴ４６４によるインバータ回
路とは互いにゲート電極とドレイン電極とを接続し合うことによってインバータ回路２個
からなるラッチ回路を構成している。また、Ｎ型ＭＯＳＦＥＴ４６５はソース電極もしく
はドレイン電極をビット線４１１とビット線４３１に接続し、ゲート電極は制御信号線４
５３に接続されている。

以上の回路構成による動作を図５の各制御信号線のタイミングチャートにしたがってデ
ータの読み出し動作について述べる。

図５において、ＷＬはワードライン４２１、ＢＬはビット線４３１、ＸＢＬはビット線
４１１の制御信号波形を示すものである。また、ＦＥは図４におけるＮ型ＭＯＳＦＥＴの
ゲート電極の制御信号線４５３であり、ＦＤはＶ電位の供給制御線４５１、ＦＳは０電位
の供給制御線４５２の信号波形を示すものである。

図３、図４におけるメモリセル群においては非選択の場合においては非選択ワード線と
非選択ビット線とも原則として（１／２）Ｖの電位としている。これは０、（１／２）Ｖ
、Ｖの３電位を制御信号として用いる場合は図１２、図１３に示したように非選択ワード
線と非選択ビット線はすべて（１／２）Ｖの電位としていることに起因している。

したがって、図５でＴ０より前のタイミングでは動作前として非選択の状態であるので
、ワード線４２１（ＷＬ）、ビット線４３１（ＢＬ）、ビット線４１１（ＸＢＬ）はＴ０
のタイミング以前は（１／２）Ｖ電位となっている。また、制御線４５１（ＦＤ）、制御
線４５２（ＦＳ）はフローティング状態で電源は供給していない。

さて、図４の一対のメモリセル４７１２、４７２３が選択され、データが読み出される
前に、図５のビット線４１１と４３１はフローティング状態とする。図５のＴ０における
ビット線４１１と４３１は前の状態の電荷が残っていてほぼ（１／２）Ｖの電位ではある
が、（１／２）Ｖの電位を低いインピーダンスで供給しているのではなく、高いインピー
ダンスの状態で電荷によって前の電位を過渡的に保っているのみである。このフローティ
ング状態であることを図５では破線で示している。

次に図５のＴ１のタイミングで制御信号線（４５３）ＦＥを高電位Ｖにして、図４のＮ
型ＭＯＳＦＥＴをオン（ＯＮ）させ、ビット線４１１と４３１をショートさせ同電位とす
る。それとともに制御線（４５２）ＦＳに０電位を供給し、ビット線４１１と４３１を０
電位にする。次に制御線（４５２）ＦＳを再びフローティング状態とする。この結果ビッ
ト線４１１と４３１はＴ２区間で０電位でありながらフローティングとなる。

次に図５のＴ３区間のタイミングでワードライン（４２１）ＷＬをＶ電位とする。する
とワードライン４２１とビット線４１１と４３１の間に電位差Ｖが生ずる。これは図７の
強誘電体コンデンサの特性において、特性点７０５や特性点７０２にあった強誘電体コン
デンサに電位差Ｖが加わることで、特性点７０４に移動することを意味する。したがって
図７のように特性点７０５であれば△Ｑ_M、特性点７０２であれば△Ｑ_Pの分極電荷が読み
出される。図５において、ワードライン（４２１）ＷＬがＶ電位となったＴ３区間におい
て、ビット線４３１には△Ｑ_Pがビット線４１１には△Ｑ_Mが生じた様子を示している。

このとき、制御線（４５２）ＦＳには０電位を、制御線（４５１）ＦＤにはＶ電位を加
えるとＰ型ＭＯＳＦＥＴ４６１とＮ型ＭＯＳＦＥＴ４６３からなるインバータ回路と、Ｐ
型ＭＯＳＦＥＴ４６２とＮ型ＭＯＳＦＥＴ４６４からなるインバータ回路がたすき掛けに
構成されたラッチ回路のそれぞれのゲートに前述の△Ｑ_Pと△Ｑ_Mが加わり、△Ｑ_Pと△Ｑ_M
は図７に示すような電荷量の差があるので、ラッチ回路に不均衡が生じ、その差が拡大す
る方向に動作する。これが図５のＴ３、Ｔ４、Ｔ５区間の様子を示している。そしてビッ
ト線４３１は制御線（４５１）ＦＤから供給されるＶ電位に、またビット線４１１は制御
線（４５２）ＦＳから供給される０電位に収束する。ビット線４１１とビット線４３１の
対が安定する電位は２通りあるが、このどちらかに収束したかによって、メモリセル対に
記憶されていたデータを判定する。このデータのメモリセル群から外部への信号伝達は図
３のビット線電位制御回路３４３を経由して行われる。

なお、前述したように図４の強誘電体コンデンサ４７１２、４７２３は異なる分極デー
タを一対として用いる。

図６は読み出し時における一対のデータを用いる様子を示している。図６において、１
層目の金属電極１１１、２層目の金属電極１２１、３層目の金属電極１３１が共に当初は
０電位の状態であって、次にワード線となる２層目の金属電極１２１のみをＶ電位にした
とき、図６（ａ）では１層目の強誘電体コンデンサ２１２からは△Ｑ_P、２層目の強誘電
体コンデンサ２２３からは△Ｑ_Mがそれぞれのビット線に生ずる組み合わせ、いわば（０
、１）のデータの組み合わせを読み出す状態を示している。

また、図６（ｂ）では１層目の強誘電体コンデンサ２１２からは△Ｑ_M、２層目の強誘
電体コンデンサ２２３からは△Ｑ_Pがそれぞれのビット線に生ずる組み合わせ、いわば（
１、０）のデータの組み合わせを読み出す状態を示している。
（再書き込み動作・方法）
次に、図８、図９を参照して、読み出し動作後の再書き込みの動作、方法について述べ
る。図４の回路で図５のように動作させると前述したように、一対のメモリセルからは図
６に示したように分極電荷が飛び出して記憶データが読みとれる。しかし、このとき、図
７の特性点７０４の位置に強誘電体コンデンサに電圧をかけるので特性点７０２にあった
残留分極は無くなり、単に印加電圧を０電位とすると読み出し以前の状態とは異なってし
まう。したがって、データを読み出した後も前の状態のデータをそのまま保つ場合には前
の状態と同じになるように再書き込みが必要となる。

図８、図９は再書き込みの条件を示したものである。図８は図６（ａ）の場合と同じ（
０、１）のデータ対を読み出した場合における、元のデータと同じ状態にする１層目、２
層目、３層目の各金属電極に与える電位を示している。また、図９は図６（ｂ）の場合と
同じ（１、０）のデータ対を読み出した場合における、元のデータと同じ状態にする１層
目、２層目、３層目の各金属電極に与える電位を示している。

以上の図８、図９の再書き込み条件は図４の回路で、図５のように動作させ、Ｔ０から
Ｔ５までに読み出し動作をさせた後に、データを検出した検出回路４４１のインバータ２
個によるラッチ回路の出力電位は図５のＴ７、Ｔ８区間におけるビット線４１１、４３１
のようになっており、図８と比較すると再書き込みの条件の電位関係そのものとなってい
る。したがって、図８のような（０、１）の一対のデータを読み出した場合にはＴ７、Ｔ
８区間で再書き込みを行う電位関係がワード線４２２、ビット線４１１、４３１の間で成
立しているので、そのままＴ７、Ｔ８区間で自動的に再書き込みが行われる。

また、図９のような（１、０）の一対のデータを読み出した場合には検出回路は図５の
ビット線４１１、４３１が逆の関係で検出され、ラッチ回路が逆の状態で落ち着くので、
Ｔ７、Ｔ８区間で図９のような電位関係となり、Ｔ７、Ｔ８区間で自動的に再書き込みが
行われる。

なお、図１５における印加電圧Ｖと分極電荷Ｑの特性は正負が逆の特性となる、つまり
正の電圧に対して負の分極が生ずるので、Ｖの定義は必ずしも各図では単純に一致しない
。また、ワード線が共通であるので、ビット線から見た電位にも注意が必要である。また
、データ対の（１、０）、（０、１）においてデータ１、及び０はどちらに定義してもよ
いが、ここでは便宜的に分極電荷の絶対量が大きい場合を１として定義している。
（書き込み動作・方法）
新たに一対のデータを書き込む場合について、図１０と図１１を参照して述べる。

図１０は（０、１）のデータ対を書き込む状態を示している。まず、１層目の金属電極
１１１に０電位、２層目の金属電極１２１にＶ電位、３層目の金属電極１３１にＶ電位を
加える。このときＶの電位差が生ずる強誘電体コンデンサ２１２は図７の特性点７０４の
状態となり、開放後は特性点７０５となる０データが書き込まれる。このとき、強誘電体
コンデンサ２２３の両端は０電圧であるので状態は変化せず、前の状態が保持されている
。

次に１層目の金属電極１１１に０電位、２層目の金属電極１２１に０電位、３層目の金
属電極１３１にＶ電位を加える。すると−Ｖの電位差が生ずる強誘電体コンデンサ２２３
は図７の特性点７０１の状態となり、開放後は特性点７０２となる１データが書き込まれ
る。このとき、０データを書き込んでいた強誘電体コンデンサ２１２の両端は０電圧であ
るので状態は変化せず、前の状態の０データが保持されている。

以上の動作により、強誘電体コンデンサ２１２と強誘電体コンデンサ２２３には０デー
タと１データの一対のデータが新たな状態として書き込まれることになる。

また、図１１は（１、０）のデータ対を書き込む状態を示している。まず、１層目の金
属電極１１１にＶ電位、２層目の金属電極１２１に０電位、３層目の金属電極１３１に０
電位を加える。このとき−Ｖの電位差が生ずる強誘電体コンデンサ２１２は図７の特性点
７０１の状態となり、開放後は特性点７０２となる１データが書き込まれる。このとき、
強誘電体コンデンサ２２３の両端は０電圧であるので状態は変化せず、前の状態が保持さ
れている。

次に１層目の金属電極１１１にＶ電位、２層目の金属電極１２１にＶ電位、３層目の金
属電極１３１に０電位を加える。するとＶの電位差が生ずる強誘電体コンデンサ２２３は
図７の特性点７０４の状態となり、開放後は特性点７０５となる０データが書き込まれる
。このとき、１データを書き込んでいた強誘電体コンデンサ２１２の両端は０電圧である
ので状態は変化せず、前の状態の１データが保持されている。

以上の動作により、強誘電体コンデンサ２１２と強誘電体コンデンサ２２３には１デー
タと０データの一対のデータが新たな状態として書き込まれることになる。

なお、図１０、図１１には選択メモリセルの該当する選択ワード線や選択ビット線の電
位の与え方のみについて記述したが、図３に示すように多くの非選択メモリセルがあり、
これに伴う非選択ワード線や非選択ビット線がある。これらの非選択ワード線や非選択ビ
ット線は図１３に示したようにすべて（１／２）Ｖとする。このとき、すべての非選択メ
モリセルに加わる電圧は０、または（１／２）Ｖ、または−（１／２）Ｖであるのでデー
タが書き代わることはない。

なお、以上のワード線の０、Ｖ、（１／２）Ｖ電位は図３のワード線選択制御回路から
供給され、ビット線の０、Ｖ、（１／２）Ｖ電位は図３のビット線電位制御回路から供給
される。

以上の方式によれば同一平面上に一対のデータのメモリセルを形成するので、集積度を
高く保つことができる。

また、ほぼ同一平面上に形成される一対のメモリセルのデータを利用するので、温度変
化や、製造上の変化や、電磁ノイズ等の影響や変動をほぼ同一に受け、かつ読み出し時に
は差動の手法形式で読み出すので前記変動がキャンセルされ安定した特性を得ることがで
きる。
（強誘電体メモリ装置の全体の構成）
さて、次に図３で説明したメモリセルおよび制御回路はメモリセル群とその周辺回路の
みである。以上を使用した本発明の強誘電体メモリ装置の実施形態における全体構成の概
略について次に説明する。実際のメモリ装置全体では他の機能を含む回路要素が必要であ
り、その基本的な強誘電体メモリ装置全体の構成概要を示すのが図２１の回路ブロック図
である。

図２１において、２１２０はメモリセル群、２１５１はビット線選択制御回路、２１５
３はワード線選択制御回路、２１５４は書き込み制御回路、２１５６は読み出し制御回路
、２１５７は入出力回路、２１５８は電源回路、２１５９は全体制御回路である。メモリ
セル群２１２０の中に図３に示したメモリセル群３２０のようにメモリセルがアレイ状に
並んでいる。図２１のワード線選択制御回路２１５３とビット線選択制御回路２１５１に
よってワード線とビット線が選択されることにより、メモリセルも選択される。図２１の
書き込み制御回路２１５４によって、入出力回路２１５７を経たデータはワード線選択制
御回路２１５３とビット線選択制御回路２１５１に選択されたメモリセルへ全体制御回路
２１５９の指令にしたがって書き込まれる。また、読み出し制御回路２１５６によって、
ワード線選択制御回路２１５３とビット線選択制御回路２１５１に選択されたメモリセル
のデータは全体制御回路２１５９の指令にしたがって読み出され、入出力回路２１５７に
出力される。また、書き込みや読み出しの際に複数の異なる電位の信号が必要となるが、
これらの電位は電源回路２１５８で作られている。なお、書き込みの際も読み出しの際も
選択したメモリセルのワード線やビット線のみならず、非選択アドレスのメモリセルのワ
ード線やビット線も、ワード線選択制御回路２１５３、ビット線制御回路２１５１、書き
込み制御回路２１５４、読み出し制御回路２１５６等によって適切に制御される。以上が
強誘電体メモリ装置の構成の概要である。

以上、図２１は一般的なメモリの構成との対比を示したものであるが、実際の回路にお
いては様々な回路や機能が組み合わせて構成されており、図３も図２１も概要を理解する
為の回路ブロック図である。したがって実際には各回路が密接に関連していて、必ずしも
整然と機能分割されている訳ではない。
（その他の実施形態）
本発明は、上記の実施形態に限定されるものではない。次にその他の実施形態について
列挙する。

以上において、一対となるメモリセルはワード線を介した直下と直上の組み合わせとし
たが、必ずしもこだわる必要はなく、選択するワード線を適当に選べば別な位置に配置さ
れたメモリセル同士の組みとすることもできる。

また、同一平面上の直下と直上に強誘電体メモリを形成することが、製造工程上の理由
により、不都合があれば平面上の位置をずらして構成することもある。

また、強誘電体メモリ層の１層目のビット線と２層目のビット線を途中の数箇所でビア
等による縦配線を経由して入れ替える手法をとると、前記１層目と２層目のビット線が製
造上の理由や外部からの擾乱等に対して影響が均一化されるので、特性がより安定化し、
様々なバラツキ要因に対し、強くなる。

また、図１２、図１３で示した０、（１／２）Ｖ、Ｖの３電位による制御方式において
は非選択ワード線や非選択ビット線の印加電圧が（１／２）Ｖであり、多数本となってい
るが、これを全体的に（１／２）Ｖ分だけずらした方式、つまり、−（１／２）Ｖ、０、
（１／２）Ｖの３電位による制御方式も有力である。このとき、大多数を占める非選択ワ
ード線や非選択ビット線の印加電圧が０電位となるので中間電位を発生する回路上の負担
が軽くなる。

また、強誘電体の例として、ＰＺＴＮ、ＰＺＴ、ＳＢＴをあげたが、他の材質の強誘電
体であってもよい。例えばＢＬＴ（Ｂｉ_4XＬａ_XＴｉ₃Ｏ₁₂）、（Ｂａ，Ｓｒ）ＴｉＯ₃、
Ｂｉ₄Ｔｉ₃Ｏ₁₂、ＢａＢｉＮｂ₂Ｏ₉等々がある。また、組成の割合が変われば無数にある
。また、強誘電体薄膜の上層部と下層部で組成のことなる材料を積層させたものを用いて
もよい。

また、金属電極はＰｔ（白金）を例示したが、Ｔａ（タンタル）、Ｔｉ（チタン）の金
属や、ＩｒＯ₂（酸化イリジューム）ＲｕＯ₂（酸化ルビジューム）等、信頼性を含めた特
性が確保されれば他の金属、金属酸化物でもよい。

また、以上はシリコン基板によるＭＯＳＦＥＴのみならずＧａＡｓを用いて回路を構成
してもよい。

また、ＴＦＴを用いた回路構成であってもよい。

また、強誘電体は無機強誘電体のみならず有機強誘電体であってもよい。なお、前記有
機強誘電体の材料としてはＰＶＤＦ（ｐｏｌｙ(ｖｉｎｙｌｉｄｅｎｅ ｆｌｕｏｒｉｄ
ｅ)）、Ｐ（ＶＤＦ／ＴｒＦＥ）（ｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ fｌｕｏｒｉｄｅ−
tｒｉｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）、もしくはナイロン７、ナイロン１１等の奇数ナ
イロンが適している。

本発明の強誘電体メモリ装置の構成要素である２層で一対のメモリセルを構成する強誘電体コンデンサの構造を示す鳥瞰図である。 本発明の強誘電体メモリ装置の構成要素である２層で一対のメモリセルを構成する強誘電体コンデンサの等価回路を示す回路図である。 本発明の強誘電体メモリ装置の構成要素であるメモリセル群と周辺回路の関係の概要を示す回路ブロック図である。 本発明の強誘電体メモリ装置の構成要素であるメモリセル群と読み出し回路の関係の概要を示す回路図である。 本発明の強誘電体メモリ装置の構成要素であるメモリセル群と読み出し回路の関係における動作方法を示すタイミングチャート図である。 本発明の強誘電体メモリ装置の構成要素である２層で一対のメモリセルを構成する強誘電体コンデンサの読み出し時の状態を示す回路図、兼、状態模式図である。 本発明の強誘電体メモリ装置の構成要素である２層で一対のメモリセルを構成する強誘電体コンデンサの読み出し時の状態を示す特性図である。 本発明の強誘電体メモリ装置の構成要素である２層で一対のメモリセルを構成する強誘電体コンデンサの再書き込み時の第１状態を示す回路図、兼、状態模式図である。 本発明の強誘電体メモリ装置の構成要素である２層で一対のメモリセルを構成する強誘電体コンデンサの再書き込み時の第２状態を示す回路図、兼、状態模式図である。 本発明の強誘電体メモリ装置の構成要素である２層で一対のメモリセルを構成する強誘電体コンデンサの書き込み時の第１状態を示す回路図、兼、状態模式図である。 本発明の強誘電体メモリ装置の構成要素である２層で一対のメモリセルを構成する強誘電体コンデンサの書き込み時の第２状態を示す回路図、兼、状態模式図である。 本発明及び従来回路のクロスポイント構造の強誘電体メモリにおける読み出しの際の選択及び非選択の各ワード線・ビット線の制御信号を示す制御電位関係図である。 本発明及び従来回路のクロスポイント構造の強誘電体メモリにおける書き込みの際の選択及び非選択の各ワード線・ビット線の制御信号を示す制御電位関係図である。 本発明の強誘電体メモリ装置における電源と制御電位の関係を示した電位関係図である。 本発明及び従来回路に用いる強誘電体の印加電圧と分極電荷の特性例と中間電位（１／２）Ｖとの関係を示した特性図である。 従来の強誘電体メモリ装置における電源と制御電位の関係の一例を示した電位関係図である。 従来回路に用いる強誘電体の印加電圧と分極電荷の特性例と中間電位（１／３）Ｖとの関係を示した特性図である。 従来回路のクロスポイント構造の強誘電体メモリにおける読み出しの際の選択及び非選択の各ワード線・ビット線の制御信号の第２例を示す制御電位関係図である。 従来回路のクロスポイント構造の強誘電体メモリにおける書き込みの際の選択及び非選択の各ワード線・ビット線の制御信号の第２例を示す制御電位関係図である。 従来回路のクロスポイント構造の強誘電体メモリにおけるメモリセル群と周辺回路の概要を示す回路ブロック図である。 本発明の強誘電体メモリ装置の全体構成概要を示す回路ブロック図である。 本発明及び従来例に用いる強誘電体コンデンサの構造を示す断面図である。 本発明及び従来例に付随する強誘電体コンデンサを表す記号図である。 本発明及び従来例に付随する強誘電体コンデンサの印加電圧と分極電荷の特性例を示した特性図である。 本発明及び従来例に付随する強誘電体コンデンサの印加電圧と分極電荷の状態を示した模式図である。 従来例の強誘電体メモリセルに用いる１Ｔ１Ｃ型構成のメモリセルの回路構成図である。 従来例の強誘電体メモリセルに用いる２Ｔ２Ｃ型構成のメモリセルの回路構成図である。

符号の説明

１０１、１０２、２２４０ ・・・ 強誘電体薄膜
１１１、１１２、１１３、１１４、１２１、１２２、１２３、１２４、１３１、１３２
、１３３、１３４、２２４１、２２４２ ・・・ 金属電極
２１２、２２３、２２４９、２６１１、２７１１Ａ、２７１１Ｂ ・・・ 強誘電体コ
ンデンサ
３１３、３５１、３５２、３５３、４５１、４５２、４５３、２６１５、２７１５ ・
・・ 制御線
３２０、２０２０、２１２０ ・・・ メモリセル群
３２１、４２１、４２２、４２３、４２４、２６１３、２７１３ ・・・ ワード線
３４１、４４１、２７６２ ・・・ 検出回路
３４２、２０５３、２１５３ ・・・ ワード線選択制御回路
３４３ ・・・ ビット線電位制御回路
３４４ ・・・ ビット線デコーダ回路
４１１、４３１、２６１４、２７１４Ａ、２７１４Ｂ ・・・ ビット線
４６１、４６２ ・・・ Ｐ型ＭＯＳＦＥＴ
４６３、４６４、４６５、２６１２、２７１２Ａ、２７１２Ｂ ・・・ Ｎ型ＭＯＳＦ
ＥＴ
４７１２、４７２３、２７５１Ａ、２７５１Ｂ ・・・ メモリセル
７０１、７０２、７０３、７０４、７０５、７０６、１５０１、１５０２、１５０３、
１５０４、１５０５、１５０６、１５１１、１５１２、１５１４、１５１５、１７０１、
１７０２、１７０３、１７０４、１７０５、１７０６、１７１１、１７１２、１７１４、
１７１５、２４０１、２４０２、２４０３、２４０４、２４０５、２４０６ ・・・ 特
性点
２０５１、２１５１ ・・・ ビット線選択制御回路
２０５８、２１５８ ・・・ 電源回路
２１５４ ・・・ 書き込み制御回路
２１５６ ・・・ 読み出し制御回路
２１５７ ・・・ 入出力回路
２１５９ ・・・ 全体制御回路
２７６１ ・・・ メモリ制御回路

Claims (5)

1. 第１の強誘電体層と、該強誘電体層の下層に位置し、互いに平行な複数本の電極からな
   る第１の電極群と、前記第１の強誘電体層の上層に位置し、互いに平行な複数本の電極か
   らなり、かつ前記第１の電極群と直交する第２の電極群と、によって交差する箇所毎に形
   成される強誘電体コンデンサの複数個のメモリセルからなる第１の行列状不揮発性記憶素
   子群と、
   第２の強誘電体層と、該強誘電体層の下層に位置する前記第２の電極群と、前記第２の
   強誘電体層の上層に位置し、互いに平行な複数本の電極からなり、かつ前記第２の電極群
   と直交する第３の電極群と、によって交差する箇所毎に形成される強誘電体コンデンサの
   複数個のメモリセルからなる第２の行列状不揮発性記憶素子群と、
   前記第１の行列状不揮発性記憶素子群と前記第２の行列状不揮発性記憶素子群のデータ
   書き込みと読み出しを制御するリードライト制御回路と、を有し、
   前記リードライト制御回路には前記第１の電極群、第２の電極群、第３の電極群が接続
   され、かつ、前記第２の電極群と前記第１の電極群の交差する箇所における強誘電体メモ
   リセルと、前記第２の電極群と前記第３の電極群の交差する箇所における強誘電体メモリ
   セルとが、１対のメモリセルとして正反のデータを相補型に記憶するように構成されたこ
   とを特徴とする強誘電体メモリ装置。
2. 請求項１において、
   前記正反のデータを相補型に記憶する一対の強誘電体メモリセルは前記第２の電極群を
   介して直下と直上に互いに位置するように構成されたことを特徴とする強誘電体メモリ装
   置。
3. 請求項１において、
   前記強誘電体層の薄膜は無機強誘電体からなることを特徴とする強誘電体メモリ装置。
4. 請求項３において、
   前記強誘電体層の薄膜である無機強誘電体はＰＺＴＮ、もしくはＰＺＴ、あるいはＳＢ
   Ｔからなることを特徴とする強誘電体メモリ装置。
5. 請求項１において、
   前記強誘電体層の薄膜は有機強誘電体からなることを特徴とする強誘電体メモリ装置。
   

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