JP4033624B2 - 強誘電体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は強誘電体メモリ素子に関するもので、より詳しくはペロブスカイト（perovskite）構造を有する強誘電性材料を採用してデータ判読の信頼性を増大させることに適した強誘電体メモリ（ＦｅＲＡＭ）に関するものである。
【０００２】
【従来の技術】
周知のように、半導体メモリ素子は、電源の遮断後の情報の損失有無によって、揮発性メモリ（volatile memory）と非揮発性メモリ（nonvolatile memory）に分類することができる。揮発性メモリの一種であるＤＲＡＭ（dynamic random access memory）は、動作速度が速い代わりに、電源が供給される間だけ情報が維持され、また、キャパシターに連結された電荷伝送トランジスタの漏洩電流によるデータの損失を防止するためには、一定間隔でデータをリフレッシュ（refresh）しなければならないため、消費電力が高すぎる欠点を有し、非揮発性メモリの一種であるＥＥＰＲＯＭ、フラッシュメモリなどは、電源が遮断されてもデータが維持される特性を有する反面、動作速度が遅くて消費電力が大きい欠点を有する。
【０００３】
これに対し、強誘電体メモリ（ＦｅＲＡＭ）は、ＤＲＡＭとほぼ同じ動作速度を有しながらも消費電力が低い利点を有し、また、ＥＥＰＲＯＭ又はフラッシュメモリなどのように、電源が遮断されてもデータが維持される非揮発性メモリである。したがって、最近、ＤＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ及びその他の半導体に代替し得るメモリとしての認識が広まり、世界の有数の企業及び研究所などで研究開発が活発に進行されている。
一方、前述したような強誘電体メモリは、一定電圧を印加して分極させてからは、電源を遮断しても、分極がそのまま維持される自発分極の特性を有するＰＺＴ（Pb(Zr,Ti)O3）、ＳＢＴ（SrBi2Ta2O9）などの強誘電体膜を用いるキャパシターを使用する強誘電体メモリで、このような強誘電体メモリは、図１に示すような強誘電体のヒステリシス特性を用いる。
【０００４】
図１に示すように、強誘電体は、初期状態で電圧（Ｖ）を＋方向に増加させると、分極されて、最大上位電圧で分極値がＱmaxとなり、電圧を遮断すると、強誘電体の残留分極はＱrとなり、この時をデータ“１”とする。一方、電圧を−方向に減少させると、強誘電体は反対方向に分極されて、最大下位電圧でＱminとなり、電圧を遮断すると、強誘電体の残留分極は−Ｑrとなり、この時をデータ“０”とする。
ここで、電圧の＋方向と−方向はキャパシターの上部電極と下部電極間の相対的な値で、＋方向は上部電極が下部電極に比べて相対的に高い電位を有することを意味し、−方向は上部電極が下部電極に比べて相対的に低い電位を有することを意味する。
【０００５】
より具体的には、従来、強誘電体メモリの等価回路図を示す図１１において、単位セル（ＵＣ）にデータ“１”を貯蔵するためには、電荷伝送トランジスタを“オン”状態にし、プレート電極に比べ、ビットラインに上位電位を印加して強誘電体を自発分極させた後、電荷伝送トランジスタを“オフ”にし、単位セル（ＵＣ）にデータ“０”を貯蔵するためには、電荷伝送トランジスタを“オン”状態にし、プレート電極に比べ、ビットラインに下位電位を印加して強誘電体を自発分極させた後、電荷伝送トランジスタを“オフ”にするとよい。
【０００６】
また、メモリからデータを判読する場合には、プレート電極に比べ、ビットラインの電位を上位電位にした状態で、電荷伝送トランジスタを“オン”状態にすると、キャパシターに貯蔵されたデータが“１”である時、ビットラインに電荷量ｄＱ１が出て、キャパシターに貯蔵されたデータが“０”である時、ビットラインに電荷量ｄＱ０が出る。すなわち、キャパシターに貯蔵されたデータによって、ビットラインに流出される電荷量が異なるため、ビットラインの電位が異なることになる。
すなわち、ビットラインの電荷容量をＣｂ、単位セル（ＵＣ）の電荷容量をＣｓとすれば、データが“１”である場合、ビットラインの電位はＶ１＝ｄＱ１／（Ｃｂ＋Ｃｓ）となり、データが“０”である場合、ビットラインの電位はＶ０＝ｄＱ０／（Ｃｂ＋Ｃｓ）となる。したがって、図示を省略したメモリの出力端では、これら各出力値を基準電位と比較することにより、出力データを判定（１又は０）する。
【０００７】
図１１は、それぞれ一つのトランジスタ／キャパシター（１Ｔ／１Ｃ）構造を有する従来の強誘電体メモリの一部を示す等価回路図である。同図に示すように、強誘電体メモリはＭ×Ｎ個の単位セルからなり、各単位セル（ＵＣ）は一つのトランジスタ（電荷伝送トランジスタ）と一つのキャパシター（つまり、１Ｔ／１Ｃ）から構成され、各トランジスタのゲートは対応するワードライン（ＷＬ０、ＷＬ１、又はＷＬ２）に連結され、各ドレン（又はソース）は対応するビットライン（ＢＬ０又はＢＬ１）に連結され、各ソース（又はドレン）は各キャパシターの一端に連結され、各キャパシターの他端は対応するプレート電極ライン（ＰＬ０、ＰＬ１又はＰＬ２）に連結される。ここで、各ビットライン（ＢＬ０又はＢＬ１）の一端は比較器（Ｃ０又はＣ１）の一側入力に連結される。
【０００８】
また、従来、強誘電体メモリは基準電圧発生回路を備え、基準電圧発生回路は二つのスイッチングトランジスタ（ＳＴ０、ＳＴ１）と二つのダミーセル（ＤＣ０、ＤＣ１）を含み、各ダミーセルは一つのトランジスタ（電荷伝送トランジスタ）と一つのキャパシターから構成される。ここで、ダミーセル内の各トランジスタのドレン（又はソース）は、各ダミービットライン（ＤＢＬ、／ＤＢＬ）にそれぞれ対応して連結されて、各スイッチングトランジスタ（ＳＴ０、ＳＴ１）を経由する出力に共通で連結され、このような二つのスイッチングトランジスタ（ＳＴ０、ＳＴ１）の出力は各比較器（Ｃ０、Ｃ１）の他側入力に連結される。すなわち、各比較器は、一側入力にビットラインが連結され、他側入力にダミービットラインの共通出力が連結される。したがって、各比較器では、ビットラインを通じて提供される任意の単位セルでの電圧と二つのスイッチングトランジスタ（ＳＴ０、ＳＴ１）の共通出力から提供される基準電圧との比較により、任意の単位セルでの出力データを判定（０又は１）とする。
【０００９】
しかし、前述したように、１Ｔ／１Ｃ構造を有する従来の強誘電体メモリは、単位セルの大きさが小さくて高集積化に有利な利点を有する反面、データの判定時、メモリセルの下端に位置した基準電圧発生回路で相互連結配線を通じて、互いに距離の異なるそれぞれのビットラインと電位を比較するため、ＲＣ遅延時間と基準電圧の電圧降下が引き起こされるという問題があり、このような問題は出力データの判定誤謬を引き起こす大きい原因となっている。
【００１０】
図１２は、それぞれ二つのトランジスタ／キャパシター（２Ｔ／２Ｃ）構造を有する従来の強誘電体メモリの一部を示す等価回路図である。
同図に示すように、図１１に示した従来の強誘電体メモリのように、基準電圧発生回路を別に備えるものとは異なり、一つの単位セル（ＵＣ）を二つのトランジスタ（電化伝送トランジスタ）と二つのキャパシターから構成することにより、データ判定時、それぞれの単位セル（ＵＣ）でビットラインと比較される基準電圧が発生するように構成した点が異なる。
【００１１】
したがって、２Ｔ／２Ｃ構造を有する従来の強誘電体メモリは、それぞれの単位セル（隣接するビットライン）でビットラインと比較される基準電圧を発生するため、前述した１Ｔ／１Ｃ構造の強誘電体メモリでの問題、ＲＣ遅延時間と基準電圧の電圧降下問題を解決することができる。
しかし、前述した２Ｔ／２Ｃ構造の強誘電体メモリは、各単位セルごとに二つの電荷伝送トランジスタを形成しなければならないため、各単位セルの大きさが大きくなって、高集積化を実現し得ないという、更に他の致命的な欠点を有する。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、強誘電体メモリから読み出されるデータの判定信頼性を高めるとともに高集積化を容易に実現し得る強誘電体メモリを提供することにある。
本発明の他の目的は、より信頼性の高いデータの判定の実現とともに高集積化を実現することができ、キャパシターの容量増加を図り得る強誘電体メモリを提供することにある。
【００１３】
【課題を解決するための手段】
前記目的を達成するための一形態による本発明は、一側方向に伸張される多数本のビットライン、前記各ビットラインに垂直な同一方向にそれぞれ伸張される多数本のプレート電極ライン及び多数本のワードラインを有し、Ｍ×Ｎの配列で前記各ラインに接続され、それぞれ一つのトランジスタとキャパシターからなる多数の単位セルからなる強誘電体メモリにおいて、前記各ビットラインに隔行で又は隔列で交互に配置される方式でそれぞれ直列に連結される多数の単位セルからなる多数の単位セルグループと、前記各ビットラインの任意の位置にそれぞれ連結され、それぞれ一つのトランジスタとキャパシターからなる多数のダミーセルを含むダミーセルグループと、外部からの制御信号に応答して、前記各ダミーセルと対応する各ビットライン内の単位セル間の連結をスイッチングし、多数のダミーセルの中で、二つのダミーセルの入出力間の結合をスイッチングする多数のスイッチングトランジスタからなるスイッチングトランジスタグループと、を含み、前記誘電体メモリは、前記多数本のビットラインから選択されたいずれか１ビットライン内の任意の単位セルからデータが読み出される時、前記選択されたビットラインに隣接する少なくとも２本のビットラインに連結されたダミーセル間から提供される平均電圧を、前記読み出しデータに相応する電圧との比較のための基準電圧として、前記選択されたビットラインの隣接ビットラインに提供し、前記ダミーセルグループのうちの少なくとも一つのダミーセルは、１本のダミープレート電極ラインに連結され、前記ダミーセルグループのうちの残りのダミーセルは、他のダミープレート電極ラインに連結され、前記ダミーセルグループを構成するダミーセルは、１本のダミーワードラインに共通で連結されることを特徴とする強誘電体メモリを提供する。
【００１４】
前記目的を達成するための他の形態による本発明は、一側方向に伸張される多数本のビットライン及び前記各ビットラインに垂直な同一方向に伸張される多数本のワードラインを有し、Ｍ×Ｎの配列で前記各ラインに接続され、それぞれ一つのトランジスタとキャパシターで構成された多数の単位セルからなる強誘電体メモリにおいて、前記各ビットラインに隔行で又は隔列で交互に配置される方式でそれぞれ直列に連結される多数の単位セルからなる多数の単位セルグループと、前記各ビットラインの任意の位置にそれぞれ連結され、それぞれ一つのトランジスタとキャパシターからなる多数のダミーセルを含むダミーセルグループと、外部からの制御信号に応答して、前記各ダミーセルと対応する各ビットライン内の単位セル間の連結をスイッチングし、多数のダミーセルの中で、二つのダミーセルの入出力間の結合をスイッチングする多数のスイッチングトランジスタからなるスイッチングトランジスタグループと、を含み、前記多数の単位セルの各プレート電極及び多数のダミーセルの各プレート電極は、既設定された一定電圧が印加される一つのプレート電極を介して共通で連結され、前記誘電体メモリは、前記多数本のビットラインから選択されたいずれか１ビットライン内の任意の単位セルからデータが読み出される時、前記選択されたビットラインに隣接する２本のビットラインに連結されたダミーセル間から提供される平均電圧を、前記読み出しデータに相応する電圧との比較のための基準電圧として、前記選択されたビットラインの隣接ビットラインに提供し、前記ダミーセルグループを構成するダミーセルは、１本のダミーワードラインに共通で連結されることを特徴とする強誘電体メモリを提供する。
【００１６】
【発明の実施の形態】
まず、本発明の核心をなす技術的要旨は、Ｍ×Ｎ個の単位セルからなる強誘電体メモリにおいて、各単位セルを一つのトランジスタ及び一つのキャパシターから形成し、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットラインに連結して形成し、データ判定時、隣接ビットラインで発生した基準電圧をビットラインでの電圧と比較するという技術的手段を採用することにより、メモリから読み出されるデータの判定信頼性を高めるとともに、メモリの高集積化を実現するというもので、このような技術的手段により本発明の目的を達成することができる。
【００１７】
また、本発明の他の実施例においては、プレート電極ラインを列又は行単位に分離せず、一つのプレート電極をメモリセルに共通に使用する技術的手段を更に採用し、このような技術的手段により、与えられた面積内でキャパシターの容量の増加を図るという他の目的を実現することができる。
【００１８】
また、本発明の更に他の実施例による強誘電体メモリは、隔行で隣接する２本のビットライン間を連結するスイッチングトランジスタのみを用いて、ダミーデータの貯蔵及び読み出しを遂行する構造を採用することにより、メモリ構造の簡素化を更に図ることができる。
【００１９】
（実施例１）
図２は、本発明の一実施例としての実施例１による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、本実施例による強誘電体メモリは、Ｍ×Ｎ個の単位セルが、例えば、チェス盤の黒文様又は白文様のように隔行、隔列の構造に形成され、各ビットラインには多数の単位セルが直列に連結され、互いに隣接するビットライン対は、１対のビットライン対で読み出しが行われる時、他のビットラインが基準電圧を提供する逆ビットラインとして相互交番に機能する。
【００２０】
また、本実施例による強誘電体メモリは、行方向に伸張されて多数の単位セルに連結される多数本のワードライン（ＷＬ０〜ＷＬ３）と多数本のプレート電極ライン（ＰＬ０〜ＰＬ３）が多数本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）に交差する形態でマトリックス（行列）をなすことにより、Ｍ×Ｎ個の単位セルを構成する。
より詳細には、本実施例による強誘電体メモリは、各単位セル（ＵＣ）が一つのトランジスタ（電荷伝送トランジスタ）と一つのキャパシターからなる１Ｔ／１Ｃ構造を有し、多数の単位セルが連結される各ビットライン（又は逆ビットライン）の一側（図２の右側）には、一つのトランジスタ（電荷伝送トランジスタ）とキャパシターからなるダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１又はＤＣ１′）が連結される。
【００２１】
また、単位セル内の各トランジスタのゲートは対応する各ワードライン（ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３）にそれぞれ連結され、各ドレン（又はソース）は対応するビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ０′、ＢＬ１、ＢＬ１′）にそれぞれ連結され、各ソース（又はドレン）は各キャパシターの一端に連結され、各キャパシターの他端は対応するプレート電極ライン（ＰＬ０、ＰＬ１、ＰＬ２、ＰＬ３）にそれぞれ連結される。
ここで、ダミーセル内の各トランジスタのゲートはダミーワードライン（ＤＷＬ）に共通で連結され、各ドレン（又はソース）はそれぞれのビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ０′、ＢＬ１、ＢＬ１′）にそれぞれ連結され、各ソース（又はドレン）は各キャパシターの一端に連結され、各キャパシターの他端はダミープレート電極ライン（ＤＰＬ０及びＤＰＬ１）にそれぞれ連結される。この際に、ビットライン（又は逆ビットライン）（／ＢＬ０）に連結されたダミーセル（ＤＣ０′）のキャパシターの他端とビットライン（又は逆ビットライン）（ＢＬ１）に連結されたダミーセル（ＤＣ１）のキャパシターの他端はダミープレート電極（ＤＰＬ０）に連結され、ビットライン（又は逆ビットライン）（ＢＬ０）に連結されたダミーセル（ＤＣ０）のキャパシターの他端とビットライン（又は逆ビットライン）（／ＢＬ１）に連結されたダミーセル（ＤＣ１′）の他端はダミープレート電極（ＤＰＬ１）に連結される。
【００２２】
また、一連の単位セル（Ｃ００、Ｃ２０）とこれらに対応するダミーセル（ＤＣ０）間のビットライン（又は逆ビットライン）（ＢＬ０）、一連の単位セル（Ｃ１０′、Ｃ３０′）とこれらに対応するダミーセル（ＤＣ０′）間のビットライン（又は逆ビットライン）（／ＢＬ０）、一連の単位セル（Ｃ０１、Ｃ２１）とこれらに対応するダミーセル（ＤＣ１）間のビットライン（又は逆ビットライン）（ＢＬ１）、一連の単位セル（Ｃ１１′、Ｃ３１′）とこれらに対応するダミーセル（ＤＣ１′）間のビットライン（又は逆ビットライン）（／ＢＬ１）上には、スイッチングトランジスタ（ＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３）がそれぞれ備えられ、また、ビットライン（又は逆ビットライン）（ＢＬ０）とビットライン（又は逆ビットライン）（ＢＬ１）間と、ビットライン（又は逆ビットライン）（／ＢＬ０）とビットライン（又は逆ビットライン）（／ＢＬ１）間には、それぞれのドレン−ソース（又はソース−ドレン）が連結される二つのスイッチングトランジスタ（ＳＴ４、ＳＴ５）が備えられる。
【００２３】
ここで、二つのスイッチングトランジスタ（ＳＴ０、ＳＴ１）のゲートは制御ライン（ＣＬ０）に共通で連結され、二つのスイッチングトランジスタ（ＳＴ２、ＳＴ３）のゲートは制御ライン（ＣＬ１）に共通で連結され、スイッチングトランジスタ（ＳＴ４）のゲートは制御ライン（ＣＬ２）に連結され、スイッチングトランジスタ（ＳＴ５）のゲートは制御ライン（ＣＬ３）に連結される。このような各スイッチングトランジスタ（ＳＴ０〜ＳＴ５）の各ゲートには、単位セルに対するデータの貯蔵又は読み出し時、外部からのスイッチング制御信号がそれぞれ入力される。
すなわち、本実施例による強誘電体メモリは、上記から分かるように、各単位セルが一つのトランジスタ及び一つのキャパシターから構成され、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットライン（又は逆ビットライン）に連結して形成し、データ判定時、隣接した逆ビットラインで発生した基準電圧とデータが読み出されるビットラインでの電圧を比較器（Ｃ０又はＣ１）に提供して、その電圧を比較することにより、読み出しデータを判定する回路構成を有する。
【００２４】
つぎに、前述の構成を有する本実施例による強誘電体メモリにデータを貯蔵し、かつ貯蔵されたデータを読み出す過程について説明する。
本実施例においては、説明の便宜と理解し易さのため、上位電圧をＶｃｃとし、下位電圧を０Ｖとし、データ出力時に単位セルのデータが“１”又は“０”である時、当該ビットラインの電位変化量をそれぞれＶ１又はＶ０であると仮定する。また、強誘電体メモリをなす全ての単位セルでのデータ貯蔵及び読み出し過程が実質的に同一であるので、ここでは、ただ一つの単位セル（例えば、Ｃ００）でのデータ貯蔵及び読み出し過程を一例として説明する。
まず、単位セル（Ｃ００）にデータ“１”を貯蔵する過程について述べると、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ１）に“Ｖｃｃ”を、２本のビットライン（又は逆ビットライン）（／ＢＬ０、ＢＬ１）に“０Ｖ”をそれぞれ印加し、プレート電極ライン（ＰＬ０）とダミープレート電極ライン（ＤＰＬ１）に“０Ｖ”を、ダミープレート電極ライン（ＤＰＬ０）に“Ｖｃｃ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜がその電位差により陽（＋）の方向に分極することにより、データ“１”が貯蔵される。
【００２５】
その結果、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）には、その印加電圧によって、順次“１、０、０、１”のデータがそれぞれ貯蔵され、ここで、各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）にそれぞれ貯蔵されるデータは、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生させることに使用される。
すなわち、ビットライン（ＢＬ０）での電圧と比較するのに必要な基準電圧はダミーセル（ＤＣ０′）とダミーセル（ＤＣ１′）間の平均電圧となり、ビットライン（／ＢＬ０）での電圧と比較するのに必要な基準電圧はダミーセル（ＤＣ０）とダミーセル（ＤＣ１）間の平均電圧となり、ビットライン（ＢＬ１）での電圧と比較するのに必要な基準電圧はダミーセル（ＤＣ０′）とダミーセル（ＤＣ′）間の平均電圧となり、ビットライン（／ＢＬ１）での電圧と比較するのに必要な基準電圧はダミーセル（ＤＣ０）とダミーセル（ＤＣ１）間の平均電圧となる。
【００２６】
一方、本実施例においては、前記と異なる方式でデータ“１”を単位セル（Ｃ００）に貯蔵、つまりワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０）に“Ｖｃｃ”を、２本のビットライン（又は逆ビットライン）（ＢＬ１、／ＢＬ１）に“０Ｖ”をそれぞれ印加し、プレート電極ライン（ＰＬ０）とダミープレート電極ライン（ＤＰＬ０）に“０Ｖ”を、ダミープレート電極ライン（ＤＰＬ１）に“Ｖｃｃ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜がその電位差により陽（＋）の方向に分極することにより、データ“１”が貯蔵される。
その結果、２本のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“１、０”のデータがそれぞれ貯蔵される。ここで、各ダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるデータは、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００２７】
つぎに、単位セル（Ｃ００）にデータ“０”を貯蔵する過程について述べると、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ１）に“０Ｖ”を、２本のビットライン（又は逆ビットライン）（／ＢＬ０、ＢＬ１）に“Ｖｃｃ”をそれぞれ印加し、プレート電極ライン（ＰＬ０）とダミープレート電極ライン（ＤＰＬ１）に“Ｖｃｃ”を、ダミープレート電極ライン（ＤＰＬ０）に“０Ｖ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差によって、陰（−）の方向に分極することにより、データ“０”が貯蔵される。
その結果、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）には、その印加電圧によって、順次“０、１、１、０”のデータがそれぞれ貯蔵される。ここで、各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）にそれぞれ貯蔵されるデータは、前述したデータ“１”の場合と同様に、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００２８】
一方、本実施例においては、前記と異なる方式でデータ“０”を単位セル（Ｃ００）に貯蔵、つまりワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０）に“０Ｖ”を、２本のビットライン（又は逆ビットライン）（ＢＬ１、／ＢＬ１）に“Ｖｃｃ”をそれぞれ印加し、プレート電極ライン（ＰＬ０）とダミープレート電極ライン（ＤＰＬ０）に“Ｖｃｃ”を、ダミープレート電極ライン（ＤＰＬ１）に“０Ｖ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差によって、陰（−）の方向に分極することにより、データ“０”が貯蔵される。
その結果、２本のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“０、１”のデータがそれぞれ貯蔵される。ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるデータは、前述したデータ“１”の場合と同様に、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００２９】
上記から分かるように、本実施例の強誘電体メモリによると、単位セル（Ｃ００）にデータ“１”を入力する時、各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）には、対応する各ビットライン（又は逆ビットライン）への印加電圧によって、順次“１、０、０、１”又は“０、１、１、０”のデータがそれぞれ貯蔵され、単位セル（Ｃ００）にデータ“０”を入力する時、各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）には、対応する各ビットライン（又は逆ビットライン）への印加電圧によって、順次“０、１、１、０”又は“１、０、０、１”のデータがそれぞれ貯蔵される。
つぎに、前述した過程により単位セル（Ｃ００）に“１”又は“０”のデータを貯蔵した状態で、これを読み出す過程について説明する。
まず、ビットライン（ＢＬ０、／ＢＬ０、／ＢＬ１）に“Ｖｃｃ”を、ビットライン（ＢＬ１）に“０Ｖ”をそれぞれ印加した後、ワードライン（ＷＬ０）、ダミーワードライン（ＤＷＬ）及び制御ライン（ＣＬ０）を“オン”状態にし、プレート電極ライン（ＰＬ０）とダミープレート電極ライン（ＤＰＬ０、ＤＰＬ１）に“０Ｖ”を印加すると、ビットライン（ＢＬ０）の電位変化量は単位セル（Ｃ００）に貯蔵されたデータによりＶ１又はＶ０となる。すなわち、単位セル（Ｃ００）にデータ“１”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ１となり、単位セル（Ｃ００）にデータ“０”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ０となる。
【００３０】
この後、制御ライン（ＣＬ２）を“オン”状態にすると、スイッチングトランジスタ（ＳＴ４）が“オン”状態になるので、ダミーセル（ＤＣ０′）とダミーセル（ＤＣ１′）に貯蔵されたダミーデータの平均値が逆ビットライン（／ＢＬ０）に基準電圧として提供される。
したがって、ビットライン（ＢＬ０）上の電圧と逆ビットライン（／ＢＬ０）上の基準電圧が比較器（Ｃ０）に伝達されることにより、単位セル（Ｃ００）から読み出したデータを判定、つまりビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より高いとデータ“１”を判定し、ビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より低いとデータ“０”を判定することになる。
【００３１】
以上説明したように、本実施例によると、Ｍ×Ｎ個の単位セルからなる強誘電体メモリにおいて、各単位セルを一つのトランジスタ及び一つのキャパシター（１Ｔ／１Ｃ）から構成し、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットライン（又は逆ビットライン）に連結して形成し、データ判定時、隣接した逆ビットラインで発生した基準電圧（つまり二つのダミーデータを平均して得た平均電圧）とデータが読み出されるビットラインでの電圧とを比較して読み出しデータを判定する構成とすることにより、メモリの各単位セルから読み出されるデータの判定信頼性を大幅に高めるとともに、メモリの高集積化を実現することができる。
【００３２】
（変形実施例１−１）
図３は、本発明の一実施例としての変形実施例１−１による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、変形実施例１−１は、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ連結されたダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）の配列を単位セルの配列と同一にし、ダミーワードライン（ＤＷＬ０、ＤＷＬ１）を２本に分離して、１本のダミーワードライン（ＤＷＬ１）が奇数行（又は偶数行）のビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ１）に連結されたダミーセル（ＤＣ０、ＤＣ１）を担当し、他の１本のダミーワードライン（ＤＷＬ０）が偶数行（又は奇数行）のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）に連結されたダミーセル（ＤＣ０′、ＤＣ１′）を担当するように構成した点が前述した実施例１と異なるのみで、残りの構成及び配列は実質的に同一である。
また、変形実施例１−１においては、各ダミーセルが単位セルの配列と同一に配列されることに十分に対応し得るように、２本のビットライン（又は逆ビットライン）（ＢＬ１、／ＢＬ１）がそれぞれ連結されたダミーセル（ＤＣ１、ＤＣ１′）の前端（入出力端）で互いに交差する構造を有する。
【００３３】
前述したような変形構造を有する変形実施例１−１による強誘電体メモリは、データ“１”又は“０”を任意の単位セルに入力する過程又は任意の単位セルに貯蔵されたデータを読み出す過程が、前述した実施例1と同様である。したがって、変形実施例１−１のメモリ構造において、任意の単位セルにデータを貯蔵／読み出しする過程は、前述した実施例１のものと実質的に同一であるので、不要な重複記載を避けるために、ここでの詳細な説明は省略する。
したがって、変形実施例１−１による強誘電体メモリは、各ダミーセルを単位セルの配列と同一に配列し、ダミーワードラインを２本に分離する構造的な側面で前述した実施例１と多少違うが、前述した実施例１で得られる効果と実質的に同一の効果を得ることができる。
【００３４】
（変形実施例１−２）
図４は、本発明の一実施例としての変形実施例１−２による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、変形実施例１−２による強誘電体メモリは、ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）及びスイッチングトランジスタ（ＳＴ０〜ＳＴ５）が行間単位セル内の任意の位置に配置される点を除き、実質的に前述した実施例１と同一であり、その相違点は、このような位置配列のため、多数のスイッチングトランジスタ（ＳＴ０〜ＳＴ５）とダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）を介在して離隔される各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）間を、対応する各相互連結配線（ＩＣＬ０、／ＩＣＬ０、ＩＣＬ１、／ＩＣＬ１）で互いに連結するという点である。
【００３５】
したがって、変形実施例１−２のメモリ構造において、任意の単位セルにデータを貯蔵／読み出しする過程は、前述した実施例１のものと実質的に同一であるので、不要な重複記載を避けるため、ここでの詳細な説明は省略する。
ここで、このような変更構造の変形実施例１−２を示すことは、本発明により、各ビットライン（又は逆ビットライン）に連結されるダミーセルが行間単位セルのどの位置にも配列できることを例示するためである。
したがって、変形実施例１−２による強誘電体メモリは、各ビットライン（又は逆ビットライン）に連結されるダミーセルを行間単位セル内の任意の位置に配置する構造的側面が前述した実施例１と多少異なるが、前述した実施例１で得られる効果と実質的に同一効果を得ることができる。
【００３６】
（実施例２）
図５は本発明の他の実施例としての実施例２による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、本実施例による強誘電体メモリは、ビットライン、ワードライン、ダミーワードライン、制御ラインからなるラインと各ラインに相互接続される関係で配列される単位セル、ダミーセル、及び、スイッチングトランジスタの配置構造という側面で見ると、前述した実施例１の強誘電体メモリと実質的に同一である反面、単位セル及びダミーセルのプレート電極に連結されるプレート電極ラインを分離せずに共通で連結した点においては、前述した実施例１と異なる。
すなわち、前述した実施例１による強誘電体メモリにおいては、列間隔への一連の単位セル及びダミーセルのプレート電極に上位電圧（Ｖｃｃ）又は下位電圧（０Ｖ）を印加するため、プレート電極ライン及びダミープレート電極ラインを各列単位に分離する構造を採用しているが、本実施例、すなわち、実施例２による強誘電体メモリにおいては、単位セルとダミーセルのプレート電極に連結されるプレート電極ラインを共通で連結して一定電圧（例えば、Ｖｃｃ／２）を印加する構造を採用する。
したがって、本実施例においては、不要な重複記載を避けるため、強誘電体メモリの全般的な配置構造についてはその説明を省略し、下記では、プレート電極ラインが共通で連結される構造を有する本実施例による強誘電体メモリにデータを貯蔵し、かつ貯蔵されたデータを読み出す過程について説明する。
【００３７】
本実施例においては、説明の便宜と理解し易さのため、上位電圧をＶｃｃとし、下位電圧を０Ｖとし、プレート電極には、上位電圧と下位電圧のほぼ中間値程度の電圧（Ｖｐ）（例えば、Ｖｃｃ／２）を印加し、データの出力時に単位セルのデータが“１”又は“０”である時、当該ビットラインの電位変化量をそれぞれＶ１又はＶ０であると仮定する。また、強誘電体メモリをなす全ての単位セルでのデータの貯蔵及び読み出し過程が実質的に同一であるので、ここでは、ただ一つの単位セル（例えば、Ｃ００）でのデータの貯蔵及び読み出し過程について一例として説明する。
まず、単位セル（Ｃ００）にデータ“１”を貯蔵する過程について述べると、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ１）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）（／ＢＬ０）に“０Ｖ”を、ビットライン（又は逆ビットライン）（ＢＬ１）に“Ｖｐ”をそれぞれ印加し、プレート電極（ＰＬ）に“Ｖｐ”を印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差により、陽（＋）の方向に分極することにより、データ“１”が貯蔵される。
【００３８】
その結果、Ｖｃｃ及び０Ｖがそれぞれ印加される３本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“１、０、１”のデータがそれぞれ貯蔵される。ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるデータは、ビットライン（ＢＬ０）内の任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
すなわち、ビットライン（ＢＬ０）での電圧と比較するのに必要な基準電圧はダミーセル（ＤＣ０′）とダミーセル（ＤＣ１′）間の平均電圧となり、ビットライン（／ＢＬ０）での電圧と比較するのに必要な基準電圧はダミーセル（ＤＣ０）とダミーセル（ＤＣ１′）間の平均電圧となり、ビットライン（／ＢＬ１）の電圧と比較するのに必要な基準電圧はダミーセル（ＤＣ０）とダミーセル（ＤＣ１）間の平均電圧となる。
【００３９】
一方、本実施例においては、前記とは異なる方式でデータ“１”を単位セル（Ｃ００）に貯蔵、つまりワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）（／ＢＬ１）に“０Ｖ”を、ビットライン（又は逆ビットライン）（ＢＬ１）に“Ｖｐ”をそれぞれ印加し、プレート電極（ＰＬ）に“Ｖｐ”を印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差により、陽（＋）の方向に分極することにより、データ“１”が貯蔵される。
その結果、Ｖｃｃ及び０Ｖがそれぞれ印加される３本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“１、１、０”のデータがそれぞれ貯蔵される。ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるデータはビットライン（ＢＬ０）内の任意の単位セルからデータを読み出して判定する時、ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００４０】
つぎに、単位セル（Ｃ００）にデータ“０”を貯蔵する過程について述べると、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ１）に“０Ｖ”を、ビットライン（又は逆ビットライン）（／ＢＬ０）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）（ＢＬ１）に“Ｖｐ”をそれぞれ印加し、プレート電極（ＰＬ）に“Ｖｐ”を印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差によって、陰（−）の方向に分極することにより、データ“０”が貯蔵される。
その結果、０Ｖ及びＶｃｃがそれぞれ印加される３本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１）には、その印加電圧によって、順次“０、１、０”のデータがそれぞれ貯蔵される。ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるデータはビットライン（ＢＬ０）内の任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００４１】
一方、本実施例においては、前記とは異なる方式でデータ“０”を単位セル（Ｃ００）に貯蔵、つまりワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０）に“０Ｖ”を、ビットライン（又は逆ビットライン）（／ＢＬ１）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）（ＢＬ１）に“Ｖｐ”をそれぞれ印加し、プレート電極（ＰＬ）に“Ｖｐ”を印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差によって、陰（−）の方向に分極することにより、データ“０”が貯蔵される。
その結果、Ｖｃｃ及び０Ｖがそれぞれ印加される３本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“０、０、１”のデータが貯蔵される。ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるデータは、ビットライン（ＢＬ０）内の任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００４２】
以上から分かるように、本実施例によると、単位セル（Ｃ００）にデータ“１”を入力する時、３本のダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１′）には、対応する各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、／ＢＬ１）への印加電圧によって、順次“１、０、１”又は“１、１、０”のデータがそれぞれ貯蔵され、単位セル（Ｃ００）にデータ“０”を入力する時、各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１′）には、対応する各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、／ＢＬ１）への印加電圧によって、順次“０、１、０”又は“０、０、１”のデータがそれぞれ貯蔵される。
つぎに、前述したような過程により単位セル（Ｃ００）に“１”又は“０”のデータを貯蔵した状態で、これを読み出す過程について説明する。
まず、ビットライン（ＢＬ０、／ＢＬ０、／ＢＬ１）に“Ｖｃｃ”を、ビットライン（ＢＬ１）に“０Ｖ”をそれぞれ印加した後、ワードライン（ＷＬ０）、ダミーワードライン（ＤＷＬ）及び制御ライン（ＣＬ０）を“オン”状態にし、プレート電極（ＰＬ）に“Ｖｐ”を印加すると、ビットライン（ＢＬ０）の電位変化量は単位セル（Ｃ００）に貯蔵されたデータによりＶ１又はＶ０となる。すなわち、単位セル（Ｃ００）にデータ“１”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ１となり、単位セル（Ｃ００）にデータ“０”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ０となる。
【００４３】
この後、制御ライン（ＣＬ２）を“オン”状態にすると、スイッチングトランジスタ（ＳＴ４）が“オン”状態になるので、ダミーセル（ＤＣ０′）とダミーセル（ＤＣ１′）に貯蔵されたダミーデータの平均値が逆ビットライン（／ＢＬ０）に基準電圧として提供される。
したがって、ビットライン（ＢＬ０）上の電圧と逆ビットライン（／ＢＬ０）上の基準電圧が比較器（Ｃ０）に伝達されることにより、単位セル（Ｃ００）から読み出したデータを判定、つまりビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より高いとデータ“１”を判定し、ビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より低いとデータ“０”を判定することになる。
【００４４】
以上説明したように、本実施例によると、Ｍ×Ｎ個の単位セルからなる強誘電体メモリにおいて、各単位セルを一つのトランジスタ及び一つのキャパシター（１Ｔ／１Ｃ）から構成し、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットライン（又は逆ビットライン）に連結して形成し、データ判定時、隣接した逆ビットラインで発生した基準電圧（つまり二つのダミーデータを平均して得た平均電圧）を、データが読み出されるビットラインでの電圧と比較して読み出しデータを判定する構成とすることにより、前述した実施例１と同一の効果、つまりメモリの単位セルから読み出されるデータの判定信頼性を大幅に高めるとともにメモリの高集積化を実現することができる。
また、本実施例によると、単位セルとダミーセルのプレート電極を共通で連結する構造を採用するため、与えられた面積に各単位セル内のキャパシターの容量を増大させ得るという付随的な効果を有する。
【００４５】
（変形実施例２−１）
図６は、本発明の実施例２の一変形としての変形実施例２−１による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、変形実施例２−１は、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ連結されたダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）の配列を単位セルの配列と同一に配列し、このような変形構造に対応し得るように、ダミーワードライン（ＤＷＬ０、ＤＷＬ１）を２本に分離して、１本のダミーワードライン（ＤＷＬ１）が奇数行（又は偶数行）のビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ１）に連結されたダミーセル（ＤＣ０、ＤＣ１）を担当し、他の１本のダミーワードライン（ＤＷＬ０）が偶数行（又は奇数行）のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）に連結されたダミーセル（ＤＣ０′、ＤＣ１′）を担当するように構成した点が前述した実施例２と異なるだけで、残りの構成及び配列は実質的に同一である。
【００４６】
前述したような変形構造を有する変形実施例２−１による強誘電体メモリは、データ“１”又は“０”を任意の単位セルに入力する過程又は任意の単位セルに貯蔵されたデータを読み出す過程が、前述した実施例２と同様である。したがって、変形実施例２−１のメモリ構造において、任意の単位セルにデータを貯蔵／読み出しする過程は、前述した実施例２のものと実質的に同一であるので、不要な重複記載を避けるために、ここでの詳細な説明は省略する。
したがって、変形実施例２−１による強誘電体メモリは、各ダミーセルを単位セルの配列と同一に配列し、ダミーワードラインを２本に分離するという構造的な側面では前述した実施例２と多少異なるが、前述した実施例２で得られる効果と実質的に同一効果を得ることができる。
【００４７】
（変形実施例２−２）
図７は、本発明の実施例２のもう一つの変形としての変形実施例２−２による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、変形実施例２−２は、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ直列に連結される単位セルを、二つずつ連続して対をなすように形成し、また、各ビットライン（又は逆ビットライン（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ連結されたダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）の配列を単位セルの配列と同じに配列し、このような配列構造に対応し得るように、ダミーワードライン（ＤＷＬ０、ＤＷＬ１）を２本に分離して、１本のダミーワードライン（ＤＷＬ１）が奇数行（又は偶数行）のビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ１）に連結されたダミーセル（ＤＣ０、ＤＣ１）を担当し、他の１本のダミーワードライン（ＤＷＬ０）が偶数行（又は奇数行）のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）に連結されたダミーセル（ＤＣ０′、ＤＣ１′）を担当するように構成した点が前述した実施例２と異なるのみで、残りの構成及び配列は実質的に同一である。
【００４８】
前述したような変形構造を有する変形実施例２−２による強誘電体メモリは、データ“１”又は“０”を任意の単位セルに入力する過程又は任意の単位セルに貯蔵されたデータを読み出す過程が前述した他の実施例と同様である。したがって、第２変形実施例のメモリ構造において、任意の単位セルにデータを貯蔵／読み出しする過程は前述した他の実施例のものと実質的に同一であるので、不要な重複記載を避けるために、ここでの詳細な説明は省略する。
したがって、変形実施例２−２による強誘電体メモリは、各ビットライン（又は逆ビットライン）にそれぞれ直列に連結される単位セルを、二つずつ連続して対をなすように形成し、各ダミーセルを単位セルの配列と同じに配列し、ダミーワードラインを２本に分離する構造的側面で前述した他の実施例と多少異なるが、前述した一実施例で得られる効果と実質的に同一の効果を得ることができる。
【００４９】
（変形実施例２−３）
図８は、本発明の実施例２のもう一つの変形としての変形実施例２−３による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、変形実施例２−３による強誘電体メモリは、ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）及びスイッチングトランジスタ（ＳＴ０〜ＳＴ５）が行間単位セル内の任意の位置に配置される点を除き、実質的に前述した実施例２と同一であり、その相違点は、このような位置配列のため、多数のスイッチングトランジスタ（ＳＴ０〜ＳＴ５）とダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）を介在して離隔される各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）間を、対応する各相互連結配線（ＩＣＬ０、／ＩＣＬ０、ＩＣＬ１、／ＩＣＬ１）で互いに連結するという点である。
したがって、変形実施例２−３のメモリ構造において、任意の単位セルにデータを貯蔵／読み出しする過程は前述した他の実施例のものと実質的に同一であるので、不要な重複記載を避けるため、ここでの詳細な説明は省略する。
ここで、このような変更構造の変形実施例２−３を示すことは、本発明により、各ビットライン（又は逆ビットライン）に連結されるダミーセルが行間単位セルのどの位置にも配列できることを例示するためである。
したがって、変形実施例２−３による強誘電体メモリは、各ビットライン（又は逆ビットライン）に連結されるダミーセルを行間単位セル内の任意の位置に配置する構造的側面が前述した実施例２と多少異なるが、前述した実施例２で得られる効果と実質的に同一効果を得ることができる。
【００５０】
（実施例３）
図９は、本発明の更に他の実施例、すなわち実施例３による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、この実施例３による強誘電体メモリは、各単位セルを一つのトランジスタ及び一つのキャパシターから形成し、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットラインに連結して形成し、データ判定時、隣接ビットラインで発生した基準電圧をビットラインでの電圧と比較するようにし、また、各ビットライン（又は逆ビットライン）にそれぞれ連結されたダミーセルの配列を単位セルの配列と同じに配列し、このような変形構造に対応し得るように、ダミーワードライン（ＤＷＬ０、ＤＷＬ１）を２本に分離して、１本のダミーワードライン（ＤＷＬ１）が奇数行（又は偶数行）のビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ１）に連結されたダミーセル（ＤＣ０、ＤＣ１）を担当し、他の１本のダミーワードライン（ＤＷＬ０）が偶数行（又は奇数行）のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）に連結されたダミーセル（ＤＣ０′、ＤＣ１′）を担当するように構成した点で、前述した変形実施例２−１による強誘電体メモリと同一である。
【００５１】
しかし、本実施例による強誘電体メモリは、各ビットラインに一つずつのスイッチングトランジスタを備え、かつ、隔行で隣接する２本のビットライン間を連結するスイッチングトランジスタを備える前述した変形実施例２−１による強誘電体メモリとは異なり、隔行で隣接する２本のビットライン間を連結するスイッチングトランジスタのみを備え、これら２本のライン間のスイッチングトランジスタを用いて、データの貯蔵時、貯蔵が選択されたビットラインに隣接した２本のビットラインに連結されたダミーセルにダミーデータを貯蔵し、また、データの読み出し時、読み出しが選択されたビットラインに隣接した２本のビットラインから、基準電圧として使用するための平均値を出力するように構成されている点が、前述した変形実施例２−１による強誘電体メモリと異なる。
したがって、本実施例においては、不要な重複記載を避けるため、強誘電体メモリの全般的な配置構造についてはその説明を省略し、簡素化されたスイッチングトランジスタの構造を有する本実施例による強誘電体メモリにデータを貯蔵し、かつ貯蔵されたデータを読み出す過程について説明する。
【００５２】
本実施例においては、説明の便宜と理解し易さのため、上位電圧をＶｃｃとし、下位電圧を０Ｖとし、プレート電極には上位電圧と下位電圧のほぼ中間値程度の電圧（Ｖｐ）（例えば、Ｖｃｃ／２）を印加し、データ出力時、単位セルのデータが“１”又は“０”である時、当該ビットラインの電位変化量をそれぞれＶ１又はＶ０であると仮定する。また、強誘電体メモリをなす全ての単位セルでのデータ貯蔵及び読み出し過程が実質的に同一であるので、ここでは、ただ一つの単位セル（例えば、Ｃ００）でのデータ貯蔵及び読み出し過程について一例として説明する。
まず、単位セル（Ｃ００）にデータ“１”を貯蔵する過程について述べると、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ０）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ１）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）（／ＢＬ０）に“０Ｖ”を、ビットライン（又は逆ビットライン）（ＢＬ１）に“Ｖｐ”を、プレート電極（ＰＬ）に“Ｖｐ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜がその電位差により陽（＋）の方向に分極することにより、データ“１”が貯蔵される。
【００５３】
その結果、Ｖｃｃ及び０Ｖがそれぞれ印加される２本のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“０、１”のデータ（ダミーデータ）がそれぞれ貯蔵され、ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるダミーデータは、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生させることに使用される。
すなわち、ダミーセル（ＤＣ０′）とダミーセル（ＤＣ１′）から出力されるダミーデータに対する平均電圧は、ビットライン（ＢＬ０）内の任意の単位セルからデータを読み出す時、データの判定のための比較の基準となる基準電圧として使用される。
【００５４】
一方、本実施例においては、前記とは異なる方式でデータ“１”を単位セル（Ｃ００）に貯蔵、つまりワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ０）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）（／ＢＬ１）に“０Ｖ”を、ビットライン（又は逆ビットライン）（ＢＬ１）に“Ｖｐ”を、プレート電極（ＰＬ）に“Ｖｐ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜がその電位差により陽（＋）の方向に分極することにより、データ“１”が貯蔵される。
その結果、Ｖｃｃ及び０Ｖがそれぞれ印加される２本のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“１、０”のデータ（ダミーデータ）がそれぞれ貯蔵される。ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるダミーデータは、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００５５】
つぎに、単位セル（Ｃ００）にデータ“０”を貯蔵する過程について述べると、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ０）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ１）に“０Ｖ”を、ビットライン（又は逆ビットライン）（／ＢＬ０）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）（ＢＬ１）に“Ｖｐ”を、プレート電極ライン（ＰＬ）に“Ｖｐ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差によって、陰（−）の方向に分極することにより、データ“０”が貯蔵される。
その結果、０Ｖ及びＶｃｃがそれぞれ印加される２本のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“１、０”のデータ（ダミーデータ）がそれぞれ貯蔵される。ここで、２本のダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるダミーデータは、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００５６】
すなわち、ダミーセル（ＤＣ０′）とダミーセル（ＤＣ１′）から出力されるダミーデータに対する平均電圧は、ビットライン（ＢＬ０）内の任意の単位セルからデータを読み出す時、データの判定のための比較の基準となる基準電圧として使用される。
一方、本実施例においては、前記とは異なる方式でデータ“０”を単位セル（Ｃ００）に貯蔵、つまりワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ０）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０）に“０Ｖ”を、ビットライン（又は逆ビットライン）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）に“Ｖｐ”を、プレート電極ライン（ＰＬ）“Ｖｐ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差によって、陰（−）の方向に分極することにより、データ“０”が貯蔵される。
【００５７】
その結果、０Ｖ及びＶｃｃがそれぞれ印加される２本のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“０、１”のデータ（ダミーデータ）がそれぞれ貯蔵される。ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるダミーデータは、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
以上から分かるように、本実施例によると、単位セル（Ｃ００）にデータ“１”を入力する時、二つのダミーセル（ＤＣ０′、ＤＣ１′）には、対応する各ビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）への印加電圧によって、順次“０、１”又は“１、０”のデータがそれぞれ貯蔵され、単位セル（Ｃ００）にデータ“０”を入力する時、各ダミーセル（ＤＣ０′、ＤＣ１′）には、対応する各ビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）への印加電圧によって、順次“１、０”又は“０、１”のデータがそれぞれ貯蔵される。
【００５８】
つぎに、前述したような過程により単位セル（Ｃ００）に“１”又は“０”のデータを貯蔵した状態で、これを読み出す過程について説明する。
まず、ビットライン（ＢＬ０、／ＢＬ０、／ＢＬ１）に“Ｖｃｃ”を、ビットライン（ＢＬ１）に“Ｖｐ”をそれぞれ印加した後、ワードライン（ＷＬ０）、ダミーワードライン（ＤＷＬ０）を“オン”状態にし、プレート電極（ＰＬ）に“Ｖｐ”を印加すると、ビットライン（ＢＬ０）の電位変化量は単位セル（Ｃ００）に貯蔵されたデータによりＶ１又はＶ０となる。すなわち、単位セル（Ｃ００）にデータ“１”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ１となり、単位セル（Ｃ００）にデータ“０”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ０となる。
この後、制御ライン（ＲＣＬ０）を“オン”状態にすると、スイッチングトランジスタ（ＳＴ０）が“オン”状態になるので、ダミーセル（ＤＣ０′）とダミーセル（ＤＣ１′）に貯蔵されたダミーデータの平均値が逆ビットライン（／ＢＬ０）に基準電圧として提供される。
【００５９】
したがって、ビットライン（ＢＬ０）上の電圧と逆ビットライン（／ＢＬ０）上の基準電圧が比較器（Ｃ０）に伝達されることにより、単位セル（Ｃ００）から読み出したデータを判定、つまりビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より高いとデータ“１”を判定し、ビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より低いとデータ“０”を判定することになる。
以上説明した実施例によると、Ｍ×Ｎ個の単位セルからなる強誘電体メモリにおいて、各単位セルを一つのトランジスタ及び一つのキャパシター（１Ｔ／１Ｃ）から構成し、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットライン（又は逆ビットライン）に連結して形成し、データ判定時、隣接した逆ビットラインで発生した基準電圧（つまり二つのダミーデータを平均して得た平均電圧）とデータが読み出されるビットラインでの電圧とを比較して読み出しデータを判定するようにすることにより、前述した実施例１、実施例２と同一の効果、つまり、メモリの各単位セルから読み出されるデータの判定信頼性を大幅に高めるとともにメモリの高集積化を実現することができる。
【００６０】
また、本実施例によると、単位セルとダミーセルのプレート電極を共通に連結する構造を採用するため、前述した変形実施例２−１と同様に、与えられた面積に各単位セル内のキャパシターの容量を増大させ得る付随的な効果を得ることができる。
しかも、本実施例による強誘電体メモリは、隔行で隣接する２本のビットライン間を連結するスイッチングトランジスタのみを用いてダミーデータの貯蔵及び読み出しを行う構造を採用するため、前述した変形実施例２−１による強誘電体メモリに比べ、より優れた構造の簡素化を実現し得るという更に別の利点を有する。
【００６１】
（変形実施例３−１）
図１０は、本発明の実施例３の一変形としての変形実施例３−１による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、本変形実施例は、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ直列に連結される単位セルを、二つずつ連続して対をなすように形成した点を除き、残りの構造は前述した実施例３のメモリ構造と実質的に同一である。
前述したような変形構造を有する変形実施例３−１による強誘電体メモリは、データ“１”又は“０”を任意の単位セルに入力する過程又は任意の単位セルに貯蔵されたデータを読み出す過程が、前述した実施例３と同様である。したがって、変形実施例３−１のメモリ構造において、任意の単位セルにデータを貯蔵／読み出しする過程は、前述した実施例３のものと実質的に同一であるので、不要な重複記載を避けるために、ここでの詳細な説明は省略する。
【００６２】
したがって、変形実施例３−１による強誘電体メモリは、各ビットライン（又は逆ビットライン）にそれぞれ直列に連結される単位セルを、二つずつ連続して対をなすように形成したという構造的な側面で、前述した実施例３と多少異なるが、実施例３で得られる効果と実質的に同一の効果を得ることができる。
【００６３】
【発明の効果】
以上説明したように、本発明によると、Ｍ×Ｎ個の単位セルからなる強誘電体メモリにおいて、各単位セルを一つのトランジスタ及び一つのキャパシターから形成し、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットラインに連結して形成して、データ判定時、隣接ビットラインで発生した基準電圧をビットラインでの電圧と比較することにより、メモリから読み出されるデータの判定信頼性を大幅に高めるだけでなく、強誘電体メモリの高集積化を実現することができる。
また、本発明は、プレート電極ラインを列又は行単位に分離せずに、一つのプレート電極をメモリセルに共通で連結することにより、メモリの与えられた面積内でキャパシターの容量増加を図ることができる。
【図面の簡単な説明】
【図１】強誘電体膜の分極特性の例を示すヒステリシス特性図
【図２】本発明の実施例１による強誘電体メモリの一部を示す等価回路図
【図３】本発明の変形実施例１−１による強誘電体メモリの一部を示す等価回路図
【図４】本発明の変形実施例１−２による強誘電体メモリの一部を示す等価回路図
【図５】本発明の実施例２による強誘電体メモリの一部を示す等価回路図
【図６】本発明の変形実施例２−１による強誘電体メモリの一部を示す等価回路図
【図７】本発明の変形実施例２−２による強誘電体メモリの一部を示す等価回路図
【図８】本発明の変形実施例２−３による強誘電体メモリの一部を示す等価回路図
【図９】本発明の実施例３による強誘電体メモリの一部を示す等価回路図
【図１０】本発明の変形実施例３−１による強誘電体メモリの一部を示す等価回路図
【図１１】それぞれ一つのトランジスタ／キャパシター（１Ｔ／１Ｃ）構造を有する従来の強誘電体メモリの一部を示す等価回路図
【図１２】それぞれ二つのトランジスタ／キャパシター（２Ｔ／２Ｃ）構造を有する従来の強誘電体メモリの一部を示す等価回路図
【符号の説明】
ＢＬ０、ＢＬ０′、／ＢＬ０、ＢＬ１、ＢＬ１′、／ＢＬ１ ビットライン（逆ビットライン）
ＣＬ０〜ＣＬ３ 制御ライン
Ｃ０、Ｃ１ 比較器
Ｃ００、Ｃ１０′、Ｃ２０、Ｃ３０′ 単位セル
ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′ ダミーセル
ＤＰＬ０、ＤＰＬ１ ダミープレート電極ライン
ＤＷＬ０、ＤＷＬ１ ダミーワードライン
ＩＣＬ０、／ＩＣＬ０、ＩＣＬ１、／ＩＣＬ１ 相互連結配線
ＰＬ０〜ＰＬ３ プレート電極ライン
ＳＴ０〜ＳＴ５ スイッチングトランジスタ
ＵＣ 単位セル
ＷＬ０〜ＷＬ３ ワードライン
【発明の属する技術分野】
本発明は強誘電体メモリ素子に関するもので、より詳しくはペロブスカイト（perovskite）構造を有する強誘電性材料を採用してデータ判読の信頼性を増大させることに適した強誘電体メモリ（ＦｅＲＡＭ）に関するものである。
【０００２】
【従来の技術】
周知のように、半導体メモリ素子は、電源の遮断後の情報の損失有無によって、揮発性メモリ（volatile memory）と非揮発性メモリ（nonvolatile memory）に分類することができる。揮発性メモリの一種であるＤＲＡＭ（dynamic random access memory）は、動作速度が速い代わりに、電源が供給される間だけ情報が維持され、また、キャパシターに連結された電荷伝送トランジスタの漏洩電流によるデータの損失を防止するためには、一定間隔でデータをリフレッシュ（refresh）しなければならないため、消費電力が高すぎる欠点を有し、非揮発性メモリの一種であるＥＥＰＲＯＭ、フラッシュメモリなどは、電源が遮断されてもデータが維持される特性を有する反面、動作速度が遅くて消費電力が大きい欠点を有する。
【０００３】
これに対し、強誘電体メモリ（ＦｅＲＡＭ）は、ＤＲＡＭとほぼ同じ動作速度を有しながらも消費電力が低い利点を有し、また、ＥＥＰＲＯＭ又はフラッシュメモリなどのように、電源が遮断されてもデータが維持される非揮発性メモリである。したがって、最近、ＤＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ及びその他の半導体に代替し得るメモリとしての認識が広まり、世界の有数の企業及び研究所などで研究開発が活発に進行されている。
一方、前述したような強誘電体メモリは、一定電圧を印加して分極させてからは、電源を遮断しても、分極がそのまま維持される自発分極の特性を有するＰＺＴ（Pb(Zr,Ti)O3）、ＳＢＴ（SrBi2Ta2O9）などの強誘電体膜を用いるキャパシターを使用する強誘電体メモリで、このような強誘電体メモリは、図１に示すような強誘電体のヒステリシス特性を用いる。
【０００４】
図１に示すように、強誘電体は、初期状態で電圧（Ｖ）を＋方向に増加させると、分極されて、最大上位電圧で分極値がＱmaxとなり、電圧を遮断すると、強誘電体の残留分極はＱrとなり、この時をデータ“１”とする。一方、電圧を−方向に減少させると、強誘電体は反対方向に分極されて、最大下位電圧でＱminとなり、電圧を遮断すると、強誘電体の残留分極は−Ｑrとなり、この時をデータ“０”とする。
ここで、電圧の＋方向と−方向はキャパシターの上部電極と下部電極間の相対的な値で、＋方向は上部電極が下部電極に比べて相対的に高い電位を有することを意味し、−方向は上部電極が下部電極に比べて相対的に低い電位を有することを意味する。
【０００５】
より具体的には、従来、強誘電体メモリの等価回路図を示す図１１において、単位セル（ＵＣ）にデータ“１”を貯蔵するためには、電荷伝送トランジスタを“オン”状態にし、プレート電極に比べ、ビットラインに上位電位を印加して強誘電体を自発分極させた後、電荷伝送トランジスタを“オフ”にし、単位セル（ＵＣ）にデータ“０”を貯蔵するためには、電荷伝送トランジスタを“オン”状態にし、プレート電極に比べ、ビットラインに下位電位を印加して強誘電体を自発分極させた後、電荷伝送トランジスタを“オフ”にするとよい。
【０００６】
また、メモリからデータを判読する場合には、プレート電極に比べ、ビットラインの電位を上位電位にした状態で、電荷伝送トランジスタを“オン”状態にすると、キャパシターに貯蔵されたデータが“１”である時、ビットラインに電荷量ｄＱ１が出て、キャパシターに貯蔵されたデータが“０”である時、ビットラインに電荷量ｄＱ０が出る。すなわち、キャパシターに貯蔵されたデータによって、ビットラインに流出される電荷量が異なるため、ビットラインの電位が異なることになる。
すなわち、ビットラインの電荷容量をＣｂ、単位セル（ＵＣ）の電荷容量をＣｓとすれば、データが“１”である場合、ビットラインの電位はＶ１＝ｄＱ１／（Ｃｂ＋Ｃｓ）となり、データが“０”である場合、ビットラインの電位はＶ０＝ｄＱ０／（Ｃｂ＋Ｃｓ）となる。したがって、図示を省略したメモリの出力端では、これら各出力値を基準電位と比較することにより、出力データを判定（１又は０）する。
【０００７】
図１１は、それぞれ一つのトランジスタ／キャパシター（１Ｔ／１Ｃ）構造を有する従来の強誘電体メモリの一部を示す等価回路図である。同図に示すように、強誘電体メモリはＭ×Ｎ個の単位セルからなり、各単位セル（ＵＣ）は一つのトランジスタ（電荷伝送トランジスタ）と一つのキャパシター（つまり、１Ｔ／１Ｃ）から構成され、各トランジスタのゲートは対応するワードライン（ＷＬ０、ＷＬ１、又はＷＬ２）に連結され、各ドレン（又はソース）は対応するビットライン（ＢＬ０又はＢＬ１）に連結され、各ソース（又はドレン）は各キャパシターの一端に連結され、各キャパシターの他端は対応するプレート電極ライン（ＰＬ０、ＰＬ１又はＰＬ２）に連結される。ここで、各ビットライン（ＢＬ０又はＢＬ１）の一端は比較器（Ｃ０又はＣ１）の一側入力に連結される。
【０００８】
また、従来、強誘電体メモリは基準電圧発生回路を備え、基準電圧発生回路は二つのスイッチングトランジスタ（ＳＴ０、ＳＴ１）と二つのダミーセル（ＤＣ０、ＤＣ１）を含み、各ダミーセルは一つのトランジスタ（電荷伝送トランジスタ）と一つのキャパシターから構成される。ここで、ダミーセル内の各トランジスタのドレン（又はソース）は、各ダミービットライン（ＤＢＬ、／ＤＢＬ）にそれぞれ対応して連結されて、各スイッチングトランジスタ（ＳＴ０、ＳＴ１）を経由する出力に共通で連結され、このような二つのスイッチングトランジスタ（ＳＴ０、ＳＴ１）の出力は各比較器（Ｃ０、Ｃ１）の他側入力に連結される。すなわち、各比較器は、一側入力にビットラインが連結され、他側入力にダミービットラインの共通出力が連結される。したがって、各比較器では、ビットラインを通じて提供される任意の単位セルでの電圧と二つのスイッチングトランジスタ（ＳＴ０、ＳＴ１）の共通出力から提供される基準電圧との比較により、任意の単位セルでの出力データを判定（０又は１）とする。
【０００９】
しかし、前述したように、１Ｔ／１Ｃ構造を有する従来の強誘電体メモリは、単位セルの大きさが小さくて高集積化に有利な利点を有する反面、データの判定時、メモリセルの下端に位置した基準電圧発生回路で相互連結配線を通じて、互いに距離の異なるそれぞれのビットラインと電位を比較するため、ＲＣ遅延時間と基準電圧の電圧降下が引き起こされるという問題があり、このような問題は出力データの判定誤謬を引き起こす大きい原因となっている。
【００１０】
図１２は、それぞれ二つのトランジスタ／キャパシター（２Ｔ／２Ｃ）構造を有する従来の強誘電体メモリの一部を示す等価回路図である。
同図に示すように、図１１に示した従来の強誘電体メモリのように、基準電圧発生回路を別に備えるものとは異なり、一つの単位セル（ＵＣ）を二つのトランジスタ（電化伝送トランジスタ）と二つのキャパシターから構成することにより、データ判定時、それぞれの単位セル（ＵＣ）でビットラインと比較される基準電圧が発生するように構成した点が異なる。
【００１１】
したがって、２Ｔ／２Ｃ構造を有する従来の強誘電体メモリは、それぞれの単位セル（隣接するビットライン）でビットラインと比較される基準電圧を発生するため、前述した１Ｔ／１Ｃ構造の強誘電体メモリでの問題、ＲＣ遅延時間と基準電圧の電圧降下問題を解決することができる。
しかし、前述した２Ｔ／２Ｃ構造の強誘電体メモリは、各単位セルごとに二つの電荷伝送トランジスタを形成しなければならないため、各単位セルの大きさが大きくなって、高集積化を実現し得ないという、更に他の致命的な欠点を有する。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、強誘電体メモリから読み出されるデータの判定信頼性を高めるとともに高集積化を容易に実現し得る強誘電体メモリを提供することにある。
本発明の他の目的は、より信頼性の高いデータの判定の実現とともに高集積化を実現することができ、キャパシターの容量増加を図り得る強誘電体メモリを提供することにある。
【００１３】
【課題を解決するための手段】
前記目的を達成するための一形態による本発明は、一側方向に伸張される多数本のビットライン、前記各ビットラインに垂直な同一方向にそれぞれ伸張される多数本のプレート電極ライン及び多数本のワードラインを有し、Ｍ×Ｎの配列で前記各ラインに接続され、それぞれ一つのトランジスタとキャパシターからなる多数の単位セルからなる強誘電体メモリにおいて、前記各ビットラインに隔行で又は隔列で交互に配置される方式でそれぞれ直列に連結される多数の単位セルからなる多数の単位セルグループと、前記各ビットラインの任意の位置にそれぞれ連結され、それぞれ一つのトランジスタとキャパシターからなる多数のダミーセルを含むダミーセルグループと、外部からの制御信号に応答して、前記各ダミーセルと対応する各ビットライン内の単位セル間の連結をスイッチングし、多数のダミーセルの中で、二つのダミーセルの入出力間の結合をスイッチングする多数のスイッチングトランジスタからなるスイッチングトランジスタグループと、を含み、前記誘電体メモリは、前記多数本のビットラインから選択されたいずれか１ビットライン内の任意の単位セルからデータが読み出される時、前記選択されたビットラインに隣接する少なくとも２本のビットラインに連結されたダミーセル間から提供される平均電圧を、前記読み出しデータに相応する電圧との比較のための基準電圧として、前記選択されたビットラインの隣接ビットラインに提供し、前記ダミーセルグループのうちの少なくとも一つのダミーセルは、１本のダミープレート電極ラインに連結され、前記ダミーセルグループのうちの残りのダミーセルは、他のダミープレート電極ラインに連結され、前記ダミーセルグループを構成するダミーセルは、１本のダミーワードラインに共通で連結されることを特徴とする強誘電体メモリを提供する。
【００１４】
前記目的を達成するための他の形態による本発明は、一側方向に伸張される多数本のビットライン及び前記各ビットラインに垂直な同一方向に伸張される多数本のワードラインを有し、Ｍ×Ｎの配列で前記各ラインに接続され、それぞれ一つのトランジスタとキャパシターで構成された多数の単位セルからなる強誘電体メモリにおいて、前記各ビットラインに隔行で又は隔列で交互に配置される方式でそれぞれ直列に連結される多数の単位セルからなる多数の単位セルグループと、前記各ビットラインの任意の位置にそれぞれ連結され、それぞれ一つのトランジスタとキャパシターからなる多数のダミーセルを含むダミーセルグループと、外部からの制御信号に応答して、前記各ダミーセルと対応する各ビットライン内の単位セル間の連結をスイッチングし、多数のダミーセルの中で、二つのダミーセルの入出力間の結合をスイッチングする多数のスイッチングトランジスタからなるスイッチングトランジスタグループと、を含み、前記多数の単位セルの各プレート電極及び多数のダミーセルの各プレート電極は、既設定された一定電圧が印加される一つのプレート電極を介して共通で連結され、前記誘電体メモリは、前記多数本のビットラインから選択されたいずれか１ビットライン内の任意の単位セルからデータが読み出される時、前記選択されたビットラインに隣接する２本のビットラインに連結されたダミーセル間から提供される平均電圧を、前記読み出しデータに相応する電圧との比較のための基準電圧として、前記選択されたビットラインの隣接ビットラインに提供し、前記ダミーセルグループを構成するダミーセルは、１本のダミーワードラインに共通で連結されることを特徴とする強誘電体メモリを提供する。
【００１６】
【発明の実施の形態】
まず、本発明の核心をなす技術的要旨は、Ｍ×Ｎ個の単位セルからなる強誘電体メモリにおいて、各単位セルを一つのトランジスタ及び一つのキャパシターから形成し、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットラインに連結して形成し、データ判定時、隣接ビットラインで発生した基準電圧をビットラインでの電圧と比較するという技術的手段を採用することにより、メモリから読み出されるデータの判定信頼性を高めるとともに、メモリの高集積化を実現するというもので、このような技術的手段により本発明の目的を達成することができる。
【００１７】
また、本発明の他の実施例においては、プレート電極ラインを列又は行単位に分離せず、一つのプレート電極をメモリセルに共通に使用する技術的手段を更に採用し、このような技術的手段により、与えられた面積内でキャパシターの容量の増加を図るという他の目的を実現することができる。
【００１８】
また、本発明の更に他の実施例による強誘電体メモリは、隔行で隣接する２本のビットライン間を連結するスイッチングトランジスタのみを用いて、ダミーデータの貯蔵及び読み出しを遂行する構造を採用することにより、メモリ構造の簡素化を更に図ることができる。
【００１９】
（実施例１）
図２は、本発明の一実施例としての実施例１による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、本実施例による強誘電体メモリは、Ｍ×Ｎ個の単位セルが、例えば、チェス盤の黒文様又は白文様のように隔行、隔列の構造に形成され、各ビットラインには多数の単位セルが直列に連結され、互いに隣接するビットライン対は、１対のビットライン対で読み出しが行われる時、他のビットラインが基準電圧を提供する逆ビットラインとして相互交番に機能する。
【００２０】
また、本実施例による強誘電体メモリは、行方向に伸張されて多数の単位セルに連結される多数本のワードライン（ＷＬ０〜ＷＬ３）と多数本のプレート電極ライン（ＰＬ０〜ＰＬ３）が多数本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）に交差する形態でマトリックス（行列）をなすことにより、Ｍ×Ｎ個の単位セルを構成する。
より詳細には、本実施例による強誘電体メモリは、各単位セル（ＵＣ）が一つのトランジスタ（電荷伝送トランジスタ）と一つのキャパシターからなる１Ｔ／１Ｃ構造を有し、多数の単位セルが連結される各ビットライン（又は逆ビットライン）の一側（図２の右側）には、一つのトランジスタ（電荷伝送トランジスタ）とキャパシターからなるダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１又はＤＣ１′）が連結される。
【００２１】
また、単位セル内の各トランジスタのゲートは対応する各ワードライン（ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３）にそれぞれ連結され、各ドレン（又はソース）は対応するビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ０′、ＢＬ１、ＢＬ１′）にそれぞれ連結され、各ソース（又はドレン）は各キャパシターの一端に連結され、各キャパシターの他端は対応するプレート電極ライン（ＰＬ０、ＰＬ１、ＰＬ２、ＰＬ３）にそれぞれ連結される。
ここで、ダミーセル内の各トランジスタのゲートはダミーワードライン（ＤＷＬ）に共通で連結され、各ドレン（又はソース）はそれぞれのビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ０′、ＢＬ１、ＢＬ１′）にそれぞれ連結され、各ソース（又はドレン）は各キャパシターの一端に連結され、各キャパシターの他端はダミープレート電極ライン（ＤＰＬ０及びＤＰＬ１）にそれぞれ連結される。この際に、ビットライン（又は逆ビットライン）（／ＢＬ０）に連結されたダミーセル（ＤＣ０′）のキャパシターの他端とビットライン（又は逆ビットライン）（ＢＬ１）に連結されたダミーセル（ＤＣ１）のキャパシターの他端はダミープレート電極（ＤＰＬ０）に連結され、ビットライン（又は逆ビットライン）（ＢＬ０）に連結されたダミーセル（ＤＣ０）のキャパシターの他端とビットライン（又は逆ビットライン）（／ＢＬ１）に連結されたダミーセル（ＤＣ１′）の他端はダミープレート電極（ＤＰＬ１）に連結される。
【００２２】
また、一連の単位セル（Ｃ００、Ｃ２０）とこれらに対応するダミーセル（ＤＣ０）間のビットライン（又は逆ビットライン）（ＢＬ０）、一連の単位セル（Ｃ１０′、Ｃ３０′）とこれらに対応するダミーセル（ＤＣ０′）間のビットライン（又は逆ビットライン）（／ＢＬ０）、一連の単位セル（Ｃ０１、Ｃ２１）とこれらに対応するダミーセル（ＤＣ１）間のビットライン（又は逆ビットライン）（ＢＬ１）、一連の単位セル（Ｃ１１′、Ｃ３１′）とこれらに対応するダミーセル（ＤＣ１′）間のビットライン（又は逆ビットライン）（／ＢＬ１）上には、スイッチングトランジスタ（ＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３）がそれぞれ備えられ、また、ビットライン（又は逆ビットライン）（ＢＬ０）とビットライン（又は逆ビットライン）（ＢＬ１）間と、ビットライン（又は逆ビットライン）（／ＢＬ０）とビットライン（又は逆ビットライン）（／ＢＬ１）間には、それぞれのドレン−ソース（又はソース−ドレン）が連結される二つのスイッチングトランジスタ（ＳＴ４、ＳＴ５）が備えられる。
【００２３】
ここで、二つのスイッチングトランジスタ（ＳＴ０、ＳＴ１）のゲートは制御ライン（ＣＬ０）に共通で連結され、二つのスイッチングトランジスタ（ＳＴ２、ＳＴ３）のゲートは制御ライン（ＣＬ１）に共通で連結され、スイッチングトランジスタ（ＳＴ４）のゲートは制御ライン（ＣＬ２）に連結され、スイッチングトランジスタ（ＳＴ５）のゲートは制御ライン（ＣＬ３）に連結される。このような各スイッチングトランジスタ（ＳＴ０〜ＳＴ５）の各ゲートには、単位セルに対するデータの貯蔵又は読み出し時、外部からのスイッチング制御信号がそれぞれ入力される。
すなわち、本実施例による強誘電体メモリは、上記から分かるように、各単位セルが一つのトランジスタ及び一つのキャパシターから構成され、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットライン（又は逆ビットライン）に連結して形成し、データ判定時、隣接した逆ビットラインで発生した基準電圧とデータが読み出されるビットラインでの電圧を比較器（Ｃ０又はＣ１）に提供して、その電圧を比較することにより、読み出しデータを判定する回路構成を有する。
【００２４】
つぎに、前述の構成を有する本実施例による強誘電体メモリにデータを貯蔵し、かつ貯蔵されたデータを読み出す過程について説明する。
本実施例においては、説明の便宜と理解し易さのため、上位電圧をＶｃｃとし、下位電圧を０Ｖとし、データ出力時に単位セルのデータが“１”又は“０”である時、当該ビットラインの電位変化量をそれぞれＶ１又はＶ０であると仮定する。また、強誘電体メモリをなす全ての単位セルでのデータ貯蔵及び読み出し過程が実質的に同一であるので、ここでは、ただ一つの単位セル（例えば、Ｃ００）でのデータ貯蔵及び読み出し過程を一例として説明する。
まず、単位セル（Ｃ００）にデータ“１”を貯蔵する過程について述べると、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ１）に“Ｖｃｃ”を、２本のビットライン（又は逆ビットライン）（／ＢＬ０、ＢＬ１）に“０Ｖ”をそれぞれ印加し、プレート電極ライン（ＰＬ０）とダミープレート電極ライン（ＤＰＬ１）に“０Ｖ”を、ダミープレート電極ライン（ＤＰＬ０）に“Ｖｃｃ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜がその電位差により陽（＋）の方向に分極することにより、データ“１”が貯蔵される。
【００２５】
その結果、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）には、その印加電圧によって、順次“１、０、０、１”のデータがそれぞれ貯蔵され、ここで、各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）にそれぞれ貯蔵されるデータは、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生させることに使用される。
すなわち、ビットライン（ＢＬ０）での電圧と比較するのに必要な基準電圧はダミーセル（ＤＣ０′）とダミーセル（ＤＣ１′）間の平均電圧となり、ビットライン（／ＢＬ０）での電圧と比較するのに必要な基準電圧はダミーセル（ＤＣ０）とダミーセル（ＤＣ１）間の平均電圧となり、ビットライン（ＢＬ１）での電圧と比較するのに必要な基準電圧はダミーセル（ＤＣ０′）とダミーセル（ＤＣ′）間の平均電圧となり、ビットライン（／ＢＬ１）での電圧と比較するのに必要な基準電圧はダミーセル（ＤＣ０）とダミーセル（ＤＣ１）間の平均電圧となる。
【００２６】
一方、本実施例においては、前記と異なる方式でデータ“１”を単位セル（Ｃ００）に貯蔵、つまりワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０）に“Ｖｃｃ”を、２本のビットライン（又は逆ビットライン）（ＢＬ１、／ＢＬ１）に“０Ｖ”をそれぞれ印加し、プレート電極ライン（ＰＬ０）とダミープレート電極ライン（ＤＰＬ０）に“０Ｖ”を、ダミープレート電極ライン（ＤＰＬ１）に“Ｖｃｃ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜がその電位差により陽（＋）の方向に分極することにより、データ“１”が貯蔵される。
その結果、２本のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“１、０”のデータがそれぞれ貯蔵される。ここで、各ダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるデータは、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００２７】
つぎに、単位セル（Ｃ００）にデータ“０”を貯蔵する過程について述べると、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ１）に“０Ｖ”を、２本のビットライン（又は逆ビットライン）（／ＢＬ０、ＢＬ１）に“Ｖｃｃ”をそれぞれ印加し、プレート電極ライン（ＰＬ０）とダミープレート電極ライン（ＤＰＬ１）に“Ｖｃｃ”を、ダミープレート電極ライン（ＤＰＬ０）に“０Ｖ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差によって、陰（−）の方向に分極することにより、データ“０”が貯蔵される。
その結果、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）には、その印加電圧によって、順次“０、１、１、０”のデータがそれぞれ貯蔵される。ここで、各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）にそれぞれ貯蔵されるデータは、前述したデータ“１”の場合と同様に、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００２８】
一方、本実施例においては、前記と異なる方式でデータ“０”を単位セル（Ｃ００）に貯蔵、つまりワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０）に“０Ｖ”を、２本のビットライン（又は逆ビットライン）（ＢＬ１、／ＢＬ１）に“Ｖｃｃ”をそれぞれ印加し、プレート電極ライン（ＰＬ０）とダミープレート電極ライン（ＤＰＬ０）に“Ｖｃｃ”を、ダミープレート電極ライン（ＤＰＬ１）に“０Ｖ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差によって、陰（−）の方向に分極することにより、データ“０”が貯蔵される。
その結果、２本のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“０、１”のデータがそれぞれ貯蔵される。ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるデータは、前述したデータ“１”の場合と同様に、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００２９】
上記から分かるように、本実施例の強誘電体メモリによると、単位セル（Ｃ００）にデータ“１”を入力する時、各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）には、対応する各ビットライン（又は逆ビットライン）への印加電圧によって、順次“１、０、０、１”又は“０、１、１、０”のデータがそれぞれ貯蔵され、単位セル（Ｃ００）にデータ“０”を入力する時、各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）には、対応する各ビットライン（又は逆ビットライン）への印加電圧によって、順次“０、１、１、０”又は“１、０、０、１”のデータがそれぞれ貯蔵される。
つぎに、前述した過程により単位セル（Ｃ００）に“１”又は“０”のデータを貯蔵した状態で、これを読み出す過程について説明する。
まず、ビットライン（ＢＬ０、／ＢＬ０、／ＢＬ１）に“Ｖｃｃ”を、ビットライン（ＢＬ１）に“０Ｖ”をそれぞれ印加した後、ワードライン（ＷＬ０）、ダミーワードライン（ＤＷＬ）及び制御ライン（ＣＬ０）を“オン”状態にし、プレート電極ライン（ＰＬ０）とダミープレート電極ライン（ＤＰＬ０、ＤＰＬ１）に“０Ｖ”を印加すると、ビットライン（ＢＬ０）の電位変化量は単位セル（Ｃ００）に貯蔵されたデータによりＶ１又はＶ０となる。すなわち、単位セル（Ｃ００）にデータ“１”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ１となり、単位セル（Ｃ００）にデータ“０”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ０となる。
【００３０】
この後、制御ライン（ＣＬ２）を“オン”状態にすると、スイッチングトランジスタ（ＳＴ４）が“オン”状態になるので、ダミーセル（ＤＣ０′）とダミーセル（ＤＣ１′）に貯蔵されたダミーデータの平均値が逆ビットライン（／ＢＬ０）に基準電圧として提供される。
したがって、ビットライン（ＢＬ０）上の電圧と逆ビットライン（／ＢＬ０）上の基準電圧が比較器（Ｃ０）に伝達されることにより、単位セル（Ｃ００）から読み出したデータを判定、つまりビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より高いとデータ“１”を判定し、ビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より低いとデータ“０”を判定することになる。
【００３１】
以上説明したように、本実施例によると、Ｍ×Ｎ個の単位セルからなる強誘電体メモリにおいて、各単位セルを一つのトランジスタ及び一つのキャパシター（１Ｔ／１Ｃ）から構成し、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットライン（又は逆ビットライン）に連結して形成し、データ判定時、隣接した逆ビットラインで発生した基準電圧（つまり二つのダミーデータを平均して得た平均電圧）とデータが読み出されるビットラインでの電圧とを比較して読み出しデータを判定する構成とすることにより、メモリの各単位セルから読み出されるデータの判定信頼性を大幅に高めるとともに、メモリの高集積化を実現することができる。
【００３２】
（変形実施例１−１）
図３は、本発明の一実施例としての変形実施例１−１による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、変形実施例１−１は、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ連結されたダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）の配列を単位セルの配列と同一にし、ダミーワードライン（ＤＷＬ０、ＤＷＬ１）を２本に分離して、１本のダミーワードライン（ＤＷＬ１）が奇数行（又は偶数行）のビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ１）に連結されたダミーセル（ＤＣ０、ＤＣ１）を担当し、他の１本のダミーワードライン（ＤＷＬ０）が偶数行（又は奇数行）のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）に連結されたダミーセル（ＤＣ０′、ＤＣ１′）を担当するように構成した点が前述した実施例１と異なるのみで、残りの構成及び配列は実質的に同一である。
また、変形実施例１−１においては、各ダミーセルが単位セルの配列と同一に配列されることに十分に対応し得るように、２本のビットライン（又は逆ビットライン）（ＢＬ１、／ＢＬ１）がそれぞれ連結されたダミーセル（ＤＣ１、ＤＣ１′）の前端（入出力端）で互いに交差する構造を有する。
【００３３】
前述したような変形構造を有する変形実施例１−１による強誘電体メモリは、データ“１”又は“０”を任意の単位セルに入力する過程又は任意の単位セルに貯蔵されたデータを読み出す過程が、前述した実施例1と同様である。したがって、変形実施例１−１のメモリ構造において、任意の単位セルにデータを貯蔵／読み出しする過程は、前述した実施例１のものと実質的に同一であるので、不要な重複記載を避けるために、ここでの詳細な説明は省略する。
したがって、変形実施例１−１による強誘電体メモリは、各ダミーセルを単位セルの配列と同一に配列し、ダミーワードラインを２本に分離する構造的な側面で前述した実施例１と多少違うが、前述した実施例１で得られる効果と実質的に同一の効果を得ることができる。
【００３４】
（変形実施例１−２）
図４は、本発明の一実施例としての変形実施例１−２による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、変形実施例１−２による強誘電体メモリは、ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）及びスイッチングトランジスタ（ＳＴ０〜ＳＴ５）が行間単位セル内の任意の位置に配置される点を除き、実質的に前述した実施例１と同一であり、その相違点は、このような位置配列のため、多数のスイッチングトランジスタ（ＳＴ０〜ＳＴ５）とダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）を介在して離隔される各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）間を、対応する各相互連結配線（ＩＣＬ０、／ＩＣＬ０、ＩＣＬ１、／ＩＣＬ１）で互いに連結するという点である。
【００３５】
したがって、変形実施例１−２のメモリ構造において、任意の単位セルにデータを貯蔵／読み出しする過程は、前述した実施例１のものと実質的に同一であるので、不要な重複記載を避けるため、ここでの詳細な説明は省略する。
ここで、このような変更構造の変形実施例１−２を示すことは、本発明により、各ビットライン（又は逆ビットライン）に連結されるダミーセルが行間単位セルのどの位置にも配列できることを例示するためである。
したがって、変形実施例１−２による強誘電体メモリは、各ビットライン（又は逆ビットライン）に連結されるダミーセルを行間単位セル内の任意の位置に配置する構造的側面が前述した実施例１と多少異なるが、前述した実施例１で得られる効果と実質的に同一効果を得ることができる。
【００３６】
（実施例２）
図５は本発明の他の実施例としての実施例２による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、本実施例による強誘電体メモリは、ビットライン、ワードライン、ダミーワードライン、制御ラインからなるラインと各ラインに相互接続される関係で配列される単位セル、ダミーセル、及び、スイッチングトランジスタの配置構造という側面で見ると、前述した実施例１の強誘電体メモリと実質的に同一である反面、単位セル及びダミーセルのプレート電極に連結されるプレート電極ラインを分離せずに共通で連結した点においては、前述した実施例１と異なる。
すなわち、前述した実施例１による強誘電体メモリにおいては、列間隔への一連の単位セル及びダミーセルのプレート電極に上位電圧（Ｖｃｃ）又は下位電圧（０Ｖ）を印加するため、プレート電極ライン及びダミープレート電極ラインを各列単位に分離する構造を採用しているが、本実施例、すなわち、実施例２による強誘電体メモリにおいては、単位セルとダミーセルのプレート電極に連結されるプレート電極ラインを共通で連結して一定電圧（例えば、Ｖｃｃ／２）を印加する構造を採用する。
したがって、本実施例においては、不要な重複記載を避けるため、強誘電体メモリの全般的な配置構造についてはその説明を省略し、下記では、プレート電極ラインが共通で連結される構造を有する本実施例による強誘電体メモリにデータを貯蔵し、かつ貯蔵されたデータを読み出す過程について説明する。
【００３７】
本実施例においては、説明の便宜と理解し易さのため、上位電圧をＶｃｃとし、下位電圧を０Ｖとし、プレート電極には、上位電圧と下位電圧のほぼ中間値程度の電圧（Ｖｐ）（例えば、Ｖｃｃ／２）を印加し、データの出力時に単位セルのデータが“１”又は“０”である時、当該ビットラインの電位変化量をそれぞれＶ１又はＶ０であると仮定する。また、強誘電体メモリをなす全ての単位セルでのデータの貯蔵及び読み出し過程が実質的に同一であるので、ここでは、ただ一つの単位セル（例えば、Ｃ００）でのデータの貯蔵及び読み出し過程について一例として説明する。
まず、単位セル（Ｃ００）にデータ“１”を貯蔵する過程について述べると、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ１）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）（／ＢＬ０）に“０Ｖ”を、ビットライン（又は逆ビットライン）（ＢＬ１）に“Ｖｐ”をそれぞれ印加し、プレート電極（ＰＬ）に“Ｖｐ”を印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差により、陽（＋）の方向に分極することにより、データ“１”が貯蔵される。
【００３８】
その結果、Ｖｃｃ及び０Ｖがそれぞれ印加される３本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“１、０、１”のデータがそれぞれ貯蔵される。ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるデータは、ビットライン（ＢＬ０）内の任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
すなわち、ビットライン（ＢＬ０）での電圧と比較するのに必要な基準電圧はダミーセル（ＤＣ０′）とダミーセル（ＤＣ１′）間の平均電圧となり、ビットライン（／ＢＬ０）での電圧と比較するのに必要な基準電圧はダミーセル（ＤＣ０）とダミーセル（ＤＣ１′）間の平均電圧となり、ビットライン（／ＢＬ１）の電圧と比較するのに必要な基準電圧はダミーセル（ＤＣ０）とダミーセル（ＤＣ１）間の平均電圧となる。
【００３９】
一方、本実施例においては、前記とは異なる方式でデータ“１”を単位セル（Ｃ００）に貯蔵、つまりワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）（／ＢＬ１）に“０Ｖ”を、ビットライン（又は逆ビットライン）（ＢＬ１）に“Ｖｐ”をそれぞれ印加し、プレート電極（ＰＬ）に“Ｖｐ”を印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差により、陽（＋）の方向に分極することにより、データ“１”が貯蔵される。
その結果、Ｖｃｃ及び０Ｖがそれぞれ印加される３本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“１、１、０”のデータがそれぞれ貯蔵される。ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるデータはビットライン（ＢＬ０）内の任意の単位セルからデータを読み出して判定する時、ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００４０】
つぎに、単位セル（Ｃ００）にデータ“０”を貯蔵する過程について述べると、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ１）に“０Ｖ”を、ビットライン（又は逆ビットライン）（／ＢＬ０）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）（ＢＬ１）に“Ｖｐ”をそれぞれ印加し、プレート電極（ＰＬ）に“Ｖｐ”を印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差によって、陰（−）の方向に分極することにより、データ“０”が貯蔵される。
その結果、０Ｖ及びＶｃｃがそれぞれ印加される３本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１）には、その印加電圧によって、順次“０、１、０”のデータがそれぞれ貯蔵される。ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるデータはビットライン（ＢＬ０）内の任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００４１】
一方、本実施例においては、前記とは異なる方式でデータ“０”を単位セル（Ｃ００）に貯蔵、つまりワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）及び２本の制御ライン（ＣＬ０、ＣＬ１）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０）に“０Ｖ”を、ビットライン（又は逆ビットライン）（／ＢＬ１）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）（ＢＬ１）に“Ｖｐ”をそれぞれ印加し、プレート電極（ＰＬ）に“Ｖｐ”を印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差によって、陰（−）の方向に分極することにより、データ“０”が貯蔵される。
その結果、Ｖｃｃ及び０Ｖがそれぞれ印加される３本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“０、０、１”のデータが貯蔵される。ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるデータは、ビットライン（ＢＬ０）内の任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００４２】
以上から分かるように、本実施例によると、単位セル（Ｃ００）にデータ“１”を入力する時、３本のダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１′）には、対応する各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、／ＢＬ１）への印加電圧によって、順次“１、０、１”又は“１、１、０”のデータがそれぞれ貯蔵され、単位セル（Ｃ００）にデータ“０”を入力する時、各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１′）には、対応する各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、／ＢＬ１）への印加電圧によって、順次“０、１、０”又は“０、０、１”のデータがそれぞれ貯蔵される。
つぎに、前述したような過程により単位セル（Ｃ００）に“１”又は“０”のデータを貯蔵した状態で、これを読み出す過程について説明する。
まず、ビットライン（ＢＬ０、／ＢＬ０、／ＢＬ１）に“Ｖｃｃ”を、ビットライン（ＢＬ１）に“０Ｖ”をそれぞれ印加した後、ワードライン（ＷＬ０）、ダミーワードライン（ＤＷＬ）及び制御ライン（ＣＬ０）を“オン”状態にし、プレート電極（ＰＬ）に“Ｖｐ”を印加すると、ビットライン（ＢＬ０）の電位変化量は単位セル（Ｃ００）に貯蔵されたデータによりＶ１又はＶ０となる。すなわち、単位セル（Ｃ００）にデータ“１”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ１となり、単位セル（Ｃ００）にデータ“０”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ０となる。
【００４３】
この後、制御ライン（ＣＬ２）を“オン”状態にすると、スイッチングトランジスタ（ＳＴ４）が“オン”状態になるので、ダミーセル（ＤＣ０′）とダミーセル（ＤＣ１′）に貯蔵されたダミーデータの平均値が逆ビットライン（／ＢＬ０）に基準電圧として提供される。
したがって、ビットライン（ＢＬ０）上の電圧と逆ビットライン（／ＢＬ０）上の基準電圧が比較器（Ｃ０）に伝達されることにより、単位セル（Ｃ００）から読み出したデータを判定、つまりビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より高いとデータ“１”を判定し、ビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より低いとデータ“０”を判定することになる。
【００４４】
以上説明したように、本実施例によると、Ｍ×Ｎ個の単位セルからなる強誘電体メモリにおいて、各単位セルを一つのトランジスタ及び一つのキャパシター（１Ｔ／１Ｃ）から構成し、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットライン（又は逆ビットライン）に連結して形成し、データ判定時、隣接した逆ビットラインで発生した基準電圧（つまり二つのダミーデータを平均して得た平均電圧）を、データが読み出されるビットラインでの電圧と比較して読み出しデータを判定する構成とすることにより、前述した実施例１と同一の効果、つまりメモリの単位セルから読み出されるデータの判定信頼性を大幅に高めるとともにメモリの高集積化を実現することができる。
また、本実施例によると、単位セルとダミーセルのプレート電極を共通で連結する構造を採用するため、与えられた面積に各単位セル内のキャパシターの容量を増大させ得るという付随的な効果を有する。
【００４５】
（変形実施例２−１）
図６は、本発明の実施例２の一変形としての変形実施例２−１による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、変形実施例２−１は、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ連結されたダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）の配列を単位セルの配列と同一に配列し、このような変形構造に対応し得るように、ダミーワードライン（ＤＷＬ０、ＤＷＬ１）を２本に分離して、１本のダミーワードライン（ＤＷＬ１）が奇数行（又は偶数行）のビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ１）に連結されたダミーセル（ＤＣ０、ＤＣ１）を担当し、他の１本のダミーワードライン（ＤＷＬ０）が偶数行（又は奇数行）のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）に連結されたダミーセル（ＤＣ０′、ＤＣ１′）を担当するように構成した点が前述した実施例２と異なるだけで、残りの構成及び配列は実質的に同一である。
【００４６】
前述したような変形構造を有する変形実施例２−１による強誘電体メモリは、データ“１”又は“０”を任意の単位セルに入力する過程又は任意の単位セルに貯蔵されたデータを読み出す過程が、前述した実施例２と同様である。したがって、変形実施例２−１のメモリ構造において、任意の単位セルにデータを貯蔵／読み出しする過程は、前述した実施例２のものと実質的に同一であるので、不要な重複記載を避けるために、ここでの詳細な説明は省略する。
したがって、変形実施例２−１による強誘電体メモリは、各ダミーセルを単位セルの配列と同一に配列し、ダミーワードラインを２本に分離するという構造的な側面では前述した実施例２と多少異なるが、前述した実施例２で得られる効果と実質的に同一効果を得ることができる。
【００４７】
（変形実施例２−２）
図７は、本発明の実施例２のもう一つの変形としての変形実施例２−２による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、変形実施例２−２は、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ直列に連結される単位セルを、二つずつ連続して対をなすように形成し、また、各ビットライン（又は逆ビットライン（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ連結されたダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）の配列を単位セルの配列と同じに配列し、このような配列構造に対応し得るように、ダミーワードライン（ＤＷＬ０、ＤＷＬ１）を２本に分離して、１本のダミーワードライン（ＤＷＬ１）が奇数行（又は偶数行）のビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ１）に連結されたダミーセル（ＤＣ０、ＤＣ１）を担当し、他の１本のダミーワードライン（ＤＷＬ０）が偶数行（又は奇数行）のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）に連結されたダミーセル（ＤＣ０′、ＤＣ１′）を担当するように構成した点が前述した実施例２と異なるのみで、残りの構成及び配列は実質的に同一である。
【００４８】
前述したような変形構造を有する変形実施例２−２による強誘電体メモリは、データ“１”又は“０”を任意の単位セルに入力する過程又は任意の単位セルに貯蔵されたデータを読み出す過程が前述した他の実施例と同様である。したがって、第２変形実施例のメモリ構造において、任意の単位セルにデータを貯蔵／読み出しする過程は前述した他の実施例のものと実質的に同一であるので、不要な重複記載を避けるために、ここでの詳細な説明は省略する。
したがって、変形実施例２−２による強誘電体メモリは、各ビットライン（又は逆ビットライン）にそれぞれ直列に連結される単位セルを、二つずつ連続して対をなすように形成し、各ダミーセルを単位セルの配列と同じに配列し、ダミーワードラインを２本に分離する構造的側面で前述した他の実施例と多少異なるが、前述した一実施例で得られる効果と実質的に同一の効果を得ることができる。
【００４９】
（変形実施例２−３）
図８は、本発明の実施例２のもう一つの変形としての変形実施例２−３による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、変形実施例２−３による強誘電体メモリは、ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）及びスイッチングトランジスタ（ＳＴ０〜ＳＴ５）が行間単位セル内の任意の位置に配置される点を除き、実質的に前述した実施例２と同一であり、その相違点は、このような位置配列のため、多数のスイッチングトランジスタ（ＳＴ０〜ＳＴ５）とダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）を介在して離隔される各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）間を、対応する各相互連結配線（ＩＣＬ０、／ＩＣＬ０、ＩＣＬ１、／ＩＣＬ１）で互いに連結するという点である。
したがって、変形実施例２−３のメモリ構造において、任意の単位セルにデータを貯蔵／読み出しする過程は前述した他の実施例のものと実質的に同一であるので、不要な重複記載を避けるため、ここでの詳細な説明は省略する。
ここで、このような変更構造の変形実施例２−３を示すことは、本発明により、各ビットライン（又は逆ビットライン）に連結されるダミーセルが行間単位セルのどの位置にも配列できることを例示するためである。
したがって、変形実施例２−３による強誘電体メモリは、各ビットライン（又は逆ビットライン）に連結されるダミーセルを行間単位セル内の任意の位置に配置する構造的側面が前述した実施例２と多少異なるが、前述した実施例２で得られる効果と実質的に同一効果を得ることができる。
【００５０】
（実施例３）
図９は、本発明の更に他の実施例、すなわち実施例３による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、この実施例３による強誘電体メモリは、各単位セルを一つのトランジスタ及び一つのキャパシターから形成し、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットラインに連結して形成し、データ判定時、隣接ビットラインで発生した基準電圧をビットラインでの電圧と比較するようにし、また、各ビットライン（又は逆ビットライン）にそれぞれ連結されたダミーセルの配列を単位セルの配列と同じに配列し、このような変形構造に対応し得るように、ダミーワードライン（ＤＷＬ０、ＤＷＬ１）を２本に分離して、１本のダミーワードライン（ＤＷＬ１）が奇数行（又は偶数行）のビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ１）に連結されたダミーセル（ＤＣ０、ＤＣ１）を担当し、他の１本のダミーワードライン（ＤＷＬ０）が偶数行（又は奇数行）のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）に連結されたダミーセル（ＤＣ０′、ＤＣ１′）を担当するように構成した点で、前述した変形実施例２−１による強誘電体メモリと同一である。
【００５１】
しかし、本実施例による強誘電体メモリは、各ビットラインに一つずつのスイッチングトランジスタを備え、かつ、隔行で隣接する２本のビットライン間を連結するスイッチングトランジスタを備える前述した変形実施例２−１による強誘電体メモリとは異なり、隔行で隣接する２本のビットライン間を連結するスイッチングトランジスタのみを備え、これら２本のライン間のスイッチングトランジスタを用いて、データの貯蔵時、貯蔵が選択されたビットラインに隣接した２本のビットラインに連結されたダミーセルにダミーデータを貯蔵し、また、データの読み出し時、読み出しが選択されたビットラインに隣接した２本のビットラインから、基準電圧として使用するための平均値を出力するように構成されている点が、前述した変形実施例２−１による強誘電体メモリと異なる。
したがって、本実施例においては、不要な重複記載を避けるため、強誘電体メモリの全般的な配置構造についてはその説明を省略し、簡素化されたスイッチングトランジスタの構造を有する本実施例による強誘電体メモリにデータを貯蔵し、かつ貯蔵されたデータを読み出す過程について説明する。
【００５２】
本実施例においては、説明の便宜と理解し易さのため、上位電圧をＶｃｃとし、下位電圧を０Ｖとし、プレート電極には上位電圧と下位電圧のほぼ中間値程度の電圧（Ｖｐ）（例えば、Ｖｃｃ／２）を印加し、データ出力時、単位セルのデータが“１”又は“０”である時、当該ビットラインの電位変化量をそれぞれＶ１又はＶ０であると仮定する。また、強誘電体メモリをなす全ての単位セルでのデータ貯蔵及び読み出し過程が実質的に同一であるので、ここでは、ただ一つの単位セル（例えば、Ｃ００）でのデータ貯蔵及び読み出し過程について一例として説明する。
まず、単位セル（Ｃ００）にデータ“１”を貯蔵する過程について述べると、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ０）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ１）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）（／ＢＬ０）に“０Ｖ”を、ビットライン（又は逆ビットライン）（ＢＬ１）に“Ｖｐ”を、プレート電極（ＰＬ）に“Ｖｐ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜がその電位差により陽（＋）の方向に分極することにより、データ“１”が貯蔵される。
【００５３】
その結果、Ｖｃｃ及び０Ｖがそれぞれ印加される２本のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“０、１”のデータ（ダミーデータ）がそれぞれ貯蔵され、ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるダミーデータは、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生させることに使用される。
すなわち、ダミーセル（ＤＣ０′）とダミーセル（ＤＣ１′）から出力されるダミーデータに対する平均電圧は、ビットライン（ＢＬ０）内の任意の単位セルからデータを読み出す時、データの判定のための比較の基準となる基準電圧として使用される。
【００５４】
一方、本実施例においては、前記とは異なる方式でデータ“１”を単位セル（Ｃ００）に貯蔵、つまりワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ０）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）（／ＢＬ１）に“０Ｖ”を、ビットライン（又は逆ビットライン）（ＢＬ１）に“Ｖｐ”を、プレート電極（ＰＬ）に“Ｖｐ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜がその電位差により陽（＋）の方向に分極することにより、データ“１”が貯蔵される。
その結果、Ｖｃｃ及び０Ｖがそれぞれ印加される２本のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“１、０”のデータ（ダミーデータ）がそれぞれ貯蔵される。ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるダミーデータは、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００５５】
つぎに、単位セル（Ｃ００）にデータ“０”を貯蔵する過程について述べると、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ０）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ１）に“０Ｖ”を、ビットライン（又は逆ビットライン）（／ＢＬ０）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）（ＢＬ１）に“Ｖｐ”を、プレート電極ライン（ＰＬ）に“Ｖｐ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差によって、陰（−）の方向に分極することにより、データ“０”が貯蔵される。
その結果、０Ｖ及びＶｃｃがそれぞれ印加される２本のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“１、０”のデータ（ダミーデータ）がそれぞれ貯蔵される。ここで、２本のダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるダミーデータは、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
【００５６】
すなわち、ダミーセル（ＤＣ０′）とダミーセル（ＤＣ１′）から出力されるダミーデータに対する平均電圧は、ビットライン（ＢＬ０）内の任意の単位セルからデータを読み出す時、データの判定のための比較の基準となる基準電圧として使用される。
一方、本実施例においては、前記とは異なる方式でデータ“０”を単位セル（Ｃ００）に貯蔵、つまりワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ０）を“オン”状態にし、２本のビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０）に“０Ｖ”を、ビットライン（又は逆ビットライン）に“Ｖｃｃ”を、ビットライン（又は逆ビットライン）に“Ｖｐ”を、プレート電極ライン（ＰＬ）“Ｖｐ”をそれぞれ印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差によって、陰（−）の方向に分極することにより、データ“０”が貯蔵される。
【００５７】
その結果、０Ｖ及びＶｃｃがそれぞれ印加される２本のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）にそれぞれ連結された各ダミーセル（ＤＣ０′、ＤＣ１′）には、その印加電圧によって、順次“０、１”のデータ（ダミーデータ）がそれぞれ貯蔵される。ここで、二つのダミーセル（ＤＣ０′、ＤＣ１′）にそれぞれ貯蔵されるダミーデータは、任意の単位セルからデータを読み出して判定する時、当該ビットラインでの電圧と比較するのに必要な基準電圧を発生することに使用される。
以上から分かるように、本実施例によると、単位セル（Ｃ００）にデータ“１”を入力する時、二つのダミーセル（ＤＣ０′、ＤＣ１′）には、対応する各ビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）への印加電圧によって、順次“０、１”又は“１、０”のデータがそれぞれ貯蔵され、単位セル（Ｃ００）にデータ“０”を入力する時、各ダミーセル（ＤＣ０′、ＤＣ１′）には、対応する各ビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）への印加電圧によって、順次“１、０”又は“０、１”のデータがそれぞれ貯蔵される。
【００５８】
つぎに、前述したような過程により単位セル（Ｃ００）に“１”又は“０”のデータを貯蔵した状態で、これを読み出す過程について説明する。
まず、ビットライン（ＢＬ０、／ＢＬ０、／ＢＬ１）に“Ｖｃｃ”を、ビットライン（ＢＬ１）に“Ｖｐ”をそれぞれ印加した後、ワードライン（ＷＬ０）、ダミーワードライン（ＤＷＬ０）を“オン”状態にし、プレート電極（ＰＬ）に“Ｖｐ”を印加すると、ビットライン（ＢＬ０）の電位変化量は単位セル（Ｃ００）に貯蔵されたデータによりＶ１又はＶ０となる。すなわち、単位セル（Ｃ００）にデータ“１”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ１となり、単位セル（Ｃ００）にデータ“０”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ０となる。
この後、制御ライン（ＲＣＬ０）を“オン”状態にすると、スイッチングトランジスタ（ＳＴ０）が“オン”状態になるので、ダミーセル（ＤＣ０′）とダミーセル（ＤＣ１′）に貯蔵されたダミーデータの平均値が逆ビットライン（／ＢＬ０）に基準電圧として提供される。
【００５９】
したがって、ビットライン（ＢＬ０）上の電圧と逆ビットライン（／ＢＬ０）上の基準電圧が比較器（Ｃ０）に伝達されることにより、単位セル（Ｃ００）から読み出したデータを判定、つまりビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より高いとデータ“１”を判定し、ビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より低いとデータ“０”を判定することになる。
以上説明した実施例によると、Ｍ×Ｎ個の単位セルからなる強誘電体メモリにおいて、各単位セルを一つのトランジスタ及び一つのキャパシター（１Ｔ／１Ｃ）から構成し、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットライン（又は逆ビットライン）に連結して形成し、データ判定時、隣接した逆ビットラインで発生した基準電圧（つまり二つのダミーデータを平均して得た平均電圧）とデータが読み出されるビットラインでの電圧とを比較して読み出しデータを判定するようにすることにより、前述した実施例１、実施例２と同一の効果、つまり、メモリの各単位セルから読み出されるデータの判定信頼性を大幅に高めるとともにメモリの高集積化を実現することができる。
【００６０】
また、本実施例によると、単位セルとダミーセルのプレート電極を共通に連結する構造を採用するため、前述した変形実施例２−１と同様に、与えられた面積に各単位セル内のキャパシターの容量を増大させ得る付随的な効果を得ることができる。
しかも、本実施例による強誘電体メモリは、隔行で隣接する２本のビットライン間を連結するスイッチングトランジスタのみを用いてダミーデータの貯蔵及び読み出しを行う構造を採用するため、前述した変形実施例２−１による強誘電体メモリに比べ、より優れた構造の簡素化を実現し得るという更に別の利点を有する。
【００６１】
（変形実施例３−１）
図１０は、本発明の実施例３の一変形としての変形実施例３−１による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、本変形実施例は、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ直列に連結される単位セルを、二つずつ連続して対をなすように形成した点を除き、残りの構造は前述した実施例３のメモリ構造と実質的に同一である。
前述したような変形構造を有する変形実施例３−１による強誘電体メモリは、データ“１”又は“０”を任意の単位セルに入力する過程又は任意の単位セルに貯蔵されたデータを読み出す過程が、前述した実施例３と同様である。したがって、変形実施例３−１のメモリ構造において、任意の単位セルにデータを貯蔵／読み出しする過程は、前述した実施例３のものと実質的に同一であるので、不要な重複記載を避けるために、ここでの詳細な説明は省略する。
【００６２】
したがって、変形実施例３−１による強誘電体メモリは、各ビットライン（又は逆ビットライン）にそれぞれ直列に連結される単位セルを、二つずつ連続して対をなすように形成したという構造的な側面で、前述した実施例３と多少異なるが、実施例３で得られる効果と実質的に同一の効果を得ることができる。
【００６３】
【発明の効果】
以上説明したように、本発明によると、Ｍ×Ｎ個の単位セルからなる強誘電体メモリにおいて、各単位セルを一つのトランジスタ及び一つのキャパシターから形成し、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットラインに連結して形成して、データ判定時、隣接ビットラインで発生した基準電圧をビットラインでの電圧と比較することにより、メモリから読み出されるデータの判定信頼性を大幅に高めるだけでなく、強誘電体メモリの高集積化を実現することができる。
また、本発明は、プレート電極ラインを列又は行単位に分離せずに、一つのプレート電極をメモリセルに共通で連結することにより、メモリの与えられた面積内でキャパシターの容量増加を図ることができる。
【図面の簡単な説明】
【図１】強誘電体膜の分極特性の例を示すヒステリシス特性図
【図２】本発明の実施例１による強誘電体メモリの一部を示す等価回路図
【図３】本発明の変形実施例１−１による強誘電体メモリの一部を示す等価回路図
【図４】本発明の変形実施例１−２による強誘電体メモリの一部を示す等価回路図
【図５】本発明の実施例２による強誘電体メモリの一部を示す等価回路図
【図６】本発明の変形実施例２−１による強誘電体メモリの一部を示す等価回路図
【図７】本発明の変形実施例２−２による強誘電体メモリの一部を示す等価回路図
【図８】本発明の変形実施例２−３による強誘電体メモリの一部を示す等価回路図
【図９】本発明の実施例３による強誘電体メモリの一部を示す等価回路図
【図１０】本発明の変形実施例３−１による強誘電体メモリの一部を示す等価回路図
【図１１】それぞれ一つのトランジスタ／キャパシター（１Ｔ／１Ｃ）構造を有する従来の強誘電体メモリの一部を示す等価回路図
【図１２】それぞれ二つのトランジスタ／キャパシター（２Ｔ／２Ｃ）構造を有する従来の強誘電体メモリの一部を示す等価回路図
【符号の説明】
ＢＬ０、ＢＬ０′、／ＢＬ０、ＢＬ１、ＢＬ１′、／ＢＬ１ ビットライン（逆ビットライン）
ＣＬ０〜ＣＬ３ 制御ライン
Ｃ０、Ｃ１ 比較器
Ｃ００、Ｃ１０′、Ｃ２０、Ｃ３０′ 単位セル
ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′ ダミーセル
ＤＰＬ０、ＤＰＬ１ ダミープレート電極ライン
ＤＷＬ０、ＤＷＬ１ ダミーワードライン
ＩＣＬ０、／ＩＣＬ０、ＩＣＬ１、／ＩＣＬ１ 相互連結配線
ＰＬ０〜ＰＬ３ プレート電極ライン
ＳＴ０〜ＳＴ５ スイッチングトランジスタ
ＵＣ 単位セル
ＷＬ０〜ＷＬ３ ワードライン
Claims (21)
- 一側方向に伸張される多数本のビットライン、前記各ビットラインに垂直な同一方向にそれぞれ伸張される多数本のプレート電極ライン及び多数本のワードラインを有し、Ｍ×Ｎの配列で前記各ラインに接続され、それぞれ一つのトランジスタとキャパシターで構成された多数の単位セルからなる強誘電体メモリにおいて、
前記各ビットラインに、隔行で又は隔列で交互に配置される方式でそれぞれ直列に連結される多数の単位セルからなる多数の単位セルグループと、
前記各ビットラインの任意の位置にそれぞれ連結され、それぞれ一つのトランジスタとキャパシターからなる多数のダミーセルを含むダミーセルグループと、
外部からの制御信号に応答して、前記各ダミーセルと対応する各ビットライン内の単位セル間の連結をスイッチングし、多数のダミーセルの中で、二つのダミーセルの入出力間の結合をスイッチングする多数のスイッチングトランジスタからなるスイッチングトランジスタグループと、を含み、
前記誘電体メモリは、前記多数本のビットラインから選択されたいずれか１ビットライン内の任意の単位セルからデータが読み出される時、前記選択されたビットラインに隣接する２本のビットラインに連結されたダミーセル間から提供される平均電圧を、前記読み出しデータに相応する電圧との比較のための基準電圧として、前記選択されたビットラインの隣接ビットラインに提供し、
前記ダミーセルグループのうちの少なくとも一つのダミーセルは、１本のダミープレート電極ラインに連結され、前記ダミーセルグループのうちの残りのダミーセルは、他のダミープレート電極ラインに連結され、前記ダミーセルグループを構成するダミーセルは、１本のダミーワードラインに共通で連結されることを特徴とする強誘電体メモリ。 - 前記ダミーセルグループ及びスイッチングトランジスタグループは前記単位セルグループ内部の任意の位置に配置され、前記ダミーセルグループ及びスイッチングトランジスタグループを通じてそれぞれ分離される前記各ビットラインは対応する各相互連結配線を介して接続されることを特徴とする請求項１記載の強誘電体メモリ。
- ２本のビットラインが一対をなす２対のビットライン対からなるビットライングループを形成し、前記ビットライングループ内の選択されたビットライン内の任意の単位セルにデータが貯蔵される時、前記ビットライングループをなす４本のビットラインのそれぞれに連結された各ダミーセルの中で、少なくとも二つ以上のダミーセルに前記基準電圧決定用ダミーデータが同時に貯蔵されることを特徴とする請求項２記載の強誘電体メモリ。
- 前記任意の単位セルにデータが貯蔵される時、少なくとも二つのダミーセルに互いに異なるダミーデータがそれぞれ貯蔵されることを特徴とする請求項３記載の強誘電体メモリ。
- 前記４本のビットラインから選択されたどの１ビットライン内の任意の単位セルからデータが読み出される時、選択されたビットラインの他に３本のビットラインに連結されたダミーセルから選択された二つのダミーセルから出力される二つのダミーデータの出力に対する平均電圧を前記読み出しデータに対応する電圧の基準電圧として提供することを特徴とする請求項３記載の強誘電体メモリ。
- 四つの前記ダミーセルの二つは一つのダミープレート電極ラインに共通で連結され、他の二つは他の一つのダミープレート電極ラインに共通で連結され、前記四つのダミーセルは一つのダミーワードラインに共通で連結されることを特徴とする請求項４記載の強誘電体メモリ。
- 前記選択されたビットライン内の任意の単位セルにデータが貯蔵される時、前記一つのダミープレート電極ラインには上位電圧が印加され、前記他の一つのダミープレート電極ラインには下位電圧が印加されることを特徴とする請求項６記載の強誘電体メモリ。
- 前記任意の単位セルからデータが読み出される時、前記一つ及び他のダミープレート電極ラインには、前記下位電圧がそれぞれ印加されることを特徴とする請 求項７記載の強誘電体メモリ。
- 前記スイッチングトランジスタグループは、
隔行のビットラインと前記隔行のビットラインのそれぞれに連結された各ダミーセル間をそれぞれスイッチングする多数のスイッチングトランジスタから構成され、第１制御ラインに共通で連結される第１スイッチンググループと、
他の隔行のビットラインと前記他の隔行のビットラインのそれぞれに連結された各ダミーセル間をそれぞれスイッチングする多数のスイッチングトランジスタから構成され、第２制御ラインに共通で連結される第２スイッチンググループと、
前記第１スイッチンググループ内のスイッチング対の各一側と対応する二つのダミーセルの各入出力間を結合し、第３制御ラインに共通で連結される第３スイッチンググループと、
前記第２スイッチンググループ内のスイッチング対の各一側と対応する二つのダミーセルの各入出力間を結合し、第４制御ラインに共通で連結される第４スイッチンググループとから構成されることを特徴とする請求項２記載の強誘電体メモリ。 - 任意の単位セルにデータを貯蔵する時、前記第１及び第２スイッチンググループはオン状態に制御され、前記第３及び第４スイッチンググループはオフ状態に制御されることを特徴とする請求項８記載の強誘電体メモリ。
- 任意の単位セルからデータを読み出す時、前記第１及び第２スイッチンググループのいずれか一つはオン状態に、他の一つはオフ状態に制御され、前記第３及び第４スイッチンググループのいずれか一つはオン状態に、他の一つはオフ状態に制御されることを特徴とする請求項８記載の強誘電体メモリ。
- 一側方向に伸張される多数本のビットライン及び前記各ビットラインに垂直な同一方向に伸張される多数本のワードラインを有し、Ｍ×Ｎの配列で前記各ラインに接続され、それぞれ一つのトランジスタとキャパシターで構成された多数の単位セルからなる強誘電体メモリにおいて、
前記各ビットラインに隔行で又は隔列で交互に配置される方式でそれぞれ直列に連結される多数の単位セルからなる多数の単位セルグループと、
前記各ビットラインの任意の位置にそれぞれ連結され、それぞれ一つのトランジスタとキャパシターからなる多数のダミーセルを含むダミーセルグループと、
外部からの制御信号に応答して、前記各ダミーセルと対応する各ビットライン内の単位セル間の連結をスイッチングし、多数のダミーセルの中で、二つのダミーセルの入出力間の結合をスイッチングする多数のスイッチングトランジスタからなるスイッチングトランジスタグループと、を含み、
前記多数の単位セルの各プレート電極及び多数のダミーセルの各プレート電極は既設定された一定電圧が印加される一つのプレート電極を介して共通で連結され、
前記誘電体メモリは、前記多数本のビットラインから選択されたいずれか１ビットライン内の任意の単位セルからデータが読み出される時、前記選択されたビットラインに隣接する２本のビットラインに連結されたダミーセル間から提供される平均電圧を、前記読み出しデータに相応する電圧との比較のための基準電圧として、前記選択されたビットラインの隣接ビットラインに提供し、
前記ダミーセルグループを構成するダミーセルは、１本のダミーワードラインに共通で連結されることを特徴とする強誘電体メモリ。 - 前記ダミーセルグループ及びスイッチングトランジスタグループは前記単位セルグループ内部の任意の位置に配置され、前記ダミーセルグループ及びスイッチングトランジスタグループを通じてそれぞれ分離される前記各ビットラインは対応する各相互連結配線を介して接続されることを特徴とする請求項１２記載の強誘電体メモリ。
- ２本のビットラインが一対をなす２対のビットライン対からなるビットライングループを形成し、前記ビットライングループ内の少なくとも一つのビットライン内の任意の単位セルにデータが貯蔵される時、前記ビットライングループをなす４本のビットラインのうちの少なくとも３本のビットラインにそれぞれ連結された各ダミーセ ルに前記基準電圧決定用ダミーデータが同時に貯蔵されることを特徴とする請求項１３記載の強誘電体メモリ。
- 前記各ビットラインには、直列に連結される少なくとも二つの単位セルが二つずつ連続の対として配列され、隣接するビットライン間には、単位セル対が互いに交互に交差する方式で配置されることを特徴とする請求項１４記載の強誘電体メモリ。
- 前記任意の単位セルにデータが貯蔵される時、二つのダミーセルには同一値のダミーデータがそれぞれ貯蔵され、残りの一つのダミーセルには、二つのダミーセルに貯蔵されたダミーデータ値とは異なるダミーデータがそれぞれ貯蔵されることを特徴とする請求項１４記載の強誘電体メモリ。
- 前記４本のビットラインから選択されたいずれか１ビットライン内の任意の単位セルからデータが読み出される時、選択されたビットラインの他の３本のビットラインに連結された三つのダミーセルから選択された二つのダミーセルから出力される二つのダミーデータの出力に対する平均電圧を、前記読み出しデータに対応する電圧の基準電圧として提供することを特徴とする請求項１４記載の強誘電体メモリ。
- 四つの前記ダミーセルは１本のダミーワードラインに共通で連結されることを特徴とする請求項１７記載の強誘電体メモリ。
- 前記スイッチングトランジスタグループは、
隔行のビットラインと前記隔行のビットラインのそれぞれに連結された各ダミーセル間をそれぞれスイッチングする多数のスイッチングトランジスタから構成され、第１制御ラインに共通で連結される第１スイッチンググループと、
他の隔行のビットラインと前記他の隔行のビットラインのそれぞれに連結された各ダミーセル間をそれぞれスイッチングする多数のスイッチングトランジスタから構成され、第２制御ラインに共通で連結される第２スイッチンググループと、
前記第１スイッチンググループ内のスイッチング対の各一側と対応する二つのダミーセルの各入出力間を結合し、第３制御ラインに共通で連結される第３スイッチンググループと、
前記第２スイッチンググループ内のスイッチング対の各一側と対応する二つのダミーセルの各入出力間を結合し、第４制御ラインに共通で連結される第４スイッチンググループとから構成されることを特徴とする請求項１３記載の強誘電体メモリ。 - 任意の単位セルにデータを貯蔵する時、前記第１及び第２スイッチンググループはオン状態に制御され、前記第３及び第４スイッチンググループはオフ状態に制御されることを特徴とする請求項１９記載の強誘電体メモリ。
- 任意の単位セルからデータを読み出す時、前記第１及び第２スイッチンググループのいずれか一つはオン状態に、他の一つはオフ状態に制御され、前記第３及び第４スイッチンググループのいずれか一つはオン状態に、他の一つはオフ状態に制御されることを特徴とする請求項１９記載の強誘電体メモリ。
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| KR100609540B1 (ko) * | 2005-03-18 | 2006-08-08 | 주식회사 하이닉스반도체 | 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리장치 및 제어 방법 |
| CN108574862B (zh) * | 2017-03-13 | 2021-06-15 | 国家新闻出版广电总局广播电视卫星直播管理中心 | 机顶盒的控制系统及控制方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR930002470B1 (ko) * | 1989-03-28 | 1993-04-02 | 가부시키가이샤 도시바 | 전기적인 독출/기록동작이 가능한 불휘발성 반도체기억장치 및 그 정보독출방법 |
| DE4110407A1 (de) * | 1990-03-30 | 1991-10-02 | Toshiba Kawasaki Kk | Halbleiter-speicheranordnung |
| JP2930168B2 (ja) | 1992-10-09 | 1999-08-03 | シャープ株式会社 | 強誘電体メモリ装置の駆動方法 |
| JPH0793978A (ja) * | 1993-09-27 | 1995-04-07 | Hitachi Ltd | 半導体メモリおよび半導体メモリの駆動方法 |
| JP3218844B2 (ja) * | 1994-03-22 | 2001-10-15 | 松下電器産業株式会社 | 半導体メモリ装置 |
| US5572459A (en) * | 1994-09-16 | 1996-11-05 | Ramtron International Corporation | Voltage reference for a ferroelectric 1T/1C based memory |
| JP3226433B2 (ja) * | 1994-09-22 | 2001-11-05 | 松下電器産業株式会社 | 強誘電体メモリ装置 |
| JP2576425B2 (ja) * | 1994-10-27 | 1997-01-29 | 日本電気株式会社 | 強誘電体メモリ装置 |
| US5487032A (en) | 1994-11-10 | 1996-01-23 | Symetrix Corporation | Method and apparatus for reduced fatigue in ferroelectric memory elements |
| JPH0997496A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 強誘電体メモリ装置及びデータ読出方法 |
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