JP2001229666A

JP2001229666A - メモリ装置及びそのデータ読出し方法

Info

Publication number: JP2001229666A
Application number: JP2000373420A
Authority: JP
Inventors: Yoichi Imamura; 陽一今村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-12-07
Filing date: 2000-12-07
Publication date: 2001-08-24

Abstract

(57)【要約】【課題】パッシブアドレッシング方式の単純マトリク
ス型メモリ素子からデータを読出しするときに、クロス
トークを防止することで、電極配設ピッチをより狭くす
ること、すなわち、メモリの大容量化を可能にする。【解決手段】パッシブアドレッシング方式の単純マト
リクス型メモリ素子を成す複数のメモリセルの中から所
望のメモリセルを選択する手段（３〜５、８）と、選択
されたメモリセルの記憶データを破壊読出しする手段
（６）と、選択メモリセルから記憶データが読み出され
ている間は、その選択メモリに少なくとも隣接したメモ
リセルの記憶データの破壊読出しを禁止する手段（８、
５）とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ装置及びそ
のデータ読出し方法に関し、特に、データの読出し／書
込みのためのメモリ素子としてパッシブアドレッシング
方式でメモリセルを選択する単純マトリクス型メモリ素
子を用いたメモリ装置及びそのデータ読出し方法に関す
る。

【０００２】

【従来の技術】一般に、メモリ装置は、データを記憶す
るためのメモリ素子と、このメモリ素子へのデータの書
込み及びメモリ素子からのデータの読出しを行う、いゆ
わる周辺回路とを備える。メモリ素子は、記憶単位を成
すメモリセルを基板上にマトリクス状に形成したメモリ
層の形態を採り、メモリ層の周りには周辺回路が配置さ
れる。このような形態を採るメモリ素子として、従来で
は、半導体メモリがその主流を占めていた。

【０００３】このような中で、近年、高速性、低消費電
力、高集積性、耐書換え性などの特徴を有する不揮発性
メモリとして、強誘電体メモリと呼ばれるメモリ素子が
注目を集めている（例えば、論文"「強誘電体メモリの
読出し応答解析」電子情報通信学会論文誌Ｃ−ＩＩ
Ｖｏｌ．Ｊ８１−Ｃ−ＩＩＮｏ．６ｐｐ．５３４
−５４１１９９８年６月"参照）。

【０００４】強誘電体メモリは、強誘電体材料として例
えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）系を用い、この
強誘電体材料から成る有機薄膜の表裏面にストライプ電
極を縦方向及び横方向に配し（例えば、裏面では横方向
且つ表面では縦方向）、これにより、マトリクス状の電
極構造をもって形成される。したがって、電極の交点で
は強誘電体キャパシタが形成される。この強誘電体キャ
パシタの場合、強誘電体の誘電分極状態に拠る２つの異
なる電荷量を"１"又は"０"に対応させ、これによりメモ
リセルを構成している（例えば、国際公開第ＷＯ９９／
１２１７０号、国際公開第ＷＯ９９／１４７６２号、及
び国際公開第ＷＯ９９／１４７６３号参照）。

【０００５】このように、メモリセルのみを単純にマト
リクス状に形成した構造のメモリ素子は、単純マトリク
ス型メモリ素子とも呼ばれている。勿論、上述した誘電
分極特性を利用した強誘電体メモリは、この単純マトリ
クス型メモリ素子の一例であって、その他の記憶機能に
拠るメモリセルもある。

【０００６】例えば、国際公開ＷＯ９８／５８３８３号
公報で提案されているように、Ｃｕ−ＴＣＮＱを有機薄
膜として成膜し、この有機薄膜を挟んで、その表裏面に
Ｘ，Ｙストライプ電極を上述した如くマトリクス状に配
設することでメモリセルが構成される。この場合、Ｘ，
Ｙストライプ電極間に印加される電界強度が一定のしき
い値を超えると、インピーダンス（電圧対電流特性）が
変化し、且つ、印加電界を零に戻してもインピーダンス
が変化しないという特性が得られる。このため、ハイイ
ンピーダンス状態及びローインピーダンス状態を夫
々、"０"及び"１"に割り当てて不揮発性メモリを構成す
るものである。また、ダイオード素子をマトリクス状に
形成して単純マトリクス型メモリ素子を構成する例も知
られている。

【０００７】このような単純マトリクス型メモリ素子を
駆動するには、パッシブアドレッシング方式と呼ばれる
駆動方式が採用される。この方式は、メモリセルを選択
するための行方向及び列方向のライン（電極）選択を担
うスイッチング素子を周辺回路の一部に設けたものであ
る。

【０００８】

【発明が解決しようとする課題】上述した単純マトリク
ス型メモリ素子の場合において、メモリ容量を上げる１
つの方法は、ストライプ状の電極の配設ピッチを狭くす
ればよい。

【０００９】しかしながら、電極ピッチをあまり狭くす
ると、データ読出し時にクロストークが発生するという
問題がある。とくに、強誘電体メモリの場合、そのデー
タ読出しは、誘電分極により蓄積されていた電荷を、ビ
ットラインを流れる電流として取り出す、破壊読出しで
行なわれるため、これが電極間のクロストークの原因に
なっていた。

【００１０】また、データ読出し側のビットラインを形
成する列方向のストライプ電極に繋がる周辺回路には、
出力信号を増幅するセンスアンプが入る。このため、周
辺回路を形成するゲート量が非常に多く、したがって、
ストライプ電極の列ピッチも比較的大きなものになって
いた。

【００１１】このような２つの観点から、従来の単純マ
トリクス型メモリ素子における列方向のストライプ電極
間のピッチは一定限度以上に狭くすることはできず、し
たがって、メモリの大容量化にも限界があった。

【００１２】本発明は、単純マトリクス型メモリ素子か
らデータを読み出すときのクロストークを防止し、これ
によりメモリの大容量化を可能にすることを、その第1
の目的とする。

【００１３】また本発明の他の目的は、単純マトリクス
型メモリ素子からデータを読み出すときのクロストーク
を防止し、かつ読出し時の出力をセンスするセンス回路
のゲート量を削減し、これによりメモリの大容量化を可
能にすることである。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明のメモリ装置によれば、マトリクス状に配列
された複数のメモリセルから成り、且つパッシブアドレ
ッシング方式に基づき当該メモリセルの記憶データの読
出しを行う単純マトリクス型メモリ素子を備えたメモリ
装置において、前記複数のメモリセルの中で所望のメモ
リセルを選択する選択手段と、この選択手段により選択
されたメモリセルの記憶データを読出しするデータ読出
し手段と、このデータ読出し手段によって選択メモリセ
ルから記憶データが読み出されている間は、その選択メ
モリに少なくとも隣接したメモリセルの記憶データの読
出しを禁止する読出し禁止手段とを備えたことを特徴と
する。

【００１５】好適な一例としては、前記読出し禁止手段
は、一方の端子が前記メモリ素子の複数の列電極に各々
接続され且つもう一方の端子が複数個毎に電気的に束ね
られて成るオン・オフ動作可能な複数個のスイッチング
素子を有するマルチプレクサと、前記スイッチング手段
のオン・オフ動作を制御する制御手段とを備える。

【００１６】また、前記読出し禁止手段は、前記メモリ
素子を成す複数のメモリセルの中で、選択されたメモリ
セル以外のメモリセルには読出しの電圧に満たないバイ
アス電圧を印加するバイアス電圧印加手段を備えていて
もよい。

【００１７】例えば、前記単純マトリクス型メモリ素子
の複数のメモリセルは、強誘電性を有する有機材料から
成る薄膜層をキャパシタとしたメモリセルである。

【００１８】一方、本発明に係るメモリ装置のデータ読
出し方法によれば、マトリクス状に配列された複数のメ
モリセルから成り、且つパッシブアドレッシング方式に
基づき当該メモリセルの記憶データの読出しを行う単純
マトリクス型メモリ素子を備えたメモリ装置のデータ読
出し方法であり、前記複数のメモリセルの中から選択さ
れたメモリセルの記憶データを読出しされている間は、
その選択メモリに少なくとも隣接したメモリセルの記憶
データの読出しを禁止することを特徴とする。

【００１９】

【発明の実施の形態】以下、本発明の１つの実施形態を
図面に基づき説明する。

【００２０】（第1の実施形態）第1の実施形態を図１〜
２に基づき説明する。本実施形態に係るメモリ装置は、
図１に示す如く、単純マトリクス型メモリ素子として形
成された強誘電体メモリ１と、この強誘電体メモリ１の
周辺回路として形成された制御回路２、行デコーダ３、
行ドライバ４、列デコーダ５、列ドライバ＆センスアン
プ６、入出力バッファ７、及び列方向のライン切換え用
の列マルチプレクサ８とを備える。列マルチプレクサ８
は、強誘電体メモリ１と列ドライバ＆センスアンプ６と
の間に介挿されている。

【００２１】この内、強誘電体メモリ１は、矩形状のメ
モリセル領域を成すように図示しない基板上に成膜され
た強誘電体薄膜２１と、この強誘電体薄膜２１を挟んで
その表裏面それぞれに配設されたストライプ状のＸスト
ライプ電極２２１〜２２ｎ及びＹストライプ電極２３１
〜２３ｎとを備える。Ｘストライプ電極２２１〜２２ｎ
は行方向（Ｘ方向）に直交する方向に沿って複数本、延
設され、それらの一端が図示しないコンタクトホールを
介して行ドライバ４のワード線に夫々電気的に接続され
ている。一方、Ｙストライプ電極２３１〜２３ｎは列方
向（Ｙ方向）に直交する方向に沿って複数本、延設さ
れ、それらの一端がコンタクトホールを介してマルチプ
レクサ８のマトリクス側端に夫々電気的に接続されてい
る。

【００２２】強誘電体薄膜２１は、強誘電性を有する有
機材料を用いて形成される。この有機材料は自発分極を
有し、Ｘストライプ電極及びＹストライプ電極間に印加
される電界に応じて分極軸が反転し、且つ、印加電界を
０にしても分極状態が変化しない特性を有している。

【００２３】従って、この薄膜２１の分極状態に対応し
てそれぞれ"０"或いは"１"を割り当てて不揮発性メモリ
が形成される。したがって、この強誘電体薄膜２１で
は、互いに直交するＸストライプ電極とＹストライプ電
極の各交点において１つのメモリセル（単位メモリセ
ル）が形成される。

【００２４】この強誘電体薄膜２１は、例えば国際公開
ＷＯ９９／１２１７０号公報に開示されているビニリデ
ンフルオライド（vinylidene fluoride）とトリフルオ
ロエチレン（trifluoroethylene）の共重合体を用いて
作ることができる。この薄膜２１を成膜するには上記の
有機材料をＰＧＭＥＡ、シクロヘキサン、カルビトール
アセテート等の溶媒に溶かし、これをメモリセル領域に
スピンコートして熱処理すればよい。この熱処理により
膜中の溶媒成分が蒸発し、膜が固化する。また、上記溶
媒に湿潤剤又はバインダとして、グリセリン、ジエチレ
ングリコール、エチレングリコール等を必要に応じて加
えても良い。

【００２５】また、ｎ本のＸストライプ電極２２１〜２
２ｎ及びｎ本のＹストライプ電極２３１〜２３ｎは、例
えば、Ａｌ、ＲｕＯ_２、Ｐｔ、ＩｒＯ_２、ＹＢａ_２Ｃｕ
_３Ｏ _７、ＯｓＯ_２、ＭｏＯ_２、ＲｅＯ_２、ＷＯ_２、Ａ
ｕ、Ａｇ、Ｉｎ、Ｉｎ−Ｇａ合金、Ｇａなどの導電性材
料の微粒子を適当な溶媒に溶かして導電性材料液（電極
材料液）を調整し、インクジェット式記録ヘッド（流動
体吐出ヘッド）を用いてストライプ状にパターニング塗
布することで形成される。溶媒として、ブチルカルビト
ールアセテート、３−ジメチル−２−イミタゾリジン、
ＢＭＡ等を用いることができる。インクジェット式記録
ヘッドとしては、圧電体素子の体積変化により所望の流
動体を吐出させるピエゾジェット方式であっても、熱の
印加により急激に蒸気が発生することにより流動体を吐
出させるバブルジェット（登録商標）方式であってもよ
い。続いて、塗布された電極材料液を熱処理し、溶媒成
分を蒸発させればストライプ電極が形成される。

【００２６】一方、行デコーダ３及び列デコーダ５は、
与えられたアドレス信号をデコーティングして強誘電体
メモリ１のワードライン及びビットラインを駆動すべ
く、デコーティング結果に応じた行ドライバ４及び列マ
ルチプレクサ８にドライブ信号を送る。

【００２７】行ドライバ４は、強誘電体メモリ１のワー
ドラインを成すＸストライプ電極２２１〜２２ｎにそれ
ぞれ接続された複数のドライブ回路を有し、行デコーダ
３から送られてくるドライブ信号に応じてワードライン
を駆動する。これにより、指定アドレスに応じて選択さ
れるワード線のみをアクティブ（選択）状態にすること
ができる。

【００２８】列マルチプレクサ８は、一方のマトリクス
側端を強誘電体メモリ１のビットラインを成すＹストラ
イプ電極２３１〜２３ｎにそれぞれ接続された経路を有
し、この複数の回路に、例えばＴＦＴ（薄膜トランジス
タ）などから成る電子スイッチ８Ａ〜８Ｎが個別に且つ
直列に介挿されている。この電子スイッチ８Ａ〜８Ｎの
センスアンプ側端の経路については、３本の隣接するＹ
ストライプ電極に繋がる経路同士を１本の経路に結合し
（束ね）、この結合（束ね）端をそれぞれ、列ドライバ
＆センスアンプ６に接続している。これにより、電子ス
イッチ８Ａ〜８Ｎは3個ずつのスイッチ群Ｍ１〜Ｍｉに
グループ分けされる。

【００２９】電子スイッチ８Ａ〜８Ｎは、各々、列デコ
ーダ５から送られてくるドライブ信号に応じてオン・オ
フする。このオン・オフのタイミングは、スイッチ群Ｍ
１（〜Ｍｉ）毎に３段階に分けて制御される。例えばデ
ータ読出し・再書込みのときには、最初のタイミングで
は、各スイッチ群（〜Ｍｉ）の１番目のスイッチ８Ａ
（８Ｄ、〜）がオンに且つ残りのスイッチがオフに制御
される。次のタイミングでは、、各スイッチ群（〜Ｍ
ｉ）の２番目のスイッチ８Ｂ（８Ｅ〜）がオンに且つ残
りのスイッチがオフに制御される。

【００３０】さらに次のタイミングでは、、各スイッチ
群（〜Ｍｉ）の３番目のスイッチ８Ｃ（８Ｆ〜）がオン
に且つ残りのスイッチがオフに制御される。このよう
に、列デコーダ５から送られてくるドライブ信号によ
り、各スイッチ群毎に３段階に分けてオン状態に置かれ
る。

【００３１】一方、メモリセルにデータを書き込むだけ
の場合には、スイッチ群Ｍ１〜Ｍｉの１番目（〜３番
目）の電子スイッチであっても、独立してオン又はオフ
に制御される。

【００３２】なお、この列マルチプレクサ８は、そのセ
ンスアンプ側端において、列方向における隣接する複数
本の経路毎にそれらを１本に束ねる構成であればよく、
必ずしも３本毎に束ねる構成に限定されることなく、例
えば隣接する２本同士を１本に束ねる構成であってもよ
い。この２本ずつの束ね構成の場合、上述した電子スイ
ッチのオン・オフは、各スイッチ群に属する2個のスイ
ッチが交互に２段階でオン状態に置かれる。束ねられる
複数の経路には、図１に示す如く、夫々、電子スイッチ
が直列に介挿される。

【００３３】列ドライブ＆センスアンプ８は、データ書
込み時には強誘電体メモリ１のＹストライプ電極２３１
〜２３ｎに書込み用の分極電圧を印加可能なバイアス回
路を備えるとともに、データ読出し時には読出しを行う
ための分極反転電圧を印加して、出力されてきた読出し
に拠る電流を増幅する電流センスアンプとを備える。こ
れらのバイアス回路及び電流センスアンプの形成数は、
列マルチプレクサ８におけるセンスアンプ側の経路を３
本毎の束ねているので、従来のｎ本のＹストライプ電極
２３１〜２３ｎ（ビットライン）に比べ、ｎ／３個で済
んでいる。

【００３４】また、入出力バッファ７は、ビットライン
数分のメモリ容量の一時記憶メモリで成り、データ読出
し時に、各ビットラインからの読出しデータが各々一時
記憶される。また、この入出力バッファ７では、制御回
路２からのタイミング制御の元で、全部のビットライン
からの読出しデータが揃うまで各ビットラインの読出し
データが保持される。ビットライン全部の読出しデータ
が揃うと、入出力バッファ７から所定ビット数のデータ
として読み出される。

【００３５】さらに、制御回路２は、行デコーダ３、行
ドライバ４、列デコーダ５、列ドライバ＆センスアンプ
６、及び入出力バッファ７の動作タイミングを制御す
る。

【００３６】これら制御回路２、行デコーダ３、行ドラ
イバ４、列デコーダ５、列ドライバ＆センスアンプ６、
入出力バッファ７、及び列マルチプレクサ８は、例え
ば、予め所望の半導体プロセスで形成しておき、いわゆ
るＳＵＦＴＬＡ法に拠り、強誘電体メモリ１を形成した
基板に転写成形することで形成される。なお、これらの
回路は、シリコン基板上に通常の半導体プロセスを用い
て作り込んでもよいことは勿論である。

【００３７】次いで、本実施形態のメモリ装置の作用効
果を説明する。

【００３８】行デコーダ３及び列デコーダ５はアドレス
信号を受けると、このアドレス信号が行方向及び列方向
それぞれに関してデコーティングされる。この結果、行
ドライバ４からのドライブによって、強誘電体メモリ１
における行方向のワードラインの内、所望のワードライ
ンが選択され、それ以外のワードラインは非選択状態と
なる。例えば図１の例において、Ｘストライプ電極２２
ｍに相当するワードラインが選択されているとする。

【００３９】一方、列デコーダ５は、データ読出し・再
書込みのときには、列マトリクス８の電子スイッチ８Ａ
〜８Ｎにオン・オフのドライブ信号を３段階で順次送
る。つまり、このドライブ信号によって、列マルチプレ
クサ８において束ねられている経路のスイッチ群Ｍ１〜
Ｍｉそれぞれの中で、列方向の一方の端に位置する電子
スイッチ８Ａ、８Ｃ、…から順次、オン状態に制御され
る。

【００４０】すなわち、最初のタイミングで第1のスイ
ッチ群Ｍ１の１番目の電子スイッチ８Ａ、第2のスイッ
チ群Ｍ２の１番目の電子スイッチ８Ｄ、…がスイッチオ
ンとなり、その他の電子スイッチ、すなわちオン状態に
する電子スイッチに隣接する、又は、距離的に近い電子
スイッチはオフ状態にされる。同様に次のタイミング
で、第1のスイッチ群Ｍ１の２番目の電子スイッチ８
Ｂ、第２のスイッチ群Ｍ２の２番目の電子スイッチ８
Ｅ、…がスイッチオンとなり、その他の電子スイッチは
オフ状態にされる。さらに、次のタイミングで、第1の
スイッチ群Ｍ１の３番目の電子スイッチ８Ｃ、第２のス
イッチ群Ｍ２の２番目の電子スイッチ８Ｆ、…がスイッ
チオンとなり、その他の電子スイッチはオフ状態にされ
る。以下、この３段階の切替サイクルが繰り返される。

【００４１】この結果、最初のタイミングでは、例えば
図１に示す如く、Ｘストライプ電極２２ｍのワードライ
ンと、１番目、４番目、…のＹストライプ電極２３１、
２３４、…に相当するビットラインとの交点のメモリセ
ルが選択される（図１中の黒丸の位置参照）。次のタイ
ミングでは、Ｘストライプ電極２２ｍのワードライン
と、２番目、５番目、…のＹストライプ電極２３２、２
３５、…に相当するビットラインとの交点のメモリセル
（図１における黒丸の右隣のセル）が選択される。さら
に、次のタイミングでは、Ｘストライプ電極２２ｍのワ
ードラインと、３番目、６番目、…のＹストライプ電極
２３３、２３６、…に相当するビットラインとの交点の
メモリセル（図１における黒丸の右側２つ目のメモリセ
ル）が選択される。この３段階のメモリセル選択によっ
て、Ｘストライプ電極２２ｍによるワードライン上の全
メモリセルの選択が完了する。

【００４２】各メモリセルが選択されると、列ドライバ
＆センスアンプ６によって分極反転電圧がメモリセルに
印加されて、蓄積電荷が電流として読出しされた後、再
び、分極電圧が当該メモリセルに印加されて再書込みが
行なわれる。読出しされた電流出力はセンスアンプによ
り増幅され、入出力バッファ７に一時格納される。上述
したように、マルチプレクサ８の電子スイッチ８Ａ〜８
Ｎに対する３段階の切換えが一巡した時点で、１ワード
ライン全部のメモリセルのデータが入出力バッファ７に
揃う。この揃ったデータは全ビットの読出しデータとし
て、入出力バッファ７から読み出され、出力される。

【００４３】このように強誘電体メモリ１の中の選択し
たメモリセル（すなわち選択した列の電極）からデータ
読出しを行うとき、そのメモリセルに隣接するメモリセ
ル（電極）から同時にはデータ読出しが行なわれない。
すなわち、隣接するメモリ同士（本実施形態では２つ先
のメモリセルまでを）のデータ読出しのタイミングはマ
ルチプレクサ８によってシフトされる。

【００４４】このため、電流として蓄積データが読出し
されるときに、隣接する列ストライプ電極同士、又は、
近隣の列ストライプ電極同士の間でクロストークが生じ
る心配も殆ど解消される（理由１）。

【００４５】同時に、マルチプレクサ８の電子スイッチ
８Ａ〜８Ｎは３個毎に束ねて列ドライバ＆センスアンプ
６に接続され、３段階で一巡するスイッチ切換え制御の
元に置かれるため、列ドライバ＆センスアンプ６に備え
るドライブ回路及び電流センスアンプが、列毎にそれら
を備える場合に比べて、その数を１／３に減らすことが
できる。つまり、強誘電体メモリ１の列方向に備える周
辺回路のゲート量が大幅に少なくなる（理由２）。

【００４６】この２つの理由に因って、まず、強誘電体
メモリ１の列方向に並ぶＹストライプ電極２３１〜２３
ｎの配設ピッチＰｙ（図２参照）を従来に比べて大幅に
小さくすることができる。これはとりもなおさず、行方
向に並ぶＸストライプ電極２２１〜２２ｎの配設ピッチ
Ｐｘ（図２参照）をも小さくするも可能にするので、同
一サイズのセル領域に形成するメモリセルの密度を大幅
に上げることができ、結局、メモリ容量を大幅に増大さ
せることができる。

【００４７】（第２の実施形態）本発明に係る第２の実
施形態を図３〜図５に基づき説明する。なお、本実施形
態において、第１の実施形態のメモリ装置におけるのと
同一又は同等のコンポーネントには同一符号を付して、
その説明を省略又は簡略化する。

【００４８】本実施形態に係るメモリ装置は、上述の第
１の実施形態と同様に、パッシブアドレッシング方式に
基づいて動作する単純マトリクス型メモリ素子として強
誘電体メモリを用い、選択したメモリセル（電極）から
データを読み出す期間には、少なくともそれに隣接した
メモリセル（電極）からデータを読み出すことを禁止す
ることを特徴とする。ただし、本実施形態では、前述し
た第１の実施形態のものとは異なり、行方向及び列方向
に並んでいる電極に印加する分極反転電圧の制御によ
り、かかる禁止処理を実現するようにしている。

【００４９】この実施形態におけるメモリ装置の全体
は、図３に示す如く、第１の実施形態のそれに比して、
マルチプレクサを外し、列デコーダ５のドライブ信号で
列ドライバ＆センスアンプ６を制御するようにしてい
る。

【００５０】また、行ドライバ４は、図５に示す如く、
行（ワードライン）を選択するか非選択とするかを表す
選択・非選択（ドライブ）信号によりオン・オフする第
１のスイッチング素子４Ａ（４Ａ_１、４Ａ_２、…）と、
この選択・非選択信号を反転させるインバータ４Ｂ（４
Ｂ_１、４Ｂ_２、…）と、このインバータ４Ｂの出力信号
によりオン・オフする第２のスイッチング素子４Ｃ（４
Ｃ_１、４Ｃ_２、…）とを、各行毎に備える。第１のスイ
ッチング素子４Ａの一端は０ボルト電位に接続され、も
う一端はそれぞれのＸストライプ電極２２１（〜２２
ｎ）に接続されている。また、第２のスイッチング素子
４Ｃの一端はＥ／２（ボルト）の電圧源に接続され、も
う一端は第１のスイッチング素子４Ａと電極との接続経
路に並列に接続されている。

【００５１】ここで、Ｅは、強誘電体メモリ１のメモリ
セルから読出しによりデータ（蓄積電荷に応じた電流）
を取り出すために印加する分極反転電圧である。

【００５２】このため、行ドライバ４において、選択・
非選択信号＝論理値１となると、第１のスイッチング素
子４Ａ＝オン、第２のスイッチング信号４Ｃ＝オフとな
るので、Ｘストライプ電極２２１（〜２２ｎ）のバイア
ス電圧＝０となる。反対に、選択・非選択信号＝論理値
０となると、第１のスイッチング素子４Ａ＝オフ、第２
のスイッチング信号４Ｃ＝オンとなるので、Ｘストライ
プ電極２２１（〜２２ｎ）のバイアス電圧＝Ｅ／２とな
る。

【００５３】一方、列ドライバ＆センスアンプ６は、図
４に示す如く、列（ビットライン）を選択するか非選択
とするかを表す選択・非選択（ドライブ）信号によりオ
ン・オフする第１のスイッチング素子６Ａ（６Ａ_１、６
Ａ_２、…）と、この選択・非選択信号を反転させるイン
バータ６Ｂ（６Ｂ_１、６Ｂ_２、…）と、このインバータ
６Ｂの出力信号によりオン・オフする第２のスイッチン
グ素子６Ｃ（６Ｃ_１、６Ｃ_２、…）と、分極反転電圧Ｅ
の電圧源と第１のスイッチング素子６Ａの一端との間に
介挿された電流センスアンプ６Ｄ（６Ｄ_１、６Ｄ_２、
…）とを、各列毎に備える。第１のスイッチング素子６
Ａのもう一端はそれぞれのＹストライプ電極２３１（〜
２３ｎ）に接続されている。また、第２のスイッチング
素子６Ｃの一端はＥ／２（ボルト）の電圧源に接続さ
れ、もう一端は第１のスイッチング素子６Ａと電極との
接続経路に並列に接続されている。

【００５４】このため、列ドライバ＆センスアンプ６に
おいて、選択・非選択信号＝論理値１となると、第１の
スイッチング素子６Ａ＝オン、第２のスイッチング信号
４Ｃ＝オフとなるので、Ｙストライプ電極２３１（〜２
３ｎ）のバイアス電圧＝Ｅ（分極反転電圧）となる。反
対に、選択・非選択信号＝論理値０となると、第１のス
イッチング素子６Ａ＝オフ、第２のスイッチング信号６
Ｃ＝オンとなるので、Ｙストライプ電極２３１（〜２３
ｎ）のバイアス電圧＝Ｅ／２となる。

【００５５】したがって、図４、５に示すバイアス電圧
の制御法によれば、選択した行電極に対するバイアス電位＝０（ボルト）選択した列電極に対するバイアス電位＝Ｅ（ボルト）非選択の行電極に対するバイアス電位＝Ｅ／２（ボル
ト）非選択の列電極に対するバイアス電位＝Ｅ／２（ボル
ト）となる。これにより、選択されたメモリセルには分極反
転電圧Ｅが印加されるが、非選択のメモリセルには分極
反転電圧Ｅが印加されず、その印加電圧は、０もしくは
Ｅ／２となる。したがって、選択されたメモリセルの蓄
積電荷は分極反転により読出しに付されて、そのデータ
が電流として取り出されるが、非選択のメモリセルの蓄
積電荷は分極反転されず、ほぼそのままの分極状態が維
持される。これは、誘電分極ヒステリシス特性が角型特
性を示すほど、維持され易いことに因る。また、列デコ
ーダ５は上述した列電極と列ドライバを選択的に接続さ
せる制御を行うので、選択したメモリセル以外のメモリ
セルには分極反転電圧Ｅは印加されない。あるメモリセ
ルが選択された場合、そのメモリセルに隣接した列電極
には、分極電圧が印加されず、またセンスアンプへ接続
されないので、読み出しは行われない。これにより、デ
ータ読み出し時に読み出し電流による列電極間のクロス
トークが発生する状態を確実に排除できる。

【００５６】なお、この第２の実施形態において、図４
に示したバイアス電圧は一例であり、非選択電圧が分極
反転を起こさない他のバイアス電圧値でも可能である。

【００５７】なお、本発明は上述した実施形態記載のも
のに限定されることなく、さらに、種々の形態に変更す
ることができる。また、本発明は、有機強誘電体のみで
はなく、セラミック系のＳＢＴ(SrBi₂Ta₂O₉)、ＰＺＴ(P
bZrxTi-xO₃)にも適用可能である。

【００５８】

【発明の効果】以上説明したように、本発明のメモリ装
置及びそのデータ読出し方法によれば、パッシブアドレ
ッシング方式の単純マトリクス型メモリ素子を成す複数
のメモリセルの中から選択されたメモリセルの記憶デー
タを読出している間は、その選択メモリに少なくとも隣
接したメモリセルの記憶データの読出しは禁止されるの
で、データ読出し時のクロストークを防止し、これによ
り、メモリ素子の電極配設ピッチをより狭くすることが
でき、メモリの大容量化が可能になる。

【００５９】また、かかる禁止処理をバイアス電圧の制
御を介して行うことで、データ読出し時のクロストーク
を防止し、かつ読出し時の出力をセンスするセンス回路
のゲート量を削減でき、これによりメモリの大容量化が
可能になる。

【図面の簡単な説明】

【図１】本発明の第1の実施形態に係るメモリ装置の概
要を示すブロック図である。

【図２】パッシブアドレッシング方式に拠る単純マトリ
クス型メモリ素子としての誘電体メモリの概要を示す斜
視図である。

【図３】本発明の第２の実施形態に係るメモリ装置の概
要を示すブロック図である。

【図４】第２の実施形態における行ドライバの回路構成
を示す部分回路図である。

【図５】第２の実施形態における列ドライバ＆センスア
ンプの回路構成を示す部分回路図である。

【符号の説明】

１誘電体メモリ２制御回路３行デコーダ４行ドライバ４Ａ，４Ｃスイッチング素子４Ｂインバータ５列デコーダ６列ドライバ＆センスアンプ６Ａ，６Ｃスイッチング素子６Ｂインバータ６Ｄ電流センスアンプ７入出力バッファ８マルチプレクサ８Ａ〜８Ｎ電子スイッチ２１強誘電性を有する有機薄膜２２１〜２２ｎＸストライプ電極２３１〜２３ｎＹストライプ電極

【手続補正書】

【提出日】平成１３年２月２１日（２００１．２．２
１）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】強誘電体メモリは、強誘電体材料として例
えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ _３）系を用い、この
強誘電体材料から成る有機薄膜の表裏面にストライプ電
極を縦方向及び横方向に配し（例えば、裏面では横方向
且つ表面では縦方向）、これにより、マトリクス状の電
極構造をもって形成される。したがって、電極の交点で
は強誘電体キャパシタが形成される。この強誘電体キャ
パシタの場合、強誘電体の誘電分極状態に拠る２つの異
なる電荷量を"１"又は"０"に対応させ、これによりメモ
リセルを構成している（例えば、国際公開第ＷＯ９９／
１２１７０号、国際公開第ＷＯ９９／１４７６２号、及
び国際公開第ＷＯ９９／１４７６３号参照）。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】この内、強誘電体メモリ１は、矩形状のメ
モリセル領域を成すように図示しない基板上に成膜され
た強誘電体薄膜２１と、この強誘電体薄膜２１を挟んで
その表裏面それぞれに配設されたストライプ状のＸスト
ライプ電極２２１〜２２ｎ及びＹストライプ電極２３１
〜２３ｎとを備える。Ｘストライプ電極２２１〜２２ｎ
は行方向（Ｘ方向）に直交する方向に沿って複数本延設
され、それらの一端が図示しないコンタクトホールを介
して行ドライバ４のワード線に夫々電気的に接続されて
いる。一方、Ｙストライプ電極２３１〜２３ｎは列方向
（Ｙ方向）に直交する方向に沿って複数本延設され、そ
れらの一端がコンタクトホールを介してマルチプレクサ
８のマトリクス側端に夫々電気的に接続されている。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２９

【補正方法】変更

【補正内容】

【００２９】電子スイッチ８Ａ〜８Ｎは、各々、列デコ
ーダ５から送られてくるドライブ信号に応じてオン・オ
フする。このオン・オフのタイミングは、スイッチ群Ｍ
１（〜Ｍｉ）毎に３段階に分けて制御される。例えばデ
ータ読出し・再書込みのときには、最初のタイミングで
は、各スイッチ群（〜Ｍｉ）の１番目のスイッチ８Ａ
（８Ｄ、〜）がオンし且つ残りのスイッチがオフに制御
される。次のタイミングでは、、各スイッチ群（〜Ｍ
ｉ）の２番目のスイッチ８Ｂ（８Ｅ〜）がオンに且つ残
りのスイッチがオフに制御される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３０

【補正方法】変更

【補正内容】

【００３０】さらに次のタイミングでは、、各スイッチ
群（〜Ｍｉ）の３番目のスイッチ８Ｃ（８Ｆ〜）がオン
し且つ残りのスイッチがオフに制御される。このよう
に、列デコーダ５から送られてくるドライブ信号によ
り、各スイッチ群毎に３段階に分けてオン状態に置かれ
る。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００５０

【補正方法】変更

【補正内容】

【００５０】また、行ドライバ４は、図４に示す如く、
行（ワードライン）を選択するか非選択とするかを表す
選択・非選択（ドライブ）信号によりオン・オフする第
１のスイッチング素子４Ａ（４Ａ_１、４Ａ_２、…）と、
この選択・非選択信号を反転させるインバータ４Ｂ（４
Ｂ_１、４Ｂ_２、…）と、このインバータ４Ｂの出力信号
によりオン・オフする第２のスイッチング素子４Ｃ（４
Ｃ_１、４Ｃ_２、…）とを、各行毎に備える。第１のスイ
ッチング素子４Ａの一端は０ボルト電位に接続され、も
う一端はそれぞれのＸストライプ電極２２_１（〜２
２_ｎ）に接続されている。また、第２のスイッチング素
子４Ｃの一端はＥ／２（ボルト）の電圧源に接続され、
もう一端は第１のスイッチング素子４Ａと電極との接続
経路に並列に接続されている。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００５２

【補正方法】変更

【補正内容】

【００５２】このため、行ドライバ４において、選択・
非選択信号＝論理値１となると、第１のスイッチング素
子４Ａ＝オン、第２のスイッチング信号４Ｃ＝オフとな
るので、Ｘストライプ電極２２_１（〜２２_ｎ）のバイア
ス電圧＝０となる。反対に、選択・非選択信号＝論理値
０となると、第１のスイッチング素子４Ａ＝オフ、第２
のスイッチング信号４Ｃ＝オンとなるので、Ｘストライ
プ電極２２_１（〜２２ _ｎ）のバイアス電圧＝Ｅ／２とな
る。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００５３

【補正方法】変更

【補正内容】

【００５３】一方、列ドライバ＆センスアンプ６は、図
５に示す如く、列（ビットライン）を選択するか非選択
とするかを表す選択・非選択（ドライブ）信号によりオ
ン・オフする第１のスイッチング素子６Ａ（６Ａ_１、６
Ａ_２、…）と、この選択・非選択信号を反転させるイン
バータ６Ｂ（６Ｂ_１、６Ｂ_２、…）と、このインバータ
６Ｂの出力信号によりオン・オフする第２のスイッチン
グ素子６Ｃ（６Ｃ_１、６Ｃ_２、…）と、分極反転電圧Ｅ
の電圧源と第１のスイッチング素子６Ａの一端との間に
介挿された電流センスアンプ６Ｄ（６Ｄ_１、６Ｄ_２、
…）とを、各列毎に備える。第１のスイッチング素子６
Ａのもう一端はそれぞれのＹストライプ電極２３_１（〜
２３_ｎ）に接続されている。また、第２のスイッチング
素子６Ｃの一端はＥ／２（ボルト）の電圧源に接続さ
れ、もう一端は第１のスイッチング素子６Ａと電極との
接続経路に並列に接続されている。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００５４

【補正方法】変更

【補正内容】

【００５４】このため、列ドライバ＆センスアンプ６に
おいて、選択・非選択信号＝論理値１となると、第１の
スイッチング素子６Ａ＝オン、第２のスイッチング信号
４Ｃ＝オフとなるので、Ｙストライプ電極２３_１（〜２
３_ｎ）のバイアス電圧＝Ｅ（分極反転電圧）となる。反
対に、選択・非選択信号＝論理値０となると、第１のス
イッチング素子６Ａ＝オフ、第２のスイッチング信号６
Ｃ＝オンとなるので、Ｙストライプ電極２３_１（〜２３
_ｎ）のバイアス電圧＝Ｅ／２となる。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００５６

【補正方法】変更

【補正内容】

【００５６】なお、この第２の実施形態において、図
４、図５に示したバイアス電圧は一例であり、非選択電
圧が分極反転を起こさない他のバイアス電圧値でも可能
である。

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配列された複数のメモリ
セルから成り、且つパッシブアドレッシング方式に基づ
き当該メモリセルの記憶データの読出しを行う単純マト
リクス型メモリ素子を備えたメモリ装置において、前記複数のメモリセルの中で所望のメモリセルを選択す
る選択手段と、この選択手段により選択されたメモリセ
ルの記憶データを読出しするデータ読出し手段と、この
データ読出し手段によって選択メモリセルから記憶デー
タが読み出されている間は、その選択メモリに少なくと
も隣接したメモリセルの記憶データの読出しを禁止する
読出し禁止手段とを備えたことを特徴とするメモリ装
置。
【請求項２】前記読出し禁止手段は、一方の端子が前
記メモリ素子の複数の列電極に各々接続され且つもう一
方の端子が複数個毎に電気的に束ねられて成るオン・オ
フ動作可能な複数個のスイッチング素子を有するマルチ
プレクサと、前記スイッチング手段のオン・オフ動作を
制御する制御手段とを備える請求項１記載のメモリ装
置。
【請求項３】前記読出し禁止手段は、前記メモリ素子
を成す複数のメモリセルの中で、選択されたメモリセル
以外のメモリセルには読出しの電圧に満たないバイアス
電圧を印加するバイアス電圧印加手段を備える請求項１
記載のメモリ装置。
【請求項４】請求項１乃至３の何れか一項に記載のメ
モリ装置において、前記単純マトリクス型メモリ素子の
複数のメモリセルは、強誘電性を有する有機材料から成
る薄膜層をキャパシタとしたメモリセルであるメモリ装
置。
【請求項５】マトリクス状に配列された複数のメモリ
セルから成り、且つパッシブアドレッシング方式に基づ
き当該メモリセルの記憶データの読み出しを行う単純マ
トリクス型メモリ素子を備えたメモリ装置のデータ読出
し方法において、前記複数のメモリセルの中から選択さ
れたメモリセルの記憶データを読出している間は、その
選択メモリに少なくとも隣接したメモリセルの記憶デー
タの読出しを禁止することを特徴としたメモリ装置のデ
ータ読出し方法。