JPH08315584A

JPH08315584A - 強誘電体メモリ・アレイ装置およびその形成方法

Info

Publication number: JPH08315584A
Application number: JP8127649A
Authority: JP
Inventors: Jy-Der D Tai; ジャイ−ダー・デビッド・タイ
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1995-05-02
Filing date: 1996-04-25
Publication date: 1996-11-29
Also published as: EP0741388A2; EP0741388B1; DE69615441T2; US5619447A; EP0741388A3; DE69615441D1

Abstract

(57)【要約】【課題】小型化および性能向上を図った強誘電体メモ
リ・アレイ（４１）を提供する。【解決手段】強誘電体メモリ・アレイ（４１）は、メ
モリ・セル列およびメモリ・セル行に配列される。各メ
モリ・セル列は、隣接するメモリ・セル列と、BITまた
はBITBAR線を共有する。各メモリ・セル行には２本の行
イネーブル線が設けられ、これらはメモリ・セル行内に
あるメモリ・セルに交互に結合されるので、競合状態が
防止される。BITおよびBITBAR線を共有することによ
り、メモリ・アレイ（４１）の幅を縮小し、メモリ・セ
ル行の抵抗を小さくすることができ、より高速なメモリ
・アレイが得られる。また、各メモリ行において２本以
上の行イネーブル線を用いることにより、１回のリード
／ライトでアクセスされるメモリ・セル数が減少するの
で、メモリ・アレイ（４１）の寿命を２倍に延ばすこと
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に半導体メ
モリに関し、更に特定すれば強誘電体メモリ・アーキテ
クチャに関するものである。

【０００２】

【従来の技術】強誘電体メモリ（ＦｅＲＡＭ；ferro-el
ectric memory）は不揮発性メモリである。これは、電
力をメモリから除去してもデータの保持を必要とする用
途には有益である。ＦｅＲＡＭにはリードおよびライト
動作双方が行われる。ＦｅＲＡＭのリードおよびライト
・サイクル時間は、４０９６ビット・メモリの場合で、
２００ないし１０００ナノ秒の範囲内である。メモリ・
サイズおよびメモリ・アーキテクチャは、ＦｅＲＡＭの
リードおよびライト・アクセス時間に影響を与える。Ｅ
ＥＲＰＯＭおよびＦＬＡＳＨＥＥＰＲＯＭは、強誘電
体メモリと競合する既知の不揮発性メモリである。

【０００３】強誘電体メモリの不揮発性は、強誘電体メ
モリ・セルの双安定特性(bistablecharacteristic)によ
るものである。単一コンデンサ・メモリ・セルおよびデ
ュアル・コンデンサ・メモリ・セルの２種類のメモリ・
セルが用いられている。単一コンデンサ・メモリ・セル
は密度を高めるが、ノイズやプロセスの変動に対する抵
抗力が弱く、記憶されたメモリ状態を決定するために電
圧基準を必要とする。デュアル・コンデンサ・メモリ・
セルは、相補信号を記憶するので記憶された情報の差動
サンプリング(differential sampling)が可能であり、
しかも安定である。

【０００４】メモリ・アレイの中でデュアル・コンデン
サ強誘電体メモリ・セルは、BITおよびBITBAR線に結合
されるが、これは多くの他の種類のメモリ（例えば、ス
タティック・ランダム・アクセス・メモリ）にも共通で
ある。メモリ・ブロックのメモリ・セルは、メモリ行お
よびメモリ列に形成されている。デュアル・コンデンサ
強誘電体メモリ・セルは、２つのトランジスタと、２つ
の強誘電体コンデンサとで構成される。第１トランジス
タは、BIT線と第１コンデンサとの間に結合されてい
る。第２トランジスタは、BITBAR線と第２コンデンサと
の間に結合されている。第１および第２コンデンサは、
共通端子即ち板を有し、これに信号が印加され、これら
のコンデンサを偏向(polarize)させる。

【０００５】ライト動作の間、デュアル・コンデンサ強
誘電体メモリ・セルの第１および第２トランジスタはイ
ネーブルされ、メモリに記憶される論理状態に対応する
BIT線およびBITBAR線上の相補論理レベルに、コンデン
サを結合する。ライト動作の間、コンデンサの共通端子
にはパルスが供給され、デュアル・コンデンサ・メモリ
・セルを２つの論理状態の一方に偏向させる。

【０００６】リード動作の間、デュアル・コンデンサ・
メモリ・セルの第１および第２トランジスタはイネーブ
ルされ、第１および第２コンデンサ上に記憶されている
情報を、BIT線およびBITBAR線に結合する。デュアル・
コンデンサ・メモリ・セルによって、差動信号がBIT線
とBITBAR線との間に発生する。差動信号はセンス・アン
プ(sense amplifier)によって検出され、センス・アン
プはメモリ内に記憶されている論理レベルに対応する信
号を発生する。強誘電体メモリの特徴は、リード動作が
用途によっては破壊的であるということである。メモリ
・セル内のデータは、リード動作の完了後に、メモリ・
セルに書き戻さなければならない。

【０００７】

【発明が解決しようとする課題】強誘電体メモリのメモ
リ・セルは、メモリ・セルの信頼性がなくなるまでに行
えるリードおよびライト動作が有限数に限定される。強
誘電体メモリ上で実行可能な動作の回数は、メモリの耐
久度(endurance)として知られている。耐久度は、不揮
発性メモリを必要とする多くの用途において、重要な要
因である。メモリ・サイズ、メモリ速度、および電力消
費のような他の要因も、強誘電体メモリがメモリ市場に
おいて生存可能かどうかを判断する際に重要な役割を担
う。

【０００８】長寿命化、高速化、高密度化、および低電
力化を実現する強誘電体メモリを提供できれば、非常に
有益であろう。

【０００９】

【課題を解決するための手段】本発明は、サイズの小型
化および性能の向上を図った強誘電体メモリ・アレイを
提供する。この強誘電体メモリ・アレイは、メモリ・セ
ル列およびメモリ・セル行に配列される。各メモリ・セ
ル列は、隣接するメモリ・セル列と、BITまたはBITBAR
線を共有する。各メモリ・セル行には２本の行イネーブ
ル線が設けられている。これら行イネーブル線は、メモ
リ・セル行内にあるメモリ・セルに交互に結合されてい
るので、競合状態が防止される。BITおよびBITBAR線を
隣接するメモリ・セル列で共有することにより、強誘電
体メモリ・アレイの幅を縮小し、メモリ・セル行の各線
CPの抵抗を小さくすることができる。この結果、より高
速で動作可能なメモリ・アレイが得られる。また、各メ
モリ行において２本以上の行イネーブル線を用いること
により、１回のリードまたはライト動作においてアクセ
スされるメモリ・セルの数を減少させる。これによっ
て、強誘電体メモリ・アレイの寿命を２倍に延ばすこと
ができる。

【００１０】

【発明の実施の形態】強誘電体メモリ(FeRAM)は、その
メモリ・セル固有の特性のために、そう名付けられた。
強誘電体メモリ・アレイは、非線形誘電体物質を組み込
んだ強誘電体膜コンデンサを利用する。この強誘電体膜
コンデンサは、メモリから電力が取り除かれても、情報
を保持する。用途によっては、強誘電体メモリ・セル上
でのリード動作は破壊的動作となる。各リード動作の後
にリライト動作を行い、メモリ・セルに情報を復元す
る。強誘電体コンデンサ、メモリ・セル、およびメモリ
・アーキテクチャに関する情報は、Joseph T. Evans お
よび Richard Womackの"AnExperimental 512-bit Nonvo
latile Memory with Ferro-electric Storage Cell"
（l.E.E.E.印刷。 Journal of Solid-State Circuits,
vol. 23, no.5 pages1171-1175（１９８８年１０月）と
題する論文、および１９８９年１０月に発行された、S.
Sheffield Eaton, Jr.による"Self Restoring Ferro-e
lectric Memory" と題する米国特許第４，８７３，６６
４号に記載されており、これらの双方は、本願でも使用
可能である。

【００１１】強誘電体メモリは、他の不揮発性メモリに
対して多くの利点を有する。例えば、ＥＥＰＲＯＭは、
非常に普及しており強誘電体メモリと対比される不揮発
性メモリである。まず、強誘電体メモリは、３ボルトよ
り低い電圧で動作する。半導体業界における一般的な傾
向は、半導体チップの動作電圧を低下させ電力を低減さ
せることであるので、強誘電体メモリは、次世代半導体
の完成(integration)には、最適なものとなる。ＥＥＰ
ＲＯＭは、動作のために電源電圧よりも高い電圧を供給
するためのチャージ・ポンプ回路のような、付加回路を
必要とする。チャージ・ポンプ回路の使用は、電源電圧
を低下させようとする傾向とは両立しない。将来、半導
体の動作電圧が低下すると、ＥＥＰＲＯＭに必要とされ
る電圧を得るためには、より複雑なチャージ・ポンプ回
路を必要となるからである。

【００１２】第２に、強誘電体メモリ上でのライト時間
は、他の不揮発性メモリと比較すると高速である（４キ
ロ・ビット・メモリで約５００ナノ秒程度）。ＥＥＰＲ
ＯＭ上でのライトは、約１０倍長くかかる。また、ＥＥ
ＰＲＯＭは、データをブロック全体にリライトする前
に、ブロックの消去を必要とする。ブロック消去は、強
誘電体メモリでは不要である。ＥＥＰＲＯＭのためのブ
ロック消去は極端な低速処理(slow procedure)であり、
通常、実行にはミリ秒という時間がかかる。

【００１３】第３に、殆どの不揮発性メモリは、その信
頼性に疑問が生じる前に実行可能な動作回数が有限であ
る。強誘電体メモリは、ＥＥＰＲＯＭよりも６桁多い回
数の動作を実行可能である。不揮発性メモリの耐久度
は、メモリの信頼性が保証された動作回数を示すために
用いられる用語である。

【００１４】最後に、強誘電体メモリ・アレイを形成す
るために、２種類のメモリ・セルが用いられる。非常に
安定な２つのトランジスタと２つのコンデンサとから成
るメモリ・セル(2T/2C)、または１つのトランジスタと
１つのコンデンサとから成るメモリ・セル(1T/1C)が用
いられる。いずれのメモリ・セルの密度も、現在提供さ
れているＥＥＰＲＯＭメモリ・セルの密度とはかけ離れ
ているが、技術が円熟すれば、ＥＥＰＲＯＭまたはＤＲ
ＡＭメモリ・セルのサイズに、強誘電体メモリ・セルが
近づくことも想像に難くない。

【００１５】図１は、２Ｔ／２Ｃ（２つのトランジスタ
／２つのコンデンサ）強誘電体メモリ・セル１１の構成
図である。メモリ・セル１１は、トランジスタＴ１，Ｔ
２、およびコンデンサＣ１，Ｃ２で構成されている。ト
ランジスタＴ１は、BIT線とコンデンサＣ１との間に結
合されている。コンデンサＣ１は、トランジスタＴ１と
制御端子Ｃ２との間に結合されている。トランジスタＴ
２は、BITBAR線とコンデンサＣ２との間に結合されてい
る。コンデンサＣ２はトランジスタＴ２と制御端子ＣＰ
との間に結合されている。トランジスタＴ１，Ｔ２双方
のゲートは、ROW ENABLE端子に結合されている。ここで
述べるBITBARは、図面ではBITという用語の上に線が引
かれたものに対応する。

【００１６】コンデンサＣ１，Ｃ２は、２枚の導電板間
に強誘電体物質を配置することによって形成されてい
る。強誘電体物質は非線形の強誘電体特性を有し、これ
によって電力が除去されてそして復元されても、メモリ
・セルが情報を保持することができる。制御端子ＣＰ
は、コンデンサＣ１，Ｃ２の共通底板に結合されてい
る。制御端子ＣＰは、メモリ・セル行の強誘電体メモリ
・セルを偏向させるために用いられる。ROW ENABLE端子
はトランジスタＴ１，Ｔ２をそれぞれイネーブルし、リ
ードまたはライト動作のためにコンデンサＣ１，Ｃ２を
BITおよびBITBAR線に結合する。

【００１７】図２は、強誘電体メモリ・セル・アレイ３
１の従来技術のブロック図であり、８本のメモリ・セル
列と４本のメモリ・セル行とを示している。全体とし
て、このブロック図は、強誘電体メモリ・セルがどのよ
うにメモリ・セルの列および行に配列されているかを表
わすものであり、図示した正確な構造に特定するもので
はない。メモリ・セル・アレイ３１は２ビットを入出力
し、BIT0端子およびBIT1端子は、メモリ・セル・アレイ
３１への入出力（Ｉ／Ｏ）である。

【００１８】各メモリ・セル行は、８つのセルから成
り、対応する行イネーブル線と線CPとを有する。メモリ
・セル行は、MEMORY CELL ROW0-3という記号で示されて
いる。行イネーブル線はROWO-ROW3という記号で示さ
れ、線CPはCPO-CP3という記号で示されている。各メモ
リ・セル行の線CPは、図１に示すように、各メモリ・セ
ル内で、２つのコンデンサの共通板に結合されている。
各メモリ・セル列は、４つのメモリ・セルから成り、そ
れ自体のBITおよびBITBAR線を有する。８本のメモリ・
セル列は、４つのメモリ・セル列から成る２つの群に纏
められ、各列群内の各列はそれぞれCOLUMNO-COLUMN3と
いう記号で示されている。第１群の列はBIT0端子に対応
し、第２群の列はBIT1端子に対応する。

【００１９】メモリ回路３２が、メモリ・セル・アレイ
３１の各メモリ・セル列のBITおよびBITBAR線に結合さ
れている。メモリ回路３２は、各列群内のイネーブルさ
れたメモリ・セルに対して、リードまたはライト動作を
実行する。データは、メモリ回路３２に結合されている
端子BIT0，BIT1において、入力および出力される。通
常、センス・アンプおよび多重化回路がメモリ回路３２
の中に配置されている。

【００２０】行イネーブル線(ROWO-ROW3)に行イネーブ
ル信号が印加されると、イネーブルされたメモリ行の各
メモリ・セルがイネーブルされる。イネーブルされた行
に対応する線CPにパルスが送られ、強誘電体セルをリー
ド動作またはライト動作のいずれかに偏向させる。メモ
リ回路３２内のマルチプレクサが、各列群の４本のメモ
リ・セル列の１本をセンス・アンプ回路に結合する。

【００２１】メモリ・セル・アレイ３１に書き込まれる
データは、ライト動作の間、BIT0およびBIT1に印加され
る。マルチプレクサは、このデータを、各列群の特定の
メモリ・セル列に結合する。好適実施例では、双方の列
群において同じ列がイネーブルされる。例えば、第１列
群および第２列群において、COLUMN1がイネーブルされ
る。BIT0端子に印加されたデータは、第１群の列のCOLU
MN1のBITおよびBITBAR線に転送される。同様に、BIT1端
子に印加されたデータは、第２群の列のCOLUMN1のBITお
よびBITBAR線に転送される。行イネーブル信号が、例え
ば、行イネーブル線ROW3に印加され、（第１列群および
第２列群の）COLUMN1およびROW3に対応するメモリ・セ
ルに書き込みを行う。また、線CP3にパルスを送り、強
誘電体メモリ・セルを２つの論理状態の一方に偏向させ
ることによって、イネーブルされたメモリ・セルが対応
するBITおよびBITBAR線上のデータを記憶する。

【００２２】リード動作によって、１つのメモリ・セル
がそれに対応するBITおよびBITBAR線に結合される。こ
のメモリ・セルは、BITおよびBITBAR線間に差動電圧を
発生し、メモリ回路３２内のセンス・アンプがこの電圧
差を検出して、先のメモリ・セル内に記憶されている論
理状態に対応する論理レベルを出力する。ライト動作に
おいて述べたように、列および行が選択される。強誘電
体メモリのリード動作は、メモリ・セルに記憶されてい
る論理状態にとって破壊的である。センス・アンプによ
って検出されたデータは、偏向を元の状態に戻すように
切り替えることによって、強誘電体メモリ・セルに書き
戻される。対応するイネーブルされたメモリ行のCP線に
は、リード動作の間、パルスが送られる。

【００２３】先に述べたように、強誘電体メモリ・セル
では、それが疲労しメモリ機能(memory storage)に信頼
性がなくなるまでのリード／ライト動作の回数が有限で
ある。図２に示すメモリ・アーキテクチャに基づいて説
明すると、ある行がイネーブルされたとき当該行の各メ
モリ・セルがアクセスされるが、書き込みまたは読み出
しが行われるのは２つのメモリ・セルにおいてのみであ
る。メモリ行内の全メモリ・セルをイネーブルすると、
使用されていないメモリ・セルも連続的に動作させるこ
とになり、強誘電体メモリの短寿命化(耐久度低下)を招
くことになる。また、各リードまたはライト動作毎に、
メモリ・セル行内の多数のメモリ・セルをイネーブルお
よびディゼーブルすることによって、電力消費も増大す
る。

【００２４】動作速度は、メモリ・セルのレイアウトに
直接関係する。特に、CP線の抵抗は、強誘電体メモリの
リードまたはライト・アクセス時間に対して大きな影響
(impact)を有する。図２に示すようなメモリ・アレイ・
アーキテクチャは、線CPにパルスを送るのに必要な時間
のために、高速リードおよびライト時間には適していな
い。CP線の抵抗は、メモリ・セルのレイアウトと、強誘
電体メモリ・セル内の２つのコンデンサの共通導電板を
形成する物質との直接的な関数である。好適実施例で
は、メモリ・セルの共通導電性コンデンサ板は、隣接す
るメモリ・セルに結合されることによって、内在的に(i
nherently)線CPを形成する。広い強誘電体メモリ・セル
では、線CPの長さが増大し、これが線CPの抵抗の増大へ
直接対応する。通常、CP線の抵抗は、強誘電体メモリの
低速化に関して、あらゆる寄生容量効果よりも影響が大
きい。これは、CP線に印加される信号が、メモリ行内の
全メモリ・セルのコンデンサを駆動するという事実によ
るものである。１本のメモリ・セル行内の全コンデンサ
の全容量値と、そのCP線の抵抗がＲＣ時定数を形成し、
これによって、CP線にパルスを送る周波数が決定され
る。最終結果は、強誘電体メモリの速度は、線CPにパル
スを送ることができる最大速度に制限され得るというこ
とである。

【００２５】各メモリ・セル列は、別個のBITおよびBIT
BAR線を有する。BITおよびBITBAR線は、典型的に、抵抗
を最少に抑えるために金属で形成される。金属の短絡を
防止するために、各隣接するメモリ・セル間に金属対金
属間隔(metal-to-metal spacing)が必要となる。１本の
行における隣接メモリ・セル間の間隔のために、更にCP
線抵抗が増大することになる。

【００２６】強誘電体メモリの動作速度を高めるための
解決案は、メモリ・セルの幅を狭めることによって線CP
の抵抗を減らすことである。更に改善するには、隣接す
るメモリ・セル間の金属対金属間隔を無くすることであ
る。隣接するメモリ・セル間でビット線を共有すること
によって、メモリ・アレイ・サイズを縮小し、線CPの抵
抗を減少させることになる。更に、１本の行の全メモリ
・セルにアクセスしないメモリ・アレイ・アーキテクチ
ャによって、強誘電体メモリの寿命を延ばすことにな
る。上述の概念を実施することによって、動作の高速
化、超寿命化、消費電力の低減、およびメモリ・アレイ
・サイズの小型化を達成した強誘電体メモリを得ること
ができる。

【００２７】図３は、図２のメモリ・セル・アレイ３１
と同等な機能を有し動作する、８本のメモリ・セル列と
４本のメモリ・セル行とを有する、強誘電体メモリ・セ
ル・アレイ４１のブロック図である。４本のメモリ・セ
ル行は、MEMORY CELL ROWO -ROW3という記号で示されて
いる。８本のメモリ・セル列は、COLUMNO-COLUMN3とい
う記号で示されたメモリ・セル列を含む、２つの群に分
割されている。第１群のメモリ・セル列は、BIT0端子に
対応し、第２群のメモリ・セル列はBIT1端子に対応す
る。

【００２８】各メモリ・セル行は、８つのメモリ・セル
を有し、４つのメモリ・セルは第１行イネーブル線に結
合され、残りの４つのセルは第２行イネーブル線に結合
されている。例えば、MEMORY CELL ROWOは、行イネーブ
ル線ROWOAおよび行イネーブル線ROWOBに交互に結合され
たメモリ・セルを有する。線CP0はメモリ・セル行の各
メモリ・セルに結合されている。メモリ・セル行の半分
のメモリ・セルだけをイネーブルすれば、各動作でメモ
リ・セル行の半分だけがイネーブルされることになり、
強誘電体メモリの寿命は２倍になる。平均して、図２の
メモリ・アーキテクチャと同じ数のメモリ・セルにアク
セスするために、２回のリード／ライト動作が行われ
る。したがって、メモリ・セルの疲労が問題となる前
に、強誘電体メモリ・セル・アレイ４１上では、リード
／ライト動作を２倍多く実行することができ、強誘電体
メモリの長寿命化および信頼性向上が達成される。メモ
リ・セル行に更に行イネーブル線を加えて、強誘電体メ
モリの寿命を更に延ばすことも可能であるが、行イネー
ブル信号を供給するための行デコーディング回路がより
複雑となり、付加されたイネーブル線の経路(routing)
の影響についても対応しなければならなくなるであろ
う。

【００２９】隣接するメモリ・セル列のBIT/BITBARを共
有することによって、線CPO-CP3の抵抗の大幅な低減が
達成される。例えば、COLUMNOのBITBAR線は、COLUMN1の
BITBAR線でもあり、同様に、COLUMN3のBIT線は、COLUMN
2のBITBAR線でもある。BIT/BITBAR線を共有することに
よって、隣接するメモリ・セル間に金属対金属空間を設
ける必要性がなくなり、図２に示すメモリ・アレイ・ア
ーキテクチャにおいて用いられている BIT/BITBAR線も
不要となる。BIT/BITBAR線を共有することにより、メモ
リ・セル行の線CPの全長を短縮し、抵抗を減少させるこ
とができる。また、BIT/BITBAR線を共有することによ
り、メモリ・セル・アレイのサイズを縮小することもで
きる。長さの短縮は、線CPO-CP3の抵抗減少に対応す
る。線CPO-CP3の抵抗が小さくなれば、CP線をより高い
周波数で動作させることが可能になる。

【００３０】隣接するメモリ・セルに対して行イネーブ
ル線を交互に設けることにより、同一BITまたはBITBAR
線を共有するメモリ・セルが同時にイネーブルされると
引き起こされる競合問題が、全く発生しないことが保証
される。BITまたはBITBAR線を隣接するメモリ・セルと
結合すると、イネーブルされたメモリ・セル上の容量性
負荷が増大する。例えば、メモリ・セル・アレイ４１内
部のメモリ・セルは、他の７つのメモリ・セルに結合さ
れているが、これに対して図２のメモリ・セルは他の３
つのメモリ・セルに結合されているに過ぎない。いくつ
かの強誘電体メモリ・アレイの評価から、リードおよび
リライトには、BIT/BITBAR線容量と強誘電体メモリ・セ
ルの容量との間の容量比が約２の場合が理想的であるこ
とが示された。ある用途において、強誘電体メモリ・セ
ル・アレイがBITおよびBITBAR線を共有しない場合、理
想的な比を満足するためには、BIT/BITBAR線容量を更に
必要なこともある。したがって、BIT/BITBAR線を共有す
ることによってBIT/BITBAR線容量を増大させると、時と
して、メモリ・セル列が理想的な容量比に近づく方向に
移動することになり、これは負の属性(attribute)では
ない。

【００３１】メモリ回路４２は、メモリ・セル・アレイ
４１の各メモリ・セル列のBIT線およびBITBAR線に結合
されている。メモリ回路４２は、メモリ・セル列の各グ
ループのイネーブルされたメモリ・セルに対して、リー
ドまたはライト動作を行う。データは、メモリ回路４２
に結合されている端子BIT0，BIT1において入力および出
力される。通常、センス・アンプおよび多重化回路はメ
モリ回路４２の中に配置されている。

【００３２】行イネーブル信号が、メモリ・セル行の２
本の行イネーブル線の一方に印加される。イネーブルさ
れたメモリ・セル行に対応する線CPには、リードまたは
ライト動作のいずれかの間、パルスが送られ、強誘電体
メモリ・セルを偏向させる。メモリ回路４２内のマルチ
プレクサは、各メモリ・セル列群の４本のメモリ・セル
列の１本を、センス・アンプ回路に結合する。

【００３３】ライト動作の間、データがBIT0およびBIT1
端子に印加される。メモリ回路４２内のマルチプレクサ
は、このデータを特定のメモリ・セル列に結合する。好
適実施例では、BIT0およびBIT1端子に印加されたデータ
は第１群および第２群のメモリ・セル列の同一名のメモ
リ・セル列のBITおよびBITBAR線に転送される。例え
ば、BIT0およびBIT1端子に印加されたデータは、それぞ
れ、第１群のメモリ・セル列のCOLUMN1および第２群の
メモリ・セル列のCOLUMN1のBITおよびBITBAR線にそれぞ
れ結合される。メモリ・セル行の２本の行イネーブル線
の一方に、行イネーブル信号が印加され、例えば、行イ
ネーブル線ROW2Bがイネーブルされる。BIT0およびBIT1
に対応するデータは、それぞれ、第１列群および第２列
群のCOLUMN1のBITおよびBITBAR線に書き込まれる。メモ
リ・セル３３，３４はBITおよびBITBAR線に結合され、
各メモリ・セルにデータを書き込む。また、線CP3にも
パルスが送られ、各強誘電体メモリ・セルを２つの論理
状態の一方に偏向させることによって、イネーブルされ
たメモリ・セル３３，３４に、対応するBITおよびBITBA
R線上のデータを記憶する。

【００３４】リード動作によって、１つのメモリ・セル
がそれに対応するBITおよびBITBAR線に結合される。ラ
イト動作において説明したのと同様に、複数のメモリ・
セル列および１本のメモリ・セル行がイネーブルされ
る。BITおよびBITBAR線に結合された１つのメモリ・セ
ルが、BITおよびBITBAR線間に差動電圧を発生し、メモ
リ回路４２内のセンス・アンプがこの差動電圧を増幅
し、メモリ・セル内に記憶されている論理状態に対応す
る論理レベルを出力する。先に述べたように、リード動
作は、メモリ・セル内に記憶されている論理状態に対し
て破壊的である。センス・アンプによって検出されたデ
ータは、偏向を元の状態に戻すように切り替えることに
よって、強誘電体メモリ・セルに書き戻される。対応し
てイネーブルされたメモリ行のCP線には、リード動作の
間パルスが送られる。

【００３５】メモリ・セル・アレイ内の隣接するメモリ
・セル列でBIT/BITBAR線を共有し、メモリ・セル行内の
行イネーブル線数を増加させることによって、多くの利
点が得られる。先ず、金属線およびメモリ・セル行の隣
接するメモリ・セル間の金属対金属間隔をなくすること
によって、メモリ・セル・アレイのサイズが縮小され
る。第２に、メモリ・セル行の幅が狭くなるので、線CP
の抵抗が小さくなる。線CP(CP0-CP3)の抵抗が小さくな
れば、強誘電体メモリの動作速度を高めることができ
る。第３に、メモリ・セル行のメモリ・セル半分のみを
イネーブルすることにより、電力消費が低減する。最後
に、各リードまたはライト動作に際にアクセスするメモ
リ・セルの数を減らすことにより、強誘電体メモリの寿
命が延びる。

【００３６】図４は、図１の構成図に対応する強誘電体
メモリ・セル５１のレイアウトである。強誘電体メモリ
・セル５１は、トランジスタＴ１，Ｔ２と、コンデンサ
Ｃ１，Ｃ２とから成る。強誘電体メモリ・セル５１は、
メモリ・セルの幅を最少にするように最適化されてい
る。メモリ・セルの幅を狭くすることによって、線CPの
抵抗が小さくなる。

【００３７】トランジスタＴ１は、BIT線に結合された
ドレイン５２と、ROW ENABLE線に結合されたゲートと、
コンデンサＣ１の導電板５３に結合されたソースとを有
する。トランジスタＴ２は、BITBAR線に結合されたドレ
イン５４と、ROW ENABLE線に結合されたゲートと、コン
デンサＣ２の導電板５５に結合されたソースとを有す
る。コンデンサＣ１，Ｃ２の共通導電板５６は、線CPに
結合されている。

【００３８】強誘電体メモリ・セル５１の幅は、トラン
ジスタＴ１，Ｔ２をメモリ・セルの中で垂直に形成する
ことにより（ドレインおよびソースが垂直方向に整列さ
れている）、縮小されている。強誘電体メモリ・セル５
１の最少幅は、トランジスタＴ２，Ｔ２と、素子に平行
して走るレイアウトを有するBITおよびBITBAR線とのレ
イアウトによって決定される。コンデンサＣ１，Ｃ２
は、BITおよびBITBAR線によって規定される強誘電体メ
モリ・セル５１の境界内に導電板５３，５５を有して形
成されている。メモリ・セル５１が隣接するメモリ・セ
ルに結合されている境界付近の導電物質を広げることに
よって、共通導電板５６の抵抗を減少させている。BIT
およびBITBAR線は、BITおよびBITBAR線を共有するメモ
リ・アーキテクチャでは隣接するメモリ・セルに接する
ので(abut)、その実際の幅の半分で引かれている。

【００３９】図５は、メモリ・セル行およびメモリ・セ
ル列のレイアウトを示す、メモリ・セル・アレイ６１の
レイアウトの一部である。メモリ・セル・アレイ６１の
メモリ・セルは、図４におけるメモリ・セル５１のレイ
アウトに対応する。メモリ・セル列の一部は、メモリ・
セル６２，６３，６４を含む。メモリ・セル行の一部
は、メモリ・セル６５，６３，６６を含む。図５が示す
のは、図３に示すようなBITおよびBITBAR線を共有する
メモリ・アーキテクチャにおいて、いかにしてメモリ・
セルが互いに配置されているか(tile)である。

【００４０】メモリ・セル６２，６３，６４は、メモリ
・セル・アレイ６１内では垂直方向に整列されて、１本
の列を形成する。メモリ・セル６２，６３，６４は、各
々その列のBITおよびBITBAR線に結合されている。

【００４１】メモリ・セル６５，６３，６６，６７はメ
モリ行を形成する。行イネーブル線を共有する１本の行
のメモリ・セルは互いに整列されている。例えば、メモ
リ・セル６５，６６は互いに水平方向に整列されてお
り、メモリ・セル６３，６７も互いに整列されている。
好適実施例では、隣接するトランジスタはずらされてお
り、メモリ・セル行の上部に近い行イネーブル線Ａと、
メモリ・セル行の下部に近い行イネーブル線Ｂとを有す
る。各メモリ・セルは隣接するメモリ・セルと接してお
り、隣接するメモリ・セルはBITまたはBITBAR線を共有
する。線CPは、メモリ・セル行にわたって、行イネーブ
ル線Ａ，Ｂ間の中央に結合されている。

【００４２】以上の説明から、強誘電体メモリ・アレイ
・アーキテクチャが提供されたことは明らかであろう。
本発明によるメモリ・アレイ・アーキテクチャおよび方
法は、隣接するメモリ・セル列でBITまたはBITBAR線を
共有することを含む。各メモリ・セル行に２本のイネー
ブル線を設けることによって、競合問題は避けられる。
イネーブル線は交互のセルに結合されるので、隣接する
２本のメモリ・セル列が同時にイネーブルされることは
決して起こらない。各リードおよびライトの間メモリ行
内の半分のメモリセルにのみアクセスすることにより、
メモリ・アレイの耐久度も向上する。このメモリ・アレ
イ・アーキテクチャは、小型化されしかも高密度化され
たメモリ・アレイを生成するので、各ウエハ上にはより
多くのメモリの形成が可能となる。メモリ行の幅は大幅
に狭くなるため、CP線の抵抗が小さくなる。各CP線の遅
延が減少しサイクル時間の短縮が可能になるので、メモ
リはより高い速度で動作することができる。このCP線、
およびメモリ・セル行当たり１本以上の行イネーブル線
を用いることの双方により、電力消費が低減される。

【００４３】これまで本発明の具体的な実施例について
示し記載してきたが、当業者には更に他の変更や改良が
想起されよう。本発明はこれら特定形態に限定されるの
ではないことは理解すべきであり、本発明の精神および
範囲から逸脱しない全ての変更は、特許請求の範囲に含
まれることを意図するものである。

【図面の簡単な説明】

【図１】強誘電体メモリ・セルの構成図。

【図２】各メモリ・セル列に対して別個のBITおよびBIT
BAR線を有する強誘電体メモリ・セル・アレイの従来技
術のブロック図。

【図３】本発明による、共有BITおよびBITBAR線を有す
る強誘電体メモリ・セル・アレイのブロック図。

【図４】本発明による、BITまたはBITBAR線を隣接する
メモリ・セルと共有する強誘電体メモリ・セルのレイア
ウトを示す図。

【図５】本発明による、メモリ・セル列およびメモリ・
セル行を示すレイアウト図。

【符号の説明】

１１，３３，３４メモリ・セル３１強誘電体メモリ・セル・アレイ３２メモリ回路３３，３４メモリ・セル４１強誘電体メモリ・セル・アレイ４２メモリ回路５１強誘電体メモリ・セル５２ドレイン５３導電板５５導電板５６共通導電板６１メモリ・セル・アレイ６２，６３，６４，６５，６６，６７メモリ・セルＴ１，Ｔ２トランジスタＣ１，Ｃ２コンデンサ

Claims

【特許請求の範囲】

【請求項１】複数のメモリ・セル行および複数のメモリ
・セル列に配列された複数のメモリ・セルから成る強誘
電体メモリ・アレイ（４１）であって：前記複数のメモ
リ・セル列の隣接するメモリ・セル列はBIT線を共有す
ることを特徴とする強誘電体メモリ（４１）。
【請求項２】メモリ・アレイ（４１）を形成する方法で
あって：複数のメモリ・セルを設ける段階；前記複数の
メモリ・セルを、複数のメモリ・セル列と複数のメモリ
・セル行とを有するように配列する段階；および隣接す
るメモリ・セル列間でBIT線を共有することにより前記
隣接するメモリ・セル列のメモリ・セルを前記BIT線に
結合する段階；から成ることを特徴とする方法。
【請求項３】複数のメモリ・セル行と複数のメモリ・セ
ル列に配列された複数のメモリ・セルから成るメモリ・
アレイ・アーキテクチャであって：各メモリ・セル行は
１本以上の行イネーブル線を含み、１回のリードまたは
ライト動作においてアクセスされるメモリ・セル数を減
少させることを特徴とするメモリ・アレイ装置。