KR100318629B1

KR100318629B1 - 강유전 메모리

Info

Publication number: KR100318629B1
Application number: KR1019990050157A
Authority: KR
Inventors: 토마스 뢰르; 하인츠 회니히슈미트; 게오르크 브라운
Original assignee: 추후제출; 인피니언 테크놀로지스 아게
Priority date: 1998-11-13
Filing date: 1999-11-12
Publication date: 2001-12-28
Also published as: JP4065361B2; TW451197B; US6137712A; CN1137490C; JP2000156091A; CN1256495A; KR20000035441A; EP1001430A3; DE19852570A1; EP1001430A2

Abstract

본 발명은 하나의 비트 라인 쌍을 통해 기준 셀 쌍(R)으로부터 얻어진 기준 신호가 메모리 셀(L)로부터 얻어진 판독 신호와 판독 증폭기(SA <01>)에서 비교될 수 있도록 구성된, 적어도 하나의 강유전 메모리 커패시터(Cferro) 및 선택 트랜지스터(TG)를 포함하며 워드 라인(WL) 및 비트 라인 쌍(BL <0>, bBL <0>; BL <1>, bBL <1>)을 통해 제어되는 다수의 메모리 셀로 이루어진 메모리에 관한 것이다. 본 발명에 따라 2개의 비트 라인 쌍이 판독 증폭기(SA <01>)에 배치되고, 제 1 비트 라인 쌍을 통해 기준 신호가 그리고 동시에 제 2 비트 라인 쌍을 통해 판독 신호가 판독 증폭기에 인가되도록 상기 2개의 비트 라인 쌍이 접속된다.

Description

강유전 메모리{FERROELECTRIC MEMORY}

본 발명은 하나의 비트 라인 쌍을 통해 기준 셀로부터 얻어진 기준 신호가메모리 셀로부터 얻어진 판독 신호와 판독 증폭기에서 비교될 수 있도록 구성된, 적어도 하나의 강유전 메모리 커패시터 및 선택 트랜지스터를 포함하며 워드 라인 및 비트 라인 쌍을 통해 제어되는 다수의 메모리 셀로 이루어진 메모리에 관한 것이다.

공지된 바와 같이, 메모리가 예컨대 비스무트바륨탄탈레이트(SBT) 또는 납지르코늄티타네이트(PZT)로 이루어진 강유전체로 형성될 수 있다. 이러한 메모리에서 개별 메모리 셀이 각각 하나의 선택 트랜지스터 및 SBT 또는 PZT로 이루어진 유전체를 갖는 메모리 커패시터로 구성되므로, 소위 'IT/IC 셀 개념'이 주어진다. 이러한 IT/IC 셀 개념에 의해 종래의 DRAM(dynamic write/read momery)에서와 유사한 메모리 밀도가 얻어질 수 있다.

강유전 메모리 커패시터를 가진 메모리 셀, 소위 FeRAM 메모리 셀의 판독시, 메모리 셀로부터 고유의 정보를 판독하기 전에 먼저 기준 전압이 발생되어야 하고, 이것은 기준 메모리 셀 쌍의 판독에 의해 이루어질 수 있다. 기준 메모리 셀 쌍으로부터 기준 전압을 얻은 후에야 비로소 고유의 메모리 셀이 판독되고, 상기 메모리 셀로부터 얻어진 판독 신호가 이전에 발생된 기준 전압과 판독 증폭기에서 비교되며 평가된다.

이러한 필수적인 '직렬' 판독 사이클은 비교적 많을 시간을 필요로 하는데, 그 이유는 기준 전압 및 고유의 판독 신호가 시간적으로 차례로 발생되기 때문이다. 지금까지는 이러한 비교적 긴 지속 시간을 가급적 단축할 수 있는 방법이 없었다.

그 원인은 지금까지는 FeRAM 메모리 셀로 이루어진 메모리, 즉 강유전 메모리의 판독시, DRAM의 판독에서와 유사한 방법이 적용된다는 것이다: 예컨대, SBT 또는 PZT로 이루어진 강유전체를 가진 메모리 커패시터를 포함하는 판독될 메모리 셀은 메모리 셀의 선택 트랜지스터에 의해 비트 라인에 접속된다. 커패시턴스의 비율에 의해 비트 라인상에 수 100mV의 유효 신호가 나타난다. 이러한 비교적 작은 유효 신호는 판독 증폭기에서 완전한 논리 레벨로 증폭된다. 그러나, 이것을 위해 판독 증폭기는 바람직하게는 메모리 셀로부터 논리 제로 (0) 또는 논리 1 (1)을 판독할 때 얻어지는 전압의 평균값이어야 하는 기준 전압을 필요로 한다. 상기 기준 전압은 반대 정보, 즉 '제로' 및 '1'을 포함해야 하는 2개의 기준 셀이 하나의 비트 라인 쌍에서 판독됨으로써 발생될 수 있다. 비트 라인 쌍의 후속하는 단락에 의해, 이전에 얻어진 2개의 판독 신호의 산술적 평균값이 얻어진다. 이렇게얻어진, 평균값을 가진 기준 신호는 2개의 비트 라인 중 하나상에 남겨지는 한편, 다른 비트 라인상에서는 판독될 메모리 셀이 활성화된다. 판독 증폭기에서, 판독된 전압과 기준 전압이 비교되고 완전한 논리 레벨로 증폭된다.

이하, 도 4 내지 6을 참고로 종래의 직력 액세스 사이클을 가진 강유전 메모리에서 판독 증폭기 개념을 설명한다. 도 4는 하나의 강유전 메모리 커패시터(Cferro) 및 하나의 선택 트랜지스터(TG)로 이루어진 메모리 셀을 나타낸다. 여기서, 선택 트랜지스터(TG)의 소오스 또는 드레인은 비트 라인(BL)에 접속되고 선택 트랜지스터(TG)의 게이트는 워드 라인(WL)에 접속된다. 강유전 메모리 커패시터(Cferro)는 선택 트랜지스터(TG)의 소오스 또는 드레인과 공통 플레이트전압(PL) 사이에 배치된다.

도 1, 3 및 5에서는 이러한 메모리 셀이 도 4에 도시된 심볼로 표시된다.

도 5는 직렬 액세스 사이클용 통상의 판독 증폭기 개념을 가진 종래의 메모리의 회로 구성을 나타낸다. 이러한 종래의 메모리에서 비트 라인 쌍(BL <0>) 및 (bBL <0>) 또는 (BL <1>) 및 (bBL <1>)은 선택 트랜지스터(S)를 통해 판독 증폭기(SA <0>) 또는 (SA <1>)에 접속된다. 상기 메모리에서는 기준 셀(R) 및 판독될 셀(L)이 동일한 비트 라인 쌍(BL <0>) 및 (bBL <0>) 또는 (BL <1>) 및 (bBL <1>)에 전기적으로 접속된다는 것이 중요하다. 이로 인해, 기준 셀(R)에 의한 기준 전압의 순차적 발생 및 후속하는 메모리 셀(L)의 판독이 가능해진다.

기준 전압의 순차적 발생 및 후속하는 메모리 셀의 판독은 이하에서 도 6을 참고로 보다 상세히 설명한다.

판독 사이클은 예컨대 t = 10ns에서 샘플링 또는 스트로브 신호의 네거티브 에지에 의해 시작된다. 그리고 나서, 지속 시간(A)동안 기준 전압(ref)의 발생이 이루어진다. 이것을 위해 먼저 예컨대 2개의 비트 라인(BL <0>) 및 (bBL <0>)이 0볼트로 방전된다(도 6에서 과정 'pre'). 그 다음에 기준 워드 라인(REFWL <03>) 및 (REFWL <12>)과 반대 정보를 가진 비트 라인(BL <0>) 및 (bBL <0>) 사이의 인터페이스에 있는 2개의 기준 셀(R)이 판독된다. 이것은 신호 'ref'를 제공한다. 끝으로, 단락 라인(SHT <0>)(또는 SHT <1>)을 통해 제어되는 단락 트랜지스터(SG)에 의한 2개의 비트 라인(BL <0>) 및 (bBL <0>)의 단락에 의해, 기준 셀(R)의 기준 전압의 산술적 평균값이 형성된다(도 6의 지속 시간 'short').

다음 지속 시간(B) 동안 판독될 비트 라인, 즉 예컨대 비트 라인(BL <0>)이 0볼트로 방전(도 6의 지속 시간 'prerd')된 다음, 메모리 셀이 판독된다(도 6의 지속 시간 'read').

판독될 메모리 셀(L)의 메모리 내용에 따라 기준 전압 보다 작거나 또는 큰 전압이 판독될 비트 라인(BL <0>)에 인가된다. 지속 시간(C) 동안 후속하는 증폭 과정시 상기 작은 전압이 완전한 논리 레벨로 증폭된다(지속 시간 'sense').

대략 t = 70ns에서, 즉 판독 사이클의 시작 약 60ns 후에서 판독된 정보가 데이터 라인(LDQ <0>) 및 (bLDQ <0>)상에 후속 처리를 위해 준비된다. 그리고 나서, 기준 셀(R)내로 정보의 재기록(지속 시간 'write back') 및 지속 시간(D) 동안 휴지 상태로 되돌아감이 이루어진다.

도 5는 부가로 스위칭 트랜지스터(S)를 나타낸다. 상기 스위칭 트랜지스터(S)는 제어 라인(MUX <0>) 및 (MUX <1>)을 통해 제어될 수 있고 개별 비트 라인(BL <0>), (bBL <0>), (BL <1>) 및 (bBL <1>)을 판독 증폭기(SA <0>) 또는 (SA <1>)에 접속시킨다. 메모리 셀(L)은 비트 라인(BL <0>), (bBL <0>), (BL <1>) 및 (bBL <1>)과 워드 라인(WL <0>), (WL <1>), (WL <2>), (WL <3>),... (WL <0+n*4>), (WL <1+n*4>), (WL <2+n*4>) 및 (WL <3+n*4>)의 인터페이스에 놓인다. 메모리 셀(L)은 도 5에 개략적으로 도시된 바와 같이, 셀 필드를 형성한다.

본 발명의 목적은 판독 주기의 지속 시간이 현저히 감소될 수 있는 메모리를 제공하는 것이다.

도 1은 본 발명의 제 1 실시예의 회로도.

도 2는 도 1의 실시예에서 판독 과정을 시간에 따라 나타낸 다이어그램.

도 3은 본 발명의 제 2 실시예의 회로도.

도 4는 메모리 셀의 개략적인 회로도.

도 5는 종래 메모리의 회로도.

도 6은 도 5의 메모리에서 판독 과정을 나타낸 다이어그램.

*도면의 주요 부분에 대한 부호의 설명*

Cferro: 메모리 커패시터

BL <0>, bBL <0>; BL <1>, bBL <1>: 비트 라인 쌍

L: 메모리 셀 R: 기준 셀 쌍

SA <01>: 판독 증폭기 SG: 초기화 트랜지스터

TG: 선택 트랜지스터

상기 목적은 2개의 비트 라인 쌍이 판독 증폭기에 배치되고, 제 1 비트 라인 쌍을 통해 기준 신호가 그리고 동시에 제 2 비트 라인 쌍을 통해 판독 신호가 판독 증폭기에 인가되도록 상기 2개의 비트 라인 쌍이 접속됨으로써 달성된다.

본 발명에 따른 메모리에서는 기존 개념의 비교적 적은 회로 기술적 변동에 의해 메모리 셀에 대한 판독 액세스가 약 30% 정도 단축된다. 이것은 하기에서 상세히 설명된다. 변동은 기본적으로 단락 소자, 즉 전술한 트랜지스터(SG)에 의해 인접한 비트 라인이 서로 접속되지 않고 제 2 비트 라인이 서로 접속됨으로써, 상기 단락 소자가 제 2 비트 라인을 서로 접속시킨다는 것이다. 상기 단락 소자는 바람직하게는 판독 증폭기에서 셀 필드의 마주 놓인 단부에 배치될 수 있는데, 그 이유는 회로 레이 아웃에서 인접한 비트 라인의 크로스 오버가 보다 쉽게 구현되기 때문이다. 사용된 비트 라인 쌍의 평행한 배치에 의해 액티브 메모리 셀 및 기준 셀이 서로 비교적 긴밀하게 메모리 셀 필드의 동일한 블록에 배치되며, 이것은 간섭 안전성에 대해 긍정적으로 작용한다. 판독 신호 및 기준 신호는 선택 트랜지스터(S)를 통해 판독 증폭기의 입력에 접속된다. 동시에 상기 선택 트랜지스터의 사용에 의해 필요한 판독 증폭기의 수 및 그에 따라 판독 증폭기에 필요한 반도체 칩 표면이 반분된다.

본 발명의 바람직한 실시예에서는 각각의 비트 라인 쌍의 비트 라인이 초기화 트랜지스터에 의해 서로 접속된다. 이러한 실시예에서는 2개의 제어 라인이 예비 충전을 위해 사용되지 않고 2개의 비트 라인의 단락을 위해 사용된다.

본 발명의 다른 실시예에 따르면, 비트 라인이 별도로 제어 가능한 비트 라인 선택 트랜지스터를 포함한다. 따라서, 비트 라인 쌍의 비트 라인 선택 트랜지스터가 모두 개별적으로 제어될 수 있다. 이 경우, 단락 소자는 더 이상 인접한 비트 라인을 서로 접속시키지 않고 제 2의 비트 라인을 서로 접속시킨다.

이하, 본 발명을 첨부한 도면을 참고로 구체적으로 설명한다.

도 4 내지 6은 이미 전술하였다. 도 1 내지 3에서 도 4 내지 6과 서로 대응하는 부품에는 동일한 도면 부호를 사용한다. 또한, 상기 부품들은 별도로 더 이상 설명하지 않는다.

도 1은 도 5에 따른 기존 메모리와는 달리, 비트 라인(BL <0>) 및(BL <1>) 또는 (bBL <0>) 및 (bBL <1>)에 도시된 바와 같이, 전계 효과 트랜지터의 형태의 단락 소자(SG')가 인접한 비트라인을 서로 접속시키지 않고, 제 2 비트 라인을 서로 접속시키는 본 발명에 따른 메모리의 실시예를 나타낸다. 여기서도, 2개의 제어 라인(INIT <0>) 및 (INIT <1>)이 예비 충전을 위해 사용되지 않고, 2개의 비트 라인(BL <0>) 및 (bBL <0>) 또는 (BL <1>) 및 (bBL <1>)의 단락을 위해 사용된다. 바람직하게는 제 2의 비트 라인을 서로 접속시키는 단락 소자(SG')가 판독 증폭기(SA)에 마주 놓인 셀 필드의 단부에 배치되는데, 그 이유는 이 경우 회로 레이 아웃에서 인접한 비트 라인의 교차가 보다 쉽게 구현될 수 있기 때문이다. 사용된 비트 라인 쌍의 평행한 배치에 의해, 각각의 액티브 메모리 셀(L) 및 기준 셀(R)이 서로 비교적 긴밀하게 놓이며, 이것은 간섭 안전성에 대해 긍정적으로 작용한다. 판독 신호 및 기준 신호는 선택 트랜지스터(S)를 통해 판독 증폭기(SA<01>)의 입력에 접속된다. 동시에, 상기 선택 트랜지스터(S)의 사용에 의해 필요한 판독 증폭기(SA)의 수 및 그에 따라 판독 증폭기에 필요한 반도체 칩 표면이 반분된다.

도 1에 따른 메모리에 의해 매우 짧은 판독 액세스가 이루어질 수 있다. 공통 판독 증폭기(SA <01>)는 4개의 선택 트랜지스터(S)를 통해 2개의 비트 라인 쌍(BL <0>) 또는 (bBL <0>) 및 (BL <1>) 또는 (bBL <1>)에 접속된다. 상기 4개의 선택 트랜지스터(S)는 제어 라인(MUXA) 또는 (MUXB)에 접속된다. 예컨대, 워드 라인(WL <0>)과 비트 라인(BL <0>)의 교차점에 있는 메모리 셀(L)이 판독되어야 하면, 기준 신호를 얻기 위해 워드 라인(bREFWL)과 비트 라인(bBL <0>)의 교차점 및 워드라인(bREFWL)과 비트 라인(bBL <1>)의 교차점에 있는 기준 셀(R)이 사용된다. 판독될 비트 라인의 방전('precharge')은 라인(PRE <0>)상의 신호를 통해, 기준 비트 라인의 방전은 라인(PRE <0>, PRE <1> 및 INIT <0>)상의 신호를 통해 이루어진다. 그러나, 이경우 라인(INIT <1>)상의 신호는 인액티브한 상태이다.

반대로, 워드 라인(WL <0>)과 비트 라인(BL <1>)의 교차점에 있는 메모리 셀(L)이 판독되면, 판독될 비트 라인의 방전이 라인(PRE <1>) 및 라인(INIT <1>) 상의 신호를 통해 이루어지는 한편, 기준 비트 라인의 방전은 라인(PRE <1>) 및 (bSHT)상의 신호를 통해 이루어진다. 달리 표현하면, 이 경우에는 단락 라인(bSHT)에 있는 단락 소자(SG')가 기준 비트 라인의 방전을 위해 사용됨으로써, 부가의 제어 라인이 절약될 수 있다.

도 2는 도 6에서와 유사하게 도 1의 실시예에 대한 판독 사이클의 신호 파형을 나타낸다. 판독 과정은 시점 t = 10ns에서 STB 신호의 네거티브 에지에 의해 시작된다. 기준 전압의 발생(도 6에서 지속 시간 A) 및 메모리 셀의 판독(도 6에서 지속 시간 B)은 동시에 그리고 전기적으로 접속되지 않은 비트 라인 쌍에서 시작된다. 비트 라인(bBL <0>) 및 (bBL <1>)이 0볼트로 방전(지속 시간 'pre')된 다음, 반대 정보를 가진 2개의 기준 메모리 셀(R)이 판독되며(지속 시간 'ref'), 끝으로 단락 라인(bSHT)을 통한 단락 소자(SG')에 의한 2개의 비트 라인의 단락에 의해 수학적 평균값이 형성된다(지속 시간 'short').

동시에, 판독될 비트 라인(BL <0>)이 0볼트로 방전(지속 시간 'prered')된 다음, 메모리 셀(L)이 판독된다(지속 시간 'read'). 그리고 나서, 라인(MUXA)을 이용한 2개의 스위칭 트랜지스터(S)에 의해 판독 신호가 비트 라인(BL <0>)으로 접속되는 한편, 기준 신호는 판독 증폭기(SA <01>)에 대한 비트 라인(bBL <1>)으로 주어진다. 판독 증폭기(SA <01>)는 지속 시간 C(도 2에서 'sense') 동안 차 신호를 증폭시킨다. 대략, 시점 t = 50ns, 즉 판독 사이클의 시작 40ns후에, 판독된 정보가 데이터 라인(LDQ <01>) 및 (bLDQ <01>)상에 후속 처리를 위해 준비된다. 그리고 나서, 기준 메모리 셀(R)에 정보의 재기록(지속 시간 'write back) 및 휴지 상태로 되돌아감(도 2의 지속 시간 D)이 이루어진다.

평행화된 판독 과정에 의해 유효 데이터의 준비를 위한 시간이 약 60ns로부터 약 40ns로 감소된다. 액세스 시간의 감소는 판독될 비트 라인의 예비 충전('prered') 및 메모리 셀의 판독('read')을 위한 시간에 정확히 상응한다.

액세스 시간의 감소는 도 2 및 6의 비교에 의해 즉시 알 수 있다: 도 6과 비교해 볼 때 본 발명에 따른 메모리에서는 지속 시간('B')가 절약되며, 이것은 메모리 판독 시간의 현저한 감소를 의미한다. 판독 시간의 감소를 위해 필요한 부가의 회로 비용은 실제로 무시될 수 있으며, 이것은 도 1에 따른 실시예와 도 5에 따른 기존 메모리를 비교함으로써 즉시 알 수 있다. 특히, 본 발명에 따른 메모리에서는 판독 증폭기의 수가 반분될 수 있으며, 이것은 부가의 스위칭 트랜지스터에 대한 부가 비용을 보상한다.

도 3은 비트 라인 2중 쌍(BL <0>), (bBL <0>) 또는 (BL<1>), (bBL <1>)의 스위칭 트랜지스터(S)가 모두 개별적으로 제어되고, 도 1의 실시예에서와 같이 단락 라인(SHT) 또는 (bSHT)에서의 단락 소자(SG')가 인접한 비트 라인을 서로 접속시키지 않고(참고: 도 5) 제 2 비트 라인을 서로 접속시키는, 본 발명에 따른 메모리의 제 2 실시예를 나타낸다. 도 3의 실시예에서도 도 1의 실시예에서와 같이 공통의 판독 증폭기(SA <01>)가 4개의 스위칭 트랜지스터(S)를 통해 2개의 비트 라인 쌍(BL <0>), (bBL <0>) 또는 (BL <1>), (bBL <1>)에 접속되고, 상기 4개의 스위칭 트랜지스터(S)는 제어 라인(MUX <0>), (bMUX <0>), (MUX <1>), (bMUX <1>)에 의해 제어된다.

예컨대, 워드 라인(WL <0>)과 비트 라인(BL <0>)의 교차점에 있는 메모리 셀(L)이 판독되어야 하면, 도 1의 실시예에 대해 도 2를 참고로 설명된 바와 유사한 방식으로 이루어진다.

도 3의 실시예에 의해, 판독 사이클이 약 40ns로 감소될 수 있으며, 이것은 선행 기술(도 5)에 비해 약 1/3의 시간 이득을 의미한다.

본 발명에 의해, 판독 주기의 지속 시간이 현저히 감소될 수 있는 메모리가 제공된다.

Claims

하나의 비트 라인 쌍을 통해 기준 셀 쌍(R)으로부터 얻어진 기준 신호가 판독 신호와 판독 증폭기(SA <1>)에서 비교될 수 있도록 구성된, 적어도 하나의 강유전 메모리 커패시터(Cferro) 및 하나의 선택 트랜지스터(TG)를 포함하며 워드 라인(WL <0>, WL <1>,...) 및 비트 라인 쌍(BL <0>, bBL <0>, BL <1>, bBL <1>)을 통해 제어되는 다수의 메모리 셀로 이루어진 메모리에 있어서,

2개의 비트 라인 쌍(BL <0>, bBL <0>; BL <1>, bBL <1>)이 판독 증폭기(SA <1>)에 배치되고, 단락 소자(SG')가 제 1 비트 라인 쌍의 하나의 비트 라인을 제 2 비트 라인 쌍의 하나의 비트 라인에 접속시킴으로써, 제 1 비트 라인 쌍(BL <0>, bBL <0>)을 통해 기준 신호가 그리고 동시에 제 2 비트 라인 쌍(BL <1>, bBL <1>)을 통해 판독 신호가 판독 증폭기(SA <01>)에 인가되는 것을 특징으로 하는 메모리.
제 1항에 있어서, 단락 소자(SG')가 판독 증폭기(SA <01>) 반대편에 놓인 비트 라인(BL <0>, bBL <0>, BL <1>, bBL <1>)의 단부에 배치되는 것을 특징으로 하는 메모리.
제 1항 또는 2항에 있어서, 2개의 인접한 비트 라인 쌍(BL <0>, bBL <0>; BL <1>, bBL <1>) 중에서 제 1 비트 라인 쌍의 하나의 비트 라인이 제 2 비트 라인 쌍의 하나의 비트 라인과 함께 판독 증폭기에 공급되는 것을 특징으로 하는 메모리.
제 3항에 있어서, 각각의 비트 라인 쌍의 비트 라인이 초기화 트랜지스터(SG)에 의해 서로 접속되는 것을 특징으로 하는 메모리.
제 1항 또는 2항에 있어서, 별도로 제어 가능한 비트 라인 스위칭 트랜지스터가 각각의 비트 라인에 배치되는 것을 특징으로 하는 메모리.