JP2000156091A - 複数のメモリセルを有するメモリ装置 - Google Patents
複数のメモリセルを有するメモリ装置Info
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Abstract
(57)【要約】
【課題】 読み指しサイクルの時間が著しく低減される
メモリ装置を提供する。 【解決手段】 センスアンプに２つのビット線対が配属
されており、それぞれ１つずつ短絡素子が第１のビット
線対の一方のビット線と第２のビット線対の一方のビッ
ト線とを接続しており、第１のビット線対を介して基準
信号がセンスアンプへ印加され、同時に第２のビット線
対を介して読み出し信号がセンスアンプへ印加される。
メモリ装置を提供する。 【解決手段】 センスアンプに２つのビット線対が配属
されており、それぞれ１つずつ短絡素子が第１のビット
線対の一方のビット線と第２のビット線対の一方のビッ
ト線とを接続しており、第１のビット線対を介して基準
信号がセンスアンプへ印加され、同時に第２のビット線
対を介して読み出し信号がセンスアンプへ印加される。
Description
【０００１】
【発明の属する技術分野】本発明は、それぞれ少なくと
も１つの強誘電性のメモリキャパシタと選択トランジス
タとを有しており、ワード線とビット線対とを介して駆
動され、センスアンプでビット線対を介して基準セル対
から得られた基準信号と読み出し信号とを比較可能であ
る、複数のメモリセルを有するメモリ装置に関する。
も１つの強誘電性のメモリキャパシタと選択トランジス
タとを有しており、ワード線とビット線対とを介して駆
動され、センスアンプでビット線対を介して基準セル対
から得られた基準信号と読み出し信号とを比較可能であ
る、複数のメモリセルを有するメモリ装置に関する。
【０００２】
【従来の技術】周知のように、例えばタンタル酸ビスマ
スバリウム、タンタル酸ストロンチウムビスマスＳＢ
Ｔ、またはジルコン酸チタン酸鉛ＰＺＴから成る強誘電
体を用いて不揮発性メモリ装置を構成することができ
る。このようなメモリ装置では、個々のメモリセルはそ
れぞれ１つの選択トランジスタとメモリキャパシタとか
ら成っており、メモリキャパシタはＳＢＴまたはＰＺＴ
から成る強誘電体を備えているいわゆる“１Ｔ／１Ｃセ
ルコンセプト”が行われている。この１Ｔ／１Ｃセルコ
ンセプトでは基本的に従来のＤＲＡＭ（ダイナミックな
書き込み／読み出しメモリ）と同様のメモリ密度を達成
することができる。
スバリウム、タンタル酸ストロンチウムビスマスＳＢ
Ｔ、またはジルコン酸チタン酸鉛ＰＺＴから成る強誘電
体を用いて不揮発性メモリ装置を構成することができ
る。このようなメモリ装置では、個々のメモリセルはそ
れぞれ１つの選択トランジスタとメモリキャパシタとか
ら成っており、メモリキャパシタはＳＢＴまたはＰＺＴ
から成る強誘電体を備えているいわゆる“１Ｔ／１Ｃセ
ルコンセプト”が行われている。この１Ｔ／１Ｃセルコ
ンセプトでは基本的に従来のＤＲＡＭ（ダイナミックな
書き込み／読み出しメモリ）と同様のメモリ密度を達成
することができる。
【０００３】強誘電性のメモリキャパシタ、いわゆるＦ
ｅＲＡＭメモリセルを有するメモリセルの読み出し時に
は、本来の情報をメモリセルから読み出す前にまず基準
電圧を形成しなければならない。これは基準メモリセル
対の読み出しにより行うことができる。基準電圧が基準
メモリセル対から得られた後にはじめて本来のメモリセ
ルが読み出され、このメモリセルから得られた読み出し
信号が予め形成された基準電圧とセンスアンプ内で比較
されて評価される。
ｅＲＡＭメモリセルを有するメモリセルの読み出し時に
は、本来の情報をメモリセルから読み出す前にまず基準
電圧を形成しなければならない。これは基準メモリセル
対の読み出しにより行うことができる。基準電圧が基準
メモリセル対から得られた後にはじめて本来のメモリセ
ルが読み出され、このメモリセルから得られた読み出し
信号が予め形成された基準電圧とセンスアンプ内で比較
されて評価される。
【０００４】このように必然的に“シリアルな”読み出
しサイクルには基準電圧と本来の読み出し信号とが時間
的に連続して発生されるので、比較的長い時間がかか
る。従来はどのようにすればこの比較的長い持続時間を
最小限にまで短縮することができるかという考察は存在
しなかった。
しサイクルには基準電圧と本来の読み出し信号とが時間
的に連続して発生されるので、比較的長い時間がかか
る。従来はどのようにすればこの比較的長い持続時間を
最小限にまで短縮することができるかという考察は存在
しなかった。
【０００５】これは主として、従来ＦｅＲＡＭメモリセ
ルすなわち強誘電性メモリセルから成るメモリセル装置
の読み出しの際にはＤＲＡＭの読み出しと同様の手法が
用いられてきたことによっている。読み出すべきメモリ
セルは例えばＳＢＴまたはＰＺＴから成る強誘電体を有
するメモリキャパシタを備えており、メモリセルの選択
トランジスタを介してビット線に接続されている。キャ
パシタンスの比のためにビット線上には数１００ｍＶの
オーダの利用信号が生じる。比較的小さなこの利用信号
はセンスアンプ内で完全な論理レベルまで増幅される。
ただしこのためにセンスアンプは基準電圧を必要とし、
この基準電圧は有利には論理０および論理１をメモリセ
ルから読み出す際にそれぞれ得られる電圧の平均値であ
る。基準電圧はビット線対上で相反する情報すなわち０
および１を含む２つの基準セルが読み出されることによ
り形成される。ビット線対を接続する短絡により、予め
得られた２つの読み出し信号の算術平均値が得られる。
このようにして形成された平均値を有する基準信号は、
２つのビット線のうち一方ではそのままにされ、他方の
ビット線で読み出すべきメモリセルが活性化される。セ
ンスアンプで読み出された電圧と基準電圧とが比較さ
れ、次に完全な論理レベルまで増幅される。
ルすなわち強誘電性メモリセルから成るメモリセル装置
の読み出しの際にはＤＲＡＭの読み出しと同様の手法が
用いられてきたことによっている。読み出すべきメモリ
セルは例えばＳＢＴまたはＰＺＴから成る強誘電体を有
するメモリキャパシタを備えており、メモリセルの選択
トランジスタを介してビット線に接続されている。キャ
パシタンスの比のためにビット線上には数１００ｍＶの
オーダの利用信号が生じる。比較的小さなこの利用信号
はセンスアンプ内で完全な論理レベルまで増幅される。
ただしこのためにセンスアンプは基準電圧を必要とし、
この基準電圧は有利には論理０および論理１をメモリセ
ルから読み出す際にそれぞれ得られる電圧の平均値であ
る。基準電圧はビット線対上で相反する情報すなわち０
および１を含む２つの基準セルが読み出されることによ
り形成される。ビット線対を接続する短絡により、予め
得られた２つの読み出し信号の算術平均値が得られる。
このようにして形成された平均値を有する基準信号は、
２つのビット線のうち一方ではそのままにされ、他方の
ビット線で読み出すべきメモリセルが活性化される。セ
ンスアンプで読み出された電圧と基準電圧とが比較さ
れ、次に完全な論理レベルまで増幅される。
【０００６】次に図４〜図６に即して、従来のシリアル
なアクセスサイクルを有する既存の強誘電性メモリ装置
におけるセンスアンプのコンセプトを説明する。図４に
は強誘電性のメモリキャパシタＣferroと選択トランジ
スタＴＧとから成るメモリセルが示されている。ここで
は選択トランジスタＴＧのソースおよびドレインはビッ
ト線ＢＬに接続されており、選択トランジスタＴＧのゲ
ートはワード線ＷＬに接続されている。強誘電性のメモ
リキャパシタＣferroは選択トランジスタＴＧのソース
およびドレインと共通のプレート電圧ＰＬとの間に存在
している。
なアクセスサイクルを有する既存の強誘電性メモリ装置
におけるセンスアンプのコンセプトを説明する。図４に
は強誘電性のメモリキャパシタＣferroと選択トランジ
スタＴＧとから成るメモリセルが示されている。ここで
は選択トランジスタＴＧのソースおよびドレインはビッ
ト線ＢＬに接続されており、選択トランジスタＴＧのゲ
ートはワード線ＷＬに接続されている。強誘電性のメモ
リキャパシタＣferroは選択トランジスタＴＧのソース
およびドレインと共通のプレート電圧ＰＬとの間に存在
している。
【０００７】図１、３、５には図４に示されているもの
に対応する参照番号ないし符号により同じタイプのメモ
リセルが示されている。
に対応する参照番号ないし符号により同じタイプのメモ
リセルが示されている。
【０００８】図５には従来のメモリ装置の回路の構造が
示されている。このメモリ装置はシリアルのアクセスサ
イクルのための一般的なセンスアンプのコンセプトを有
している。この従来のメモリ装置では、ビット線対ＢＬ
＜０＞およびｂＢＬ＜０＞が選択トランジスタＳを介し
てセンスアンプＳＡ＜０＞ に接続されており、ＢＬ＜
１＞およびｂＢＬ＜１＞が選択トランジスタＳを介して
センスアンプＳＡ ＜１＞に接続されている。重要なの
は既存のこのメモリ装置では基準セルＲと読み出すべき
セルＬとがそれぞれ電気的に同じビット線対ＢＬ＜０＞
およびｂＢＬ＜０＞、またはＢＬ＜１＞およびｂＢＬ＜
１＞に接続されている点である。これにより基準セルＲ
を介してただ１つの基準電圧の連続的な形成と、続いて
メモリセルＬの読み出しとが可能になる。
示されている。このメモリ装置はシリアルのアクセスサ
イクルのための一般的なセンスアンプのコンセプトを有
している。この従来のメモリ装置では、ビット線対ＢＬ
＜０＞およびｂＢＬ＜０＞が選択トランジスタＳを介し
てセンスアンプＳＡ＜０＞ に接続されており、ＢＬ＜
１＞およびｂＢＬ＜１＞が選択トランジスタＳを介して
センスアンプＳＡ ＜１＞に接続されている。重要なの
は既存のこのメモリ装置では基準セルＲと読み出すべき
セルＬとがそれぞれ電気的に同じビット線対ＢＬ＜０＞
およびｂＢＬ＜０＞、またはＢＬ＜１＞およびｂＢＬ＜
１＞に接続されている点である。これにより基準セルＲ
を介してただ１つの基準電圧の連続的な形成と、続いて
メモリセルＬの読み出しとが可能になる。
【０００９】この基準電圧の連続的な形成と続くメモリ
セルＬの読み出しとを次に図６に即して詳細に説明す
る。
セルＬの読み出しとを次に図６に即して詳細に説明す
る。
【００１０】読み出しサイクルは例えばｔ＝１０ｎｓで
スキャン信号またはストロボ信号の負のエッジによって
開始される。その後続いて基準電圧ｒｅｆの形成が時間
範囲Ａ内で行われる。このためにまず例えば２つのビッ
ト線ＢＬ＜０＞およびｂＢＬ＜０＞が０Ｖまで放電され
る（図６の“ｐｒｅ”過程を参照）。続いて基準ワード
線ＲＥＦＷＬ＜０３＞、ＲＥＦＷＬ＜１２＞とビット線
ＢＬ＜０＞およびｂＢＬ＜０＞との間のインタフェース
における２つの基準セルＲが反転した情報によって読み
出され、これにより信号“ｒｅｆ”が生じる。次に２つ
のビット線ＢＬ＜０＞およびｂＢＬ＜０＞を短絡トラン
ジスタＳＧを介して短絡させることにより、基準セルＲ
の基準電圧の算術平均値が形成される（図６の時間範囲
“ｓｈｏｒｔ”参照）。前述の短絡トランジスタは短絡
線路ＳＨＴ＜０＞またはＳＨＴ＜１＞を介して駆動制御
される。
スキャン信号またはストロボ信号の負のエッジによって
開始される。その後続いて基準電圧ｒｅｆの形成が時間
範囲Ａ内で行われる。このためにまず例えば２つのビッ
ト線ＢＬ＜０＞およびｂＢＬ＜０＞が０Ｖまで放電され
る（図６の“ｐｒｅ”過程を参照）。続いて基準ワード
線ＲＥＦＷＬ＜０３＞、ＲＥＦＷＬ＜１２＞とビット線
ＢＬ＜０＞およびｂＢＬ＜０＞との間のインタフェース
における２つの基準セルＲが反転した情報によって読み
出され、これにより信号“ｒｅｆ”が生じる。次に２つ
のビット線ＢＬ＜０＞およびｂＢＬ＜０＞を短絡トラン
ジスタＳＧを介して短絡させることにより、基準セルＲ
の基準電圧の算術平均値が形成される（図６の時間範囲
“ｓｈｏｒｔ”参照）。前述の短絡トランジスタは短絡
線路ＳＨＴ＜０＞またはＳＨＴ＜１＞を介して駆動制御
される。
【００１１】次の時間範囲Ｂでは読み出すべきビット線
すなわち例えばビット線ＢＬ＜０＞が０Ｖまで放電され
る（図６の時間範囲“ｐｒｅｒｅｄ”参照）。その後メ
モリセルが読み出される（図６の時間範囲“ｒｅａｄ”
参照）。
すなわち例えばビット線ＢＬ＜０＞が０Ｖまで放電され
る（図６の時間範囲“ｐｒｅｒｅｄ”参照）。その後メ
モリセルが読み出される（図６の時間範囲“ｒｅａｄ”
参照）。
【００１２】ここで読み出すべきビット線ＢＬ＜０＞
に、読み出すべきメモリセルＬのメモリ内容に応じて基
準電圧よりも小さいか、または大きい電圧が印加され
る。時間Ｃ中の続く増幅過程においてはこの小さな電圧
が完全な論理レベルまで増幅される（時間範囲“ｓｅｎ
ｓｅ”参照）。
に、読み出すべきメモリセルＬのメモリ内容に応じて基
準電圧よりも小さいか、または大きい電圧が印加され
る。時間Ｃ中の続く増幅過程においてはこの小さな電圧
が完全な論理レベルまで増幅される（時間範囲“ｓｅｎ
ｓｅ”参照）。
【００１３】ほぼｔ＝７０ｎｓすなわち読み出しサイク
ルの開始後ほぼ６０ｎｓで、読み出された情報がデータ
線路ＬＤＱ＜０＞、ｂＬＤＱ＜０＞上で更なる処理のた
めに使用可能となる。続いて情報の基準セルＲへのライ
ティングバックが行われ（時間範囲“ｗｒｉｔｅ ｂａ
ｃｋ”参照）、時間範囲Ｄ中に静止状態へ戻る。
ルの開始後ほぼ６０ｎｓで、読み出された情報がデータ
線路ＬＤＱ＜０＞、ｂＬＤＱ＜０＞上で更なる処理のた
めに使用可能となる。続いて情報の基準セルＲへのライ
ティングバックが行われ（時間範囲“ｗｒｉｔｅ ｂａ
ｃｋ”参照）、時間範囲Ｄ中に静止状態へ戻る。
【００１４】図５には付加的にスイッチングトランジス
タＳが示されている。このトランジスタは制御線路ＭＵ
Ｘ＜０＞、ＭＵＸ＜１＞を介して駆動可能であり、個々
のビット線ＢＬ＜０＞、ｂＢＬ＜０＞、ＢＬ＜１＞、ｂ
ＢＬ＜１＞はセンスアンプＳＡ＜０＞、ＳＡ＜１＞に接
続されている。メモリセルＬはそれぞれビット線ＢＬ＜
０＞、ｂＢＬ＜０＞、ＢＬ＜１＞、ｂＢＬ＜１＞のイン
タフェースでワード線ビット線ＷＬ＜０＞、ＷＬ＜１
＞、ＷＬ＜２＞、ＷＬ＜３＞、．．．ＷＬ＜０＋ｎ＊４
＞、ＷＬ＜１＋ｎ＊４＞、ＷＬ＜２＋ｎ＊４＞、ＷＬ＜
３＋ｎ＊４＞に接続されている。メモリセルＬはこの場
合セルフィールドを形成しており、このことは図５に概
略的に示されている。
タＳが示されている。このトランジスタは制御線路ＭＵ
Ｘ＜０＞、ＭＵＸ＜１＞を介して駆動可能であり、個々
のビット線ＢＬ＜０＞、ｂＢＬ＜０＞、ＢＬ＜１＞、ｂ
ＢＬ＜１＞はセンスアンプＳＡ＜０＞、ＳＡ＜１＞に接
続されている。メモリセルＬはそれぞれビット線ＢＬ＜
０＞、ｂＢＬ＜０＞、ＢＬ＜１＞、ｂＢＬ＜１＞のイン
タフェースでワード線ビット線ＷＬ＜０＞、ＷＬ＜１
＞、ＷＬ＜２＞、ＷＬ＜３＞、．．．ＷＬ＜０＋ｎ＊４
＞、ＷＬ＜１＋ｎ＊４＞、ＷＬ＜２＋ｎ＊４＞、ＷＬ＜
３＋ｎ＊４＞に接続されている。メモリセルＬはこの場
合セルフィールドを形成しており、このことは図５に概
略的に示されている。
【００１５】
【発明が解決しようとする課題】本発明の課題は、読み
指しサイクルの時間が著しく低減されるメモリ装置を提
供することである。
指しサイクルの時間が著しく低減されるメモリ装置を提
供することである。
【００１６】
【課題を解決するための手段】本発明は、センスアンプ
に２つのビット線対が配属されており、それぞれ１つず
つ短絡素子が第１のビット線対の一方のビット線と、第
２のビット線対の一方のビット線とを接続しており、第
１のビット線対を介して基準信号がセンスアンプへ印加
され、同時に第２のビット線対を介して読み出し信号が
センスアンプへ印加される構成により解決される。
に２つのビット線対が配属されており、それぞれ１つず
つ短絡素子が第１のビット線対の一方のビット線と、第
２のビット線対の一方のビット線とを接続しており、第
１のビット線対を介して基準信号がセンスアンプへ印加
され、同時に第２のビット線対を介して読み出し信号が
センスアンプへ印加される構成により解決される。
【００１７】
【発明の実施の形態】本発明の回路装置では既存のコン
セプトを比較的わずかに回路技術的に変更することによ
ってメモリセルの読み出しアクセスをほぼ３０％低減す
ることができる。このことを以下に詳細に説明する。変
更は基本的には、短絡素子すなわち上述のトランジスタ
ＳＧを介して、隣接するビット線同士ではなく１つ置い
たビット線同士を相互に接続する点にある。したがって
短絡素子はそれぞれ１つ置きにビット線を相互接続す
る。この短絡素子は有利にはセルフィールドのセンスア
ンプに対向する端部に配置される。なぜならこの個所で
は回路のレイアウトにおいて隣接するビット線のクロス
オーバーが容易に実現できるからである。利用されるビ
ット線対を並列に配置することにより、それぞれ活性の
メモリセルおよび基準セルがメモリセルフィールドの同
じブロック内で比較的密に並ぶ。このことは障害耐性に
プラスに作用する。読み出し信号および基準信号は選択
トランジスタＳを介してそれぞれのセンスアンプの入力
側に接続されている。選択トランジスタを使用すること
により同時に、必要なセンスアンプの数ひいてはセンス
アンプに必要な半導体チップの表面積が１／２となる。
セプトを比較的わずかに回路技術的に変更することによ
ってメモリセルの読み出しアクセスをほぼ３０％低減す
ることができる。このことを以下に詳細に説明する。変
更は基本的には、短絡素子すなわち上述のトランジスタ
ＳＧを介して、隣接するビット線同士ではなく１つ置い
たビット線同士を相互に接続する点にある。したがって
短絡素子はそれぞれ１つ置きにビット線を相互接続す
る。この短絡素子は有利にはセルフィールドのセンスア
ンプに対向する端部に配置される。なぜならこの個所で
は回路のレイアウトにおいて隣接するビット線のクロス
オーバーが容易に実現できるからである。利用されるビ
ット線対を並列に配置することにより、それぞれ活性の
メモリセルおよび基準セルがメモリセルフィールドの同
じブロック内で比較的密に並ぶ。このことは障害耐性に
プラスに作用する。読み出し信号および基準信号は選択
トランジスタＳを介してそれぞれのセンスアンプの入力
側に接続されている。選択トランジスタを使用すること
により同時に、必要なセンスアンプの数ひいてはセンス
アンプに必要な半導体チップの表面積が１／２となる。
【００１８】本発明の有利な実施形態では、各ビット線
対のビット線はイニシャライズトランジスタを介して相
互接続されている。この実施形態では２つの制御線路は
もはやプリチャージのためにではなく、２つのビット線
の短絡のために使用される。
対のビット線はイニシャライズトランジスタを介して相
互接続されている。この実施形態では２つの制御線路は
もはやプリチャージのためにではなく、２つのビット線
の短絡のために使用される。
【００１９】本発明の別の実施形態によれば、各ビット
線には別個に駆動可能なビット線選択トランジスタが設
けられている。このためビット線対のビット線選択トラ
ンジスタを全て個別に駆動することができる。その際に
短絡素子は隣接するビット線ではなく、１つ置きのビッ
ト線を相互に接続する。
線には別個に駆動可能なビット線選択トランジスタが設
けられている。このためビット線対のビット線選択トラ
ンジスタを全て個別に駆動することができる。その際に
短絡素子は隣接するビット線ではなく、１つ置きのビッ
ト線を相互に接続する。
【００２０】
【実施例】以下に本発明を図に即して詳細に説明する。
【００２１】図４〜図６はすでに説明した。図１〜図３
では図４〜図６のそれぞれ対応する構成素子と同じ参照
番号を使用している。これらの構成素子については個々
には説明しない。
では図４〜図６のそれぞれ対応する構成素子と同じ参照
番号を使用している。これらの構成素子については個々
には説明しない。
【００２２】図１には本発明のメモリ装置の実施例が示
されている。ここでは図５の既存のメモリ装置とは異な
り、電界効果トランジスタの形の短絡素子ＳＧ’は隣接
するビット線ではなく１つ置きのビット線を相互に接続
している。このことはビット線ＢＬ＜０＞、ＢＬ＜１＞
またはｂＢＬ＜０＞、ｂＢＬ＜１＞によって示されてい
る。さらにこの場合２つの制御線路ＩＮＩＴ＜０＞、Ｉ
ＮＩＴ＜１＞はプリチャージに使用されるのではなく、
２つのビット線ＢＬ＜０＞、ＢＬ＜１＞またはｂＢＬ＜
０＞、ｂＢＬ＜１＞の短絡に用いられる。有利には短絡
素子ＳＧ’はそれぞれ１つ置きのビット線を相互接続し
ており、セルフィールドのセンスアンプＳＡに対向する
端部側に配置されている。これはこの個所であれば回路
のレイアウトにおいて隣接するビット線のクロスオーバ
ーが容易に実現できるからである。利用されるビット線
対を並列に配置することにより、それぞれ活性のメモリ
セルＬおよび基準セルＲがメモリセルフィールドの同じ
ブロック内で比較的密に並ぶ。このことは障害耐性にプ
ラスに作用する。読み出し信号および基準信号は選択ト
ランジスタＳを介してセンスアンプＳＡ＜０１＞の入力
側に接続されている。選択トランジスタＳを使用するこ
とにより同時に、必要なセンスアンプＳＡの数ひいては
センスアンプに必要な半導体チップの表面積が１／２と
なる。
されている。ここでは図５の既存のメモリ装置とは異な
り、電界効果トランジスタの形の短絡素子ＳＧ’は隣接
するビット線ではなく１つ置きのビット線を相互に接続
している。このことはビット線ＢＬ＜０＞、ＢＬ＜１＞
またはｂＢＬ＜０＞、ｂＢＬ＜１＞によって示されてい
る。さらにこの場合２つの制御線路ＩＮＩＴ＜０＞、Ｉ
ＮＩＴ＜１＞はプリチャージに使用されるのではなく、
２つのビット線ＢＬ＜０＞、ＢＬ＜１＞またはｂＢＬ＜
０＞、ｂＢＬ＜１＞の短絡に用いられる。有利には短絡
素子ＳＧ’はそれぞれ１つ置きのビット線を相互接続し
ており、セルフィールドのセンスアンプＳＡに対向する
端部側に配置されている。これはこの個所であれば回路
のレイアウトにおいて隣接するビット線のクロスオーバ
ーが容易に実現できるからである。利用されるビット線
対を並列に配置することにより、それぞれ活性のメモリ
セルＬおよび基準セルＲがメモリセルフィールドの同じ
ブロック内で比較的密に並ぶ。このことは障害耐性にプ
ラスに作用する。読み出し信号および基準信号は選択ト
ランジスタＳを介してセンスアンプＳＡ＜０１＞の入力
側に接続されている。選択トランジスタＳを使用するこ
とにより同時に、必要なセンスアンプＳＡの数ひいては
センスアンプに必要な半導体チップの表面積が１／２と
なる。
【００２３】図１のメモリ装置によれば読み出しアクセ
スにかかる時間を著しく短縮することができる。共通の
センスアンプＳＡ＜０１＞は制御線路ＭＵＸＡ、ＭＵＸ
Ｂに接続されている４つの選択トランジスタＳを介し
て、２つのビット線対ＢＬ＜０＞、ＢＬ＜１＞、または
ｂＢＬ＜０＞、ｂＢＬ＜１＞に接続されている。例えば
ワード線ＷＬ＜０＞の交点のメモリセルＬがビット線Ｂ
Ｌ＜０＞によって読み出される場合、基準信号を得るに
はワード線ｂＲＥＦＷＬとビット線ｂＢＬ＜０＞との交
点の基準セルＲ、およびワード線ｂＲＥＦＷＬとｂＢＬ
＜１＞との交点の基準セルＲが使用される。読み出すべ
きビット線の放電（“ｐｒｅｃｈａｒｇｅ”）は線路Ｐ
ＲＥ＜０＞上の信号によって行われ、基準ビット線の放
電は線路ＰＲＥ＜０＞、ＰＲＥ＜１＞、ＩＮＩＴ＜０＞
上の信号によって行われる。線路ＩＮＩＴ＜１＞上の信
号はこの場合は不活性のままである。
スにかかる時間を著しく短縮することができる。共通の
センスアンプＳＡ＜０１＞は制御線路ＭＵＸＡ、ＭＵＸ
Ｂに接続されている４つの選択トランジスタＳを介し
て、２つのビット線対ＢＬ＜０＞、ＢＬ＜１＞、または
ｂＢＬ＜０＞、ｂＢＬ＜１＞に接続されている。例えば
ワード線ＷＬ＜０＞の交点のメモリセルＬがビット線Ｂ
Ｌ＜０＞によって読み出される場合、基準信号を得るに
はワード線ｂＲＥＦＷＬとビット線ｂＢＬ＜０＞との交
点の基準セルＲ、およびワード線ｂＲＥＦＷＬとｂＢＬ
＜１＞との交点の基準セルＲが使用される。読み出すべ
きビット線の放電（“ｐｒｅｃｈａｒｇｅ”）は線路Ｐ
ＲＥ＜０＞上の信号によって行われ、基準ビット線の放
電は線路ＰＲＥ＜０＞、ＰＲＥ＜１＞、ＩＮＩＴ＜０＞
上の信号によって行われる。線路ＩＮＩＴ＜１＞上の信
号はこの場合は不活性のままである。
【００２４】反対にワード線ＷＬ＜０＞とビット線ＢＬ
＜１＞との交点のメモリセルＬが読み出される場合、読
み出すべきビット線の放電（“ｐｒｅｃｈａｒｇｅ”）
は線路ＰＲＥ＜１＞および線路ＩＮＩＴ＜１＞上の信号
によって行われ、基準ビット線の放電は線路ＰＲＥ＜１
＞およびｂＳＨＴ上の信号によって行われる。換言すれ
ば、ここでは短絡線路ｂＳＨＴの短絡素子ＳＧ’は基準
ビット線の放電のためにも用いられ、これにより付加的
な制御線路を節約することができる。
＜１＞との交点のメモリセルＬが読み出される場合、読
み出すべきビット線の放電（“ｐｒｅｃｈａｒｇｅ”）
は線路ＰＲＥ＜１＞および線路ＩＮＩＴ＜１＞上の信号
によって行われ、基準ビット線の放電は線路ＰＲＥ＜１
＞およびｂＳＨＴ上の信号によって行われる。換言すれ
ば、ここでは短絡線路ｂＳＨＴの短絡素子ＳＧ’は基準
ビット線の放電のためにも用いられ、これにより付加的
な制御線路を節約することができる。
【００２５】図２には図６と同様に、図１の実施例に相
応する読み出しサイクルの信号特性が示されている。こ
の読み出しサイクルは再びｔ＝１０ｎｓでＳＴＢ信号の
負のエッジによって開始される。基準電圧の形成（図６
の時間範囲Ａ）とメモリセルの読み出し（図６の時間範
囲Ｂ）とは同時に、導電接続されていないビット線対に
おいて開始される。ビット線ｂＢＬ＜０＞およびｂＢＬ
＜１＞が０Ｖまで放電され（時間範囲“ｐｒｅ”参
照）、続いて２つの基準セルＲが反転した情報によって
読み出される（時間範囲“ｒｅｆ”参照）。次に２つの
ビット線を短絡素子ＳＧ’を用いて短絡線路ｂＳＨＴを
介して短絡させることにより、算術平均値が形成される
（時間範囲“ｓｈｏｒｔ”参照）。
応する読み出しサイクルの信号特性が示されている。こ
の読み出しサイクルは再びｔ＝１０ｎｓでＳＴＢ信号の
負のエッジによって開始される。基準電圧の形成（図６
の時間範囲Ａ）とメモリセルの読み出し（図６の時間範
囲Ｂ）とは同時に、導電接続されていないビット線対に
おいて開始される。ビット線ｂＢＬ＜０＞およびｂＢＬ
＜１＞が０Ｖまで放電され（時間範囲“ｐｒｅ”参
照）、続いて２つの基準セルＲが反転した情報によって
読み出される（時間範囲“ｒｅｆ”参照）。次に２つの
ビット線を短絡素子ＳＧ’を用いて短絡線路ｂＳＨＴを
介して短絡させることにより、算術平均値が形成される
（時間範囲“ｓｈｏｒｔ”参照）。
【００２６】同時に、読み出すべきビット線ＢＬ＜０＞
が０Ｖまで放電される（時間範囲“ｐｒｅｒｅｄ”参
照）。その後メモリセルＬが読み出される（時間範囲
“ｒｅａｄ”参照）。その後２つのスイッチングトラン
ジスタＳを介して線路ＭＵＸＡにより読み出し信号がビ
ット線ＢＬ＜０＞へ切り換えられ、一方で基準信号がビ
ット線ｂＢＬ＜１＞およびセンスアンプＳＡ＜０１＞へ
送出される。センスアンプＳＡ＜０１＞は時間範囲Ｃ中
に差信号を増幅する（図２の“ｓｅｎｓｅ”参照）。ほ
ぼｔ＝５０ｎｓすなわち読み出しサイクルの開始後ほぼ
４０ｎｓで、読み出された情報がデータ線路ＬＤＱ＜０
１＞、ｂＬＤＱ＜０１＞上で更なる処理のために使用可
能となる。続いて情報が基準メモリセルＲへライティン
グバックされ（時間範囲“ｗｒｉｔｅ ｂａｃｋ”参
照）、静止状態へ戻る（図２の時間範囲Ｄを参照）。
が０Ｖまで放電される（時間範囲“ｐｒｅｒｅｄ”参
照）。その後メモリセルＬが読み出される（時間範囲
“ｒｅａｄ”参照）。その後２つのスイッチングトラン
ジスタＳを介して線路ＭＵＸＡにより読み出し信号がビ
ット線ＢＬ＜０＞へ切り換えられ、一方で基準信号がビ
ット線ｂＢＬ＜１＞およびセンスアンプＳＡ＜０１＞へ
送出される。センスアンプＳＡ＜０１＞は時間範囲Ｃ中
に差信号を増幅する（図２の“ｓｅｎｓｅ”参照）。ほ
ぼｔ＝５０ｎｓすなわち読み出しサイクルの開始後ほぼ
４０ｎｓで、読み出された情報がデータ線路ＬＤＱ＜０
１＞、ｂＬＤＱ＜０１＞上で更なる処理のために使用可
能となる。続いて情報が基準メモリセルＲへライティン
グバックされ（時間範囲“ｗｒｉｔｅ ｂａｃｋ”参
照）、静止状態へ戻る（図２の時間範囲Ｄを参照）。
【００２７】並列的な読み出し方法により、適当なデー
タを準備するのにかかる時間は約６０ｎｓから約４０ｎ
ｓまで低減される。この場合低減されたアクセス時間は
ちょうど読み出すべきビット線のプリチャージ（“ｐｒ
ｅｒｅｄ”とメモリセルの読み出し（“ｒｅａｄ”）の
ための時間に相当する。
タを準備するのにかかる時間は約６０ｎｓから約４０ｎ
ｓまで低減される。この場合低減されたアクセス時間は
ちょうど読み出すべきビット線のプリチャージ（“ｐｒ
ｅｒｅｄ”とメモリセルの読み出し（“ｒｅａｄ”）の
ための時間に相当する。
【００２８】アクセス時間の低減は図２と図６とを比較
してみれば直ちにわかる。図６に比べて本発明のメモリ
装置では時間範囲“Ｂ”が節約されており、このことが
メモリ装置の読み出し時間の著しい低減を意味してい
る。読み出し時間の低減に必要な付加的な回路コストは
実質的には無視できるものであり、このことは図１の実
施例と図５の従来のメモリ装置とを比較することによっ
て明らかである。この場合特に本発明のメモリ装置では
センスアンプの数が１／２になることに注意されたい。
このことは別のスイッチングトランジスタにかかる付加
的なコストにより容易に埋め合わされる。
してみれば直ちにわかる。図６に比べて本発明のメモリ
装置では時間範囲“Ｂ”が節約されており、このことが
メモリ装置の読み出し時間の著しい低減を意味してい
る。読み出し時間の低減に必要な付加的な回路コストは
実質的には無視できるものであり、このことは図１の実
施例と図５の従来のメモリ装置とを比較することによっ
て明らかである。この場合特に本発明のメモリ装置では
センスアンプの数が１／２になることに注意されたい。
このことは別のスイッチングトランジスタにかかる付加
的なコストにより容易に埋め合わされる。
【００２９】図３には本発明のメモリ装置の別の実施例
が示されている。２つのビット線対ＢＬ＜０＞、ｂＢＬ
＜０＞またはＢＬ＜１＞、ｂＢＬ＜１＞のスイッチング
トランジスタＳは全て個別に駆動され、短絡線路ＳＨＴ
ないしｂＳＨＴの短絡素子ＳＧ’は隣接するビット線
（図５を参照）ではなく、１つ置きのビット線を相互に
接続する。これは図１の実施例と同様である。図３の実
施例においても図１の実施例と同様に共通のセンスアン
プＳＡ＜０１＞は制御線路ＭＵＸ＜０＞、ｂＭＵＸ＜０
＞、ＭＵＸ＜１＞、ｂＭＵＸ＜１＞によって駆動される
４つのスイッチングトランジスタＳを介して、２つのビ
ット線対ＢＬ＜０＞、ｂＢＬ＜０＞、ないしＢＬ＜１
＞、ｂＢＬ＜１＞に接続されている。
が示されている。２つのビット線対ＢＬ＜０＞、ｂＢＬ
＜０＞またはＢＬ＜１＞、ｂＢＬ＜１＞のスイッチング
トランジスタＳは全て個別に駆動され、短絡線路ＳＨＴ
ないしｂＳＨＴの短絡素子ＳＧ’は隣接するビット線
（図５を参照）ではなく、１つ置きのビット線を相互に
接続する。これは図１の実施例と同様である。図３の実
施例においても図１の実施例と同様に共通のセンスアン
プＳＡ＜０１＞は制御線路ＭＵＸ＜０＞、ｂＭＵＸ＜０
＞、ＭＵＸ＜１＞、ｂＭＵＸ＜１＞によって駆動される
４つのスイッチングトランジスタＳを介して、２つのビ
ット線対ＢＬ＜０＞、ｂＢＬ＜０＞、ないしＢＬ＜１
＞、ｂＢＬ＜１＞に接続されている。
【００３０】例えばワード線ＷＬ＜０＞とビット線ＢＬ
＜０＞との交点のメモリセルＬが読み出される場合も、
図１の実施例に対し上述の図２に即して説明されたのと
同様の手段で行われる。
＜０＞との交点のメモリセルＬが読み出される場合も、
図１の実施例に対し上述の図２に即して説明されたのと
同様の手段で行われる。
【００３１】図３の実施例によっても読み出しサイクル
は約４０ｎｓまで低減することができる。これは従来技
術（図５を参照）に比べて約１／３の時間利得を意味し
ている。
は約４０ｎｓまで低減することができる。これは従来技
術（図５を参照）に比べて約１／３の時間利得を意味し
ている。
【図１】本発明の第１の実施例の回路図である。
【図２】図１の実施例の読み出し過程の時間的な特性を
示す図である。
示す図である。
【図３】本発明の第２の実施例の回路図である。
【図４】メモリセルの概略図である。
【図５】従来のメモリ装置の回路図である。
【図６】図５のメモリ装置の読み出し過程の特性を示す
図である。
図である。
ＴＧ 選択トランジスタ ＢＬ ビット線 ＷＬ ワード線 ＳＡ センスアンプ ＲＥＦＷＬ 基準ワード線 ＳＧ 短絡トランジスタ Ｒ 基準セル ＩＮＩＴ、ＭＵＸ 制御線路 ＳＨＴ 短絡線路 Ｓ スイッチングトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲオルク ブラウン ドイツ連邦共和国 ミュンヘン テレージ エンヘーエ ６ベー
Claims (5)
- 【請求項１】 それぞれ少なくとも１つの強誘電性のメ
モリキャパシタ（Ｃferro）と選択トランジスタ（Ｔ
Ｇ）とを有しており、 ワード線（ＷＬ＜０＞、ＷＬ＜１＞、．．．）とビット
線対（ＢＬ＜０＞、ｂＢＬ＜０＞、ＢＬ＜１＞、ｂＢＬ
＜１＞）とを介して駆動され、 センスアンプ（ＳＡ＜１＞）でビット線対を介して基準
セル対（Ｒ）から得られた基準信号と読み出し信号とを
比較可能である、複数のメモリセル（Ｌ）を有するメモ
リ装置において、 センスアンプ（ＳＡ＜１＞）に２つのビット線対（ＢＬ
＜０＞、ｂＢＬ＜０＞；ＢＬ＜１＞、ｂＢＬ＜１＞）が
配属されており、それぞれ１つずつ短絡素子（ＳＧ’）
が第１のビット線対の一方のビット線と第２のビット線
対の一方のビット線とを接続しており、 第１のビット線対（ＢＬ＜０＞、ｂＢＬ＜０＞）を介し
て基準信号がセンスアンプ（ＳＡ＜１＞）へ印加され、
同時に第２のビット線対（ＢＬ＜１＞、ｂＢＬ＜１＞）
を介して読み出し信号がセンスアンプ（ＳＡ＜１＞）へ
印加される、ことを特徴とする複数のメモリセルを有す
るメモリ装置。 - 【請求項２】 短絡素子（ＳＧ’）はセンスアンプ（Ｓ
Ａ＜１＞）に対向する端部でビット線（ＢＬ＜０＞、ｂ
Ｂ＜０＞、ＢＬ＜１＞、ｂＢＬ＜１＞）に配置されてい
る、請求項１記載のメモリ装置。 - 【請求項３】 隣接する２つのビット線対（ＢＬ＜０
＞、ｂＢＬ＜０＞；ＢＬ＜１＞、ｂＢＬ＜１＞）のうち
第１のビット線対の一方のビット線が第２のビット線対
の一方のビット線とともにセンスアンプに接続されてい
る、請求項１または２記載のメモリ装置。 - 【請求項４】 各ビット線対のビット線はイニシャライ
ズトランジスタ（ＳＧ）を介して相互接続されている、
請求項３記載のメモリ装置。 - 【請求項５】 各ビット線に、個別に駆動可能なビット
線スイッチングトランジスタが設けられている、請求項
１から４までのいずれか１項記載のメモリ装置。
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|---|---|---|---|
| DE19852570A DE19852570A1 (de) | 1998-11-13 | 1998-11-13 | Ferroelektrische Speicheranordnung |
| DE19852570.2 | 1998-11-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000156091A true JP2000156091A (ja) | 2000-06-06 |
| JP4065361B2 JP4065361B2 (ja) | 2008-03-26 |
Family
ID=7887804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32163899A Expired - Fee Related JP4065361B2 (ja) | 1998-11-13 | 1999-11-11 | 複数のメモリセルを有するメモリ装置 |
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| Country | Link |
|---|---|
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| EP (1) | EP1001430A3 (ja) |
| JP (1) | JP4065361B2 (ja) |
| KR (1) | KR100318629B1 (ja) |
| CN (1) | CN1137490C (ja) |
| DE (1) | DE19852570A1 (ja) |
| TW (1) | TW451197B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7106650B2 (en) | 2003-04-29 | 2006-09-12 | Hynix Semiconductor Inc. | Semiconductor memory device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19913109C2 (de) | 1999-03-23 | 2001-01-25 | Siemens Ag | Integrierter Speicher mit Speicherzellen und Referenzzellen und entsprechendes Betriebsverfahren |
| US6418044B1 (en) * | 2000-12-28 | 2002-07-09 | Stmicroelectronics, Inc. | Method and circuit for determining sense amplifier sensitivity |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873664A (en) * | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| JPH0713877B2 (ja) * | 1988-10-19 | 1995-02-15 | 株式会社東芝 | 半導体メモリ |
| US5010524A (en) * | 1989-04-20 | 1991-04-23 | International Business Machines Corporation | Crosstalk-shielded-bit-line dram |
| DE4110407A1 (de) * | 1990-03-30 | 1991-10-02 | Toshiba Kawasaki Kk | Halbleiter-speicheranordnung |
| US5218566A (en) * | 1991-08-15 | 1993-06-08 | National Semiconductor Corporation | Dynamic adjusting reference voltage for ferroelectric circuits |
| JP3218844B2 (ja) * | 1994-03-22 | 2001-10-15 | 松下電器産業株式会社 | 半導体メモリ装置 |
| JP3365595B2 (ja) * | 1994-12-21 | 2003-01-14 | シャープ株式会社 | 半導体記憶装置及びその駆動方法 |
| US5969979A (en) * | 1996-03-25 | 1999-10-19 | Matsushita Electronics Corporation | Ferroelectric memory device |
| US5737260A (en) * | 1996-03-27 | 1998-04-07 | Sharp Kabushiki Kaisha | Dual mode ferroelectric memory reference scheme |
| JPH10320981A (ja) * | 1997-05-19 | 1998-12-04 | Rohm Co Ltd | 強誘電体メモリ |
-
1998
- 1998-11-13 DE DE19852570A patent/DE19852570A1/de not_active Withdrawn
-
1999
- 1999-11-08 TW TW088119475A patent/TW451197B/zh not_active IP Right Cessation
- 1999-11-11 JP JP32163899A patent/JP4065361B2/ja not_active Expired - Fee Related
- 1999-11-12 EP EP99122593A patent/EP1001430A3/de not_active Withdrawn
- 1999-11-12 KR KR1019990050157A patent/KR100318629B1/ko not_active IP Right Cessation
- 1999-11-13 CN CNB991260198A patent/CN1137490C/zh not_active Expired - Fee Related
- 1999-11-15 US US09/440,818 patent/US6137712A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7106650B2 (en) | 2003-04-29 | 2006-09-12 | Hynix Semiconductor Inc. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4065361B2 (ja) | 2008-03-26 |
| TW451197B (en) | 2001-08-21 |
| US6137712A (en) | 2000-10-24 |
| CN1137490C (zh) | 2004-02-04 |
| KR100318629B1 (ko) | 2001-12-28 |
| CN1256495A (zh) | 2000-06-14 |
| KR20000035441A (ko) | 2000-06-26 |
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| EP1001430A2 (de) | 2000-05-17 |
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