CN1256495A - 铁电存储器装置 - Google Patents

Abstract

本发明涉及一种由多个存储器单元(L)构成的存储器装置,各存储器单元包括至少一个铁电存储电容器(Cferro)和一个选择晶体管(TG),它们通过字传输线(WL)和位传输线对(BL<0>,bBL<0>;BL<1>,bBL<1>)实现控制,其中在一个读取放大器(SA<1>)中,通过一个位传输线对由一个基准单元对(R)获得的一个基准信号与来自一个存储器单元的一个读取信号相互比较。

Description

铁电存储器装置

本发明涉及一种由多个存储器单元构成的存储器装置，各存储器单元包括至少一个铁电电容器和一个选择晶体管，它们通过字传输线和位传输线对实现控制，在一个读取放大器中，通过位传输线对由一个基准单元获得的一个基准信号与来自一个存储器单元的一个读取信号相互比较。

目前人们已经采用例如由铋钡钛(SBT)或锆钛酸(PZT)构成的铁电介质制造非易失性存储器装置，这种存储器装置中的单个的存储器单元能够由一个带有SBT或PZT介质的选择晶体管和一个存储电容器构成，于是涉及一种所谓的“1T/1C单元概念”。按照这种1T/1C单元概念能够实现基本上相同的存储器密度，例如惯用的DRAM存储器(动态写/读存储器)。

对带有一个铁电存储电容器的存储器单元(称为FeRAM存储器单元)进行读操作时，在从这个存储器单元中读取本身带有的信息之前，必须首先产生一个基准电压，此基准电压可通过一个基准存储器单元对获得。在通过一个基准存储器单元对获得此基准电压之后，再读取该存储器单元本身的信息，并且将由这个存储器单元所读取的信号和此前所产生的基准电压放在读取放大器中进行比较和计算。

这样一种必不可少的“串行”读周期要求较多的时间，因为基准电压和本身的读取信号是按照时间先后顺序产生的。迄今为止，还没有找到能够缩短上述耗时较长的读周期的办法。

迄今，在读取如FeRAM存储器单元构成的存储器装置的铁电存储器装置时，其读取方法与读取一个DRAM存储器的方法类似：要读取的存储器单元带有一个包括例如SBT或PZT的铁电介质的存储电容器，它通过这个存储器单元的选择晶体管与一个位传输线相连接。根据电容量的比例，在这个位传输线上提供一个大约几百mV数量级的有效信号，这个相对较小的有效信号在读取放大器内被放大到完全的逻辑电平。为此，读取放大器需要一个基准电压，它最好是每次从一个存储器单元读取一个逻辑零(0)或一个逻辑一(1)时的电压的中间值。所述的基准电压可以按以下方法产生，在一个位传输线对上读取两个基准单元，它们必须包含相反的信息“零”和“一”。将所述位传输线对短接，求出两个事先包含的读取信号的算术中间值，将得到的带有中间值的基准信号暂时保留在两个位传输线之一上，同时在另一个位传输线上的要选择的存储器单元被激活。将读取的电压在读取放大器内与所述基准电压进行比较，接着被放大到完全的逻辑电平。

下面将结合附图4至6所示的具有常规的串行存取周期的铁电存储器装置，说明读取放大器的工作原理。图4是一个由铁电存储电容器Cferro和选择晶体管TG构成的存储器单元，其中该选择晶体管TG的源极或漏极连接在一个位传输线BL上，而该选择晶体管TG的栅极连接在一个字传输线WL上。铁电存储电容器Cferro位于选择晶体管TG的源极或漏极和一个公用的极板电压PL之间。

在图1、3和5中所示的存储器单元的部件采用与图4相同的标号。

图5是一个根据普通的读取放大器概念形成的具有串行存取周期的惯用的存储器装置的电路结构。在这个惯用的存储器装置中，位传输线对BL<0>和bBL<0>或BL<1>和bBL<1>通过选择晶体管S各与一个读取放大器SA<0>或SA<1>相连接。重要的是，在这种存储器装置中，基准单元R和欲读取的单元L各与上述的位传输线对BL<0>和bBL<0>或BL<1>和bBL<1>电连接。仅此，利用基准单元R和一个选通的存储器单元L可以连续产生基准电压。

下面结合图6进一步说明这个连续产生的基准电压和所述存储器单元的选择。

一个读取周期以一个扫描取样或选通信号的负脉冲在例如t＝10ns时开始。接着在时间间隔A中产生一个基准电压ref。这里的两个位传输线对BL<0>和bBL<0>首先是在0伏电位(图6上标有“pre”之处)，接着选择读取在基准字传输线REFWL<03>和REFWL<12>与位传输线BL<0>和bBL<0>之间的连接点上的两个基准单元R中的相反的信息，即标有“ref”的信号。然后通过短路晶体管SG将两个位传输线BL<0>和bBL<0>短接，该短路晶体管SG由一个短路传输线SHT<0>(或SHT<1>)控制，获得所述基准单元R的基准电压的算术中间值(参见图6中的时间间隔“short”)。

在接着的时间间隔B中，欲读取的位传输线例如位传输线BL<0>下降为0伏(参见图6中的时间间隔“prerd”)，然后选择读取该存储器单元(参见图6中的时间间隔“read”)。

现在，在欲读取的位传输线BL<0>上加有一个电位，该电压根据欲读取的存储器单元L的存储内容而比基准电压小或者大，在下面开始的放大过程中，在时间间隔C中，这个小电压将被放大到一个完全的逻辑电平(参见图6中的时间间隔“sense”)。

约在t＝70ns，即约在读取周期开始之后的60ns时，已读取的信息在数据传输线LDQ<0>和bLDQ<0>上被进一步处理。接着将基准单元R中的信息回写(参见图6中的时间间隔“write back”)，并且在时间间隔D内，返回到静止状态。

图5中的开关晶体管S由控制传输线MUX<0>和MUX<1>控制，各单个位传输线BL<0>、bBL<0>、BL<1>和bBL<1>与读取放大器SA<0>或SA<1>相连接。存储器单元L安置在各个位传输线BL<0>、bBL<0>、BL<1>和bBL<1>与字传输线WL<0>、WL<1>、WL<2>、WL<3>、…WL<0+n*4>、WL<1+n*4>、WL<2+n*4>和WL<3+n*4>之间的连接点上，存储器单元L构成了一个如图5所示的单元阵。

本发明的目的是提供一种能够显著缩短读取周期的时间间隔的存储器装置。

这个发明的目的可以通过根据本发明开头所述的存储器装置实现，其中两个位传输线对与读取放大器相接，它们是这样变换的，经第一位传输线对传输的基准信号和同时经第二位传输线对传输的读取信号被施加在读取放大器上。

在根据本发明的存储器装置中，利用已有技术的较少的开关变换知识，能够将在一个存储器单元上存取访问的时间缩短约30％。所进行的变动在原理上是：利用短路元件，如上述的开关晶体管SG，不是相互邻接地而是各相隔一个地将位传输线相互连接，这些短路元件也是各相隔一个地与再下一个位传输线相互连接。这些短路元件最好是安置在单元阵的读取放大器的相对的端上，因为使相互邻接的位传输线交叉在电路布线上较易实现。通过将各位传输线对平行布置，能够使每个有效的存储器单元和基准单元比较密集地相互布置在同一存储器单元阵的块上，这样布置有利于提高其抗干扰性。读取信号和基准信号通过所述的选择晶体管S与各读取放大器的输入端接通。同时，通过采用这种选择晶体管，可以使所需要的读取放大器的数量和读取放大器所需要的半导体电路块表面积减半。

在本发明的一个推荐的实施例中，各位传输线对的位传输线通过预置初始化晶体管而相互连接。在此实施例中，不再需要两个控制传输线，而是采用将两个位传输线短接的方法。

根据本发明的又一个推荐的实施例，各位传输线带有一个分开控制的位传输线—选择晶体管。以此方式，所述的位传输线—选择晶体管可对所有的位传输线对实现单独的控制，其中所述短路元件不是相互邻接，而是使一个位传输线与再下一个位传输线相互连接。

下面将结合附图进一步说明本发明。附图为：

图1是本发明的第一个实施例的电路图；

图2是图1的实施例中表示读取过程的时间曲线；

图3是本发明的第二个实施例的电路图；

图4是一个存储器单元的等效电路图；

图5是一个惯用的存储器装置的电路图；

图6是图5的存储器装置中表示读取过程的时间曲线。

图4至6已经在前面予以描述。在图1至3中所示的相应的存储器单元的部件采用与图4-6相同的标号，而且这些部件将不再特别予以说明。

图1是本发明的第一个实施例的电路图，它与图5所示的惯用的存储器装置的区别是，采用的场效应晶体管短路器件SG′与位传输线不相互邻接连接，而是与再下一个位传输线相互连接，如位传输线BL<0>和BL<1>或bBL<0>和bBL<1>所示。此外，这里的两个控制传输线INIT<0>和INIT<1>不再用于预充电，而是用于将两个位传输线BL<0>和bBL<0>或BL<1>和bBL<1>短接。在推荐的方式中，所述的短路器件SG′各相隔一个地与再下一个位传输线相互连接。这些短路器件最好是安置在单元阵的读取放大器的相对的端上，因为使相互邻接的位传输线交叉在电路布线上较易实现。通过将各位传输线对平行布置，能够使每个有效的存储器单元和基准单元比较密集地相互布置在同一存储器单元阵的块上，这样布置有利于提高其抗干扰性。读取信号和基准信号通过所述的选择晶体管S输至各读取放大器SA<01>的输入端。同时，通过使用这种选择晶体管S，可以使所需要的读取放大器SA的数量和读取放大器所需要的半导体电路块表面积减半。

通过图1所示的存储器装置，能够显著地缩短读存时间。共同的读取放大器SA<01>由四个选择晶体管S构成，它们在所连接的控制传输线MUXA或MUXB上与两个位传输线对BL<0>或bBL<0>和BL<1>或bBL<1>相连接。选择在字传输线<0>与位传输线对BL<0>的交叉之处设置所述的存储器单元L，为了获取基准信号，在字传输线bREFWL与位传输线bBL<0>的交叉之处和在字传输线bREFWL与位传输线bBL<1>的交叉之处设置所述的基准单元R.。根据在传输线PRE<0>上的一个信号执行欲读取的位传输线的放电(“预充电”)，以及根据在传输线PRE<0>、PRE<1>和INIT<0>上的信号执行基准位传输线的放电。然后，在传输线INIT<1>上的信号保持在静止待用状态。

与此相反的是，选择在字传输线WL<0>与位传输线BL<1>的交叉之处设置所述的存储器单元L，于是根据在传输线PRE<1>和传输线INIT<1>上的一个信号执行欲读取的位传输线的放电，以及根据在传输线PRE<1>和bSHT上的信号执行基准位传输线的放电。换言之，在这种情况下，在短路传输线bSHT上的短路元件SG′也用于执行基准位传输线的放电，从而可以节约额外的控制传输线。

图2表示类似于图6的信号曲线，具有相应于图1所示实施例的读周期。这个读取过程以一个负的STB信号脉冲从时刻t＝10ns开始。基准电压的产生(图6中的时间间隔A)以及存储器单元的选择(图6中的时间间隔B)是同时并且是在无电连接的位传输线对上开始的。位传输线对bBL<0>和bBL<1>首先放电至0伏(时间间隔“pre”)，接着选择读取两个基准—存储器单元R中的相反的信息(时间间隔“ref”)，然后通过短路元件SG′将两个位传输线短接，由短路传输线bSHT获得所需的算术中间值(时间间隔“short”)。

同时，在欲读取的位传输线BL<0>放电至0伏(时间间隔“prered”)后，读取该存储器单元L(时间间隔“read”)。读取信号通过两个开关晶体管S经传输线MUXA传输至位传输线BL<0>，而基准信号经位传输线bBL<1>传输到读取放大器SA<01>。读取放大器SA<01>在时间间隔C内放大所述差分信号(图2中的“sense”)。在约t＝50ns即约在读周期开始之后的40ns时，已读取的信息在数据传输线LDQ<01>和bLDQ<01>上被进一步处理。接着，将基准-存储器单元R中的信息写回(参见时间间隔“writeback”)，并且在静止状态下完成所述写回操作(参见图2的时间间隔D)。

通过采用并行的读取方法，可使有效数据的准备时间从约60ns缩短到约40ns，所述存取时间的减少精确地与访问欲读取的位传输线(时间间隔“prered”)和选择存储器单元的时间(时间间隔“read”)相符合。

所述存取时间的减少可以通过图2与图6的比较而清楚地看出，与图6比较，根据本发明的存储器装置可以节省时间间隔“B”，它表明存储器单元的所需选择时间大大减少。然而为了缩短读取时间所需要的电路上的额外开销实际上是可忽略不计的，这一点可以通过图1的实施例与图5的现有存储器装置的比较而清楚地看出。特别应当注意的是，在根据本发明的存储器装置中，读取放大器的数量可以减少一半，这样完全可以弥补增加开关晶体管的额外开销。

图3是根据本发明的存储器装置的又一个实施例，其中开关晶体管S可以单个地控制各位传输线对BL<0>和bBL<0>或BL<1>和bBL<1>，短路元件SG′不与短路传输线SHT或bSHT相邻连接(参见图5)，而是与再下一个位传输线相互连接，如图1所示实施例的情况。图3的实施例与图1的实施例相类似，共同的读取放大器SA<01>由四个选择晶体管S构成，它们由控制传输线MUX<0>、bMUX<0>、MUX<1>、bMUX<1>控制，并与两个位传输线对BL<0>、bBL<0>或BL<1>、bBL<1>相连接。

举例而言，如果要读取连接在字传输线WL<0>和位传输线BL<0>交叉点上的存储器单元L，则其情况与图1的实施例及图2所示的曲线相类似。

采用图3所示的实施例也能够有效地将读周期缩短到40ns，与现有技术(参见图5)相比，可以减少约三分之一的时间。

Claims (5)

1.一种由多个存储器单元(L)构成的存储器装置，各存储器单元包括至少一个铁电存储电容器(Cferro)和一个选择晶体管(TG)，它们通过字传输线(WL<0>，WL<1>，…)和成对位传输线(BL<0>，bBL<0>，BL<1>，bBL<1>)实现控制，其中在一个读取放大器(SA<1>)中，通过一个位传输线对由一个基准单元对(R)获得的一个基准信号与来自一个存储单元的一个读取信号相互比较，其特征在于，

所述读取放大器(SA<1>)具有两个位传输线对(BL<0>，bBL<0>；BL<1>，bBL<1>)，各短路元件(SG′)将一个位传输线对中的一个位传输线与另一个位传输线对的一个位传输线相连接，通过所述位传输线对(BL<0>，bBL<0>)的所述基准信号与同时通过另一个所述位传输线对(BL<1>，bBL<1>)的读取信号输送给所述读取放大器(SA<1>)。

2.根据权利要求1所述的存储器装置，其特征在于，连接在读取放大器(SA<01>)的对端上的短路元件(SG′)设置在位传输线(BL<0>，bBL<0>，BL<1>，bBL<1>)上。

3.根据权利要求1或2所述的存储器装置，其特征在于，两个相邻的位传输线对(BL<0>，bBL<0>；BL<1>，bBL<1>)中，一个位传输线对中的一个位传输线与另一个位传输线对中的一个位传输线共同将信号输至所述读取放大器。

4.根据权利要求3所述的存储器装置，其特征在于，各位传输线对的所述位传输线通过初始化晶体管(SG)相互连接。

5.根据权利要求1至4的其中之一所述的存储器装置，其特征在于，在每个位传输线中连接有一个单独的可控制的位传输线一开关晶体管。

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