JP2004510283A

JP2004510283A - 不揮発性受動マトリックス装置および同装置の読み出し方法

Info

Publication number: JP2004510283A
Application number: JP2002529782A
Authority: JP
Inventors: トンプソン、マイケル; ウォマック、リチャード; グスタフソン、ゲーラン; カールソン、ヨハン
Original assignee: シン　フイルム　エレクトロニクス　エイエスエイ
Priority date: 2000-08-24
Filing date: 2001-08-24
Publication date: 2004-04-02
Anticipated expiration: 2021-08-24
Also published as: DK1316090T3; DE60109307T2; KR100540266B1; EP1316090A2; ATE290711T1; EP1316090B1; CN100530420C; CN1471712A; JP3848620B2; NO20004236D0; DE60109307D1; CA2420378C; US20030137865A1; NO20004236L; CA2420378A1; WO2002025665A2; WO2002025665A3; AU2002223159B2; RU2245584C2; KR20030059110A

Abstract

記憶装置のワード線（ＷＬ）およびビット線（ＢＬ）を構成するアドレス電極の第１および第２の組（１４、１５）の間の、ヒステリシスを呈する電気的に分極可能な誘電記憶材料（１２）を有する不揮発性受動マトリックス記憶装置（１０）において、記憶セル（１３）は、ワード線（ＷＬ）およびビット線（ＢＬ）の間の重なりにおける記憶材料（１２）において、定義される。ワード線（ＷＬ）は、セグメント（Ｓ）に分割され、各セグメントは隣接するビット線（ＢＬ）を有し、それによって定義される。セグメント（Ｓ）の各ビット線（ＢＬ）を感知手段（２６）に接続するための手段（２５）が提供され、ビット線（ＢＬ）を通しての読み出しのために、ワード線セグメント（１５）の全ての記憶セル（１３）を同時に接続することができる。各感知手段（２６）は、ビット線（ＢＬ）における電荷の流れを感知し、記憶された論理値を決定する。読み出し手段において、セグメント（Ｓ）のワード線（ＷＬ）は、その電位を、読み取りサイクルの少なくともある時間、記憶セル（１３）の切り換え電圧Ｖ_Ｓに設定することによって、活性化される。その間、セグメント（Ｓ）のビット線（ＢＬ）はゼロ電位に保たれる。読み取りサイクルの間、各記憶セル（１３）に記憶された論理値は、感知手段（２６）によって感知される。

Description

【０００１】
本発明は、不揮発性受動マトリックス記憶装置に関する。この記憶装置は、ヒステリシスを呈している、電気的に分極可能な誘電記憶材料、特に強誘電性材料、を含んでいる。この記憶材料は、並列なアドレッシング電極の対応する第１の組と第２の組の間の層に挟まれている。第１の組の電極は、記憶装置のワード線を構成し、第２の組の電極と実質的に直交する関係に置かれている。第２の組は、記憶装置のビット線を構成している。蓄電器のような構造をした記憶セルは、ワード線およびビット線の交点において記憶材料において定義される。記憶装置の記憶セルは、受動マトリックスの構成要素を構成し、各記憶セルは、ワード線とビット線を通して、書き込み／読み取り操作のために選択的にアドレスされることができる。記憶セルへの書き込み操作は、セルを特定する、対応するワード線およびビット線を通してセルに与えられる電圧によりセル内に好ましい分極状態を確立することによって、実行される。この電圧は、記憶セルにおける分極状態を決定するか、あるいは、記憶セルの分極状態を交互に切り換えることができる。読み取り操作は、切り換えあるいは分極電圧Ｖ_Ｓより小さい電圧を記憶セルに適用し、ビット線上の出力電流の少なくともひとつの電気パラメータを検知することにより、実行される。
【０００２】
本発明は、また、容積測定（ｖｏｌｕｍｅｔｒｉｃ）データ記憶装置における、不揮発性受動マトリックス記憶装置の使用に関する。
【０００３】
強誘電集積回路は、従来の技術に比較して、革命的な特質を持っている。不揮発性情報記憶装置、特にマトリックス・メモリを含む応用は、スピードが速く、実質的に耐久性に限度がなく、書き込み速度が速い。これらの特質は、近年希望されたが実現できなかったものである。
【０００４】
強誘電マトリックス・メモリは、ふたつの型に分けることができる。ひとつの型は、記憶セルにリンクされた活動的な要素を有し、他の型は活動的な要素を有しない。これらのふたつの型を以下に説明する。
【０００５】
アクセス・トランジスタのような活動的なアクセス要素を持たない、強誘電蓄電器の形の記憶セルを有する強誘電マトリックス記憶装置は、片側に配置された１組の並列な導電電極（“ワード線”）と、他の側に配置された実質的に直交する１組の導電電極（“ビット線”）を有する薄い強誘電フィルムを有している。この構成は、以下に“受動マトリックス・メモリ”と呼ぶ。受動マトリックス・メモリにおいて、各強誘電記憶セルは、記憶セルを有する記憶マトリックスを構成している相反する電極の交点において形成される。記憶マトリックスは記憶セルを有し、記憶セルは、マトリックスの端からの適当な電極の選択的な駆動によって個別的にアクセスすることができる。
【０００６】
マトリックス・メモリを形成する他の方法として、各強誘電記憶セルを、通常強誘電蓄電器と直列に活動的要素、通常はアクセス・トランジスタを含ませることによって、変更することである。アクセス・トランジスタは、蓄電器へのアクセスを制御し、例えば近接する記憶セルからの、望ましくない妨害信号を遮る。記憶セルは、通常、強誘電蓄電器、およびワード線にゲートを接続したｎチャネル金属酸化膜半導体電界効果トランジスタ（以下において、簡略化のためｎ型あるいはｐ型を示さずに単に“ＭＯＳＦＥＴ”と呼ぶ）を含む。ＭＯＳＦＥＴのソース／ドレイン領域は、ビット線に接続している。強誘電蓄電器のひとつの電極は、ＭＯＳＦＥＴのソース／ドレイン領域に接続し、蓄電器の他の電極は、いわゆる“ドライブ線”に接続している。これは、従来の概念であり、しばしばひとつのトランジスタ、ひとつの蓄電器（１Ｔ−１Ｃ）記憶セルとして提供されている。２つ以上のトランジスタを含む他の概念も周知である。しかし、これらの概念は、受動マトリックス・メモリと比較してトランジスタの数が多くなり、複雑さや消費電流が増し、一定の領域における記憶セルの数が少なくなるなどの、多くの欠点がある。以下に、これらの型の装置を、“活動的”要素、つまり各記憶セルにあるトランジスタのために、“活動的”マトリックス・メモリと呼ぶ。
【０００７】
本発明は、しかし、記憶セルに局所的に関連するダイオードあるいはトランジスタのような活動的要素を持たない、受動マトリックス・メモリにのみに関する。
【０００８】
受動マトリックス・メモリにおける読み書き操作は、いわゆる“部分的ワード・アドレッシング”という方法によって実行することができる。この方法では、ある部分のみ、通常所定のワード線上の記憶セルのひとつが読み書きされる。このような部分的読み書き操作を実行するために、活性化されていないワ−ド線あるいはビット線上のアドレスされていないセルは、アドレスされていないセルの部分的切り換えを防ぐために、いわゆる“パルシング・プロトコル”に従って、電圧バイアスされる。パルシング・プロトコルの選択は多くの要素に依存し、ヒステリシスを呈している強誘電性記憶材料を含む応用に関する様々な構成が文献において発表されている。このことは、例えば、本出願と関連する、２０００年７月７日出願のノルウェー特許出願第２０００３５０８号に記述されている。この出願は、受動マトリックス・メモリのためのプロトコルを記述している。一方、アドレスされていないセルのバイアスは、通常、妨害電圧を発生させ、そのため記憶内容が喪失し、あるいは、ここでは“スニーク（ｓｎｅａｋ）電流”と呼ぶ、漏洩電流および他の寄生電流が発生することがある。スニーク電流は、アドレスされた記憶セルの電流を、読み書き操作中にマスクすることがあり、それにより、読み取り操作中にデータ内容をマスクすることがある。問題となっている装置の型によって、スニーク電流を取り消す方法のような、アドレスされていない記憶セルの妨害を防ぐ、あるいは少なくとも減少させる基準を定義することができる。他の方法として、マトリックス内の各セルの小信号妨害に対する感度を下げる方法がある。この方法は、閾値処理、整流あるいは様々な形式のヒステリシスを含む、非線形電圧電流反応を呈するセルによって実現することができる。
【０００９】
活動的および受動的強誘電記憶装置の双方の性能を改善するため、例えば電力要求を減らすために、記憶マトリックスは内部的に、小さなブロック、いわゆる“セグメント”に、分割すなわち“セグメンテーション”することができる。通常このセグメンテーションは、利用者には意識されない。セグメンテーションを行う他の理由は、強誘電蓄電器がいわゆる“疲労”を起こす問題があることである。“疲労”とは、強誘電蓄電器が、何回も例えば何百万回も切り換えられると、残留する分極を維持することができず、機能を停止してしまうことである。この特定の問題の解決策は、蓄電器の１列が全部切り換わるのを防ぐために、マトリックスのセグメントをより小さくすることである。このことは、例えば、米国特許第５，５６７，６３６号に開示されている。セグメントされた記憶マトリックスを記述した他の文献として、コロラド・スプリングスのセリス・セミコンダクタ・コーポレーション、ゲイリー・Ｆ・ダーベンウィックその他による“宇宙応用のための不揮発性強誘電性メモリ”がある。この文献は、ひとつのトランジスタおよびひとつの蓄電器記憶セル構造（１Ｔ、１Ｃ）を使用した活動的マトリックスにおける電力要求を減少させることができる、セグメントされたメモリ・マトリックスを記述している。
【００１０】
強誘電性記憶材料を使用している受動マトリックス・メモリの例は、４０年から５０年前の文献に遡って見つけることができる。例えば、Ｗ．Ｊ．マーツおよびＪ．Ｒ．アンダーソンは１９５５年に、バリウム・チタンエステルに基づくメモリを記述している（Ｗ．Ｊ．マーツおよびＪ．Ｒ．アンダーソンによる“強誘電記憶装置”ベル・ラブ・レコード１、３３５−３４２ページ（１９５５））。また、同様な技術がその後すぐに報告されている（例えば、Ｃ．Ｆ．プルバリによる“強誘電およびそれらの記憶装置への応用”、ＩＲＥトランザクションＣＰ−３、３−１１ページ（１９５６）、およびＤ．Ｓ．キャンベルによる“バリウム・チタンエステルおよび記憶装置としてのその使用”、Ｊ．ブリット．ＩＲＥ１７（７）、３８５−３９５ページ（１９５７））。受動マトリックス・メモリの他の例は、ＩＢＭテクニカル・ディスクロージャ・ブルテン、Ｖｏｌ．３７、Ｎｏ．１１、１９９４年１１月号に見ることができる。しかし、これらの文献のいずれも、アドレスされていないセルの妨害問題に対する解決策を記述していない。
【００１１】
この問題に対する他の対処法は、正方形をしたヒステリシス・ル−プを形成するように強誘電性材料を調整することである。しかし、この方法も詳細に記述されたことがない。
【００１２】
従って、アドレスされていないセルの妨害問題のような、上記の否定的特徴を持たない、受動マトリックス・メモリの必要がある。
【００１３】
上記記述に照らして、本発明の目的は、アドレスされていない記憶セルの妨害に関する問題を解決する、受動マトリックス記憶装置を提供することである。本発明の他の目的は、記憶されたデータを読み取る間の、アドレスされていないセルからの累積する信号の影響を最小にする、受動マトリックス記憶装置を提供することである。さらに、上記目的とも両立する受動マトリックス記憶装置における読み出し方法を提供することも、本発明の目的である。
【００１４】
上記目的およびさらなる有利な点および特徴は、本発明による不揮発性受動メモリ・マトリックス装置によって実現される。本メモリ・マトリックス装置は、ワード線が複数のセグメントに分割されていることを特徴とする。各セグメントはマトリックス内の複数の隣接するビット線を有し、それらによって定義されている。セグメントに割り当てられた各ビット線を関連する感知手段に接続する手段が提供され、それによって、セグメントの対応するビット線を通して読み出すため、セグメントにおけるワード線に割り当てられた全ての記憶セルを同時に接続することが可能となる。各感知手段は、ビット線によって定義された記憶セルに記憶された論理価値を決定するために、感知手段に接続されたビット線における電位の流れを感知するよう適合されている。
【００１５】
本発明による記憶装置の第１の好ましい実施例において、アドレス中にセグメントの各ビット線を関連する感知手段に同時に接続する手段は、マルチプレクサである。この場合、マルチプレクサの数は、セグメントを定義しているビット線の最大数に対応し、セグメントの各ビット線は特定のマルチプレクサに接続している。各マルチプレクサの出力は、ひとつの感知手段に接続していることが望ましく、特に、そのひとつの感知手段は感知増幅器であってもよい。
【００１６】
本発明による記憶装置の第２の好ましい実施例において、アドレス中にセグメントの各ビット線を関連する感知手段に同時に接続する手段は、ゲート手段である。この場合、セグメントの全てのビット線は、特定のゲート手段に接続することができる。各ゲート手段は、それぞれのセグメントにおけるビット線の数に対応した数の出力を有し、各ゲート手段の各出力は、出力データ・バスの特定のバス線に接続している。バス線の数は、従って、セグメントのビット線の最大数に対応し、各バス線はひとつの感知手段に接続している。
【００１７】
ゲート手段は通過ゲートを有することが望ましく、感知手段は感知増幅器であることが望ましい。
【００１８】
上記目的および他の有利な点および特徴は、本発明による記憶装置のための読み出し方法によっても実現される。本方法は、以下のことを特徴とする。ワード線を複数のセグメントに分割する。各セグメントはマトリックス内の複数の隣接するビット線を有し、それらによって定義されている。ワード線セグメント内の各ビット線は関連する感知手段に接続される。プロトコルに従って、読み取りサイクルの間の少なくともある時間、セグメントのひとつのワード線の電位を切り換え電圧Ｖ_Ｓに設定することによって、一度にひとつのワード線が活性化される。その間セグメントの全てのビット線はゼロ電位に保たれる。読み取りサイクルの間感知手段によって感知された各記憶セルに記憶された論理価値を決定する。
【００１９】
本発明による読み出し方法の好ましい実施例において、どの記憶セルも読み書きされていないとき、すべてのワード線およびビット線は、スイッチング電圧Ｖ_Ｓの約３分の１の静止電圧に保たれている。読みサイクルの間の少なくともある時間、プロトコルに従って、セグメントのひとつのワード線の電位を切り換え電圧Ｖ_Ｓに設定することによって、一度にひとつのワード線が、活性化される。その間、セグメントの全てのビット線はゼロ電位に保たれる。読みサイクル中に感知手段によって感知された各記憶セルに記憶された論理価値が、決定される。
【００２０】
最後に、上記の目的、他の特徴、および有利な点は、本発明に係る不揮発性受動記憶装置を使用し、複数のスタック層を有し、各層が不揮発性受動マトリックス記憶装置のひとつを有する容積測定データ記憶装置における読み出しのために本発明による方法を使用することによって、実現される。
【００２１】
本発明は、その一般的な背景および好ましい実施例と図面の説明と共に、以下に詳しく説明される。
【００２２】
好ましい実施例の詳細について説明をする前に、受動マトリックス・メモリあるいはこのような記憶装置内の単一の記憶セルがどのように機能しているかをよりよく理解できるように、本発明の一般的な背景を説明する。この点に関し、図１を参照されたい。図１は、強誘電性材料の、典型的ないわゆる“ヒステリシス・ループ”を示している。強誘電性材料の極性Ｐは電場Ｅに対して描かれている。極性値は、示される方向に従ってループに沿って変化する。図１に示されるようなヒステリシス・ループを持つ強誘電性材料は、電場Ｅがいわゆる強制電場Ｅ_Ｃを超えると、そのネット極性方向を変化させる（“切り換え”）。電場Ｅが強制電場Ｅ_Ｃを超えると、極性Ｐは、突然大きな陽性値＋Ｐ_ｒに変化する（ゼロ電場における陰性極性から始まると仮定する）。この陽性極性＋Ｐ_ｒは、大きな陰性の電場が陰性の強制電場−Ｅ_Ｃを超え、極性を再び陰性の極性に変化させるまで続く。このように、強誘電性材料を含む蓄電器を有する記憶装置は、外部から適用される電場がない場合に記憶効果を発揮し、分極反応を引き起こす電位差を強誘電性材料にわたって適用することにより、不揮発性データを記憶することが可能となる。従って、その方向（および規模）を好ましい状態に設定し、そのまま保つことができる。同様に、分極状態を決定することもできる。データの記憶および決定を以下にさらに詳しく説明する。
【００２３】
必要な切り換え速度その他によって、強誘電性材料の分極状態を駆動するために使用される名目電圧Ｖ_Ｓは、通常、強制電圧Ｅ_Ｃよりかなり大きく選択される。電圧Ｖ_Ｓは、図１において点線で表されているが、この特定の値に限定されているわけではない。他の値を適用することもできる。
【００２４】
図２は、受動マトリックス・メモリ１０のｍ・ｎ記憶マトリックス１１の一部を示し、並列な電極の互いに反する２つの組、つまり、ワード線電極ＷＬおよびビット線電極ＢＬを示している。ワード線とビット線電極ＷＬ、ＢＬは、互いに垂直になるように配置され、それによって、それらは、交差する領域において、絶縁強誘電性材料の特定の量的要素の側面の壁を定義し（以下にさらに詳しく説明する）、記憶マトリックス１１における蓄電器に似た記憶セルの容量を定義する。図３は、図２における線Ａに沿った断面図である。各“蓄電器”の絶縁体は、強誘電性材料層１２における強誘電性材料であり、その材料の厚さが、容量要素の高さｈを定義し、容量要素が記憶セル１３を定義する。簡略化のため、図２において、ワード線とビット線電極ＷＬ、ＢＬの交点が３つだけ示されている。
【００２５】
電位差Ｖ_Ｓを、ふたつの相反する電極、セル１３におけるワード線ＷＬおよびビット線ＢＬの間に与えることによって、セル１３における強誘電性材料は、電場Ｅがかけられ、分極反応が引き起こされる。分極反応は、図１に示されるような法則に従って、ふたつの安定した状態、陽性あるいは陰性分極のうちのどちらかの状態に設定されそのままの状態におかれる、方向を持っている。このふたつの状態は、２進数の状態“１”および“０”を表す。同様に、セル１３の分極状態は、セル１３をアドレスしているふたつの相反する電極ＷＬおよびＢＬの間に電位差を再び適用することによって、変化あるいは減少する。電位差の適用は、電位差が取り除かれた後に、分極をそのままにするか、あるいは反対の方向に転換する。前記の場合適用された電圧に対応して小さな電流が流れ、後記の場合分極の変化により大きな電流が流れる。電流は、様々な方法で提供される参照（図示されていない）と比較され、“０”あるいは“１”の状態が存在するかどうか決定される。読みが破壊的な読みであった場合、いくつかのセルにおける分極状態は、反対の状態に切り換えられる。例えば、読まれたものが状態“１”であっても状態“０”であっても、セルの分極は“０”に切り換えられることもある。最初の状態は、情報つまり読み出し値をメモリ内に保存するために、メモリ内のセルに書き戻されなければならない。受動マトリックス・メモリがどのように動作するかに関するさらに詳しい説明は、以下に、本発明の好ましい実施例を記述する際に行う。
【００２６】
本発明の理解を高めるために、以下に“全ワード読み取り”と呼ぶ、受動マトリックス・メモリのための他の読み出し方法を示している図４を参照されたい。この方法において、活動的ワード線、ここにおいては、求められる記憶セル１３を有する第１のワード線ＷＬ_１が、その全ワードの長さ、つまりビット線ＢＬ_１からＢＬ_ｎによって定義されるセル１３において感知される。全ワード読み取りそのものは、例えば米国特許第６，１５７，５７８号に記述されるように、周知の概念である。本文献においては、しかし、解決策は活動的マトリックス記憶装置に向けられていて、記憶マトリックスの比較的大きなブロックに記憶されたデータの転送速度を増すことを目的としている。本発明は、反対に、受動マトリックス・メモリに関するものであり、米国特許第６，１５７，５７８号に記述されるような活動的マトリックスに関する従来技術の知識は、活動的装置にはアドレスされていないセルの妨害に関する問題は無いので、適切ではない。
【００２７】
受動マトリックス・メモリにおける全ワード読み取りのためのパルシング（ｐｕｌｓｉｎｇ）・プロトコルに従って、使用されていないワード線、この場合ワード線ＷＬ_２からＷＬ_ｍは、同じ電位すなわちビット線ＢＬ_１からＢＬ_ｎと本質的に同じ電位に保つことができることに注目することが重要である。その結果、記憶マトリックス（１０）のどのアドレスされていないセルにおいても、妨害信号が発生しない。データの読み出し（感知）のために、活動的なワード線、この場合最初のワード線ＷＬ_１は、交差するビット線ＢＬ_１からＢＬ_ｎ上をセルを通って流れる電流Ｉを発生させる電位に置かれる。電流Ｉの大きさは、各セル１３の分極状態により、感知手段２６によって決定される。感知手段２６は、図４に示されるように、各ビット線ＢＬにつきひとつ存在する。感知手段は、例えば感知増幅器であってもよい。
【００２８】
全ワード読み取り方法にはいくつかの有利な点がある。例えば、アドレスされていないセルにおける部分的切り換えを被ることなく、読み出し電圧を強制電圧よりかなり高く選択することができる。またこの方法は、大規模なマトリックスに使用することもできる。
【００２９】
本発明の好ましい実施例が、図５から図７に示されている。付随するタイミング図は、活動中のセグメントにおける全てのセルを読む間、活動中のワード線ＷＬ_１の全てのセル上に切り換え電圧Ｖ_Ｓを適用する一方、アドレスされていない記憶セルの妨害信号がゼロボルトであることを示している。好ましいタイミング図が図７ａに示されている。また、他の好ましいタイミング図が図７ｂに示されている。
【００３０】
本発明による受動マトリックス・メモリの好ましい実施例を示す図５に関して、マトリックスの特性は、ｍ本のワード線ＷＬ_１からＷＬ_ｍおよびｎ本のビット線ＢＬ_１からＢＬ_ｎからなるｍ・ｎマトリックスとして構成されている。ワード線は、ｑ個のセグメントＳに分割され、各セグメントＳは、マトリックスＢＬにおける隣接するビット線ＢＬの数ｋによって定義されている。ｋは、ｑ・ｋ＝ｎとなるように、各セグメントに対して同じであることが好ましい。各セグメントＳにおける第１のビット線を読み出すために、セグメントは第１のマルチプレクサ２５_１によって第１の感知手段２６_１に接続される。各セグメントにおける第２のビット線は、他のマルチプレクサ２５_２に接続され、同様に、各セグメントのｋ番目の線は残りのマルチプレクサ２５_ｋに接続される。つまり、マルチプレクサ（ＭＵＸ）２５の数は、セグメントを定義しているビット線の数と等しくなる。もちろん、各セグメントＳにおけるビット線の数は異なるものであってもよいが、セグメントにおけるビット線の記憶セルが同じ長さのデータ・ワードを有する場合、ｋは全てのセグメントに対して同じとなる。各マルチプレクサ２５は、データの読み出しのための感知手段２６に接続され、感知手段２６の数もまた、セグメントを定義しているビット線の最大数ｋと等しくなる。部分的にワードを読み取る従来の受動マトリックス・メモリと異なり、ワード線セグメントｎにおける全ての記憶セル１３は、ワード線セグメント上の全てのビット・スポットを平行して読み出すことができるように、感知手段２６に同時に接続される。特に、感知手段は、感知増幅器であってもよい。簡略化のために、図５において、最初の２つのセグメントＳ_１、Ｓ_２および最後のセグメントＳ_ｑのみが示されている。関連するマルチプレクサ２５および感知増幅器２６に関しても同様である。記憶マトリックス１１に記憶されている、あるいはこれから記憶されるデータは、図５には示されていないが、関連する列デコーダおよび行デコーダによってアクセスすることができる。記憶マトリックス１１における記憶セル１３に記憶されたデータは、パルス・プロトコルによって、例えば図７ａに関して説明されるように、マルチプレクサ２５を経由してビット線に接続される感知増幅器２６を通して、読み出すことができる。ワード線セグメントＳを定義する全てのビット線ＢＬはマルチプレクサ２５に方向付けられ、このセグメントの一定のワード線ＷＬが活動的であるときにのみ選択される。このように、セグメントＳの活動的ワード線ＷＬにおける全てのビット線は、“全ワード構成”において平行して読み出され、全てのビット線は感知増幅器２６間に分配される。
【００３１】
具体的な実施例において、受動記憶装置は、例えば、８つのセグメントＳに分割された１６Ｍビット・メモリであってもよい。すなわちｑ＝８であり、それぞれ６４ビットの２５６，０００本のワード線ＷＬを有する記憶装置である。従って、各セグメントＳに８本のビット線ＢＬがあり、ｋ＝８となる。もちろん他の構成も可能であり、例えば各セグメントに９、１６あるいは３２本のビット線があってもよい。
【００３２】
本発明の他の好ましい実施例において、少なくとも２５６個の記憶セル１３が各セグメントＳにおいて使用される。これは、３２：１のマルチプレクサ２５を使用して、ワード線ドライバが３２重複しかない８１９２ビット幅メモリを形成する。各ワード線は、もちろん、提供された感知増幅器２６の数に従って分割される。
【００３３】
図６において、本発明による記憶装置の他の実施例が示されている。ここでは、マルチプレクサの代わりにゲート手段２５が使用されている。ゲート手段２５は、マルチプレクサと同様の方法でビット線ＢＬを活性化する。
【００３４】
ゲート手段２５は、セグメントＳの各ビット線ＢＬに接続した通過ゲートであることが望ましい。図５におけるマルチプレクサ２５の数は、セグメントＳにおけるビット線ＢＬの数、すなわちｋ、と等しいが、図６の実施例における通過ゲートの数は、セグメントＳの数ｑに対応する。各通過ゲート２５における出力の数は、それぞれのセグメントＳにおけるビット線ＢＬの数に対応する。セグメントＳの活動的ワード線の記憶セル１３を平行して読み続けるために、セグメントＳの各ビット線ＢＬに対して感知増幅器２６が使用される。各感知増幅器２６は、データ・バス２８上の線２７のひとつに接続している。通過ゲートの第１の出力は第１のバス線２７_１に、第２の出力は第２のバス線２７_２に接続し、以下同様に接続される。バス線２７および感知増幅器の数は、もちろん、セグメントＳを定義するビット線ＢＬの最大数と一致する。
【００３５】
図７ａおよび図７ｂは、全ワード読み取りサイクルにおけるタイミング図を示している。
【００３６】
図７ａは、ワード線セグメントのための、以下の書き込み／読み取りサイクル（“リフレッシュ”、“書き戻し”）を持つ全ワード読み取りのタイミングを表す図である。このタイミング図は、４レベル電圧プロトコルに基づいている。このタイミング図によると、全てのワード線および全てのビット線は、マトリックス内のどのセルも読み書きされていないとき、ゼロボルトの静止電圧に保たれている。全ての記憶セルは、読まれる予定のこのセグメント内の全てのビット線ＢＬおよび活性化されたワード線ＷＬによって形成された交点を表すアドレスを持っている。
【００３７】
不活性のワード線ＷＬおよび全てのビット線ＢＬは、リード・サイクルの間同じ電位曲線に従う。リード・サイクルの間、読まれるセルと接触しているワード線は、切り換え電圧Ｖ_Ｓに設定される。同じ時間間隔で、全てのビット線がゼロ電圧に保たれる。ここに示されるタイミング図において、切り換え電圧Ｖ_Ｓをセルのワード線側に適用し、同じセルのビット線側をゼロ電圧にすることによって、セルには“０”が書き込まれることを示している。このことに従って、双方のタイミング図において、活動的なワード線上の全てのセルは、読み取り操作が実行された後、ゼロ状態に設定されることが示されている。従って、メモリ中に記憶されたデータを復元するために、“１”を含むべきセルを持つビット線上にのみ“１”を書き戻すことが必要である。このことは図７ａおよび図７ｂにおける例において示され、反対の極性を持つ電圧が、読み取りサイクル間に“１”を書かれるべきセルに適用される。
【００３８】
図７ｂは、４レベル電圧プロトコルに基づく他のタイミング図を示している。この実施例によると、全てのワード線およびビット線は、マトリックス内のどのセルも読み書きされていないときは、静止電圧Ｖ_Ｓ／３に保たれている。
【００３９】
図７ａおよび図７ｂに示されるような例におけるすべてのタイミング・ポイントの正確な値は、記憶セルの材料および設計の詳細による。
【００４０】
図５および図６における実施例において、ワード線は、原則的に中断されることはない。つまり、ワード線は別々のセグメントに連続して延び、セグメントは対応するビット線によってのみ定義される。読み書きのためのマルチプレクサおよびプロトコルは、そこに適合されなければならない。しかし、ワード線が長くなりすぎると不利である。セグメントの数と、各セグメントのビット線の数を制限することにより、ワード線が長くなりすぎることを防ぐことができる。上記の例においては、２５６，０００本のワード線およびそれぞれ８本のビット線を持つ８個のセグメントが使用されている。そしてメモリは、上記のように、１６Ｍビットの記憶容量を持つ。しかし、ワード線が連続していることによる他の不利な点がある。セグメントＳの記憶セルのビット・スポットが、活動的なワード線上の高電圧で読まれたとき、同じ高電圧が全てのセグメントにおける活動的なワード線上にかけられ、アドレスされたセグメントにおけるビット線のみが接続されていても、静電容量連結およびスニーク電流が形成され、例えばセグメント内の隣接する活動的でないワード線における記憶セルに影響を与えることがあり、このことは、偽の読み出しあるいは雑音を起こすことがある。本発明による記憶装置の具体的な実施例において、アドレスされたセグメント内の活動的ワード線のみがドライバに電気的に接続され、残りのセグメントの対応するワード線セグメントが接続されないように、ワード線を電気的に分割することができるようにすることが適切である。このことは、図７におけるプロトコルが、原則的に図５の実施例に対応する、図８に示される記憶装置の実施例において使用され実現される場合に、特に適切である。図示されていないが、ドライバ群２０におけるひとつのドライバが、セグメント選択器２２によって選択される。セグメント選択器２２は、例えば、選択バスのようなものであり、選択されたセグメントＳにおけるワード線ＷＬが読み書きサイクルのために活性化される。セグメント選択手段２２によって制御されるマルチプレクサ２５は、スイッチ２４を通してドライバ群２０の選択されたドライバと接続することができ、切り換え可能キャッシュ・メモリ２１を経由して選択手段２２を通して制御される。特定のマルチプレクサ２５が、アドレスされたセグメントにおけるビット線ＢＬを感知増幅器２６に接続するために、同時にアドレスされる。具体的に言うと、セグメント内の各ワード線ＷＬは、例えばＣＭＯＳ論理ゲートのようなＡＮＤゲート、即ち通過ゲートに接続することができ、セグメントはワード線あるいはアドレス・デコーダからアドレスすることができる。例えば、ワード線ＷＬ_１が、セグメントＳ_１において選択され、セグメントＳ_１内のこのビット線上にのみ電圧がかけられる。破壊的読み出しの場合、セグメントＳ_１における全ての記憶セルおよびワード線ＷＬ_１がゼロ状態に切り換えられ、マルチプレクサ２５は、セグメントＳ_１内の全てのビット線を対応する感知増幅器２６_１から２６_ｋに接続する。そして、活性化されたワード線上の全てのセルを読み出すことができる。つまり、セグメントのワード線がデータ・ワードを含むよう定義されていれば、全ワード読み取りが実現される。選択されたワード線ＷＬ_１上の全てのセルの状態が検知されると、残りのワード線ＷＬ_２からＷＬ_ｍおよびビット線ＢＬ_１からＢＬ_ｋは、感知増幅器２６のバイアス・ポイントに近い静止電圧に保たれる。そして、原則として、セグメントの残りのセルからの妨害信号はない。また、感知増幅器２６の入力への妨害信号が生成されるような、ビット線のセル上のバイアス電圧もない。感知増幅器２６のデータ出力は、２方向データ・バス２３に伝達され、書き込み論理２９がセグメント内の活動的なワード線上のセルのビット・スポットへデータを書くために、マルチプレクサの出力に並列に接続される。セグメント内のワード線は、読み出しの場合と同様に、選択手段２２を通して対応する方法で選択されている。選択手段２２の切り換え可能出力上にバッファ・メモリ２１があり、選択手段２２が、選択手段２２によって制御される複数の線スイッチ２４を通してドライバとマルチプレクサ２５を接続することが望ましい。
【００４１】
図９は、図８における実施例と機能的に同様な実施例を示しているが、マルチプレクサが通過ゲート２５に置き換えられている図６の実施例にも対応するものである。各通過手段２５は、例えば、通過ゲートとして機能する切り換えトランジスタ２５ａを各線にひとつ有し、通過手段２５において合計ｋ個の切り換えトランジスタ２５ａが存在する。図８における実施例の場合、各セグメントにひとつのドライバ群２０が提供されているが、ここでは、選択手段２２の代わりにドライバ群選択器２２ａが提供されている。別々のワード線ＷＬのアドレッシングは、群選択器２２ａによる制御のもとワード線アドレス・バス３０における出力を通して行われる。読み出しにおいて、ビット線２５ａはデータ・バス２８におけるバス線２７に接続し、感知増幅器のデータ出力は、双方向データ・バス２３に接続している。図８と同様に、書き込み論理２９は感知増幅器２６と並列に提供されている。書き込み操作が行われているとき、ワード線セグメントは群選択器２２ａを通して選択され、ワード線アドレス・バス３０を通してアドレスされる。
【００４２】
基本的に、選択、デコードおよびアドレスのために必要な装置および手段は、ここには示されていないタイミング論理同様、従来技術において周知であり、活動的あるいは受動的なマトリックス・アドレス可能なメモリにおいて一般的に使用されている。従って、ここでは詳細に記述しない。
【００４３】
パルシング・プロトコルにおける電圧レベルの数および電圧レベルそのものは、全ワード読み取りを実行するための必要条件が満たされる限り、任意に選択することができる。さらに、ここに示されるプロトコルに従った電圧の分極は、反転することができる。
【００４４】
本発明による記憶装置を実現するための具体的な回路技術において、記憶マトリックスを基板上に装備し、記憶装置の全領域が大きくならないように、ワード線ドライバをそこに一体化することができる。
【００４５】
分割されたワード線もまた、スタック・メモリ面上に実現することができ、この場合、ビット線ＢＬは、マルチプレクサあるいはゲート手段２５に垂直に接続する。このことは図８に示されている。図８において、本発明による記憶装置１０がスタック・メモリとして提供されている実施例を、概要的に断面図として示している。このことは、各層あるいは記憶面Ｐがひとつの記憶装置１０を有する容積測定データ記憶装置を実現する。記憶装置を互い違いに配置することによって、それぞれのワード線およびビット線は、いわゆる互い違いバイア、つまり交互に水平および垂直の“端越え”接続、を通してドライバおよび基板１４内の制御回路に接続することができる。基板１４は、無機性つまりシリコン基板であってもよく、従って、回路は例えば両立するＣＭＯＳ技術において実現することができる。図８には、ふたつの記憶面Ｐ_１、Ｐ_２のみが示されているが（限られた数のビット線のみが図示されていることに注意されたい）、実際には、容積測定データ記憶装置は多数、８から１００以上の記憶面を有することができ、各記憶面が約１μｍあるいはそれ以下の薄さであっても、大容量および高記憶密度の記憶装置を実現することができる。
【００４６】
上記の受動マトリックス記憶装置の利点には、製造が簡便化されることと、セルが高密度となることも含まれる。さらなる利点は、
ａ）ワード線が電気的に分割され、図７ａに示されるプロトコルが使用されると、アドレスされていない記憶セルは、読み取りサイクルの間ゼロボルト電位（あるいは小さな電位）に保たれる。このことにより、記憶内容の喪失を起こす可能性のある妨害信号の数を減少させることができ、同様に、スニーク電流を引き起こす、読み取り操作中の全ての妨害信号を除去することができる。
ｂ）データ転送速度が、セグメント内のビット線の数が可能にする限りの最高速度となる。
ｃ）読み出し電圧Ｖ_Ｓは、アドレスされていないセルにおける部分的切り換えを起こすことなく、強制電圧よりかなり高く選択することができる。このことにより、切り換え速度は、セルにおける分極可能材料の可能な限りの高速度に近づくことができる。
ｄ）本読み出し方法は、大規模マトリックスに適用することができる。
【００４７】
加えて、本発明による記憶装置は、少ない数の感知増幅器を使用しても実現することができる。このことは、記憶装置が大規模であるときに有利であり、感知増幅器の電力消費に関しても有利である。感知増幅器の電力消費は高いものであるが、ドライブおよびアドレス回路の電力を適切に管理することによって、ある程度減少させることができる。さらに、感知増幅器の数を減らすことによって、感知手段のための場所の均衡をとり、記憶装置における全体的な領域の最適化を達成することができる。最後に、ワード線を分割することによって、ひとつのワード線が障害を起こした場合、読み出しあるいはアドレス中のエラーの位置をひとつのワードにおいて特定することができる。
【図面の簡単な説明】
【図１】
強誘電性記憶材料のヒステリシス曲線の法則を表す図である。
【図２】
交差する電極線を有し、記憶セルがこれらの電極が重なったその間に置かれた強誘電性材料を有する、受動メモリ・マトリックスの一部を表す概要図である。
【図３】
図２のＡ線に沿った断面の拡大図である。
【図４】
強誘電性マトリックス・メモリにおける全ワード読み取りを示す機能ブロック図である。
【図５】
本発明の好ましい実施例による、分割されたワード線を有する受動マトリックス・メモリを示す機能ブロック図である。
【図６】
本発明の好ましい実施例による、分割されたワード線を有する受動マトリックス・メモリを示す機能ブロック図である。
【図７ａ】
“全ワード読み取り”におけるメモリ・マトリックスのセグメントのワード線をアドレスするために後に続く書き込み／書き直し周期がある、単純な全ワード読み取りのタイミングを示す図である。
【図７ｂ】
図７ａにおけるタイミング図の別形を示す図である。
【図８】
図５に示される実施例と同様の実施例であるが、ワード線が電気的に分割されている実施例を示す図である。
【図９】
図６に示される実施例と同様の実施例であるが、ワード線が電気的に分割されている実施例を示す図である。
【図１０】
図５および図６における記憶マトリックスが、容積測定記憶装置においてどのように実現されるかを示す図である。

Claims

ヒステリシスを呈している電気的に分極可能な誘電記憶材料（１２）、特に強誘電性材料を含む不揮発性受動マトリックス記憶装置（１０）であって、前記記憶材料（１２）が、並列なアドレッシング電極の対応する第１の組と第２の組（１４、１５）の間の層に挟まれ、前記第１の組（１４）の電極が前記記憶装置のワード線（ＷＬ_１からＷＬ_ｍ）を構成し、前記第２の組（１５）の電極と実質的に直交する関係に置かれ、前記第２の組が、前記記憶装置のビット線（ＢＬ_１からＢＬ_ｎ）を構成し、蓄電器のような構造をした記憶セル（１３）が前記ワード線と前記ビット線の交点において前記記憶材料（１２）において定義され、前記記憶装置の前記記憶セル（１３）が受動マトリックス（１１）の構成要素を構成し、各前記記憶セル（１３）を前記ワード線（ＷＬ）と前記ビット線（ＢＬ）を通して、書き込み／読み取り操作のために選択的にアドレスすることができ、前記記憶セルへの書き込み操作が、前記記憶セルを定義している対応する前記ワード線（ＷＬ）および前記ビット線（ＢＬ）を通して前記記憶セルに適用される電圧により前記記憶セル内に好ましい分極状態を確立することによって実行され、前記電圧が、前記記憶セルにおける分極状態を決定するかあるいは前記記憶セルの分極状態を交互に切り換えることができ、読み取り操作が、切り換えあるいは分極電圧Ｖ_Ｓより小さい電圧を前記記憶セルに適用し、前記ビット線（ＢＬ）上の出力電流の少なくともひとつの電気パラメータを検知することにより実行される、不揮発性受動マトリックス記憶装置（１０）であって、前記ワード線（ＷＬ）が複数のセグメント（Ｓ）に分割され、当該各セグメントが前記マトリックス（１１）における隣接する複数の前記ビット線（ＢＬ）を有しまたそれらによって定義され、前記セグメント（Ｓ）に割り当てられた各前記ビット線（ＢＬ）を対応する感知手段（２６）に接続する手段（２５）が備えられ、そのことにより前記セグメント（Ｓ）上の前記ワード線（ＷＬ）に割り当てられた全ての前記記憶セル（１３）を前記セグメント（Ｓ）の対応する前記ビット線（ＢＬ）を通して読み出すために同時に接続することができ、各前記感知手段（２６）が当該感知手段に接続するビット線（ＢＬ）における電荷の流れを感知するように適合され、前記ビット線によって定義された前記記憶セル（１３）に記憶された論理値を決定することを特徴とする、不揮発性受動マトリックス記憶装置。
請求項１に記載の不揮発性受動マトリックス記憶装置（１０）であって、アドレス中に上記セグメント（Ｓ）の各上記ビット線（ＢＬ）を関連する上記感知手段（２６）に同時に接続する上記手段（２５）が、マルチプレクサであることを特徴とする、不揮発性受動マトリックス記憶装置。
請求項２に記載の不揮発性受動マトリックス記憶装置（１０）であって、上記マルチプレクサ（２５）の数が上記セグメント（Ｓ）を定義している上記ビット線（ＢＬ）の最大数に対応し、上記セグメントの各上記ビット線が特定の上記マルチプレクサに接続していることを特徴とする、不揮発性受動マトリックス記憶装置。
請求項３に記載の不揮発性受動マトリックス記憶装置（１０）であって、各上記マルチプレクサの出力が、ひとつの上記感知手段（２６）に接続していることを特徴とする、不揮発性受動マトリックス記憶装置。
請求項４に記載の不揮発性受動マトリックス記憶装置（１０）であって、ひとつの上記感知手段（２６）が、感知増幅器であることを特徴とする、不揮発性受動マトリックス記憶装置。
請求項１に記載の不揮発性受動マトリックス記憶装置（１０）であって、アドレス中に、上記セグメント（Ｓ）の各上記ビット線（ＢＬ）を関連する上記感知手段（２６）に同時に接続する上記手段（２５）が、ゲート手段であることを特徴とする、不揮発性受動マトリックス記憶装置。
請求項６に記載の不揮発性受動マトリックス記憶装置（１０）であって、上記セグメント（Ｓ）の全ての上記ビット線（ＢＬ_１からＢＬ_ｎ）が特定の上記ゲート手段に接続され、各上記ゲート手段がそれぞれの上記セグメント（Ｓ）における上記ビット線（ＢＬ）の数に対応する数の出力を有し、各上記ゲート手段（２５）の各前記出力が出力データ・バス（２８）の特定のバス線（２７）に接続し、前記バス線（２７）の数が上記セグメント（Ｓ）における上記ビット線（ＢＬ）の最大数に対応し、各前記バス線（２７）がひとつの上記感知手段（２６）に接続していることを特徴とする、不揮発性受動マトリックス記憶装置。
請求項６に記載の不揮発性受動マトリックス記憶装置（１０）であって、上記ゲート手段（２５）が通過ゲートを含むことを特徴とする、不揮発性受動マトリックス記憶装置。
請求項６に記載の不揮発性受動マトリックス記憶装置（１０）であって、上記感知手段（２６）が感知増幅器であることを特徴とする、不揮発性受動マトリックス記憶装置。
ヒステリシスを呈している電気的に分極可能な誘電記憶材料（１２）、特に強誘電性材料を含む不揮発性受動マトリックス記憶装置（１０）であって、前記記憶材料（１２）が、並列なアドレッシング電極の対応する第１の組と第２の組（１４、１５）の間の層に挟まれ、前記第１の組（１４）の電極が前記記憶装置（１０）のワード線（ＷＬ）を構成し、前記第２の組（１５）の電極と実質的に直交する関係に置かれ、前記第２の組が、前記記憶装置（１０）のビット線（ＢＬ_１からＢＬ_ｎ）を構成し、蓄電器のような構造をした記憶セル（１３）が前記ワード線と前記ビット線（ＢＬ）の交点において前記記憶材料（１２）において定義され、前記記憶装置（１０）の前記記憶セル（１３）が受動マトリックス（１１）の構成要素を構成し、各前記記憶セル（１３）を前記ワード線（ＷＬ）と前記ビット線（ＢＬ）を通して、書き込み／読み取り操作のために選択的にアドレスすることができ、前記記憶セルへの書き込み操作が、前記記憶セルを定義している対応する前記ワード線（ＷＬ）および前記ビット線（ＢＬ）を通して前記記憶セルに適用される電圧により前記記憶セル内に好ましい分極状態を確立することによって実行され、前記電圧が、前記記憶セルにおける分極状態を決定するかあるいは前記記憶セルの分極状態を交互に切り換えることができ、読み取り操作が、切り換えあるいは分極電圧Ｖ_Ｓより小さい電圧を前記記憶セルに適用し、前記ビット線（ＢＬ）上の出力電流の少なくともひとつの電気パラメータを検知することにより実行される不揮発性受動マトリックス記憶装置のための読み出し方法であって、当該方法が、全ての前記ワード線および前記ビット線のための電気タイミング順序を有するプロトコルに従った時間調整により全ての前記ワード線（ＷＬ）および全ての前記ビット線（ＢＬ）における電位を制御するステップと、前記プロトコルが読み取りサイクルを含むよう調整するステップと、前記読み取りサイクル間前記感知手段が前記ビット線における電位の流れを感知するよう調整するステップと、を含み、前記ワード線（ＷＬ）が複数のセグメント（Ｓ_１からＳ_ｑ）に分割され、当該各セグメントが前記マトリックス（１１）における隣接する複数の前記ビット線（ＢＬ）を有しまたそれらによって定義され、前記ワード線セグメント（Ｓ）内の各前記ビット線（ＢＬ）を対応する感知手段（２６）に接続し、前記プロトコルに従って、一時にひとつの前記ワード線（ＷＬ）を、前記セグメント（Ｓ）の当該ひとつのワード線の電位を前記読み取りサイクルの少なくともある時間切り換え電圧Ｖ_Ｓに設定することによって活性化し、その間前記セグメントの全ての前記ビット線をゼロ電位に保持し、前記読み取りサイクルの間に前記感知手段（２６）によって感知された前記個々の記憶セル（１３）に記憶された論理値を決定することを特徴とする、読み出し方法。
請求項１０に記載の読み出し方法であって、全ての上記ワード線（ＷＬ）および上記ビット線（ＢＬ）を、どの上記記憶セル（１３）も読み書きされていないとき、切り換え電圧Ｖ_Ｓの約３分の１の静止電圧に保持し、上記プロトコルに従って、一時にひとつの上記ワード線（ＷＬ）を、上記セグメント（Ｓ）の当該ひとつのワード線の電位を上記読み取りサイクルの少なくともある時間切り換え電圧Ｖ_Ｓに設定することによって活性化し、その間上記セグメントの全ての上記ビット線（ＢＬ）をゼロ電位に保持し、上記読み取りサイクルの間に上記感知手段（２６）によって感知された上記個々の記憶セル（１３）に記憶された論理値を決定することを特徴とする、読み出し方法。
複数のスタック層（Ｐ_１，Ｐ_２．．．）を有し、当該各層（Ｐ）が上記不揮発性受動マトリックス記憶装置（１０）のひとつを有する容積測定データ記憶装置における、請求項１に記載の不揮発性受動マトリックス記憶装置（１０）および請求項１０に記載の読み出し方法の使用。