JP2002203390A

JP2002203390A - 複数のバンクを有するデータメモリ

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Publication number: JP2002203390A
Application number: JP2001339916A
Authority: JP
Inventors: Heinz Hoenigschmid; ハインツ，ヘーニヒシュミット; Gerhard Mueller; ゲルハルト，ミューラー
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-11-03
Filing date: 2001-11-05
Publication date: 2002-07-19
Anticipated expiration: 2021-11-05
Also published as: KR100400120B1; CN1146997C; CN1353460A; JP3880839B2; DE10054520C1; TW559830B; US6741513B2; KR20020034972A; US20020114206A1

Abstract

(57)【要約】（修正有）【課題】共通するデータポートと列接続点との間の線長
の差が小さく、短くなるメモリの形成。【解決手段】複数のバンクBKを有するデータメモリであ
って、各バンクが多数のメモリセルを含み、メモリセル
が、行線WLが割当てられた行と、列線BLが割当てられた
列とのマトリクス状配置を形成するものにおいて、バン
クBKがスタックとして立体的に上下に配置されており、
バンクの行平行な縁には各列駆動装置LV,SSに接続され
た列線BLの末端があり、これらの縁が共通平面にあり、
この平面が行方向に延びかつ列方向に対して実質直角で
ある。全バンクBKの列駆動装置LV,SSは、列方向には密
に配置され、スタックの前記縁に隣接してまたはその近
傍にブロックとして配置されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のバンクを有
するデータメモリに関する。

【０００２】

【従来の技術】固体技術で随意アクセス用に構成された
データメモリ（いわゆるRAM ）は通常、それぞれ多数の
メモリセルからなる複数の“バンク”を含み、各バンク
は行と列（コラム）とそれぞれに割当てられた行線と列
線（コラム線）とのマトリクス状配置を形成する。各バ
ンクの行線は当該バンクに割当てられた１群の行線ドラ
イバに接続されている。各バンクの列線は当該バンクに
割当てられた列駆動装置に接続されており、この列駆動
装置はなかんずく各列線用に選択的に閉路可能な列選択
スイッチを含む。こうして１バンクの各メモリセルは特
定行線の駆動と特定列選択スイッチの閉路とによって明
確なアドレス指定が可能である。

【０００３】希望する１メモリセルに情報を書き込みま
たは読み出すために、当該セルを含む行に割当てられた
行線が行アドレスデコーダの側から特定レベルの印加に
よって活性化され、これによりこの行の全セルはアクセ
ス可能な状態に準備される（行アドレス指定）。本来の
アクセスはこの場合、希望するメモリセルを含む列に割
当てられた列選択スイッチを介して行われ、このスイッ
チは列アドレスデコーダによって閉路される（列アドレ
ス指定）。書き込みのために、データ値が、すなわち書
き込まれるべき情報を表す電流レベルまたは電圧レベル
が、当該列線に印加される。読み出すために、希望する
行に記憶されたデータ値は行線の活性化に基づいてこの
メモリセルから当該列線に接続され、読出しアンプによ
ってこの列線で感知される。

【０００４】今日一般的なダイナミックRAM(いわゆるDR
AM) のメモリセルは情報を容量式に、すなわち電荷の態
様で記憶するが、この電荷はその急速揮発性のゆえに短
い時間間隔でリフレッシュされねばならず、しかも読出
し時に外部へと失われる。このようなセルのこうして破
壊された記憶状態を読出し後に回復するために、感知さ
れたデータ値は列アンプに一時記憶され（“ラッチさ
れ”）、そこから一方で再び当該セルに再書込みされ、
他方でデータ線網を介してメモリの共通する双方向デー
タポートへと伝送される。通常、１つの行線が活性化さ
れると当該行の全メモリセルのデータ値は列アンプによ
って同時に検知されてラッチされ、次に、ラッチされた
データ値はデータ線網を介してメモリのデータポートに
順次伝送される。この動作と絶えず必要となる記憶内容
のリフレッシュとは各列ごとに当該列線の末端に読出し
アンプを必要とする。個々の読出しアンプとデータ線網
との間でのデータ値の逐次伝送は列選択スイッチの相応
する逐次駆動によって達成される。

【０００５】１つのRAM のメモリセルの総量を、互いに
独自に動作することのできる複数のバンクに分割するこ
とによってデータ速度は高めることができる。各バンク
が独自の行・列駆動部を備えている場合、信号発生時間
のゆえに生じる不可避的遅延時間をカバーするためにバ
ンクは事実上並列に動作することができる。独自に動作
可能なバンクの場合、例えば或るバンクへの列アクセス
は、他のバンクがまだ読出し用信号発生段階にある間に
すでに開始することができる。従って、さまざまなメモ
リセルに書き込まれるべきデータ値または読み出された
データ値ははるかに短い時間間隔でデータ線網を介して
メモリのデータポートに伝送しまたはそこから伝送する
ことができる。

【０００６】メモリのこのようなマルチバンクアーキテ
クチャにおける問題は、さまざまなバンクの列駆動装置
と共通するデータポートとの間の信号路の長さの違いに
よる伝搬遅延時間差である。２を超える数のバンクが設
けられている場合、データ線網の２つの異なる列接続点
からデータポートまでの距離が列長（１バンクの長さ）
または行長（１バンクの幅）の寸法以上に相互に異なる
事態が発生し、そのことで数ナノセカンドの伝搬遅延時
間差を生じ得ることは避けられない。それゆえに従来の
マルチバンクメモリでは相応に広い枠内で駆動信号のタ
イミングを厳密に調整しなければならない。これはしば
しば自動タイミング信号によって行われる。すなわち、
データポートから最も遠く離れた点でデータ信号がその
最終状態に達するまで待たれ、その後にはじめて他の信
号系列が開始される。より一般的に述べるなら、前記伝
搬遅延時間差を考慮するためにクロックのサイクル内に
相応の余裕が存在し、この余裕でもって共通するデータ
線を介してデータ値のタイミングをとらねばならない。
このことが最大可能なデータ速度を制限する。さらに、
書込み動作と読出し動作との間の切替速さはデータポー
トとデータ線網の最も遠く離れた列接続点との間の絶対
的信号伝搬遅延時間によって制限されている。

【０００７】メモリセルがスタックとして立体的に上下
に配置された前文に係るデータメモリが米国特許US 53
069 35 Aにより公知である。さらに米国特許US 59 205
500A には磁気メモリセルを同様に立体配置したデータ
メモリが述べられている。

【０００８】

【発明が解決しようとする課題】本発明の課題は、共通
するデータポートとデータ線網のさまざまな列接続点と
の間の線長の差が従来よりも小さくなるように、またデ
ータポートと最も遠く離れた列接続点との間の線長が従
来よりも短くなるように、複数のバンクからなるデータ
メモリを形成することにある。

【０００９】

【課題を解決するための手段】この課題は本発明によれ
ば請求項１に挙げた特徴によって解決される。

【００１０】従って本発明は、複数のバンクを有し、各
バンクが、行線が割当てられた行と、列線が割当てられ
た列とのマトリクス状配置を形成する多数のメモリセル
を含み、各バンクの行線が選択的に活性化可能であり、
また各バンクの列線が当該バンクに割当てられた列駆動
装置に接続されており、この列駆動装置が各列線ごとに
選択的に閉路可能な列選択スイッチを含み、閉路状態の
ときこの列選択スイッチが当該列線に書き込まれるべき
データ値または読み出したデータ値をデータ線網の割当
てられた列接続点から伝送し、もしくは当該列接続点に
伝送するようにしたデータメモリにおいて実現される。
本発明によればバンクがスタックとして立体的に上下に
配置されており、バンクの行平行な縁には各列駆動装置
に接続された列線末端があり、これらの縁は共通平面に
あり、この共通平面は行方向に延びかつ列方向に対して
実質直角であり、全バンクの列駆動装置は、列方向には
密に配列されて、バンクスタックの、列駆動装置に接続
された列線末端がある縁に隣接しまたはその近傍にブロ
ックとして配置されている。

【００１１】メモリバンクと列駆動装置とを本発明によ
って配置することによって、多くのメモリバンクを使用
する場合でも、最大に甘受しなければならない路長差は
データ線網を介して、１バンクの行長の半分を殆ど超え
ない程度に低減することができる。データポートと最も
離れた列接続点との間の絶対的路長も減少する。書込み
動作または読出し動作中のデータ速度も、書込み動作と
読出し動作との間の切替も、こうして促進することがで
きる。

【００１２】本発明の有利な諸構成、諸展開は従属請求
項に明示されている。

【００１３】請求項２に係る発明のデータメモリは、請
求項１記載のデータメモリにおいて、メモリセルが非破
壊読出し可能なメモリセルであり、各バンク（例えばBK
[0]）でそれぞれ複数の列線（例えばBL[0/0] 〜BL[7/0]
）が上記列駆動装置(LV, SS)に含まれる共通する読出
しアンプ（例えばLV[0] ）に割当てられており、各列線
と割当てられた読出しアンプとの間に各１つの列選択ス
イッチ（例えばSS[0/0] 〜SS[7/0] ）が介装されている
ことを特徴とする。

【００１４】請求項３に係る発明のデータメモリは、請
求項２記載のデータメモリにおいて、各１つの読出しア
ンプ（例えばLV[0] ）に割当てられた多数の列線（例え
ばBL[0/0] 〜BL[7/0] ）は全バンク(BK)の読出しアンプ
(LV[0]〜LV[3])の全てを行方向に延びる隊列として配置
できるように設計されており、この隊列が１つの行長よ
りも長くなく、全読出しアンプ(LV[0]〜LV[3])が上記ス
タックの縁に沿って並置されていることを特徴とする。

【００１５】請求項４に係る発明のデータメモリは、請
求項２または３記載のデータメモリにおいて、メモリセ
ルが磁気抵抗メモリセル(MZ)であることを特徴とする。

【００１６】請求項５に係る発明のデータメモリは、請
求項１ないし４のいずれか１項記載のデータメモリにお
いて、スタック内の隣接するバンク(BK)にそれぞれ同じ
行線(WL)または列線(BL)が割当てられており、スタック
内で行線(WL)の平面(E1, E3,E5)が列線(BL)の平面(E0,
E2, E4)と交互することを特徴とする。

【００１７】

【発明の実施の形態】本発明で解決することのできる課
題と本発明自体が以下で図面に基づいて詳しく説明され
る。

【００１８】本発明は、請求項１の前文に記載された複
数のバンクを有するデータメモリに関する。

【００１９】図１は、本発明による複数のバンクを含む
データメモリの構造の第１実施例を概略示す。

【００２０】図２は、本発明による複数のバンクを含む
データメモリの構造の第２実施例を概略示す。

【００２１】図３は、磁気抵抗メモリセルを有するメモ
リの部分図である。

【００２２】図４は、磁気抵抗メモリセルを有する複数
のメモリバンクを上下に積層したスタックの一部を示
す。

【００２３】図５は、先行技術によるデータメモリの複
数のバンクの配置を概略示す。

【００２４】図面および以下の本文においてハードウェ
アの同様の素子の符号として大文字の同じ短い組合せが
それぞれ使用され、詳しく識別するために括弧［］内に
数字が“通し番号”として後置されている。斜線／で分
離された２つの数字が括弧内にある場合、第２の数字は
当該素子が割当てられているバンクの番号を表す。図で
はスペース上の理由から同様の素子の１シリーズのすべ
てに符号が付けてあるのではない。

【００２５】図５では、複数のメモリバンクとそれぞれ
に割当てられた駆動装置が共通する半導体チップ上に通
常の如くに先行技術に従って配置されている様子がわか
る。図示された４つのメモリバンクBK[0] 〜BK[3] がそ
れぞれ多数のメモリセルを含み、メモリセルは行と列と
のマトリクス状配置を形成し、交差箇所の近傍に付属の
行線と列線とを有する。メモリセルは見易くする理由か
ら図示されておらず、行線（ワード線）WLが太い水平線
として、また列線（ビット線）BLが太い垂直線として図
示されているにすぎない。

【００２６】図示簡素化のために各バンクBK[0] 〜BK
[3] が単に８つの列線BL[0] 〜BL[7]とともに図示され
ているだけであるが、実際には列の数はそれよりはるか
に多く、大抵は数百のオーダである。各バンク内でその
数をやはり数百とすることのできる行線のうちそれぞれ
最初の行線WL[0] と最後の行線WL[m] だけが完全に図示
されている。その間にある各バンク部分は破線で示唆し
てあるだけであり、寸法を著しく短縮して示してある。

【００２７】図５に示したバンクの配線は通常の容量記
憶式DRAMの配線である。各バンクBKの各列線BLは独自の
読出しアンプLVに直接接続されている。さらに、各行線
WLごとに各バンクBKにドライバ回路（ワード線ドライ
バ）WTが設けられており、このドライバ回路はアドレス
指定されると（図示しない）行アドレスデコーダによっ
て活性化電位を当該行線に印加し、この行線に割当てら
れた全メモリセルが書込み操作または読出し操作を実施
するために状態調節される。

【００２８】読出しのために、このように状態調節され
た各セルの記憶容量の電荷状態が当該列線BLを介して付
属の読出しアンプLVによってデータ値として感知され再
生されてセルに再書込みされる。再生されたデータ値は
読出しアンプLV内でラッチされたままであり、付属する
列接続点SPへと付属の列選択スイッチSSを導通化するこ
とによって、当該バンクBKに割当てられた“局所”デー
タ線LDに接続することができる。各局所データ線LDがデ
ータ線スイッチDSを介して“主”データ線HDに接続され
ており、この主データ線はメモリの全データバンクBKに
共通する双方向入出力データポートE/A へと通じてい
る。

【００２９】バンクBKに書き込むために、メモリセルに
書き込まれるべきデータ値は割当てられた局所データ線
LDから当該列に割当てられた列選択スイッチSSを介して
付属する読出しアンプLVに接続され、その結果、そのラ
ッチはこのデータ値に適応する。これによりセルの電荷
状態も前記データ値に合せて調整される。

【００３０】列選択スイッチSSとデータ線スイッチDSと
が電界効果トランジスタとして概略が示されており、そ
のソース・ドレイン間（チャネル）が切換区間を形成
し、またそのゲート電極は切換区間を導通化し遮断する
ための制御信号を受信する。各バンクBKの列選択スイッ
チSSは（図示しない）列アドレスデコーダの列選択信号
によって個々に制御可能であり、データ線スイッチDSは
（図示しない）バンクアドレスデコーダのバンク選択信
号によって個々に制御可能である。

【００３１】バンクBKに割当てられた読出しアンプLV
[0] 〜LV[7] と列選択スイッチSS[0]〜SS[7] とが両方
で当該バンクの“列駆動装置”を形成する。列駆動装置
はバンクBKの行平行な縁に沿ってチップ上に配置されて
いる。図示事例では１つのバンクの列駆動装置の全素子
LV、SSがバンクの同一側に収容されているが、多くの実
際的事例では素子は両側に列ごとに交互して分配されて
いる。

【００３２】１バンクBKの１メモリセルのアクセスは、
割当てられたワード線ドライバWTによって当該ワード線
WLを活性化し、引き続き各２つのスイッチ、つまり当該
列選択スイッチSSと、当該バンクの局所データ線LDを主
データ線HDに接続するデータ線スイッチDSとを導通する
ことによって行われる。各書込み過程または読出し過程
は、データ値に対応する信号を読出しアンプLV内で発生
して呼び出すために一定の時間を必要とする。従って同
一バンクのアクセスは任意の速さで連続して行うことは
できない。すなわち、個々のバンクのデータ速度は信号
の発生時間によって限定されている。しかしバンクは並
行して動作することができ、ｋ個のバンクが設けられて
いる場合、データポートおよび接続された処理回路内の
最大許容クロック周波数によって決定された上限に至る
まで、個々のバンクで可能なデータ速度のｋ倍でデータ
をデータポートE/A に入出力することが理論的には可能
である。しかし実際には、以下で説明するように、局所
データ線LDと主データ線HDとからなるデータ線網内での
信号伝搬遅延時間のゆえに付加的制限がある。

【００３３】図５からわかるように、読出しアンプLVと
データポートE/A との間の線長は２つの部分からなり、
第１部分は局所データ線LDのうち列接続点SPと当該デー
タ線スイッチDSとの間にある行方向に延びる部分であ
り、第２部分は主データ線HDのうちこのデータ線スイッ
チDSとデータポートE/A との間にある列方向に延びる部
分である。バンクBKの位置に応じて、また付属する列駆
動装置内の読出しアンプLVおよび列接続点SPの位置に応
じて、この総線路は一層長くなりまたは一層短くなる。
そのことから伝搬遅延時間差が生じ、これが相応の時間
的余裕を必要とし、これがデータ速度を不可避的に低下
させる。

【００３４】行方向で局所データ線LDにわたる路長差
は、主データ線HDと付属するデータ線スイッチDSの接続
点とをバンク幅の中心に配置することによって、１バン
クBKの両方の縁に最も近い読出しアンプLVの間の距離の
最高で半分にまで減らすことができる。列方向で主デー
タ線HDにわたる路長差は、メモリが２を超える数のバン
クを含む限り、データポートE/A 用接続点を縁に最も近
い列駆動装置の間の中心に配置することによって、バン
ク配置全体の縁に最も近い列駆動装置の間の距離の半分
に低減できるにすぎない。この場合、列方向で主データ
線HDにわたる最大路長差はバンク数に応じて列全長また
はそれ以上である。バンクを行方向で並置するなら、事
実上何ら得るところがないであろう。その場合最大路長
差は確かに列方向では小さくなるであろうが、しかし行
方向では一層大きくなる。

【００３５】上記課題の解決は、図１と図２とで２つの
実施例について示したように、バンクを本発明によって
積重ねて配置し、また全バンクの列駆動装置を１つのブ
ロック内にまとめることで達成される。

【００３６】図１と図２とでは、図５に示す配置の個々
の素子に機能上一致する素子にそこと同じ符号が付けて
ある。図１または図２に示す本発明によるデータメモリ
はやはり４つのバンクBK[0] 〜BK[3] を含み、バンクは
それぞれ８つの列線BL[0] 〜BL[7] と多数の行線WL[0]
〜WL[m] を備えている。しかしバンクBKは、図５のよう
に単一の平面に列方向で並べられてそれぞれ列駆動装置
を介装して配置されているのではない。むしろバンクBK
は複数の平面に上下で合同に設けられており、行と平行
なそれらの縁には列駆動装置に接続された列線BLの末端
があり、これらの縁は共通平面に沿って延びており、こ
の平面は一方で行方向に延び、他方で列方向に対して実
質直角である。図１と図２にはバンクBK[0] 〜BK[3] の
スタックが斜視図で、またスタックの高さ方向で離間さ
せて図示されており、全バンクが少なくとも部分的には
見ることができる。

【００３７】以下では、容量記憶式DRAMを表す図１の実
施形態をまず説明する。ここでは各メモリバンクBKはそ
れ自体、図５に関連して説明したのとまったく同じに構
成されており、またそれとまったく同様に作動されるの
で、再度の説明は省かれる。図５と異なっているのは駆
動回路およびデータ線の立体配置だけである。

【００３８】行選択のための各バンクBKのワード線ドラ
イバWTはすべて、列平行な縁（図面の左側）に沿って配
置されており、図示事例ではそれらはすべて第１（最
下）バンクBK[0] と同じ平面に、しかも４つの並置され
た列平行な列で、つまり第１バンクBK[0] 用のバンクス
タックに最も近い第１隊列WT[0/0] 〜WT[m/0] 、次に第
２バンクBK[1] 用の第２隊列WT[0/1] 〜WT[m/1] 、第３
バンクBK[2] 用の第３隊列WT[0/2] 〜WT[m/2] 、そして
第４バンクBK[3] 用の第４隊列WT[0/3] 〜WT[m/3] で、
集積されている。

【００３９】同様に、列アクセス用列駆動装置LV、SSは
行平行な縁（図面の上側）に沿って配置されており、図
示事例ではそれらはすべて第１（最下）バンクBK[0] と
同じ平面に集積されており、読出しアンプLVと列選択ス
イッチSSとの直接に並置された４つの行平行な隊列を形
成する。つまりバンクBK[0] 用に読出しアンプLV[0/0]
〜LV[7/0] とスイッチSS[0/0] 〜SS[7/0] とを有してバ
ンクスタックに最も近い第１隊列、それに続いてバンク
BK[1] 用に読出しアンプLV[0/1] 〜LV[7/1] とスイッチ
SS[0/1] 〜SS[7/1] とを有する第２隊列、バンクBK[2]
用に読出しアンプLV[0/2] 〜LV[7/2] とスイッチSS[0/
2] 〜SS[7/2] とを有する第３隊列、そしてバンクBK[3]
用に読出しアンプLV[0/3] 〜LV[7/3] とスイッチSS[0/
3] 〜SS[7/3] とを有する第４隊列。各局所データ線LD
は行方向で、付属する列選択スイッチSSのすぐ横を延び
ており、一方で列接続点SPを介して当該バンクBKの全列
選択スイッチに、他方で当該バンクに割当てられたデー
タ線スイッチDSを介して主データ線HDに、好ましくはそ
れぞれ各列駆動装置の（行方向で測定した）中心の近傍
で接続されており、そこには図示事例の場合主データ線
HDが延びている。

【００４０】認められるように、この配置のおかげで、
列方向でデータポートE/A とさまざまな読出しアンプLV
との間の最大路長差は、バンクスタックに最も近い局所
データ線LD[0] とバンクスタックから最も離れた局所デ
ータ線LD[3] との間の列方向で測定した距離に等しいだ
けである。この距離は、読出しアンプLVと列選択スイッ
チSSとからなるユニットの列方向で測定した全長に依存
し、列駆動装置もしくはバンクBKの数に依存している。
この全長はバンクの列長よりもはるかに短いので、路長
差に関して図５の先行技術に比べてかなりの改善が得ら
れる。

【００４１】その記憶内容が高速揮発性でなくしかも読
出し時に破壊されないメモリセルがバンク内で使用さ
れ、メモリの絶えざるリフレッシュも、読み出しデータ
値の再書込みも必要でないとき、この改善はなお強める
ことができる。この種のメモリの場合、複数の列線ごと
に各１つの読出しアンプを割当てることができ、若干数
の読出しアンプで間に合う。１つにまとめられた複数の
列駆動装置の列方向で測定した全長、つまりその“列方
向集積長”を減らすことが可能である。図２に示した本
発明の実施例はこの可能性を利用している。

【００４２】図２の配置が図１の配置と相違する点とし
て、上下に積重ねられたバンクBKは非破壊読出し可能な
メモリバンクであり（これは図には認めることができな
い）、スタックの行平行な縁でまとめられた列駆動装置
は多少異なる態様に構成されている。列駆動装置は、図
１の場合と同様に、スタックの最下バンクBK[0] と同じ
平面でチップ上に集積されており、各列駆動装置は列数
に一致した数の列選択スイッチSSを含み、各列選択スイ
ッチは割当てられた局所データ線LDの付属する列接続点
SPに接続されており、（図示しない）列アドレスデコー
ダによって個々に駆動可能である。しかし図１の場合と
は異なり、これらのスイッチSSのそれぞれ反対側は割当
てられた列線BLに直接接続されており、各バンクBKごと
に単に１つの読出しアンプLVが設けられている。

【００４３】詳細には、第１バンクBK[0] の列選択スイ
ッチSS[0/0] 〜SS[7/0] はバンクスタックに近い行平行
な隊列を形成する。次に、バンクスタックから離間する
のに伴って第１バンク用局所データ線LD[0] 、第２バン
クBK[1] 用列選択スイッチSS[0/1] 〜SS[7/1] の隊列等
が続き、第４バンクBK[3] 用局所データ線LD[3] に至
る。局所データ線LD[0] 〜LD[3] は行平行な隊列に配置
される４つの読出しアンプLV[0] 〜LV[3] の割当てられ
た読出しアンプにそれぞれ接続されており、読出しアン
プは４つのデータ線スイッチDS[0] 〜DS[3] の各１つを
介して、データポートE/A に至る主データ線HDに接続さ
れている。

【００４４】認められるように、図２の事例においてデ
ータポートE/A とさまざまな読出しアンプLVとの間の路
長差は列方向では事実上ゼロに等しく、行方向では、図
２に示すように主データ線HDの分岐がこの隊列の中心を
基準に対称であるとき、読出しアンプ隊列LV[0] 〜LV
[3] の長さの半分に最大で等しい。この利点を損なうこ
となく、特に列数が多い場合、バンクごとに複数の読出
しアンプを設け、当該バンクの列群ごとに各１つ設ける
こともできる。各１つの読出しアンプに割当てられる列
線の数は好ましくは、全バンクの読出しアンプの全て
が、行長よりも長くない行方向に延びる隊列として配置
できるように設計されている。読出しアンプの従来一般
的な、行方向で測定した全幅はレイアウト上の理由から
列間隔に最大で等しい。つまり例えばスタック内に設け
られているバンクと同数の列線を各読出しアンプに割り
当てる場合、読出しアンプは、従来の構造態様のもので
も、すべて１隊列でバンクスタックの行平行な縁に沿っ
て設けられている。

【００４５】本発明の好ましい実施形態では、非破壊読
出し可能なメモリバンク用に磁気抵抗メモリセルが使用
される。このようなセルは磁気抵抗不揮発性RAM （いわ
ゆるMRAM）を実現するためにそれ自体公知であり、それ
ゆえに以下では図３に基づいてその基本構造と機能様式
とを簡単に説明するだけとする。

【００４６】図３は、２つの磁気抵抗メモリセルMZ[1]
、MZ[2] を含むだけのMRAMメモリマトリクスの小部分
を斜視図で示す。各セルは３層からなり、つまり硬質磁
性材料からなる上層としての硬質磁性層１１と、僅か数
原子層の例えば酸化物等の絶縁材からなるごく薄い中間
層としてのトンネル層１２と、軟質磁性材料からなる下
層としての軟質磁性層１３とからなる。図示した両方の
セルの硬質磁性層１１は共通する行線WLに接触し、軟質
磁性層１３は各１つの割当てられた列線BL[1] もしくは
BL[2] に接触する。マトリクスの全セルの硬質磁性層１
１は矢印Ｐによって示された方向に永久磁化されてい
る。軟質磁性層１３は選択的に矢印Ｐ方向またはＰ方向
と逆方向に逆磁化することができる。

【００４７】MRAMセルMZに記憶された情報は軟質磁性層
１３の磁化方向に対して相対的な硬質磁性層１１の磁化
方向によって決定されている。図３のセルMZ[1] の同一
方向の矢印で示したように磁化が平行に向いている場
合、トンネル層１２を介したオーム抵抗はかなり低い。
セルMZ[2] の逆向きの矢印で示したように磁化が逆平行
である場合、トンネル層１２を介した抵抗はかなり高
い。こうして情報は各抵抗値を感知することによって読
み出すことができる。

【００４８】書き込むためには当該セルMZの行線WLおよ
び列線BL中に１〜２mAオーダの電流が必要となる。これ
らの電流の磁界の重なりは、書き込まれるべき情報によ
って決定されるそれらの極性に応じて軟質磁性層１３を
一方または他方の方向に磁化し、これにより情報が記憶
される。セルMZを読み出すために、セルに割当てられた
列線とビット線との間に例えば０．５Ｖの電圧が印加さ
れ、流れる電流が測定される。

【００４９】複数のバンク内のMRAMメモリセルの選択的
駆動は行線ドライバWTと列選択スイッチSSと読出しアン
プLVとの図２に示す配置によって行うことができる。行
線WL用書込み電流は当該ドライバWTを介して印加するこ
とができる。列線BL用書込み電流は当該列選択スイッチ
SSを介して各読出しアンプLVによって、主データ線HDで
受信される書き込まれるべきデータ値に応じて印加する
ことができる。書込み動作用に必要な電流帰線と帰線ス
イッチは図２には示してない。

【００５０】選択された行線WLに付属のドライバWTから
第１電位が印加され、選択された列線BLに、付属する列
選択スイッチSSを介して、接続された読出しアンプLVか
ら第２電位が印加され、相応するデータ値を主データ線
HDに印加するためにこの読出しアンプは流れる電流の値
に応答するように構成されていることによって、MRAM読
出し電圧の電位差は生成することができる。

【００５１】図１と図２とに示すバンクスタックではメ
モリバンクが自立的ユニットであり、すなわち各バンク
はメモリセルを選択するために独自の行線と列線とを含
む。つまりこの場合、バンク数をｋとすると、選択線用
に２ｋの金属化平面が必要となる。しかしスタックは、
隣接するバンクが交互に行線と列線を共有するように構
成することができる。その場合、金属化平面の所要数が
少なくなる。MRAMメモリバンクで特別簡単に実現するこ
とのできるこのような構造が図４に示してある。

【００５２】図４は、５つのMRAMメモリバンクBK[0] 〜
BK[4] のスタックの小さな一部を斜視図で示す。図３に
示されかつこの図に基づいて説明されたように各メモリ
バンクはMRAMセルMZのマトリクスを含む。図４に示した
一部は各バンクのそれぞれ１つのMRAMセルMZを示してい
るにすぎない。

【００５３】図４のスタックの最下の第１バンクBK[0]
はこのバンクのセルの下方で第１金属化平面E0に独自の
列線BLを有する。第１バンクBK[0] のセルを介して第２
金属化平面E1を延びる行線WLはこのバンクBK[0] も第２
バンクBK[1] も担当し、これらの行線に第２バンクBK
[1] の行が設けられている。

【００５４】第２バンクBK[1] の行を介して第３金属化
平面E2を延びる列線BLは、このバンクBK[1] も第３バン
クBK[2] も担当し、これらの列線に第３バンクBK[2] の
行が設けられている。第３バンクBK[2] のセルを介して
第４金属化平面E3を延びる行線WLは、このバンクBK[2]
も第４バンクBK[3] も担当し、これらの行線に第４バン
クBK[3] のセルが設けられている。

【００５５】第４バンクBK[3] のセルを介して第５金属
化平面E4を延びる列線BLは、このバンクBK[3] も第５バ
ンクBK[4] も担当し、これらの列線に第５バンクBK[4]
の行が設けられている。第５バンクBK[4] の行を介して
第６金属化平面E5を延びる行線WLはこのバンクBK[4] の
みを担当する。

【００５６】以上のように、スタック内の隣接するバン
ク(BK)にそれぞれ同じ行線(WL)または列線(BL)が割当て
られており、スタック内で行線(WL)の金属化平面(E1, E
3, E5)が列線(BL)の金属化平面(E0, E2, E4)と交互す
る。

【００５７】見てわかるように、選択線（列線と行線）
の図４に示す構造のスタックでは、バンク数をｋとする
とｋ＋１の金属化平面が必要であるにすぎない。これ
は、図１と図２とに示す事例に比べて大きな節約を意味
し、従って積重ねたメモリバンクの製造コストの著しい
低減を意味する。但し、直接に隣接するバンクを完全に
分離して独自に作動させることはもはやできないことを
甘受しなければならない。しかし駆動系列の巧みな構成
によって、本発明で達成可能なデータ速度の改善を完全
に利用するのに十分な数の並列アクセスを行うことがで
きる。

【００５８】本発明は当然に、図１〜図４に示した上記
実施形態に限定されてはおらず、これらの実施形態は実
施例にすぎない。本発明思想の枠内で変更態様やその他
のバリエーションも可能である。希望する場合にはバン
クBKだけでなくその駆動回路または素子（特に読出しア
ンプLV、列選択スイッチSS、そしてまた局所データ線LD
とデータ線スイッチDS）もスタックに含めて、データ線
網の列方向で路長差をなお一層減らすことができる。非
破壊読出し可能なメモリとして図３と図４とに基づいて
説明したMRAMバンクの代わりに、他のスタティックRAM
においても本発明を有利に応用することができる。

【００５９】

【発明の効果】請求項１に係る発明のデータメモリは、
複数のバンク(BK)を有するデータメモリであって、各バ
ンク(BK)が多数のメモリセルを含み、メモリセルが、行
線(WL)が割当てられた行と、列線(BL)が割当てられた列
とのマトリクス状配置を形成し、各バンク(BK)の行線(W
L)が選択的に活性化可能であり、各バンク(BK)の列線(B
L)が当該バンクに割当てられた列駆動装置(LV, SS)に接
続されており、この列駆動装置が各列線(BL)ごとに選択
的に閉路可能な列選択スイッチ(SS)を含み、閉路状態の
とき列選択スイッチ(SS)が上記列線(BL)に書き込まれる
べきデータ値または読み出されたデータ値をデータ線網
(HD, LD)の割当てられた列接続点(SP)から伝送し、もし
くは上記列接続点(SP)に伝送するものにおいて、バンク
(BK)がスタックとして立体的に上下に配置されており、
バンク(BK)の行平行な縁には各列駆動装置(LV, SS)に接
続された列線(BL)の末端があり、これらの縁が共通平面
にあり、上記共通平面が行方向に延びかつ列方向に対し
て実質直角であり、全バンク(BK)の列駆動装置(LV, SS)
が、列方向には密に配列されて、上記スタックの、列駆
動装置(LV, SS)に接続された列線(BL)の末端がある縁に
隣接してまたはその近傍にブロックとして配置されてい
る。

【００６０】請求項２に係る発明のデータメモリは、請
求項１記載のデータメモリにおいて、メモリセルが非破
壊読出し可能なメモリセルであり、各バンク（例えばBK
[0]）でそれぞれ複数の列線（例えばBL[0/0] 〜BL[7/0]
）が上記列駆動装置(LV, SS)に含まれる共通する読出
しアンプ（例えばLV[0] ）に割当てられており、各列線
と割当てられた読出しアンプとの間に各１つの列選択ス
イッチ（例えばSS[0/0] 〜SS[7/0] ）が介装されてい
る。

【００６１】請求項３に係る発明のデータメモリは、請
求項２記載のデータメモリにおいて、各１つの読出しア
ンプ（例えばLV[0] ）に割当てられた多数の列線（例え
ばBL[0/0] 〜BL[7/0] ）は全バンク(BK)の読出しアンプ
(LV[0]〜LV[3])の全てを行方向に延びる隊列として配置
できるように設計されており、この隊列が１つの行長よ
りも長くなく、全読出しアンプ(LV[0]〜LV[3])が上記ス
タックの縁に沿って並置されている。

【００６２】請求項４に係る発明のデータメモリは、請
求項２または３記載のデータメモリにおいて、メモリセ
ルが磁気抵抗メモリセル(MZ)である。

【００６３】請求項５に係る発明のデータメモリは、請
求項１ないし４のいずれか１項記載のデータメモリにお
いて、スタック内の隣接するバンク(BK)にそれぞれ同じ
行線(WL)または列線(BL)が割当てられており、スタック
内で行線(WL)の平面(E1, E3,E5)が列線(BL)の平面(E0,
E2, E4)と交互する。

【００６４】上記請求項１ないし５のそれぞれに係る発
明によって、メモリバンクと列駆動装置とを配置するこ
とによって、多くのメモリバンクを使用する場合でも、
最大に甘受しなければならない路長差はデータ線網を介
して、１バンクの行長の半分を殆ど超えない程度に低減
することができる。データポートと最も離れた列接続点
との間の絶対的路長も減少する。書込み動作または読出
し動作中のデータ速度も、書込み動作と読出し動作との
間の切替も、こうして促進することができる。

【図面の簡単な説明】

【図１】本発明による複数のバンクを含むデータメモリ
の構造の第１実施例を概略示す回路ブロック図である。

【図２】本発明による複数のバンクを含むデータメモリ
の構造の第２実施例を概略示す回路ブロック図である。

【図３】磁気抵抗メモリセルを有するメモリの部分斜視
図である。

【図４】磁気抵抗メモリセルを有する複数のメモリバン
クを上下に積層したスタックの一部を示す斜視図であ
る。

【図５】先行技術によるデータメモリの複数のバンクの
配置を概略示す回路ブロック図である。

【符号の説明】

１１硬質磁性層１２トンネル層１３軟質磁性層 BK バンク BL 列線 DL データ線スイッチ E0〜E5 金属化平面（平面） E/A データポート HD 主データ線 LD 局所データ線 LV 読出しアンプ MZ 磁気抵抗メモリセル SP LDの列接続点 SS 列選択スイッチ WL 行線 WT 行線ドライバ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ゲルハルト，ミューラードイツ連邦共和国 86405 マイティンゲントロップパオアーシュトラーセ 13 Ｆターム(参考） 5M024 AA42 AA63 BB09 CC92 CC94 CC95 CC96 LL07 LL11 PP01 PP03 PP05

Claims

【特許請求の範囲】

【請求項１】複数のバンク(BK)を有するデータメモリで
あって、各バンク(BK)が多数のメモリセルを含み、メモ
リセルが、行線(WL)が割当てられた行と、列線(BL)が割
当てられた列とのマトリクス状配置を形成し、各バンク
(BK)の行線(WL)が選択的に活性化可能であり、各バンク
(BK)の列線(BL)が当該バンクに割当てられた列駆動装置
(LV, SS)に接続されており、この列駆動装置が各列線(B
L)ごとに選択的に閉路可能な列選択スイッチ(SS)を含
み、閉路状態のとき列選択スイッチ(SS)が上記列線(BL)
に書き込まれるべきデータ値または読み出されたデータ
値をデータ線網(HD, LD)の割当てられた列接続点(SP)か
ら伝送し、もしくは上記列接続点(SP)に伝送するものに
おいて、バンク(BK)がスタックとして立体的に上下に配置されて
おり、バンク(BK)の行平行な縁には各列駆動装置(LV, S
S)に接続された列線(BL)の末端があり、これらの縁が共
通平面にあり、上記共通平面が行方向に延びかつ列方向
に対して実質直角であり、全バンク(BK)の列駆動装置(LV, SS)が、列方向には密に
配列されて、上記スタックの、列駆動装置(LV, SS)に接
続された列線(BL)の末端がある縁に隣接してまたはその
近傍にブロックとして配置されていることを特徴とする
データメモリ。
【請求項２】メモリセルが非破壊読出し可能なメモリセ
ルであり、各バンク（例えばBK[0] ）でそれぞれ複数の列線（例え
ばBL[0/0] 〜BL[7/0] ）が上記列駆動装置(LV, SS)に含
まれる共通する読出しアンプ（例えばLV[0] ）に割当て
られており、各列線と割当てられた読出しアンプとの間
に各１つの列選択スイッチ（例えばSS[0/0] 〜SS[7/0]
）が介装されていることを特徴とする、請求項１記載
のデータメモリ。
【請求項３】各１つの読出しアンプ（例えばLV[0] ）に
割当てられた多数の列線（例えばBL[0/0] 〜BL[7/0] ）
は全バンク(BK)の読出しアンプ(LV[0]〜LV[3])の全てを
行方向に延びる隊列として配置できるように設計されて
おり、この隊列が１つの行長よりも長くなく、全読出しアンプ(LV[0]〜LV[3])が上記スタックの縁に沿
って並置されていることを特徴とする、請求項２記載の
データメモリ。
【請求項４】メモリセルが磁気抵抗メモリセル(MZ)であ
ることを特徴とする、請求項２または３記載のデータメ
モリ。
【請求項５】スタック内の隣接するバンク(BK)にそれぞ
れ同じ行線(WL)または列線(BL)が割当てられており、ス
タック内で行線(WL)の平面(E1, E3, E5)が列線(BL)の平
面(E0, E2, E4)と交互することを特徴とする、請求項１
ないし４のいずれか１項記載のデータメモリ。