CN101593551A - 半导体器件 - Google Patents

Abstract

提供一种实现高速数据读取并且减少用于激活字线的驱动电路的区域的半导体器件。通过经过具有低阻抗并且在多个点耦合到字线的共用字线的信号发送，有可能高速读取数据。另外，由于提供共用字线为多个存储器块所共用，所以可以提供字线驱动器为存储器块所共用。另外，通过设置用于保持共用字线的活跃状态的与子数字线对应的锁存器电路，有可能经过共用字线在数据写入过程中发送行选择信号并且由此减少金属布线层。

Description

半导体器件

相关申请的交叉引用

包括说明书、附图和说明书摘要、于2008年5月29日提交的日本专利申请第2008-140921号的公开内容和于2007年12月28日提交的日本专利申请第2007-339854号的公开内容通过援引方式整体结合于此。

技术领域

本发明涉及一种其中利用电阻抗根据磁化方向而变化的磁阻抗效应的薄膜磁存储器元件集成于衬底之上的半导体器件。

背景技术

正在关注MRAM(磁随机存取存储器)作为能够以低功耗执行高速操作的非易失性RAM(随机存取存储器)。MRAM是一种利用电阻抗根据磁化方向而变化的磁阻抗效应的薄膜磁存储器器件。在MRAM中，一般使用TMR(隧穿磁阻)元件作为磁阻元件。

TMR元件是具有隧道结式结构的磁阻元件，在该结构中薄的绝缘层夹入由铁磁薄膜制成的固定磁层与自由磁层之间。TMR元件根据两层的磁化方向是平行还是反平行来存储信息“1”或者“0”。

在数据读取过程中，经过TMR元件馈送感测电流(数据读取电流)以检测磁化方向所致的隧道阻抗差异。TMR元件与用于感测电流通/断控制的存取晶体管串联耦合。存取晶体管的栅极电极耦合到字线。

已知一种通过由电流感应的磁场来使磁化反向的方法和一种自旋极化电流注入方法，其作为用于在数据写入过程中使自由磁层的磁化方向反向的方法。

由电流感应的磁场方法利用了通过同时经过彼此相交的位线和数字线供应电流而感应的合成磁场。在与位线和数字线的交点相邻设置的TMR元件中，感应的合成磁场的量值在星状曲线以外，这使磁化反向。

另一方面，自旋注入方法通过直接经过TMR元件供应超过阈值的位线电流来使自由磁层的磁化方向反向。

在从自由磁层朝着固定磁层供应电流的情况下，自旋与固定磁层的磁化方向相同的电子流过隧道绝缘膜并且注入自由磁层中。这时，注入的电子在自由磁层中产生自旋转矩，使得自由磁层的磁化方向改变为与固定磁层的磁化方向相同的方向。

另一方面，在从固定磁层朝着自由磁层供应电流的情况下，自旋与固定磁层的磁化方向相反的电子由隧道绝缘膜反射。这时，反射的电子在自由磁层中产生自旋转矩，使得自由磁层的磁化方向改变为与固定磁层中的磁化方向相反的方向。

已知一种将由电流感应的磁场方法和自旋注入方法作为另一种用于写入数据的方法的组合方法。

例如，在日本未审专利公开第2007-109313号中，数字线驱动电路在数据写入过程中经过所选数字线供应写入电流。另外，耦合到数字线的存储器单元的自由磁层的磁化方向通过由电流感应的磁场而设置为与固定磁层的磁化方向相反的方向。然后利用来自写入驱动电路的位线电流，方向与固定磁层的自旋极化方向相同的自旋极化电子注入自由磁层中以仅写入数据“1”。与数据“1”被写入到的存储器单元并行执行自旋注入。

在以矩阵形式布置多个TMR存储器单元的存储器阵列中，与存储器单元行对应设置数字线和字线，而与存储器单元列对应设置位线。数字线和字线常常划分成多个数字线和字线。

例如，日本未审专利公开第2003-77267号公开一种将整个存储器阵列分割成以具有m行和n列(m、n：自然数)的矩阵形式而布置的存储器单元块的技术。在各存储器单元块中以矩阵形式布置TMR存储器单元。用于数据读取的子字线和用于数据写入的写入数字线设置于各存储器单元行中。也就是说，在各存储器单元块中与各存储器单元行对应地独立设置写入数字线。另外，与子字线和写入数字线一起分级提供主字线作为用于行选择的上级信号线。为每多个存储器单元行设置主字线，并且设置该主字线为在行方向上相邻的n个存储器单元块所共用。

发明内容

在日本未审专利公开第2003-77267号中公开的常规技术中，需要与行解码电路分开地为各存储器单元单独提供用于子字线和写入数字线的驱动电路。因而，随着因分割存储器阵列而带来的存储器单元块的数目增加，而使整个存储器阵列的驱动电路区域也增加。

另一方面，从提高数据读取速度的观点来看，优选的是增加存储器单元块的数目以使子字线的长度更小。这是因为用于控制存取晶体管的栅极电压的子字线在与栅极相同的布线层中由多晶硅、多晶金属硅化物等形成。由于使用这些材料，子字线的阻抗高于金属布线的阻抗，这在数据读取过程中造成信号传输延迟。也就是说，利用上述常规技术难以保证在提高数据读取速度与减少电路区域之间的兼容性。

基于磁阻抗效应的MRAM实现高速数据读取/写入原本是特征之一。因而，希望MRAM实现更高速度的数据读取/写入也是为了区别于闪存。

因而，本发明的目的在于提供一种实现高速数据读取并且实现减少字线驱动电路区域的半导体器件。

根据本发明的一种半导体器件包括存储器阵列，该存储器阵列包括以矩阵形式布置的多个存储器单元并且在行方向上划分成多个块。存储器单元各自包括其电阻抗根据磁数据而变化的磁阻元件以及与磁阻元件串联耦合并且具有控制电极的开关元件。根据本发明的一种薄膜磁存储器器件还包括多个位线、多个数字线、多个字线和多个共用字线。位线是分别与存储器阵列的存储器单元列对应提供的、并且各自用于供应为了写入磁数据而必需的第一数据写入电流。数字线各自被单独提供于各块中的各存储器单元行中并且用于通过在与第一数据写入电流相交的方向上供应第二数据写入电流来写入磁数据。字线各自耦合到在存储器阵列的对应存储器单元行中包括的多个控制电极并且以具有第一薄层阻抗的传导层形成。共用字线是分别与存储器阵列的存储器单元行对应提供的、并且被提供为块所共用，各共用字线以具有低于第一薄层阻抗的第二薄层阻抗的传导层形成、并且在多个点电耦合到在对应存储器单元行中提供的字线。

根据本发明，共用字线在多个点电耦合到字线、并且以薄层阻抗比字线形成所在的传导层的薄层阻抗更低的传导层形成；因而，通过经过共用字线的信号发送，有可能高速读取数据。另外，由于提供共用字线为多个块所共用，所以可以提供用于激活字线的字线驱动电路为块所共用。因而，与为各块独立提供字线以提高数据读取速度的情况相比可以减少字线驱动电路的数目。

另一方面，由于为各块独立提供数字线，所以有可能减少布线阻抗。结果有可能供应大到足以写入数据的电流。

附图说明

图1是示意地示出了根据本发明第一实施例的半导体器件1的配置例子的平面图。

图2是示出了图1中所示MRAM部分6的整个配置的框图。

图3是示意地示出了形成图2中所示存储器阵列10的各存储器单元MC的配置的电路图。

图4是示出了图2中所示MRAM部分6中各部分的布置例子的平面图。

图5是辅助说明图4中所示存储器阵列10_0的配置的图。

图6是示出了图5中所示存储器块BK<0>和对应数字线驱动器60<0>的配置的电路图。

图7是示出了向存储器阵列10_0中的存储器单元MC写入数据和从该MC读取数据的操作的时序图。

图8是根据第一实施例的存储器单元MC的截面图。

图9是示出了根据第一实施例的修改的存储器阵列的图案布局的平面图；

图10是沿着图9的线X-X获得的截面图。

图11是根据第一实施例的修改的存储器块的电路图。

图12是辅助说明根据第二实施例的存储器阵列10A_0的配置的图。

图13是示出了图12中所示存储器块BK<2>、数字线驱动器60<2>和字线驱动器50A的配置的电路图。

图14是示出了向存储器阵列10A_0中的存储器单元MC写入数据和从该MC读取数据的操作的时序图。

图15是根据第二实施例的存储器单元MC的截面图。

图16是示意地示出了根据第二实施例的修改的行解码器40B的配置的框图。

图17是示出了根据第二实施例的修改的存储器块BK<2>、数字线驱动器60A<2>和字线驱动器50A的配置的电路图。

图18是辅助说明根据第三实施例的存储器阵列10C_0的配置的图。

图19是示出了图18中所示存储器可BK<0>和对应数字线驱动器60C<0>的配置的电路图。

图20是示出了图19中所示数字线驱动器60C<0>中锁存器电路92<0>的配置的电路图。

图21是示出了向存储器阵列10C_0中的存储器单元MC写入数据和从该MC读取数据的操作的时序图。

图22是示出了辅助说明流过位线BL<0>的电流的上升沿和共用字线CWL<0>的电压的下降沿的时序图。

图23是根据第三实施例的存储器单元MC的截面图。

具体实施方式

下文将参照附图具体地描述本发明的优选实施例。相同或者等效部分用相同标号来表示并且将不重复它们的描述。

在以下实施例中，将关于用于通过由电流感应的磁场来使自由磁层的磁化反向的方法的MRAM进行描述；然而，本发明适用于通过将由电流感应的磁场与自旋注入结合来写入数据的方法的NMAM。

第一实施例

图1是示意地示出了根据本发明第一实施例的半导体器件1的配置例子的平面图。

半导体器件1包括形成在半导体衬底SUB之上的微电脑部分2、SRAM(静态随机存取存储器)部分3、模拟电路部分4以及时钟生成部分5。半导体器件1是称为系统LSI(大规模集成电路)的半导体集成电路的例子，在该系统LSI中存储器电路、模拟电路和数字电路集成于一个半导体衬底之上。

微电脑部分2包括作为存储器电路的MRAM部分6。常规而言，微电脑包含各种存储器，其包括闪存和DRAM(动态随机存取存储器)作为如ROM(只读存储器)和RAM的存储器。在半导体器件1中，这些各种存储器器件由MRAM取代，其特征在于高速度、低功耗、非易失性和无限写入次数。在图1中，与MRAM部分6独立提供SRAM部分3；然而，SRAM部分3可以由MRAM取代。

图2示出了图1中所示MRAM部分6的整个配置的框图。在图2中，MRAM部分6通过响应于指令信号CMD、时钟信号CLK和地址信号ADD对存储器阵列10执行随机存取来对写入数据Din进行写入和对读取数据Dout进行读取。

MRAM部分6包括：控制电路140，用于响应于指令信号CMD和时钟信号CLK来控制MRAM部分6的整个操作；存储器阵列10，具有以矩阵形式布置的多个存储器单元MC；以及输入/输出电路150，用于输入/输出地址信号ADD、写入数据Din和读取数据Dout。

各存储器单元MC包括TMR元件和存取晶体管ATR。为了从多个存储器单元MC读取数据和向这些MC写入数据，在存储器阵列10中设置多个字线WL、数字线DL和位线BL。在行方向上分别与存储器单元行对应设置字线WL和数字线DL，而在列方向上分别与存储器单元列对应设置位线BL。

输入/输出电路150包括分别暂时保持地址信号ADD、写入数据Din和读取数据Dout的地址信号锁存器电路153、写入数据锁存器电路151和读取数据锁存器电路152。

MRAM部分6还包括感测放大器20、行解码器(行解码电路、行选择电路)40、字线驱动器(字线驱动电路)50、数字线驱动器(数字线驱动电路)60、列解码器(列解码电路、列选择电路)70和位线驱动器(位线驱动电路)80。

感测放大器20检测和放大在数据读取之时选择的存储器单元的流过电流与参考电流之差。感测放大器20将检测和放大的信号输出到读取数据锁存器电路152。

行解码器40从地址信号锁存器电路153接收地址信号ADD并且对地址信号ADD表示的行地址信号RA进行解码。行解码器40响应于来自控制电路140的指令信号CMD(读取使能信号RE、写入使能信号WE)和时钟信号CLK来输出行选择信号作为解码结果。行选择信号用于在存储器阵列10中的行选择。

字线驱动器50在数据读取过程中从行解码器40接收行选择信号并且激活对应字线。

数字线驱动器60在数据写入过程中从行解码器40接收行选择信号并且在根据来自写入数据锁存器电路151的写入数据Din的方向上经过对应数字线DL供应电流。

列解码器70接收从地址信号锁存器电路153供应的地址信号ADD并且对地址信号ADD表示的列地址信号CA进行解码。列解码器70响应于来自控制电路140的指令信号CMD(读取使能信号RE、写入使能信号WE)和时钟信号CLK来输出列选择信号作为解码结果。列选择信号用于在存储器阵列10中的列选择。

位线驱动器80在数据写入过程中从列解码器70接收列选择信号并且经过对应位线BL供应数据写入电流。

MRAM部分6还包括用于生成向感测放大器20、行解码器40、字线驱动器50、数字线驱动器60、列解码器70、位线驱动器80等供应的各种参考电压的参考电源160。

图3是示意地示出了形成图2中所示存储器阵列10的各存储器单元MC的配置的电路图。

在图3中，存储器单元MC包括其电阻抗根据磁数据而变化的TMR元件以及包括存取晶体管ATR。TMR元件是具有隧道结式结构的磁阻元件，在该结构中薄的绝缘层夹入由铁磁薄膜制成的固定磁层与自由磁层之间。通常，场效应晶体管用作存取晶体管ATR。

为TMR元件设置位线BL、数字线DL、字线WL和源极线SL。如图3中所示，TMR元件在一端耦合到位线BL而在另一端耦合到存取晶体管ATR的漏极。存取晶体管ATR的源极经过源极线SL耦合到地节点GND。存取晶体管ATR的栅极耦合到字线WL。

在数据写入过程中，经过与受到数据写入的所选存储器单元对应的存储器单元行(下文也称为所选行)的数字线DL和与所选存储器单元对应的存储器单元列(下文也称为所选列)的位线BL馈送相应数据写入电流。可以根据写入数据来切换流过位线BL的电流的方向。自由磁层的磁化方向取决于流过位线BL的电流的方向。

另一方面，在数据读取过程中，将与所选存储器单元对应的字线WL激活成高电压状态而使存取晶体管ATR导通。结果，感测电流(数据读取电流)从位线BL经过TMR元件和存取晶体管ATR流向源极线SL。下文将用于信号、信号线、数据等的高电压和低电压的二进制状态分别称为“H电平”和“L电平”。

源极线SL、位线BL和数字线DL以金属布线层形成。另一方面，字线WL与存取晶体管ATR的栅极集成以提高集成密度并简化制造工艺。因而，字线WL由多晶硅、多晶金属硅化物等形成。

图4是示出了图2中所示MRAM部分6中各部分的布置例子的平面图。下文在图4中水平方向称为行方向X或者X方向而竖直方向称为列方向Y或者Y方向。

在图4中，存储器阵列10划分成具有相同配置并且设置于衬底SUB之上的多个存储器阵列。在图4中，八个存储器阵列10_0至10_7按四行×两列设置于行方向X和列方向Y上。各存储器阵列10_0至10_7包括在X和Y方向上以矩阵形式布置的多个存储器单元MC。正如后文将描述的那样，各存储器阵列10_0至10_7在行方向X上划分成多个存储器块BK。

列解码器70在列方向Y上设置于各存储器阵列10_0至10_7的两侧上。例如，列解码器70_0和70_1在列方向Y上设置于存储器阵列10_0的两侧上。另一方面，行解码器40在行方向X上基本上设置于中心而在列方向Y上延伸。

感测放大器20设置于列方向Y上彼此相邻的一对存储器阵列之间的中心。例如在图4中，感测放大器20_0设置于存储器阵列10_0与10_1之间的中心。其它感测放大器20_1至20_3以相同方式来设置。

图4中所示MRAM部分6具有开放位线结构，在该结构中耦合到感测放大器20_0至20_3的位线BL设置于感测放大器20_0至20_3的两侧上。本发明也适用于折叠位线结构，在该结构中位线BL在感测放大器20处折叠并且设置于相同方向上。

控制电路140和输入/输出电路150在列方向Y上设置于MRAM部分6的一端。

图5是辅助说明图4中所示存储器阵列10_0的配置的图。图5示出了作为图4中所示MRAM部分6中存储器阵列10_0至10_7的代表的存储器阵列10_0的配置。

在图5中，存储器阵列10_0包括在行方向X上设置的k个(k为不小于2的整数)存储器块BK<0>至BK<k-1>(也统称为存储器块BK)。

各存储器块BK包括在X和Y方向上以矩阵形式布置的多个存储器单元MC。如图5中所示，在各存储器块BK中，m×n行(m和n为不小于2的整数)×l列(l为不小于2的整数)存储器单元MC设置于X和Y方向上。因而在整个存储器阵列10_0中，m×n行×k×l列存储器单元MC设置于X和Y方向上。正如后文将描述的那样，参数m表示主数字线MDL的数目。

例如在m＝64、n＝4、k＝4、l＝128的情况下，各存储器块BK包括256个字×128位并且具有32千比特的存储器容量。因而，存储器阵列10_0具有128千比特的存储器容量，而图4中所示整个MRAM部分6具有1兆比特的存储器容量。

存储器阵列10_0还包括多个位线BL、子数字线SDL、主数字线MDL、字线WL和共用字线CWL。

在列方向Y上，分别与存储器单元列对应提供k×l个位线BL<0>至BL<kl-1>(也统称为位线BL)。

在行方向X上，在各存储器块BK中分别与存储器单元行对应提供m×n个子数字线SDL<0>至SDL<mn-1>(也统称为子数字线SDL)。另外，沿着行方向X在存储器阵列10_0中提供为k个存储器块BK共用的m个主数字线MDL<0>至MDL<m-1>(也统称为主数字线MDL)。

在第一实施例中，数字线DL以分级方式划分成主数字线MDL和子数字线SDL。在这一情况下，可以认为属于各存储器块BK的m×n个子数字线SDL划分成n个相邻子数字线SDL的行组。所有子数字线SDL配置m个行组。主数字线MDL分别对应于m个行组。例如，主数字线MDL<0>对应于由子数字线SDL<0>至SDL<n-1>配置的行组。类似地，主数字线MDL<m-1>对应于由子数字线SDL<mn-n>至SDL<mn-1>配置的行组。

主数字线MDL发送的主解码信号以及n位子解码信号SDW<0>至SDW<n-1>(也称为子解码信号SDW<0:n-1>并且也统称为子解码信号SDW)在数据写入过程中用作从行解码器40输出的行选择信号。行解码器40的输出节点耦合到m个主数字线MDL和用于子解码信号SDW的n个信号线。在数据写入过程中，按照在主数字线MDL上的主解码信号来选择行组之一。另外，按照子解码信号SDW来选择属于所选行组的一个子数字线SDL。

另外如图6中将示出的那样，在存储器阵列10_0的行方向X上，在各存储器块BK中分别对应于存储器单元行提供m×n个字线WL<0>至WL<mn-1>(也统称为字线WL)。另外，分别对应于存储器单元行提供m×n个共用字线CWL<0>至CWL<mn-1>(也统称为共用字线CWL)并且提供这些CWL为存储器阵列10_0中k个存储器块BK所共用。字线WL与存取晶体管ATR的栅极集成并且由多晶硅、多晶金属硅化物等形成，而共用字线CWL在字线WL的上层中由金属材料制成。共用字线CWL在多个点电耦合到设置于相同存储器单元行中的字线WL。共用字线CWL也称为并接线CWL。

存储器阵列10_0还包括字线驱动器50、数字线驱动器60<0>至60<k-1>、位线驱动器80_0和80_1以及位线选择电路90。

在第一实施例中提供字线驱动器50为k个存储器块BK所共用并且与行解码器40相邻设置该字线驱动器。字线驱动器50的输出节点耦合到共用字线CWL。如果激活读取使能信号RE，则行解码器40向字线驱动器50发送基于行地址信号RA的行选择信号。响应于接收的行选择信号，字线驱动器50将与所选行对应的共用字线CWL激活成H电平。结果激活在多个点电耦合到共用字线CWL的字线WL并且使所选行的存储器单元MC的存取晶体管ATR导通。

由金属材料形成的共用字线CWL具有比由多晶硅、多晶金属硅化物等形成的字线WL更低的阻抗。因而，共用字线CWL可以以高于字线WL的速度发送信号。在第一实施例中，字线WL在多个点电耦合到共用字线CWL；因此，有可能从字线驱动器50向最远存储器单元MC高速发送激活信号。

另外，利用共用字线CWL，可以设置用于激活共用字线CWL的字线驱动器50为多个存储器块BK所共用。这与为各存储器块BK设置字线驱动器50以直接激活字线WL的情况相比可以减少用于设置字线驱动器50的区域。

分别对应于存储器块BK<0>至BK<k-1>提供数字线驱动器60<0>至60<k-1>(也统称为数字线驱动器60)。m个主数字线MDL和用于子解码信号SDW的n个信号线耦合到各数字线驱动器60<0>至60<k-1>。另外，从列解码器70_0向数字线驱动器60<0>至60<k-1>分别供应块选择信号BS<0>至BS<k-1>(也统称为块选择信号BS)。列解码器70_0激活用于与包括所选存储器单元的存储器块BK(下文也称为所选存储器块)对应的数字线驱动器60的块选择信号BS。

数字线驱动器60<0>至60<k-1>的输出节点耦合到对应存储器块BK的子数字线SDL。各数字线驱动器60如果被供应所激活的块选择信号BS则经过由在主数字线MDL上的主解码信号以及子解码信号SDW选择的子数字线SDL供应数据写入电流。由于数据写入电流没有流过未选存储器块BK，所以有可能减少整个MRAM部分6的功耗并且减少错误写入的可能性。

如上文所述，在根据第一实施例的存储器阵列10_0中，为各存储器块BK单独提供用于供应数据写电流的子数字线SDL。这与提供数字线为多个存储器块BK所共用的情况相比可以减少数字线的布线阻抗。结果，数字线驱动器60可以供应大到足以写入数据的电流而不增加电源节点VDD的电压。

位线驱动器80_0和80_1在列方向Y上设置于存储器块BK的两侧上。位线驱动器80_0和80_1的输出节点耦合到k×l个位线BL<0>至BL<kl-1>。位线驱动器80_0和80_1在数据写入过程中基于来自列解码器70_0和70_1的列选择信号、经过与所选列对应的位线BL在根据写入数据Din的方向上供应数据写入电流。

位线选择电路90响应于在数据读取过程中来自列解码器70_1的列选择信号作为用于将与所选列对应的位线BL耦合到感测放大器20_0的门来工作。

图6是示出了图5中所示存储器块BK<0>和对应数字线驱动器60<0>的配置的电路图。图6分别示出了作为图5中所示k个存储器块BK<0>至BK<k-1>和k个数字线驱动器60<0>至60<k-1>的代表的存储器块BK<0>和数字线驱动器60<0>的配置。

参照图6，在存储器块BK<0>中，多个存储器单元MC设置于l个位线BL<0>至BL<l-1>和m×n个共用字线CWL<0>至CWL<mn-1>的相应交点。

存储器单元MC的存取晶体管ATR的栅极耦合到的各字线WL在多个点电耦合到对应共用字线CWL。存储器单元MC的存取晶体管ATR的源极耦合到的各源极线SL<0>至SL<mn-1>(也统称为源极线SL)设置于行方向X上。各源极线SL的一端耦合到地节点GND。

各子数字线SDL设置于行方向X上并且与在对应存储器单元行中提供的存储器单元的TMR元件相邻。各子数字线SDL的一端耦合到电源节点VDD。各子数字线SDL的另一端耦合到在数字线驱动器60<0>中提供的对应驱动晶体管66的漏极。

数字线驱动器60<0>包括n个与门62<0>至62<n-1>(也统称为与门62)、m×n个与门68<0>至68<mn-1>(也统称为与门68)和m×n个驱动晶体管66<0>至66<mn-1>(也统称为驱动晶体管66)。

分别对应于用于子解码信号SDW<0>至SDW<n-1>的n个信号线提供与门62<0>至62<n-1>。对应块选择信号BS<0>共同输入到与门62<0>至62<n-1>的一个输入端子，而子解码信号SDW<0>至SDW<n-1>分别输入到另一输入端子。与门62<0>至62<n-1>的输出端子分别耦合到n个信号线64<0>至64<n-1>。当块选择信号BS<0>激活成H电平并且对应子解码信号SDW激活成H电平时，与门62将对应信号线64激活成H电平。

分别对应于m×n个子数字线SDL<0>至SDL<mn-1>提供与门68<0>至68<mn-1>。因此与在子数字线的情况中一样，可以认为n个与门68配置与主数字线MDL对应的一个行组。

对应的主数字线MDL共同耦合到属于相同行组的n个与门68的一个输入端子。n个信号线64<0>至64<n-1>分别耦合到属于相同行组的n个与门68的另一输入端子。例如，信号线64<0>至64<n-1>分别耦合到与主数字线MDL<0>对应的与门68<0>至68<n-1>的另一输入端子。类似地，信号线64<0>至64<n-1>分别耦合到与主数字线MDL<m-1>对应的与门68<mn-n>至68<mn-1>的另一输入端子。

驱动晶体管66是N沟道MOS晶体管。与门68<0>至68<mn-1>的输出端子分别耦合到驱动晶体管66<0>至66<mn-1>的栅极。当与门68的输出端子激活成H电平时，使对应驱动晶体管66导通。结果，数据写入电流从电源节点VDD经过子数字线SDL流向地节点GND。

利用数字线驱动器60<0>的上述配置，与门62输出块选择信号BS和子解码信号SDW的逻辑乘积。另外，与门68输出与门62的输出与在主数字线MDL上的主解码信号的逻辑乘积。结果根据与门68的输出，数据写入电流流过对应子数字线SDL。因此，在列解码器70选择的选择块中，数据写入电流流过与行解码器40选择的选择行对应的子数字线SDL。

接着将参照具体时序图描述用于向所选存储器单元写入数据和从该存储器单元读取数据的过程。

图7是示出了向存储器阵列10_0中的存储器单元MC写入数据和从该MC读取数据的操作的时序图。在图7中，水平轴代表时间而竖直轴从上到下代表时钟信号CLK、读取使能信号RE、写入使能信号WE、主数字线MDL<0>的电压波形、块选择信号BS的电压波形、子解码信号SDW的电压波形、存储器块BK<0>中子数字线SDL<0>的电流波形I(SDL<0>)、位线BL<0>的电流波形I(BL<0>)、共用字线CWL<0>的电压波形以及存储器块BK<0>中字线WL<0>的电压波形。

下文参照图5至图7将进行对如下过程的描述，该过程用于向从图6中所示存储器块BK<0>中设置的多个存储器单元MC之中选择的、与字线WL<0>和位线BL<0>的交点相邻设置的存储器单元MC写入数据和从该MC读取数据。

在图7中，与时钟信号CLK同步执行数据写入/读取。写入使能信号WE处于H电平的从t0到t6的时间段是向所选存储器单元写入数据的写入周期。读取使能信号RE处于H电平的从t6到t9的时间段是从所选存储器单元读取数据的读取周期。将先描述数据写入周期。

在时刻t1，列解码器70_0将块选择信号BS<0>激活成H电平。这时，其它块选择信号BS<1>至BS<k-1>维持于L电平。由此选择包括所选存储器单元的存储器块BK<0>(所选存储器块)。

在时刻t2，行解码器40将主数字线MDL<0>和子解码信号SDW<0>激活成H电平。这使数字线驱动器60<0>中的与门62<0>和68<0>的输出变为H电平，这使耦合到子数字线SDL<0>的驱动晶体管66<0>导通。结果，数据写入电流流过子数字线SDL<0>。

在时刻t3，位线驱动器80_0和80_1响应于来自列解码器70_0和70_1的列选择信号经过与所选列对应的位线BL<0>在根据写入数据Din的方向上供应数据写入电流。结果，数据写入电流流过子数字线SDL<0>和位线BL<0>，使得数据写入到与两个线的交点相邻设置的所选存储器单元。

在时刻t4，行解码器40将主数字线MDL<0>和子解码信号SDW<0>去激活成L电平。这使数字线驱动器60<0>中的与门62<0>和68<0>的输出回到L电平，这使驱动晶体管66<0>脱离导通。结果，存储器块BK<0>中子数字线SDL<0>的的电流I(SDL<0>)停止而向所选存储器单元的数据写入结束。

在时刻t5，列解码器70_0和70_1使块选择信号BS<0>变为L电平。另外，列解码器70_0和70_1使位线驱动器80_0和80_1停止经过位线BL<0>供应电流I(BL<0>)。

接着将描述数据读取周期。在时刻t7，响应于来自行解码器40的行选择信号，字线驱动器50将共用字线CWL<0>激活成H电平。这将耦合到共用字线CWL<0>的字线WL<0>激活成H电平，这使所选行的存取晶体管ATR导通。另外，响应于来自列解码器70_1的列选择信号，位线选择电路90将与所选列对应的位线BL<0>耦合到感测放大器20_0。感测放大器20_0检测和放大经过位线BL<0>流过所选存储器单元的数据读取电流与参考电流之差。

在时刻t8，共用字线CWL<0>回到L电平，这使字线WL<0>回到L电平。这使所选行的存取晶体管ATR脱离导通。另外，位线选择电路90将位线BL<0>从感测放大器20_0断开。

图8是根据第一实施例的存储器单元MC的截面图。在图8中，存取晶体管ATR形成于p型半导体衬底SUB的主表面之上。存取晶体管ATR具有作为n型区域的源极区域110和漏极区域112以及栅极。栅极与字线WL集成。第一至第五金属布线层M1至M5从衬底侧开始经过各层间绝缘膜堆叠于半导体衬底SUB的主表面之上。

存取晶体管ATR的源极区域110经过形成于接触孔中的金属膜116电耦合到以第一金属布线层M1形成的源极线SL。另外，栅极和字线WL经过形成于接触孔中的金属膜114电耦合到以第二金属布线层M2形成的共用字线CWL。

主数字线MDL以作为共用字线CWL的上层的第三金属布线层M3形成。另外，子数字线SDL以作为主数字线MDL的上层的第四金属布线层M4形成。

TMR元件设置于子数字线SDL的上层中。TMR元件包括具有固定磁化方向的固定磁层PL和在根据由数据写入电流生成的数据写入磁场的方向上磁化的自由磁层FL。由绝缘膜形成的隧道势垒ISO设置于固定磁层PL与自由磁层FL之间。

TMR元件经过形成于接触孔中的金属膜118以及经过势垒金属120电耦合到存取晶体管ATR的漏极区域112。势垒金属120是用于将TMR元件电耦合到金属膜的缓冲材料。位线BL电耦合到TMR元件的自由磁层FL并且设置于作为TMR元件的上层的第五金属布线层M5中。

因此，根据第一实施例的存储器单元MC需要共计五个金属布线层M1至M5以形成源极线SL、共用字线CWL、主数字线MDL、子数字线SDL和位线BL。

如上文所述，在根据第一实施例的半导体器件1的MRAM部分6中，在多个点电耦合到字线WL的共用字线CWL设置为多个存储器块BK所共用。字线驱动器50经过阻抗低于字线WL的共用字线CWL发送用于字线WL的激活信号。因而，有可能提高向存储器单元MC发送激活信号的速度并且提高从存储器单元MC读取数据的速度。

另外，通过使用共用字线CWL，可以设置字线驱动器50为多个存储器块BK所共用。这与为各存储器块BK提供字线驱动器50以直接激活字线WL的情况相比可以减少用于设置字线驱动器50的区域。

另一方面，为各存储器块BK单独提供用于在数据写入过程中供应数据写入电流的子数字线SDL。这与提供数字线为多个存储器块BK所共用的情况相比可以减少数字线的布线阻抗。结果有可能供应大到足以写入数据的电流。

另外，利用基于行地址的块选择信号BS，有可能仅经过在包括所选存储器单元的存储器块中提供的子数字线SDL供应数据写入电流。结果有可能减少整个MRAM部分6的功耗并且减少向未选存储器单元MC错误写入的可能。

第一实施例的修改

通过修改根据第一实施例的存储器阵列中组成元件的形状和布置，有可能进一步提高存储器阵列的集成密度。在这一修改中修改图8的截面图中从半导体衬底到第二金属布线层M2的结构。具体而言，执行(i)存储器单元的源极区域的互连、(ii)源极线的布线的改变以及(iii)在字线与共用字线之间连接部分的形状和布置的改变。下文将参照图9至图11进行具体描述。该连接部分也称为共用部分或者并接部分。

图9是示出了根据第一实施例的修改的存储器阵列的图案布局的平面图。

图10是沿着图9的线X-X获得的截面图。图9和图10示出了与这一修改有关的从半导体衬底SUB到第二金属布线层M2的存储器阵列结构。在图9中，各存储器单元MC的区域由链式双点划线分隔。

首先将关于(i)存储器单元的源极区域110的互连以及(ii)源极线SL的布线的改变进行描述。

如图9和图10中所示，各字线WL穿过对应行的存储器单元MC的中心并且在行方向X上延伸。在各存储器单元MC中，存取晶体管ATR的漏极区域112形成于字线WL的一侧上，而源极区域110形成于另一侧上。在这一情况下，设置Y方向上的相邻存储器单元MC使得源极区域110彼此相向。

另外在这一修改中，沿着在相邻存储器单元行之间的边界形成作为在行方向X上延伸的n型杂质区域的互连区域110A。每两个存储器单元行设置互连区域110A。互连区域110A和与互连区域110A相邻的多个存储器单元MC的源极区域110集成。由此，多个源极区域经过互连区域110A电耦合在一起。

另外，以第一金属布线层M1形成的各源极线SL沿着在相邻存储器单元列之间的边界而形成并且在列方向Y上延伸。在图9中，每两个存储器单元列设置源极线SL。源极线SL和互连区域110A经过形成于接触孔中的金属膜116在它们的交点耦合在一起。各存储器单元MC的源极区域110电耦合到在源极线SL的一端提供的地节点GND。

如图8中所示，在根据第一实施例的存储器阵列中，各存储器单元MC的源极区域110经过形成于接触孔中的金属膜116单独耦合到源极线SL。另一方面，在这一修改中，存储器单元MC的源极区域110经过在行方向X上延伸的互连区域110A耦合在一起。源极线SL耦合到互联区域110A。因而，有可能减少为了使存储器单元MC的源极区域110接地而需要的源极线SL的数目和接触孔的数目。

另外，各存储器单元MC的漏极区域112经过形成于接触孔中的金属膜118耦合到上层中的TMR元件(未图示)。这与第一实施例中相同。

接着将关于(iii)在字线与共用字线之间连接部分的形状和布置的改变进行描述。

如图9和图10中所示，共用字线CWL以第二金属布线层M2形成于字线WL正上方。如从半导体衬底SUB的厚度方向所见，共用字线CWL形成得比字线WL更宽以便覆盖字线WL。

在第一实施例中，如图8中所示，共用字线CWL经过形成于接触孔中的金属膜114直接耦合到字线WL。然而在这一情况下，字线WL的宽度越小，就越难以在字线WL之上提供接触孔。

出于这一原因，为图9中所示各字线WL提供在字线WL的宽度方形(列方向Y)上突出的多个矩形突出物122以便形成接触孔。突出物122设置于在相邻存储器单元列之间的边界中除了在具有源极线SL的存储器单元列之间的边界之外的部分上。在这一修改中，在各字线WL中每四个存储器单元MC设置一个突出物122。

突出物122的突出方向是远离互连区域110A的方向。如果突出物122在与互连区域110A相邻的方向上突出，则向字线WL施加的栅极电压影响流过互连区域110A的电流。因而使相邻字线WL的突出方向彼此相反以保证在字线WL与互连区域110A之间的预定空间。

另外，相邻字线WL的两个突出物122未设置于存储器单元列之间的相同边界。这防止如下问题。如果相邻字线WL的两个突出物122设置于存储器单元列之间的相同边界，则突出物122彼此相邻设置，这造成向相邻字线WL之一施加的栅极电压影响另一字线WL从而导致故障。

如图9和图10中所示，突出物122经过形成于接触孔中的金属膜124A耦合到形成于第一金属布线层M1中的金属膜124B。另外，形成于第一金属中的金属膜124B经过形成于接触孔中的金属膜124C耦合到共用字线CWL。因此，字线WL的突出物122经过连接部分124A、124B和124C(也统称为连接部分124)耦合到共用字线CWL。在这一修改中，对突出物22这一布置的设计防止了因突出物122的设置所致的新区域损失。

图11是根据第一实施例的修改的存储器块的电路图。图11示出了与图6中所示存储器块BK<0>以及在存储器单元与线之间的连接对应的电路图。

参照图11，在存储器块BK<0>中，多个存储器单元MC设置于l个(l在图11中为不小于4的偶数)位线BL<0>至BL<l-1>和m×n个(m和n为不小于2的整数)共用字线CWL<0>至CWL<mn-1>的相应交点。图11仅图示了四个共用字线CWL<0>至CWL<3>。

存储器单元MC的存取晶体管ATR的栅极耦合到的字线WL经过多个连接部分124耦合到对应共用字线CWL。如上文所述，在相邻单元之间的边界每四个存储器单元MC设置连接部分124。另外，偶数编号的字线WL<0>、WL<2>、...的连接部分124设置于与奇数编号的字线WL<1>、WL<3>、...的连接部分124设置所在的列不同的列中。具体而言，如图11中所示，各源极线SL设置于在偶数编号的字线WL的连接部分124设置所在的列与奇数编号的字线WL的连接部分124设置所在的列之间。

在相邻存储器单元行之间的边界每两个存储器单元行设置互连区域110A。例如在图11中，互连区域110A设置于对应于字线WL<0>的第零存储器单元行与对应于字线WL<1>的第一存储器单元行之间。类似地，互连区域110A设置于第二与第三存储器单元行之间和第四与第五存储器单元行之间。互连区域110A在图11中用粗线表示。在各互连区域110A的两侧上存储器单元MC的存取晶体管ATR的源极耦合到互连区域110A。

在相邻存储器单元列之间的边界每两个存储器单元列设置各源极线SL<0>至SL<(l-2)/2>。例如在图11中，源极线SL<0>设置于对应于位线BL<0>的第零存储器单元列与对应于位线BL<1>的第一存储器单元列之间。类似地，源极线SL<1>设置于第二与第三存储器单元列之间，而源极线SL<2>设置于第四与第五存储器单元列之间。源极线SL和互连区域110A在它们的交点耦合在一起。另外，源极线SL的一端耦合到地节点GND。

其它与第一实施例中相同。也就是说，各子数字线SDL设置于方向X上并且与在对应存储器单元行中提供的存储器单元的TMR元件相邻。另外，每个对应子数字线SDL设置一个主数字线MDL。在图11中，与子数字线SDL<0>至SDL<3>对应提供主数字线MDL<0>。

如上文所述，在根据第一实施例的修改的存储器阵列中，多个存储器单元MC的源极区域110经过在行方向X上延伸的互连区域110A耦合在一起。另外，互连区域110A经过形成于接触孔中的金属膜116耦合到源极线SL。因而，有可能减少为了使存储器单元MC的源极区域110接地而需要的源极线SL的数目和接触孔的数目。

另外，向字线WL提供在字线WL的宽度方向上突出的多个突出物122以便将字线WL耦合到共用字线CWL。这时，对突出物122这一布置的设计可以防止因突出物122的设置所致的新区域损失。

第二实施例

图12是辅助说明根据第二实施例的存储器阵列10A_0的配置的图。根据第一实施例的图5的存储器阵列10_0修改成图12中所示存储器阵列10A_0。

在图12中，与在第一实施例中一样，存储器阵列10A_0包括在行方向X上设置的k个(k为不小于2的整数)存储器块BK<0>至BK<k-1>(也统称为存储器块BK)。为了简化描述，图12图示了其中k＝4的情况。

各存储器块BK包括在X和Y方向上以矩阵形式布置的多个存储器单元MC。如图12中所示，在各存储器块BK中，m×n行(m和n为不小于2的整数)×l列(l为不小于2的整数)存储器单元MC设置于X和Y方向上。在整个存储器阵列10A_0中，m×n行×k×l列(在图12中为4×l列)存储器单元MC设置于X和Y方向上。

与在第一实施例中一样，存储器阵列10A_0还包括多个位线BL、位线驱动器80_0和80_1以及位线选择电路90。

分别与存储器单元列对应提供位线BL。在整个存储器阵列10A_0中，沿着列方向Y设置k×l个(＝存储器单元列的数目)位线BL<0>至BL<kl-1>。

位线驱动器80_0和80_1在列方向Y上设置于存储器块BK的两侧上。位线驱动器80_0和80_1的输出节点耦合到位线BL<0>至BL<kl-1>。位线驱动器80_0和80_1在数据写入过程中基于来自列解码器70_0和70_1的列选择信号经过在所选列中提供的位线BL在根据写入数据Din的方向上供应数据写入电流。位线选择电路90响应于在数据读取过程中来自列解码器70_1的列选择信号作为用于在所选列的位线BL上向感测放大器20_0发送数据的门来工作。

与在第一实施例中一样，存储器阵列10A_0还包括多个主数字线MDL、子数字线SDL和数字线驱动器60。

提供主数字线MDL为k个(在第二实施例中k＝4)存储器块BK所共用。在整个存储器阵列10A_0中，沿着行方向X设置m个主数字线MDL<0>至MDL<m-1>。

另一方面，为各存储器块BK设置子数字线SDL。在各存储器块中，分别与m×n个存储器单元行对应提供m×n个子数字线SDL<0>至SDL<mn-1>。

属于各存储器块BK的m×n子数字线SDL划分成n个相邻子数字线SDL的行组。所有子数字线SDL配置m个行组。主数字线MDL分别对应于m个行组。

分别与存储器块BK<0>至BK<k-1>对应提供数字线驱动器60<0>至60<k-1>。与在第一实施例中一样，数字线驱动器60在数据写入过程中从行解码器40A接收在主数字线MDL上的主解码信号以及接收n位子解码信号SDW<0>至SDW<n-1>。

数字线驱动器60<0>至60<k-1>还从列解码器70_0分别接收块选择信号BS<0>至BS<k-1>。按照块选择信号BS来选择存储器块BK之一。按照在主数字线MDL上的主解码信号来选择设置于所选存储器块BK中的上述行组之一。另外，按照子解码信号SDW来选择属于所选行组的一个子数字线SDL。数字线驱动器60经过所选子数字线SDL供应数据写入电流。

存储器阵列10A_0还包括多个主字线MWL、字线WL和共用字线CWL0、CWL1以及字线驱动器50A。

与在第一实施例中一样，为各存储器块BK设置字线WL(图13中所示)。在各存储器块BK中，分别与存储器单元行对应提供m×n个字线WL<0>至WL<mn-1>。字线WL与在对应存储器单元行中提供的存储器单元的存取晶体管ATR的栅极集成并且由多晶硅、多晶金属硅化物等形成。

另一方面，共用字线CWL0和CWL1以及字线驱动器50A的布置不同于第一实施例的布置。另外，在第二实施例中，沿着行方向X设置m个主字线MWL<0>至MWL<m-1>。

共用字线包括多个第一共用字线CWL0<0>至CWL0<mn-1>和多个第二共用字线CWL1<0>至CWL1<mn-1>。

提供第一共用字线CWL0为在存储器阵列10A_0的行方向X上设置于一侧(在图12中为左侧)上的多个存储器块BK所共用。提供第二共用字线CWL1为除了第一共用字线CWL0的存储器块BK之外的多个存储器块BK所共用。优选的是第一共用字线CWL0的存储器块BK的数目等于第二共用字线CWL1的存储器块BK的数目。分别与存储器单元行对应提供共用字线CWL0和CWL1。共用字线CWL0和CWL1由金属材料形成并且在多个点电耦合到设置于对应存储器单元行中的字线WL。

字线驱动器50A设置于第一共用字线CWL0的存储器块BK与第二共用字线CWL1的存储器块BK之间。例如，如图12中所示，在存储器块BK的数目为四(k＝4)的情况下，字线驱动器50A设置于存储器块BK<0>、BK<1>与存储器块BK<2>、BK<3>之间。在这一情况下，共用字线CWL0和CWL1在行方向X上在字线驱动器50A的两侧上延伸。

因此，共用字线一分为二，由此与第一实施例布线阻抗相比而言减少共用字线CWL0和CWL1的各布线阻抗。结果在第二实施例中，共用字线CWL比在第一实施例中更快地发送信号。由于字线驱动器50A设置于划分的共用字线CWL的中心，所以用于设置字线驱动器50A的区域与第一实施例的区域几乎相同。

与在子数字线SDL的情况中一样，可以认为共用字线CWL0和CWL1划分成n个相邻共用字线的行组。在字线驱动器50A的行方向X上的一侧(在图12中为左侧)上，n个共用字线CWL0配置一个行组。而在字线驱动器50A的行方向X上的另一侧(在图12中为右侧)上，n个共用字线CWL1配置一个行组。

主字线MWL沿着行方向X设置于行解码器50A与字线驱动器50A之间。m个主字线MWL分别对应于由共用字线CWL0配置的m个行组和由共用字线CWL1配置的m个行组。例如，主字线MWL<0>对应于由共用字线CWL0<0>至CWL0<n-1>配置的行组和由共用字线CWL1<0>至CWL1<n-1>配置的行组。类似地，主字线MWL<m-1>对应于由共用字线CWL0<mn-n>至CWL0<mn-1>配置的行组和由共用字线CWL1<mn-n>至CWL1<mn-1>配置的行组。

在主字线MWL上的主解码信号以及n位子解码信号SDR<0>至SDR<n-1>在数据读取过程中用作从行解码器40A输出的行选择信号。在数据读取过程中，按照在主字线MWL上的主解码信号来选择由共用字线CWL0和CWL1配置的行组之一。另外，在属于所选行组的多个共用字线CWL0和CWL1之中，按照子解码信号SDR来选择和激活与所选行对应的共用字线CWL0和CWL1。

图13是示出了图12中所示存储器块BK<2>、数字线驱动器60<2>和字线驱动器50A的配置的电路图。图13中所示存储器块BK<2>和数字线驱动器60<2>分别是图12中所示存储器块BK<0>至BK<3>和数字线驱动器60<0>至60<3>的代表。图13中所示存储器块BK<2>和数字线驱动器60<2>的配置与在第一实施例中图6中所示配置相同并且将不加以描述。下文将描述字线驱动器50A的配置。

在图13中，字线驱动器50A包括m×n个反相器51<0>至51<mn-1>(也统称为反相器51)、m×n个反相器52<0>至52<mn-1>(也统称为反相器52)和m×n个与非门54<0>至54<mn-1>(也统称为与非门54)。

分别与在行方向X上设置于一侧上的m×n个共用字线CWL0<0>至CWL0<mn-1>对应提供反相器51<0>至51<mn-1>。类似地，分别与在行方向X上设置于另一侧上的m×n个共用字线CWL1<0>至CWL1<mn-1>对应提供反相器52<0>至52<mn-1>。另外，与非门54<0>至54<mn-1>分别对应于在行方向X上设置于一侧上的m×n个共用字线CWL0<0>至CWL0<mn-1>、也对应于设置于另一侧上的m×n个共用字线CWL1<0>至CWL1<mn-1>。

与在共用字线CWL0和CWL1中一样，可以认为反相器51和52划分成n个反相器的行组而与非门54划分成n个与非门的行组。一个主字线MWL对应于各行组。

对应主字线MWL共同耦合到属于相同行组的n个与非门54的一个输入端子。子解码信号SDR<0>至SDR<n-1>的n个信号线分别耦合到属于相同行组的n个与非门54的另一输入端子。例如，子解码信号SDR<0>至SDR<n-1>的信号线分别耦合到与主字线MWL<0>对应的与非门54<0>至54<n-1>的另一输入端子。类似地，子解码信号SDR<0>至SDR<n-1>的信号线分别耦合到与主字线MWL<m-1>对应的与非门54<mn-n>至54<mn-1>的另一输入端子。

与非门54的输出被分路，而分路的输出之一输入到反相器51以驱动与反相器51对应的共用字线CWL0。另一分路的输出输入到反相器52以驱动与反相器52对应的共用字线CWL1。

利用字线驱动器50A的上述配置，耦合到激活的主字线MWL和子解码信号SDR的激活的信号线的与非门54的输出激活成L电平。结果，耦合到激活的与非门54的反相器51和52的输出激活成H电平。响应于反相器51和52的输出，共用字线CWL0和CWL1激活成H电平。因此，在多个共用字线CWL0和CWL1之中，与所选行对应的共用字线CWL0和CWL1由在主字线MWL上的主解码信号以及由子解码信号SDR激活。

接着，将参照具体时序图描述向所选存储器单元写入数据和从所选存储器单元读取数据的过程。

图14是示出了向存储器阵列10A_0中的存储器单元MC写入数据和从该MC读取数据的操作的时序图。在图14中，水平轴代表时间而竖直轴从上到下代表时钟信号CLK、读取使能信号RE、写入使能信号WE、主字线MWL<0>的电压波形、主数字线MDL<0>的电压波形、块选择信号BS的电压波形、子解码信号SDW的电压波形、存储器块BK<2>的子数字线SDL<0>的电流波形I(SDL<0>)、位线BL<2l>的电流波形I(BL<2l>)、子解码信号SDR的电压波形、共用字线CWL1<0>的电压波形和存储器块BK<2>中字线WL<0>的电压波形。

下文将参照图12至图14进行对如下过程的描述，该过程用于向从图13中所示存储器块BK<2>中设置的多个存储器单元MC之中选择的、与共用字线CWL1<0>和位线BL<2l>的交点相邻设置的存储器单元MC写入数据和从该MC读取数据。

在图14中，与时钟信号CLK同步执行数据写入/读取。写入使能信号WE处于H电平的从t0到t6的时间段是向所选存储器单元写入数据的写入周期。读取使能信号RE处于H电平的从t6到t9的时间段是从所选存储器单元读取数据的读取周期。将先描述数据写入周期。

在时刻t1，列解码器70_0将块选择信号BS<2>激活成H电平。这时，其它块选择信号BS<0>、BS<1>和BS<3>维持于L电平。由此选择包括所选存储器单元的存储器块BK(所选存储器块)。

在时刻t2，行解码器40A将主数字线MDL<0>和子解码信号SDW<0>激活成H电平。这使数字线驱动器60<2>中的与门62<0>和68<0>的输出变为H电平，这使耦合到子数字线SDL<0>的驱动晶体管66<0>导通。结果，数据写入电流流过子数字线SDL<0>。

在时刻t3，响应于基于来自列解码器70_0和70_1的列地址信号CA的列选择信号，位线驱动器80_0和80_1经过位线BL<2l>在根据写入数据Din的方向上供应数据写入电流。结果，数据写入电流流过子数字线SDL<0>和位线BL<2l>，使得数据写入到与两个线的交点相邻设置的所选存储器单元。

在时刻t4，行解码器40A将主数字线MDL<0>和子解码信号SDW<0>去激活成L电平。这使数字线驱动器60<2>中的与门62<0>和68<0>的输出回到L电平，这使驱动晶体管66<0>脱离导通。结果，在存储器块<2>中子数字线SDL<0>的电流I(SDL<0>)停止，而向所选存储器单元的数据写入结束。

在时刻t5，列解码器70_0和70_1使块选择信号BS<2>变为L电平。另外，列解码器70_0和70_1使位线驱动器80_0和80_1停止经过位线BL<2l>供应电流I(BL<2l>)。

接着将描述数据读取周期。在时刻t7，响应于来自行解码器40A的行选择信号，字线驱动器50将主字线MWL<0>和子解码信号SDR<0>激活成H电平。这将共用字线CWL0<0>和CWL1<0>激活成H电平。结果，耦合到共用字线CWL0<0>和CWL1<0>的字线WL<0>激活成H电平，这使所选行的存取晶体管ATR导通。另外，响应于来自列解码器70_1的列选择信号，位线选择电路90将与所选列对应的位线BL<2l>耦合到感测放大器20_0。感测放大器20_0检测和放大经由位线BL<2l>流过所选存储器单元的数据读取电流与参考电流之差。

在时刻t8，共用字线CWL<0>回到L电平，这使字线WL<0>回到L电平。这使所选行的存取晶体管ATR脱离导通。另外，位线选择电路90将位线BL<2l>从感测放大器20_0断开。

图15是根据第二实施例的存储器单元MC的截面图。图15是图12中所示存储器阵列10A_0中行解码器40A与字线驱动器50A之间设置的存储器单元MC沿着列方向Y获得的示意截面图。

在图15中，存取晶体管ATR形成于p型半导体衬底SUB的主表面之上。存取晶体管ATR具有作为n型区域的源极区域110和漏极区域112和栅极。栅极与字线WL集成。第一至第五金属布线层M1至M5从衬底侧开始经过各层间绝缘膜堆叠于半导体衬底SUB的主表面之上。

存取晶体管ATR的源极区域110经过形成于接触孔中的金属膜116电耦合到以第一金属布线层M1形成的源极线SL。另外，栅极和字线WL经过形成于接触孔中的金属膜114电耦合到以第二金属布线层M2形成的共用字线CWL0。

主数字线MDL和主字线MWL以作为共用字线CWL0的上层的第三金属布线层M3形成。在m×n行存储器单元MC设置于行方向X上之时，主数字线MDL和主字线MWL的总数目为2×m。因此，完全有可能将这些线设置于相同金属布线层中。

子数字线SDL以第四金属布线层M4形成。另外，TMR元件设置于子数字线SDL的上层中。TMR元件包括具有固定磁化方向的固定磁层PL和在根据由数据写入电流生成的数据写入磁场的方向上磁化的自由磁层FL。由绝缘膜形成的隧道势垒ISO设置于固定磁层PL与自由磁层FL之间。

TMR元件经过形成于接触孔中的金属膜118以及经过势垒金属120电耦合到存取晶体管ATR的漏极区域112。势垒金属120是用于将TMR元件电耦合到金属膜的缓冲材料。位线BL电耦合到TMR元件的自由磁层FL并且设置于作为TMR元件的上层的第五金属布线层M5中。

因此与在第一实施例中一样，根据第二实施例的存储器单元MC需要共计五个金属布线层M1至M5以形成源极线SL、共用字线CWL0、主数字线MDL、主字线MWL、子数字线SDL和位线BL。

如上文所述，在根据第二实施例的半导体器件1的MRAM部分中，共用字线一分为二，由此与第一实施例的布线阻抗相比而言减少共用字线CWL0和CWL1的各布线阻抗。结果在第二实施例中，共用字线CWL比在第一实施例中更快地发送信号。由于字线驱动器50A设置于划分的共用字线CWL的中心，所以用于设置字线驱动器50A的区域与第一实施例的区域几乎相同。

另一方面，与在第一实施例中一样，为各存储器块BK单独提供用于在数据写入过程中供应数据写入电流的子数字线SDL。这与提供数字线为多个存储器块BK所共用的情况相比可以减少数字线的布线阻抗。结果有可能供应大到足以写入数据的电流。

另外与在第一实施例中一样，利用基于列地址信号CA的块选择信号BS，有可能仅经过在包括所选存储器单元的存储器块BK中提供的子数字线SDL来供应数据写入电流。结果有可能减少整个MRAM部分的功率消耗并且减少向未选存储器单元MC错误写入的可能。

在图15的截面图中从半导体衬底SUB到第二金属布线层M2的结构与在根据第一实施例的图8的截面图中的结构相同。因此，与在第一实施例的修改的情况中一样，通过执行(i)存储器单元的源极区域的互连、(ii)源极线的布线的改变以及(iii)在字线与共用字线之间连接部分的形状和布置的改变，有可能进一步提高存储器阵列的集成密度。

第二实施例的修改

存在如下情况，其中用于数字线DL的驱动电路的电源电压设置为高于用于字线WL的驱动电路的电源电压以便保证必要和充分的写入电流。需要这样的多个内部电压以便例如减少整个MRAM部分的功耗。

具体而言，图13中耦合到子数字线SDL的电源电压增加到VDD2。另外，为了增加数字线驱动器60中驱动晶体管66的栅极驱动电压，用于驱动与门68的电源电压增加到VDD2，并且增加对于与门68的输入信号的电压电平。因而在第二实施例的修改中，在主解码信号输出到主数字线MDL之前，在行解码器40B中提供的电平移位器45将主解码信号的H电平电压增加到VDD2。

图16是示意地示出了根据第二实施例的修改的行解码器40B的配置的框图。

在图16中，行解码器40B包括解码器41、m个反相器42、m个与门43、m个与门44和m个电平移位器(电压电平移位电路)45。反相器42、与门43和与门44的工作电压为VDD1，而电平移位器45的工作电压为高于VDD1的VDD2。

解码器41向m个反相器42输出基于行地址信号RA的主解码结果。反相器42的输出信号供应到对应与门43的一个输入端子和对应与门44的一个输入端子。另外，读取使能信号RE供应到与门43的另一输入端子，而写入使能信号WE供应到与门44的另一输入端子。

当反相器42的输出处于H电平并且读取使能信号RE处于H电平时，与门43向主字线MWL输出H电平(电压VDD1)的主解码信号。

另一方面，当反相器42的输出处于H电平并且写入使能信号WE处于H电平时，与门44的输出变为H电平(电压VDD1)。这时，电平移位器45接收与门44的输出并且将电压电平增加到VDD2。另外，电平移位器45向主数字线MDL输出电压电平增加的主解码信号。

图17是示出了根据第二实施例的修改的存储器块BK<2>、数字线驱动器60A<2>和字线驱动器50A的配置的电路图。根据第二实施例的数字线驱动器60<0>至60<3>修改成数字线驱动器60A<0>至60A<3>。图17示出了作为数字线驱动器60A<0>至60A<3>的代表的数字线驱动器60A<2>的配置。

在图17中，数字线驱动器60A<2>包括在n个与门62的输出处提供的n个电平移位器63并且就这一点而言不同于图13的数字线驱动器60<2>。电平移位器63接收对应与门62的输出并且将电压电平增加到VDD2。另外，电平移位器63向与门68输出电压电平增加的信号。

如上文所述，在第二实施例的修改中，用于与门68的输入信号的电压电平需要增加到VDD2。出于这一原因，通过设置电平移位器63，对于与门68的另一输入信号以及在主数字线MDL上的主解码信号的H电平电压增加到VDD2。在这一情况下，子解码信号SDW和块选择信号BS的H电平电压为低于VDD2的VDD1。另外，与门62的驱动电压为VDD1。

另外，可以在行解码器40B和列解码器70_0中而不是在数字线驱动器60A<2>中提供电平移位器以预先将子解码信号SDW和块选择信号BS的H电平电压增加到VDD2。在这一情况下，有必要将与门62的驱动电压增加到VDD2。

在图17中的其它配置与在第二实施例中图13中所示配置相同并且将不加以描述。

因此在第二实施例的修改中，在行解码器40B中提供与主数字线MDL的数目对应的m个电平移位器45，由此增加主解码信号的信号电平。另外，为各存储器块BK在n个与门62的输出处提供n个电平移位器63，由此增加子解码信号的信号电平。结果有可能增加驱动晶体管66的栅极驱动电压以增加流过子数字线SDL的数据写入电流。

也通过恰在驱动晶体管66的栅极电极之前提供电平移位器，有可能增加驱动晶体管66的栅极驱动电压。然而在这一情况下，有必要为各存储器块BK提供与驱动晶体管66的数目对应的m×n个电平移位器。因此，第二实施例的修改具有与恰在驱动晶体管的栅极电极之前提供电平移位器的情况相比而言电平移位器数目更少的优点。另外也在第一实施例中，有可能以相同方式增加流过子数字线SDL的数据写入电流。

第三实施例

在根据第一实施例的MRAM部分6中，通过布置共用字线CWL，可能高速读取数据并且减少用于行选择的电路的区域。然而从存储器单元结构的观点来看，根据第一实施例的MRAM部分6需要用于共用字线CWL的金属布线层，这造成共计五个金属布线层。

在根据第三实施例的MRAM部分6中，数字线驱动器60在数据写入过程中经过共用字线CWL来发送行选择信号。这消除了对主数字线MDL的需要；因而有可能减少在根据第一实施例的MRAM部分6中的一个金属布线层。另外，设置锁存器电路92以保持共用字线CWL的活跃状态，由此设计在激活共用字线CWL的时序与用于经过位线BL供应电流的时序之间提供延时。

图18是辅助说明根据第三实施例的存储器阵列10C_0的配置的图。图18中所示存储器阵列10C_0是根据第一实施例的图5的存储器阵列10_0的修改。

在图18中，与在第一实施例中一样，存储器阵列10C_0包括设置于行方向X上的k个(k为不小于2的整数)存储器块BK<0>至BK<k-1>(也统称为存储器块BK)。

各存储器块BK包括在X和Y方向上以矩阵形式布置的多个存储器单元MC。如图18中所示，在各存储器块BK中，p行(p为不小于2的整数)×l列(l为不小于2的整数)存储器单元MC设置于X和Y方向上。在整个存储器阵列10C_0中，p行×l列存储器单元MC设置于X和Y方向上。

与在第一实施例中一样，存储器阵列10C_0还包括多个位线BL、位线驱动器80_0和80_1以及位线选择电路90。

分别与存储器单元列对应提供位线BL。在整个存储器阵列10C_0中，沿着列方向Y设置k×l个(＝存储器单元列的数目)位线BL<0>至BL<kl-1>。

位线驱动器80_0和80_1在列方向Y上设置于存储器块BK的两侧上。位线驱动器80_0和80_1的输出节点耦合到位线BL<0>至BL<kl-1>。位线驱动器80_0和80_1在数据写入过程中基于来自列解码器70_0和70_1的列选择信号、经过在所选列中提供的位线BL在根据写入数据Din的方向上供应数据写入电流。位线选择电路90响应于在数据读取过程中来自列解码器70_1的列选择信号作为用于在所选列的位线BL上向感测放大器20_0发送数据的门来工作。

存储器阵列10C_0还包括多个字线WL和共用字线CWL以及字线驱动器50C。

与在第一实施例中一样，为各存储器块BK设置字线WL(图19中所示)。在各存储器块BK中，分别与存储器单元行对应提供p个字线WL<0>至WL<p-1>。字线WL与在对应存储器单元行中提供的存储器单元的存取晶体管ATR的栅极集成并且由多晶硅、多晶金属硅化物等形成。

与在第一实施例中一样，设置共用字线CWL为k个存储器块BK共用。在整个存储器阵列10C_0中，分别与存储器单元行对应提供p个共用字线CWL<0>至CWL<p-1>。共用字线CWL由金属材料形成并且在多个点电耦合到设置于对应存储器单元行中的字线WL。

设置字线驱动器50C为k个存储器块BK所共用并且与行解码器40C相邻。字线驱动器50C的输出节点耦合到共用字线CWL。在数据读取过程中和在数据写入过程中，字线驱动器50C从行解码器40C接收基于行地址信号RA的行选择信号并且将它输出到共用字线CWL。因此，第三实施例与第一实施例不同之处在于共用字线CWL在数据写入过程中发送行选择信号以及在数据读取过程中发送行选择信号。

存储器阵列10C_0还包括多个子数字线SDL和数字线驱动器60C。

与在第一实施例中一样，为各存储器块BK设置子数字线SDL。在各存储器块中，分别与p个存储器单元行对应提供p个子数字线SDL<0>至SDL<p-1>。

分别与存储器块BK<0>至BK<k-1>对应提供数字线驱动器60C<0>至60C<k-1>。数字线驱动器60C经过p个共用字线CWL接收行选择信号并且从行解码器40C接收锁存器激活信号MDLL。锁存器激活信号MDLL是用于激活设置于各数字线驱动器60C中的锁存器电路(后文描述)的信号。数字线驱动器60C<0>至60C<k-1>还分别从列解码器70_0接收块选择信号BS<0>至BS<k-1>。

在数据写入过程中，按照块选择信号BS来选择存储器块BK之一。按照在共用字线CWL上的行选择信号来选择设置于所选存储器块BK中的p个子数字线SDL之一。数字线驱动器60C在锁存器激活信号MDLL激活之时经过所选子数字线SDL供应数据写入电流。

图19是示出了图18中所示存储器块BK<0>和对应数字线驱动器60C<0>的配置的电路图。图19中所示存储器块BK<0>和数字线驱动器60C<0>分别为图18中所示k个存储器块BK<0>至BK<k-1>和k个数字线驱动器60C<0>至60C<k-1>的代表。图19中所示存储器块BK<0>的配置与在第一实施例中图6中所示的配置相同并且将不加以描述。下文将描述数字线驱动器60C<0>的配置。

在图19中，数字线驱动器60C<0>包括与门91、p个锁存器电路92<0>至92<p-1>(也统称为锁存器电路92)和p个驱动晶体管94<0>至94<p-1>(也统称为驱动晶体管94)。

与门91接收与存储器块BK<0>对应的锁存器激活信号MDLL和块选择信号BS<0>并且输出为各存储器块BK确定的锁存器激活信号DLL<0>。当锁存器激活信号MDLL和对应块选择信号BS<0>均激活时，与门91激活锁存器激活信号DLL<0>。

分别与子数字线SDL<0>至SDL<p-1>对应提供锁存器电路92<0>至92<p-1>。锁存器电路92接收在共用字线CWL上的行选择信号、锁存器激活信号DLL<0>和参考电压VREFDL。锁存器电路92在锁存器激活信号DLL<0>激活之时保持共用字线CWL的活跃状态。锁存器电路92在保持共用字线CWL的活跃状态之时向驱动晶体管94的栅极电极供应参考电压VREFDL用于驱动对应子数字线SDL。从图2中所示参考电源160供应参考电压VREFDL。

分别与子数字线SDL<0>至SDL<p-1>对应提供驱动晶体管94<0>至94<p-1>。当向栅极电极施加参考电压VREFDL时，使驱动晶体管94导通，而数据写入电流流过对应子数字线SDL。

图20是示出了图19中所示数字线驱动器60C<0>中锁存器电路92<0>的配置的电路图。图20中所示锁存器电路92<0>作为在图18中所示数字线驱动器60C<0>至60C<k-1>中提供的锁存器电路92的代表。在各数字线驱动器60C中提供具有相同配置的锁存器电路92。

在图20中，锁存器电路92<0>包括p沟道MOS晶体管Q1以及n沟道MOS晶体管Q2和Q3。MOS晶体管Q 1的源极耦合到电源节点VDD而其漏极耦合到节点N1。MOS晶体管Q2和Q3串联耦合于节点N1与地节点GND之间。MOS晶体管Q 1和Q2的栅极耦合到锁存器激活信号DLL<0>的信号线。MOS晶体管Q3的栅极耦合到对应共用字线CWL<0>。

锁存器电路92<0>还包括两个反相器132a和132b、p沟道MOS晶体管Q4以及n沟道MOS晶体管Q5和Q6。反相器132a的输入端子和反相器132b的输出端子耦合到节点N1。反相器132b的输入端子和反相器132a的输出端子耦合到节点N2。反相器132a和132b执行锁存。

MOS晶体管Q4和Q5配置CMOS传输门。将描述这些连接。MOS晶体管Q4的源极和MOS晶体管Q5的漏极耦合到参考电压VREFDL的馈线。另外，MOS晶体管Q4的漏极和MOS晶体管Q5的源极耦合到节点N3。MOS晶体管Q4的栅极耦合到节点N1，而MOS晶体管Q5的栅极耦合到节点N2。按照参考电压VREFDL的设置值来调整在驱动晶体管94<0>的导通过程中流过子数字线SDL的数据写入电流的量值。

另外，MOS晶体管Q6耦合于节点N3与地节点GND之间。MOS晶体管Q6的栅极耦合到节点N1。节点N3耦合到驱动晶体管94<0>的栅极。

接着将描述锁存器电路92<0>的操作。如果锁存器激活信号DLL<0>的信号线和共用字线CWL<0>均处于H电平，则使MOS晶体管Q 1脱离导通而使MOS晶体管Q2和Q3导通。因而，节点N1变为L电平而节点N2变为H电平。下文将节点N1和节点N2的这些电压电平的状态称为第一状态。在第一状态中，使MOS晶体管Q4和Q5导通而使MOS晶体管Q6脱离导通。因此，节点N3的电势变为等于参考电压VREFDL，而使驱动晶体管94<0>导通。结果，数据写入电流流过子数字线SDL。

当共用字线CWL<0>变为L电平时，使MOS晶体管Q3脱离导通，但是只要锁存器激活信号DLL<0>的信号线处于H电平，就保持第一状态。

当锁存器激活信号DLL<0>的信号线变为L电平时，使MOS晶体管Q1导通而使MOS晶体管Q2脱离导通。因而，节点N1变为H电平而节点N2变为L电平。下文将节点N1和节点N2的这些电压电平的状态称为第二状态。在第二状态中，使MOS晶体管Q4和Q5脱离导通而使MOS晶体管Q6导通。因此，节点N3的电势变为等于地电势GND而使驱动晶体管94<0>脱离导通。结果去激活子数字线SDL。

因此，如果锁存器激活信号DLL<0>的信号线处于H电平，则锁存器电路92<0>保持共用字线CWL<0>的活跃状态并且进入第一状态。在第一状态中，激活对应子数字线SDL，使得数据写入电流流过子数字线SDL。另一方面，如果锁存器激活信号DLL<0>的信号线处于L电平，则锁存器电路92<0>进入第二状态并且去激活子数字线SDL。

接着将描述用于向所选存储器单元写入数据和从所选存储器单元读取数据的过程。图21是示出了向存储器阵列10C_0中的存储器单元MC写入数据和从该MC读取数据的操作的时序图。在图21中，水平轴代表时间而竖直轴从上到下代表时钟信号CLK、读取使能信号RE、写入使能信号WE、块选择信号BS的电压波形、位线BL<0>的电流波形I(BL<0>)、共用字线CWL<0>的电压波形、存储器块BK<0>中字线WL<0>的电压波形、锁存器激活信号MDLL的电压波形、用于各存储器块BK的锁存器激活信号DLL的电压波形和存储器块BK<0>中的子数字线SDL<0>的电流波形I(SDL<0>)。

下文将参照图18、图19和图21对如下过程进行描述，该过程用于向从图19中所示存储器块BK<0>中设置的多个存储器单元MC之中选择的、与字线WL<0>和位线BL<0>的交点相邻设置的存储器单元MC写入数据和从该MC读取数据的过程。从t7至t10的数据读取周期与在第一实施例中图7中所示数据读取周期相同并且将不加以描述。

在时刻t1，列解码器70_0将块选择信号BS<0>激活成H电平。这时，其它块选择信号BS<1>至BS<k-1>在L电平保持去激活。由此选择存储器块BK<0>。

在时刻t2，数字线驱动器60C<0>响应于来自行解码器40C的信号将与所选行对应的共用字线CWL<0>激活成H电平。这将存储器块BK<0>中的字线WL<0>激活成H电平。

另外在时刻t2，锁存器激活信号MDLL变为H电平。由于块选择信号BS<0>从时刻t1起维持于H电平，所以图19中所示从与门91输出的锁存器激活信号DLL<0>变为H电平。结果，锁存器电路92<0>保持共用字线CWL<0>的活跃状态，而数据写入电流流过存储器块BK<0>中的子数字线SDL<0>。

在时刻t3，共用字线CWL<0>回到L电平并且变为去激活。这使存储器块BK<0>中的字线WL<0>回到L电平。在时刻t3，由于锁存器激活信号MDLL维持于H电平，所以数据写入电流继续流过子数字线SDL<0>。

在时刻t4，位线驱动器80_0和80_1响应于来自列解码器70_0和70_1的列选择信号经过与所选列对应的位线BL<0>在根据写入数据Din的方向上供应数据写入电流。

在时刻t5，锁存器激活信号MDLL回到L电平，这使图19中所示从与门91输出的锁存器激活信号DLL<0>回到L电平。因而，从锁存器电路92<0>向驱动晶体管94<0>的栅极供应的电压变为L电平。结果，流过子数字线SDL<0>的数据写入电流变为零并且数据写入结束。

在时刻t6，块选择信号BS<0>变为L电平，而流过位线BL<0>的电流回到L电平。由此，数据写入周期结束。

有必要在位线BL<0>的电流的上升沿之前在时刻t3设置共用字线CWL<0>的电压的下降沿。下文将参照图22描述原因。

图22是辅助说明流过位线BL<0>的电流的上升沿和共用字线CWL<0>的电压的下降沿的时序图。在图22中，水平轴代表时间，指示图21中从t2到t6的时间段。而竖直轴从上到下代表位线BL<0>的电流波形I(BL<0>)、存储器块BK<0>中的子数字线SDL<0>的电流波形I(SDL<0>)、锁存器激活信号DLL<0>的电压波形和共用字线CWL<0>的电压波形。

参照图19和图22，由于锁存器激活信号DLL<0>和共用字线CWL<0>的电压在从t2到t3的时间段A中都处于H电平，所以锁存器电路92<0>保持共用字线CWL<0>的活跃状态。另外，由于共用字线CWL<0>在时间段A中处于H电平，所以激活耦合到共用字线CWL<0>的存储器单元MC的存取晶体管ATR。

在从t2到t5的时间段B中，锁存器电路92<0>保持活跃状态。因而，激活图19中与锁存器电路92<0>对应的驱动晶体管94<0>，而数据写入电流流过存储器块BK<0>中的子数字线SDL<0>。

在从t4到t6的时间段D中，数据写入电流流过位线BL<0>。因此，在为时间段B和时间段D所共用的从t4到t5的时间段中，向所选存储器单元MC写入数据。

如果共用字线CWL<0>下降到L电平时的时刻t3在数据写入电流开始流过位线BL<0>时的时刻t4之后，则数据写入电流经由所选存储器单元的存取晶体管ATR流过位线BL<0>。这造成消耗电流增加和写入错误。出于这一原因，有必要将时刻t3设置为在时刻t4之前并且从t3到t4的时间段C具有一些裕度。因此，在数字线驱动器60C在数据写入过程中经过共用字线CWL发送行选择信号的情况下，有必要允许锁存器电路92调整用于经过位线BL供应数据写入电流的时序。

图23是根据第三实施例的存储器单元MC的截面图。在图23中，存取晶体管ATR形成于p型半导体衬底SUB的主表面之上。存取晶体管ATR具有作为n型区域的源极区域110和漏极区域112以及栅极。栅极与字线WL集成。第一至第四金属布线层M1至M4从衬底侧开始经过各层间绝缘膜堆叠于半导体衬底SUB的主表面之上。

存取晶体管ATR的源极区域110经过形成于接触孔中的金属膜116电耦合到以第一金属布线层M1形成的源极线SL。另外，栅极和字线WL经过形成于接触孔中的金属膜114电耦合到以第二金属布线层M2形成的共用字线CWL。

子数字线SDL以第三金属布线层M3形成。另外，TMR元件设置于子数字线SDL的上层中。TMR元件包括具有固定磁化方向的固定磁层PL和在根据由数据写入电流生成的数据写入磁场的方向上磁化的自由磁层FL。由绝缘膜形成的隧道势垒ISO设置于固定磁层PL与自由磁层FL之间。

TMR元件经过形成于接触孔中的金属膜118和势垒金属120电耦合到存取晶体管ATR的漏极区域112。势垒金属120是用于将TMR元件电耦合到金属膜的缓冲材料。位线BL电耦合到TMR元件的自由磁层FL并且设置于作为TMR元件的上层的第四金属布线层M4中。

根据第一实施例的图8的存储器单元MC需要用于形成主数字线MDL的金属布线层。另一方面，根据第三实施例的图23的存储器单元MC无需主数字线MDL。因此，通过减少在根据第一实施例的图8的存储器单元MC中的主数字线MDL的一个金属布线层、利用四个金属布线层来形成根据第三实施例的图23的存储器单元MC。

如上文所述，在根据第三实施例的半导体器件1的MRAM部分中，共用字线CWL在数据写入过程中发送行选择信号，由此消除对根据第一实施例的MRAM部分中的主数字线MDL的需要。因此，根据第三实施例的MRAM部分减少了根据第一实施例的MRAM部分中的一个金属布线层。

另外，数字线驱动器60C包括用于保持共用字线CWL的活跃状态的锁存器电路92。在向所选存储器单元的写入过程中，锁存器电路92在向与所选存储器单元对应的位线BL的电流供应开始之前响应于与所选存储器单元对应的字线WL的暂时激活经过对应子数字线SDL供应电流。另外，即使在对应字线WL的去激活之后，维持向子数字线SDL的电流供应至少直至向对应位线BL的电流供应开始。

因此，在通过经过位线BL供应数据写入电流来向TMR元件写入数据之时，字线WL可以去激活。结果，流过位线BL的数据写入电流未流过存取晶体管ATR，这可以防止功耗增加和写入错误。

另外，与在第一实施例中一样，为各存储器块BK单独提供用于在数据写入过程中供应数据写入电流的子数字线SDL。这与提供数字线为多个存储器块BK所共用的情况相比可以减少数字线的布线阻抗。结果有可能供应大到足以写入数据的电流。

另外，与在第一实施例中一样，利用基于列地址信号CA的块选择信号BS，有可能仅经过在包括所选存储器单元的存储器块BK中提供的子数字线SDL供应数据写入电流。结果，有可能减少整个MRAM部分的功耗并且减少向未选存储器单元MC错误写入的可能。

另外，与在第一实施例中一样，在多个点电耦合到字线WL(该WL耦合到存储器单元MC)的共用字线CWL设置为多个存储器块BK所共用。因而，与仅使用字线WL相比，有可能提高向存储器单元MC发送激活信号的速度并且提高数据读取速度。

另外，通过使用共用字线CWL，可以提供字线驱动器50C为多个存储器块BK所共用。这与为各存储器块BK提供字线驱动器50C以直接激活字线WL的情况相比可以减少用于设置字线驱动器50C的区域。

在图23的截面图中从半导体衬底SUB到第二金属布线层M2的结构与在图8的截面图中第一实施例的结构相同。因此，与在第一实施例的修改的情况中一样，通过执行(i)存储器单元的源极区域的互连、(ii)源极线的布线的改变以及(iii)在字线与共用字线之间连接部分的形状和布置的改变，有可能进一步提高存储器阵列的集成密度。

将认为当前实施例在所有方面都为举例说明而不是进行限制，本发明的范围由所附权利要求而不是先前描述来表示，落入权利要求的等效含义和范围内的所有变化因此将囊括于本发明的范围中。

Claims (17)

1.一种半导体器件，包括：

存储器阵列，所述存储器阵列在行方向上划分成多个块并且包括以矩阵形式布置的多个存储器单元，所述存储器单元各自包括其电阻抗根据磁数据而变化的磁阻元件以及与所述磁阻元件串联耦合并且具有控制电极的开关元件；

多个位线，所述位线是分别与所述存储器阵列的存储器单元列对应提供的、并且各自用于供应为了写入所述磁数据而必需的第一数据写入电流；

多个数字线，所述数字线各自单独提供于各所述块中的各存储器单元行中、并且用于通过在与所述第一数据写入电流相交的方向上供应第二数据写入电流来写入所述磁数据；

多个字线，所述字线各自耦合到在所述存储器阵列的对应存储器单元行中包括的多个控制电极、并且以具有第一薄层阻抗的传导层形成；以及

多个共用字线，所述共用字线是分别与所述存储器阵列的存储器单元行对应提供的、并且被提供为所述块所共用，所述共用字线各自以具有低于所述第一薄层阻抗的第二薄层阻抗的传导层形成、并且在多个点电耦合到在对应存储器单元行中提供的字线。

2.根据权利要求1所述的半导体器件，还包括：

行选择电路，所述行选择电路被提供为所述块所共用、并且基于地址信号来选择包括受到数据读取或者受到数据写入的存储器单元的存储器单元行；

字线驱动电路，所述字线驱动电路被提供为所述块所共用、并且在数据读取过程中激活在所述行选择电路选择的所述存储器单元行中提供的共用字线；以及

多个数字线驱动电路，所述数字线驱动电路是分别与所述块对应提供的、并且在数据写入过程中经过在所述行选择电路选择的所述存储器单元行中提供的数字线供应所述第二数据写入电流。

3.根据权利要求2所述的半导体器件，还包括：列选择电路，所述列选择电路被提供为所述块所共用、并且基于地址信号来选择包括受到数据读取或者受到数据写入的存储器单元的存储器单元列，

其中所述数字线驱动电路各自经过与包括所述列选择电路选择的所述存储器单元列的块对应的数字线供应所述第二数据写入电流。

4.根据权利要求1所述的半导体器件，还包括：

行选择电路，所述行选择电路被提供为所述块所共用、并且基于地址信号来选择包括受到数据读取或者受到数据写入的存储器单元的存储器单元行；

字线驱动电路，所述字线驱动电路被提供为所述块所共用、并且激活在所述行选择电路选择的所述存储器单元行中提供的共用字线；以及

多个数字线驱动电路，所述数字线驱动电路是分别与所述块对应提供的，

其中所述数字线驱动电路各自耦合到所述共用字线、并且包括各自保持耦合的共用字线的活跃状态的多个锁存器电路，

所述锁存器电路是分别与所述数字线对应提供的，以及

所述数字线驱动电路各自在所述数据写入过程中经过与已经保持活跃状态的锁存器电路对应的数字线供应所述第二数据写入电流。

5.根据权利要求4所述的半导体器件，还包括：列选择电路，所述列选择电路被提供为所述块所共用、并且基于地址信号来选择包括受到数据读取或者受到数据写入的存储器单元的存储器单元列，

其中如果对应数字线对应于包括所述列选择电路选择的所述存储器单元列的块，则所述锁存器电路各自保持耦合的共用字线的活跃状态。

6.根据权利要求5所述的半导体器件，还包括：

位线驱动电路，所述位线驱动电路在数据写入过程中经过所述列选择电路选择的所述存储器单元列供应所述第一数据写入电流；以及

控制电路，所述控制电路控制所述行选择电路、所述字线驱动电路、所述锁存器电路、所述列选择电路和所述位线驱动电路，

其中所述控制电路在数据读取写入过程中允许所述字线驱动电路激活在所述行选择电路选择的所述存储器单元行中提供的共用字线、允许耦合到所述激活的共用字线的锁存器电路保持活跃状态、然后允许所述字线驱动电路去激活在所述行选择电路选择的所述存储器单元行中提供的所述共用字线、然后允许所述位线驱动电路经过在所述列选择电路选择的所述存储器单元列中提供的位线供应所述第一数据写入电流。

7.根据权利要求4所述的半导体器件，还包括：

半导体衬底；以及

第一至第四金属布线层，所述金属布线层从衬底侧开始经过各层间绝缘膜堆叠于所述半导体衬底的主表面之上，

其中所述存储器单元的各磁阻元件被提供于所述第三与第四金属布线层之间，

所述存储器单元的各开关元件是形成于所述半导体衬底的所述主表面之上的场效应晶体管，

所述控制电极是所述场效应晶体管的栅极电极，

耦合多个场效应晶体管的源极电极的多个线以所述第一金属布线层形成，

所述共用字线以所述第二金属布线层形成，

所述数字线以所述第三金属布线层形成，以及

所述位线以所述第四金属布线层形成。

8.一种半导体器件，包括：

存储器阵列，所述存储器阵列包括以矩阵形式布置的多个存储器单元并且划分成设置于行方向上的多个块，所述存储器单元各自包括其电阻抗根据磁数据而变化的磁阻元件以及与所述磁阻元件串联耦合并且具有控制电极的开关元件；

多个位线，所述位线是分别与所述存储器阵列的存储器单元列对应提供的、并且各自用于供应为了写入所述磁数据而必需的第一数据写入电流；

多个数字线，所述数字线各自单独提供于各所述块中的各存储器单元行中、并且用于通过在与所述第一数据写入电流相交的方向上供应第二数据写入电流来写入所述磁数据；

多个字线，所述字线各自耦合到在所述存储器阵列的对应存储器单元行中包括的开关元件的多个控制电极、并且以具有第一薄层阻抗的传导层形成；以及

多个第一共用字线，所述第一共用字线是分别与所述存储器阵列的存储器单元行对应提供的、并且被提供为在所述存储器阵列的所述行方向上设置于一侧上的多个块所共用；

多个第二共用字线，所述第二共用字线是分别与所述存储器阵列的所述存储器单元行对应提供的、并且被提供为除了所述第一共用字线设置所在的所述块之外的多个块所共用，所述第一和第二共用字线各自以具有低于所述第一薄层阻抗的第二薄层阻抗的传导层形成、并且在多个点电耦合到在同一存储器单元行中提供的字线；

行选择电路，所述行选择电路被提供为所述块所共用、并且基于地址信号来选择包括受到数据读取或者受到数据写入的存储器单元的存储器单元行；

字线驱动电路，所述字线驱动电路被提供为所述块所共用、并且在数据读取过程中激活在所述行选择电路选择的所述存储器单元行中提供的第一和第二公共字线；以及

多个数字线驱动电路，所述数字线驱动电路是分别与所述块对应提供的、并且在数据写入过程中经过在所述行选择电路选择的所述存储器单元行中提供的数字线供应所述第二数据写入电流。

9.一种半导体器件，包括：

多个存储器块，所述存储器块各自包括以矩阵形式布置于衬底之上的多个存储器单元、并且设置于所述存储器单元的行方向上，所述存储器单元各自包括通过利用磁阻效应来存储数据的磁阻元件和与所述磁阻元件串联耦合的存取晶体管；

多个字线，所述字线是在各所述存储器块中分别与存储器单元行对应提供的、并且各自耦合到对应存储器单元的存取晶体管的控制电极；

多个子数字线，所述子数字线是在各所述存储器块中分别与所述存储器单元行对应提供的、并且各自向对应存储器单元的磁阻元件施加由电流感应的磁场；

多个共用字线，所述共用字线被提供为所述存储器块所共用、是分别与所述字线对应提供的、以所述字线的上布线层形成于所述衬底之上、并且分别在多个点电耦合到所述字线；

行选择电路，所述行选择电路被提供为所述存储器块所共用、并且选择存储器单元行；

字线驱动电路，所述字线驱动电路响应于来自所述行选择电路的第一行选择信号来激活从所述共用字线中选择的共用字线；以及

多个数字线驱动电路，所述数字线驱动电路各自被提供用于各所述存储器块、并且响应于来自所述行选择电路的第二行选择信号经过所选子数字线供应电流。

10.根据权利要求9所述的半导体器件，其中用于形成字线的布线层的薄层阻抗高于用于形成共用字线的布线层的薄层阻抗。

11.根据权利要求9所述的半导体器件，其中所述第二行选择信号包括主解码信号和子解码信号，而所述主解码信号经过不同于所述共用字线的多个主数字线来发送。

12.根据权利要求11所述的半导体器件，还包括第一至第四金属布线层，所述金属布线层从衬底侧开始经过各层间绝缘膜堆叠于所述衬底的主表面之上，

其中所述存储器单元的各磁阻元件被提供于所述第四金属布线层的上层中，

所述存储器单元的各存取晶体管是形成于所述衬底的所述主表面之上的场效应晶体管，

所述控制电极是所述场效应晶体管的栅极电极，

耦合多个场效应晶体管的源极电极的多个线以所述第一金属布线层形成，

所述共用字线以所述第二金属布线层形成，

所述主数字线以所述第三金属布线层形成，以及

所述子数字线以所述第四金属布线层形成。

13.根据权利要求9所述的半导体器件，其中所述第二行选择信号经过所述共用字线来发送。

14.根据权利要求11所述的半导体器件，还包括第一至第三金属布线层，所述金属布线层从衬底侧开始经过各层间绝缘膜堆叠于所述衬底的主表面之上，

其中所述存储器单元的各磁阻元件被提供于所述第三金属布线层的上层中，

所述存储器单元的各存取晶体管是形成于所述衬底的所述主表面之上的场效应晶体管，

所述控制电极是所述场效应晶体管的栅极电极，

耦合多个场效应晶体管的源极电极的多个线以所述第一金属布线层形成，

所述共用字线以所述第二金属布线层形成，以及

所述子数字线以所述第三金属布线层形成。

15.根据权利要求13所述的半导体器件，还包括多个位线，所述位线是分别与存储器单元列对应提供的、并且各自向对应存储器单元的磁阻元件施加由电流感应的磁场，

其中所述数字线驱动电路各自包括多个锁存器电路，所述锁存器电路在向所选存储器单元的写入过程中在向与所选存储器单元对应的位线的电流供应开始之前响应于与所选存储器单元对应的字线的暂时激活经过对应子数字线供应电流、并且即使在所述对应字线的去激活之后仍维持向所述子数字线的电流供应，至少直至向所述对应位线的电流供应开始。

16.根据权利要求15所述的半导体器件，其中：

所述数字线驱动电路各自还包括多个驱动晶体管，所述驱动晶体管是在对应块中分别与多个子数字线对应提供的、并且响应于参考电压来执行数据写入电流的通/断控制，

所述锁存器电路各自包括在对应共用字线的活跃状态保持之时处于导通状态的传输门，以及

参考电压经过所述传输门施加到所述驱动晶体管的各控制电极。

17.根据权利要求9所述的半导体器件，其中所述行选择电路包括电压电平移位电路，所述电压电平移位电路将所述第二行选择信号的所选状态的信号电平推升到比所述第一行选择信号的所选状态的信号电平更高的电压。

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