JP2013131521A - 磁気抵抗素子、半導体メモリおよびシステム - Google Patents

Abstract

【課題】 高い温度の熱処理によっても特性が劣化しない磁気抵抗素子を提供する。
【解決手段】 磁気抵抗素子は、半導体基板上に配置される自由層と、自由層上に配置されるトンネル絶縁膜と、トンネル絶縁膜上に配置され、Ｒｕ膜を挟んで対向する第１磁性層および第２磁性層を含む固定層と、固定層上に配置され、ＰｔＭｎにより形成される反強磁性層とを備え、Ｒｕ膜の厚さは、１．５ｎｍ以上、１．７ｎｍ以下である。
【選択図】 図１

Description

本発明は、磁気抵抗素子、磁気抵抗素子を有する半導体メモリ、および半導体メモリが搭載されるシステムに関する。

抵抗値に応じてデータの論理を記憶するメモリセルを有する不揮発性の半導体メモリとして、磁気ランダムアクセスメモリ（ＭＲＡＭ；Magnetoresistive Random Access Memory）が知られている。ＭＲＡＭは、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、ＤＲＡＭ（Dynamic Random Access Memory）の全ての機能を備えた、いわゆるユニバーサルメモリとしての応用が期待されている。

ＭＲＡＭのメモリセルに形成される磁気抵抗素子の１つとして、トンネル絶縁膜を介して積層された２つの強磁性層（固定層と自由層）を有する強磁性トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）を用いた磁気抵抗素子がある。例えば、スピン注入型のＭＲＡＭ（ＳＴＴ−ＭＲＡＭ；spin transfer torque Magnetoresistive Random Access Memory）は、磁気抵抗素子に流す電流の向きに応じて強磁性トンネル接合素子の抵抗値を変え、抵抗値に応じてデータの論理を記憶する。

固定層、トンネル絶縁膜、自由層が半導体基板側から順に形成される磁気抵抗素子はボトムピン（Bottom-pinned）構造と称され、自由層、トンネル絶縁膜、固定層が半導体基板側から順に形成される磁気抵抗素子はトップピン（Top-pinned）構造を称される。トップピン構造の磁気抵抗素子を有するＭＲＡＭは、ボトムピン構造の磁気抵抗素子を有するＭＲＡＭに比べて、低い電圧で動作させることができる（例えば、非特許文献１）。また、固定層に隣接する反強磁性層がＰｔＭｎにより形成される場合、ＰｔＭｎは、熱処理によって、ＦＣＣ構造から、より強固なＦＣＴ構造に変化する（例えば、非特許文献２）。

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半導体の素子構造の微細化に伴い、１つのチップ上に形成される素子数は増加しており、例えば、ＣＰＵ（Central Processing Unit）とともにＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリが１チップ上に搭載されたシステムＬＳＩが開発されている。一方、従来の磁気抵抗素子は３５０℃を超える熱処理に耐えることができず、システムＬＳＩにＭＲＡＭを搭載することは困難である。

本発明の目的は、高い温度の熱処理によっても特性が劣化しない磁気抵抗素子を提供することである。

本発明の一形態では、磁気抵抗素子は、半導体基板上に配置される自由層と、自由層上に配置されるトンネル絶縁膜と、トンネル絶縁膜上に配置され、Ｒｕ膜を挟んで対向する第１磁性層および第２磁性層を含む固定層と、固定層上に配置され、ＰｔＭｎにより形成される反強磁性層とを備え、Ｒｕ膜の厚さは、１．５ｎｍ以上、１．７ｎｍ以下であることを特徴とする。

高い温度の熱処理によっても特性が劣化しない磁気抵抗素子を提供できる。

一実施形態における磁気抵抗素子の例を示している。 図１に示した固定層の磁性結合の種類とＭＴＪ素子の磁気抵抗比との関係の例を示している。 図１に示した磁気抵抗素子のＣＩＰＴ測定の結果（膜厚依存性）を示している。 図１に示した磁気抵抗素子のＣＩＰＴ測定の結果（温度依存性）を示している。 図１に示した磁気抵抗素子のＣＩＰＴ測定の結果（温度依存性）を示している。 反強磁性層にＩｒＭｎを用いた磁気抵抗素子のＣＩＰＴ測定の結果（膜厚依存性）を示している。 反強磁性層にＩｒＭｎを用いた磁気抵抗素子のＣＩＰＴ測定の結果（温度依存性）を示している。 反強磁性層にＩｒＭｎを用いた磁気抵抗素子のＣＩＰＴ測定の結果（温度依存性）を示している。 磁気抵抗素子のＳＩＭＳ分析の結果を示している。 磁気抵抗素子の反強磁性層のＸＲＤ測定の結果を示している。 固定層におけるＲｕの膜厚と交換結合エネルギーとの関係の例を示している。 熱処理による磁性層の結合力の変化と、Ｒｕの膜厚との関係を示している。 図１２に示した第２ピークの２つのサンプルのＭＲループを示している。 図１２に示した第２ピークの別の２つのサンプルのＭＲループを示している。 図１２に示した第３ピークの２つのサンプルのＭＲループを示している。 図１２に示した第３ピークの別の２つのサンプルのＭＲループを示している。 図１に示した磁気抵抗素子を含むメモリセルを有する半導体メモリの例を示している。 図１７に示したメモリセルの構造の例を示している。 図１に示した磁気抵抗素子を含むメモリセルを有する半導体メモリの別の例を示している。 図１９に示したメモリセルの構造と書き込み動作の例を示している。 上述した半導体メモリが搭載されるシステムの例を示している。

以下、図面を用いて実施形態を説明する。

図１は、一実施形態における磁気抵抗素子ＭＲＥの例を示している。例えば、磁気抵抗素子ＭＲＥは、不揮発性半導体メモリの一種であるスピン注入型のＭＲＡＭまたは配線電流磁界型のＭＲＡＭのメモリセルとして形成される。磁気抵抗素子ＭＲＥは、下部電極ＢＥＬ上に積層されるバッファ層ＢＵＦ、挿入層ＩＮＳ、強磁性トンネル接合素子ＭＴＪ、反強磁性層ＡＦＬ、キャップ層ＣＡＰ、ストッパー層ＳＴＯＰおよび上部電極ＴＥＬを有している。例えば、下部電極ＢＥＬは、半導体基板上に形成され、上部電極ＴＥＬは、半導体基板から離れた側に形成される。例えば、下部電極ＢＥＬおよび挿入層ＩＮＳは、Ｔａ（厚さ０．２ｎｍ）により形成され、バッファ層ＢＵＦは、Ｒｕ（厚さ８ｎｍ）により形成されている。

強磁性トンネル接合素子ＭＴＪは、順に積層される自由層ＦＬ（強磁性層）、トンネル絶縁膜ＴＬおよび固定層ＰＬ（強磁性層）を有している。例えば、自由層ＦＬは、ＣｏＦｅＢ（厚さ２ｎｍ）により形成され、トンネル絶縁膜ＴＬは、ＭｇＯ（厚さ１．０ｎｍ）により形成される。なお、自由層ＦＬは、Ｆｅ、ＦｅＢ、ＮｉＦｅＢ、ＣｏＮｉＦｅＢのいずれかにより形成されてもよい。また、トンネル絶縁膜ＴＬは、ＡｌＯ（酸化アルミニウム）、ＭｇＡｌＯ_４、ＴｉＯまたはＨｆＯにより形成されてもよい。以下では、磁気抵抗素子ＭＲＥを強磁性トンネル接合素子ＭＴＪとも称する。また、強磁性トンネル接合素子ＭＴＪをＭＴＪ素子とも称する。

この実施形態のＭＴＪ素子は、下部電極ＢＥＬ側に自由層ＦＬが形成され、上部電極ＴＥＬ側に固定層ＰＬが形成されるトップピン構造である。トップピン構造のＭＴＪ素子は、下部電極ＢＥＬからトンネル絶縁膜ＴＬまでの距離が短く、下部電極ＢＥＬがエッチングされるときに、トンネル絶縁膜ＴＬの側壁が汚染されやすい。バッファ層ＢＵＦおよび挿入層ＩＮＳが、下部電極ＢＥＬ上に形成されることで、下部電極ＢＥＬからトンネル絶縁膜ＴＬまでの距離は長くなり、トンネル絶縁膜ＴＬの側壁の汚染は緩和される。

例えば、固定層ＰＬは、トンネル絶縁膜ＴＬ側から、磁性層Ｍ１、スペーサー層ＳＰＣおよび磁性層Ｍ２を順に積層することで形成される。例えば、磁性層Ｍ１は、ＣｏＦｅＢ（厚さ２ｎｍ）およびＣｏＦｅ（厚さ０．５ｎｍ）をトンネル絶縁膜ＴＬ側から順に積層することで形成される。例えば、スペーサー層ＳＰＣは、Ｒｕ（厚さ１．５ｎｍから１．７ｎｍ）により形成され、磁性層Ｍ２は、ＣｏＦｅ（厚さ２．５ｎｍ）により形成される。

例えば、反強磁性層ＡＦＬは、ＰｔＭｎ（厚さ１２．５ｎｍから２０ｎｍ）により形成される。例えば、キャップ層はＴａ（厚さ１ｎｍ）により形成され、ストッパー層ＳＴＯＰはＲｕ（厚さ１ｎｍから１０ｎｍ）により形成され、上部電極ＴＥＬはＴａまたはＴｉＮにより形成される。この例では、上部電極ＴＥＬは、ＭＴＪ素子を形成するために、キャップ層ＣＡＰからバッファ層ＢＵＦまでをエッチングするときのマスク（ハードマスク）として使用される。ストッパー層ＳＴＯＰは、上部電極ＴＥＬをエッチングするときのストッパーとして機能する。なお、固定層ＰＬのＲｕおよび反強磁性層ＡＦＬのＰｔＭｎを除く膜厚は、上記の数値に限定されない。

図２は、図１に示した固定層ＰＬの磁性結合の種類とＭＴＪ素子の磁気抵抗比ＭＲとの関係（ＭＲループ）の例を示している。図２のＭＲループは、与えられる磁場と、磁場に応じて変化するＭＴＪ素子の抵抗値との関係を示す。図２では、抵抗値として、正規化された磁気抵抗比ＭＲを示している。

固定層ＰＬにおいて、磁性層Ｍ１と磁性層Ｍ２の磁化の向きが同じ強磁性結合では、漏れ磁場の量は多くなる。磁性層Ｍ１と磁性層Ｍ２の磁化の向きが互いに逆の反強磁性結合では、合成反強磁性（ＳＡＦ；Synthetic Anti Ferromagnetic）の作用により、漏れ磁場の量は少なくなる。このため、フリー層ＦＬへの影響は、反強磁性結合のほうが強磁性結合に比べて少なく、ＭＴＪ素子の固定層ＰＬは、反強磁性結合を用いることが望ましい。反強磁性結合のＭＲループにおいて、ＭＴＪ素子は、反平行状態ＡＰのときに高い抵抗値を示し、平行状態Ｐのときに低い抵抗値を示す。なお、弱結合では、磁性層Ｍ１と磁性層Ｍ２の磁化の向きが一定ではなく、正常なＭＲループにならない。

図３は、図１に示した強磁性トンネル接合素子ＭＴＪのＣＩＰＴ（Current In Plane Tunneling）測定の結果（膜厚依存性）を示している。図３では、反強磁性層ＡＦＬのＰｔＭｎの膜厚が異なるサンプルを用いて、４００℃、１時間の熱処理を実施後、ＣＩＰＴ手法により磁気抵抗を求めて、ＭＲループを作成している。反強磁性層ＡＦＬのＰｔＭｎの膜厚は、３種類（１２．５ｎｍ、１５ｎｍ、２０ｎｍ）である。固定層ＰＬにおけるスペーサー層ＳＰＣのＲｕの膜厚は１．５ｎｍである。

図３では、熱処理後の強磁性トンネル接合素子ＭＴＪの特性は、ＰｔＭｎの膜厚に依存せず、図２に示した反強磁性結合の理想的なＭＲループ特性を示している。また、ＰｔＭｎの膜厚が１２．５ｎｍ、２０ｎｍのときにＭＲループの劣化が見られないため、ＰｔＭｎが１２．５ｎｍより薄いとき（例えば、１０ｎｍ）、あるいは、２０ｎｍより厚いとき（例えば、２５ｎｍ）にも、ＭＲループは理想的な特性を示すと考えられる。

図４は、図１に示した強磁性トンネル接合素子ＭＴＪのＣＩＰＴ測定の結果（温度依存性）を示している。図４では、異なる温度で熱処理を実施後、ＣＩＰＴ手法により磁気抵抗を求めて、ＭＲループを作成している。反強磁性層ＡＦＬのＰｔＭｎの膜厚は１２．５ｎｍであり、固定層ＰＬにおけるスペーサー層ＳＰＣのＲｕの膜厚は１．５ｎｍである。なお、図４の評価では、１つのサンプルを用いて、３５０℃で２時間、３７５℃で１時間、４００℃で１時間の熱処理を順に実施した後、ＣＩＰＴ手法により磁気抵抗を求めて、ＭＲループを作成している。このため、４００℃、１時間の熱処理後のサンプルは、それ以前に、３５０℃で２時間の熱処理と３７５℃で１時間の熱処理とが実施されている。図４では、強磁性トンネル接合素子ＭＴＪの特性は、熱処理の時間に依存せず、図２に示した反強磁性結合の理想的なＭＲループ特性を示している。

図５は、図１に示した強磁性トンネル接合素子ＭＴＪのＣＩＰＴ測定の結果（温度依存性）を示している。図５では、サンプルの反強磁性層ＡＦＬのＰｔＭｎの膜厚が２０ｎｍであることを除き、図４の評価条件と同じである。図５においても、強磁性トンネル接合素子ＭＴＪの特性は、熱処理の時間に依存せず、図２に示した反強磁性結合の理想的なＭＲループ特性を示している。

図４および図５において４００℃、１時間の熱処理後にＭＲループの劣化は見られない。このため、反強磁性層ＡＦＬのＰｔＭｎの膜厚が１２．５ｎｍ、２０ｎｍのとき、４００℃を超える熱処理を１時間実施してもＭＲループは理想的な特性を示すと考えられる。

図６は、反強磁性層ＡＦＬにＩｒＭｎを用いた強磁性トンネル接合素子ＭＴＪのＣＩＰＴ測定の結果（膜厚依存性）を示している。図６では、反強磁性層ＡＦＬのＩｒＭｎの膜厚が異なるサンプルを用いて、４００℃、１時間の熱処理を実施後、ＣＩＰＴ手法により磁気抵抗を求めて、ＭＲループを作成している。反強磁性層ＡＦＬのＩｒＭｎの膜厚は、４種類（０．８ｎｍ、１ｎｍ、１．２ｎｍ、１．４ｎｍ）である。固定層ＰＬ（磁気固定層、強磁性層）の磁化の向きは、反強磁性層ＡＦＬとの交換結合により固定される。ＩｒＭｎの交換結合力は、ＰｔＭｎの交換結合力に比べて強いため、ＩｒＭｎは、ＰｔＭｎより薄い膜厚でも固定層ＰＬの磁化の向きを固定できる。このため、トップピン構造では、反強磁性層ＡＦＬとしてＩｒＭｎが用いられることが多い。固定層ＰＬにおけるスペーサー層ＳＰＣのＲｕの膜厚は１．５ｎｍである。図６では、熱処理後の強磁性トンネル接合素子ＭＴＪの特性は、ＩｒＭｎのいずれの膜厚においても、反平行状態ＡＰ（高抵抗）の特性が劣化しており、抵抗値が小さくなっている。

図７は、反強磁性層ＡＦＬにＩｒＭｎを用いた強磁性トンネル接合素子ＭＴＪのＣＩＰＴ測定の結果（温度依存性）を示している。図７では、異なる温度で１時間の熱処理を実施後、ＣＩＰＴ手法により磁気抵抗を求めて、ＭＲループを作成している。反強磁性層ＡＦＬのＩｒＭｎの膜厚は８ｎｍであり、固定層ＰＬにおけるスペーサー層ＳＰＣのＲｕの膜厚は１．５ｎｍである。なお、図７の評価では、図４と同様に、１つのサンプルを用いて、３５０℃で２時間、３７５℃で１時間、４００℃で１時間の熱処理を順に実施した後、ＣＩＰＴ手法により磁気抵抗を求めて、ＭＲループを作成している。図７では、３７５℃までの熱処理では、強磁性トンネル接合素子ＭＴＪの特性は、理想的なＭＲループ特性を示す。しかし、図６と同様に、４００℃の熱処理後の強磁性トンネル接合素子ＭＴＪの特性は、反平行状態ＡＰ（高抵抗）の特性が劣化し、抵抗値が小さくなっている。

図８は、反強磁性層ＡＦＬにＩｒＭｎを用いた強磁性トンネル接合素子ＭＴＪのＣＩＰＴ測定の結果（温度依存性）を示している。図８では、サンプルの反強磁性層ＡＦＬのＰｔＭｎの膜厚が１４ｎｍであることを除き、図７の評価条件と同じである。図８おいても、図７と同様に、４００℃の熱処理後の強磁性トンネル接合素子ＭＴＪの特性は、反平行状態ＡＰ（高抵抗）の特性が劣化し、抵抗値が小さくなっている。

図９は、強磁性トンネル接合素子ＭＴＪのＳＩＭＳ（Secondary Ion Mass Spectrometry）分析の結果を示している。図９は、反強磁性層ＡＦＬがＩｒＭｎにより形成される別のサンプルのＳＩＭＳ分析の結果も合わせて示している。２つのサンプルは、４００℃、１時間の熱処理後にＳＩＭＳ分析が実施されている。各サンプルの反強磁性層ＡＦＬは、ＰｔＭｎ（膜厚１２ｎｍ）またはＩｒＭｎ（膜厚８ｎｍ）である。図９において、深さ０ｎｍは、磁気抵抗素子ＭＲＥの表面（サンプルではストッパー層のＲｕの上面）の位置を示している。

ＩｒＭｎ中のＭｎの波形（Ｍｎ ｉｎ Ｉｒ）は、右肩部分が深さ方向に膨らんでおり、熱処理により、ＩｒＭｎ中のＭｎがＭＴＪ素子側に拡散していることが分かる。一方、ＰｔＭｎ中のＭｎの波形（図９のＭｎ ｉｎ Ｐｔ）は、深さ方向への膨らみはなく、熱処理によるＭｎの拡散は見られない。また、ＰｔおよびＩｒも深さ方向への膨らみはなく、熱処理によるＰｔおよびＩｒの拡散は見られない。ＩｒＭｎ中のＭｎのＭＴＪ素子側への拡散の影響については、図１２から図１６で説明する。

図１０は、反強磁性層ＡＦＬのＸＲＤ（X-Ray Diffraction）測定の結果を示している。反強磁性層ＡＦＬをＩｒＭｎで形成するとき、ＩｒＭｎ膜の形成後（as-depo）、および３５０℃、２時間の熱処理後の両方において、ＩｒＭｎはＦＣＣ構造を維持する。これに対して、反強磁性層ＡＦＬをＰｔＭｎで形成するとき、ＰｒＭｎ膜の形成後（as-depo）にＦＣＣ構造（ＦＣＣ１１１）であるＰｔＭｎは、３５０℃、３時間の熱処理後にＦＣＴ構造（ＦＣＴ１１１）に変化する。

ＰｔＭｎのＸＲＤ波形のピークの半値幅は、熱処理後に小さくなっており、熱処理により原子配列の規則性が良くなったことが分かる。一般に、ＦＣＴ構造は、ＦＣＣ構造に比べて原子配列の規則性が向上しており、結合強度は高い。なお、ＸＲＤ波形において、熱処理後のＩｒＭｎおよびＰｔＭｎのピークの右側の小さいピークは、反強磁性層ＡＦＬの下に形成されたＣｏＦｅ（１１０）を示している。

図１１は、固定層ＰＬにおけるＲｕの膜厚と交換結合エネルギーとの関係の例を示している。図１に示した固定層ＰＬの磁性層Ｍ１、Ｍ２は、Ｒｕ膜を介した交換結合により、磁気的に結合している。交換結合の強度を示す交換結合エネルギーは、Ｒｕの膜厚の変化に伴い振動しながら変化する。交換結合エネルギーの波形の第１ピーク、第２ピーク、第３ピークは、磁性層Ｍ１、Ｍ２が図２に示した反強磁性結合状態のときを示す。交換結合エネルギー波形の谷は、磁性層Ｍ１、Ｍ２が図２に示した強磁性結合状態のときを示す。

交換結合エネルギーは、第１ピーク、第２ピーク、第３ピークの順で小さくなる。Ｒｕの膜厚が０．３から０．４ｎｍ付近の第１ピークでは、Ｒｕは、熱処理に伴う拡散により磁性層Ｍ１、Ｍ２の間にほとんど存在しなくなる。このため、従来は、熱処理による拡散に耐えられる膜厚を有し、交換結合エネルギーが比較的高い第２ピーク（Ｒｕの膜厚が０．６から０．８ｎｍ付近）を用いて固定層ＰＬが形成される。Ｒｕの膜厚が１．４から１．７ｎｍ付近の第３ピークは、膜が厚いため、熱処理による拡散の影響を受けにくいが、交換結合エネルギーは、第２ピークに比べて小さい。図１に示した強磁性トンネル接合素子ＭＴＪの固定層ＰＬにおけるＲｕの膜厚（１．５ｎｍ）では、第３ピークの交換結合エネルギーが利用される。

図１２は、熱処理による磁性層Ｍ１、Ｍ２の結合力の変化と、Ｒｕの膜厚との関係の例を示している。図２と同様に、互いに反対向きの矢印を含む矩形は、反強磁性結合を示し、同じ向きの矢印を含む矩形は、強磁性結合を示している。Ｘ印を付けた矩形は、磁気抵抗比ＭＲが小さく、強磁性トンネル接合素子ＭＴＪとして適さないことを示している。

ＩｒＭｎにより反強磁性層ＡＦＬが形成された８つのサンプルは、固定層ＰＬのＲｕ膜の厚さが０．７ｎｍ、０．７５ｎｍ、０．８ｎｍ、０．８５ｎｍ、１．５ｎｍ、１．６ｎｍ、１．７ｎｍ、１．８ｎｍである。反強磁性層ＡＦＬがＰｔＭｎにより形成された２つのサンプルは、固定層ＰＬのＲｕ膜の厚さが１．５ｎｍであり、ＰｔＭｎの厚さは、一方が１２．５ｎｍ、他方が２０ｎｍである。各サンプルは、図４と同様に、３５０℃で２時間、３７５℃で１時間、４００℃で１時間の熱処理が順に実施され、ＣＩＰＴ手法により磁気抵抗が評価されている。

ＩｒＭｎにより反強磁性層ＡＦＬが形成された全てのサンプルは、４００℃、１時間の熱処理に耐えられない。これに対して、反強磁性層ＡＦＬがＰｔＭｎにより形成された２つのサンプルは、３５０℃で２時間、３７５℃で１時間、４００℃で１時間の熱処理が順に実施された後も、固定層ＰＬは、反強磁性結合を維持している。これは、図４および図５からも明らかである。

なお、固定層ＰＬのＲｕは、熱処理により拡散するため、膜厚は厚いほどＭＲループ特性を維持するために有利である。したがって、反強磁性層ＡＦＬがＰｔＭｎにより形成される強磁性トンネル接合素子ＭＴＪでは、固定層ＰＬのＲｕの膜厚は、第３ピーク中の１．５ｎｍより厚ければ（すなわち、１．５ｎｍ以上、１．７ｎｍ以下）、ＭＲループ特性の劣化は発生しない。

図１３は、図１２に示した第２ピークの２つのサンプル（Ｒｕの厚さが０．７ｎｍと０．７５ｎｍ、ＩｒＭｎ）のＭＲループを示している。図１３の特性は、ＣＩＰＴ手法により求めた磁性抵抗をシート抵抗Ｒｓｑとして表している。これ等サンプルは、３７５℃、１時間の熱処理により、反強磁性結合から強磁性結合に変化しており、４００℃、１時間の熱処理に耐えられないことは明らかである。

図１４は、図１２に示した第２ピークの別の２つのサンプル（Ｒｕの厚さが０．８ｎｍと０．８５ｎｍ、ＩｒＭｎ）のＭＲループを示している。特性の表記方法は、図１３と同じである。これ等サンプルは、３５０℃、２時間の熱処理後に、すでに反強磁性結合でなくなっている。

図１５は、図１２に示した第３ピークの２つのサンプル（Ｒｕの厚さが１．５ｎｍと１．６ｎｍ、ＩｒＭｎ）のＭＲループを示している。特性の表記方法は、図１３と同じである。これ等サンプルは、４００℃、１時間の熱処理後に、反強磁性結合を維持しているが、反平行状態ＡＰ（高抵抗）と平行状態Ｐ（低抵抗）の比が小さくなっており、強磁性トンネル接合素子ＭＴＪとして適さない。一般に、反平行状態ＡＰと平行状態Ｐの抵抗比である磁気抵抗比ＭＲは、８０％以上であることが望ましい。磁気抵抗比ＭＲは、反平行状態ＡＰの抵抗値をＲＡＰとし、平行状態Ｐの抵抗値をＲＰとするとき（ＲＡＰ−ＲＰ）／ＲＰで求められる。

図１６は、図１２に示した第３ピークの別の２つのサンプル（Ｒｕの厚さが１．７ｎｍと１．８ｎｍ、ＩｒＭｎ）のＭＲループを示している。特性の表記方法は、図１３と同じである。これ等サンプルは、３５０℃、２時間の熱処理後に、すでに反強磁性結合でなくなっている。

以上の評価より、固定層ＰＬのスペーサー層ＳＰＣに厚さが１．５ｎｍから１．７ｎｍのＲｕを用い、反強磁性層ＡＦＬにＩｒＭｎではなく、ＰｔＭｎを用いることで、４００℃、１時間の熱処理に耐えることができる。換言すれば、高温の熱処理が必要なＣＭＯＳプロセス等を用いて、磁気抵抗比ＭＲが劣化しない強磁性トンネル接合素子ＭＴＪを形成できる。なお、反強磁性層ＡＦＬのＰｔＭｎは、１２．５ｎｍから２０ｎｍの厚さに形成することが望ましい。

図１７は、図１に示した磁気抵抗素子ＭＲＥを含むメモリセルＭＣを有する半導体メモリＭＲＡＭの例を示している。例えば、半導体メモリＭＲＡＭは、ＭＴＪ素子を有するスピン注入型のＭＲＡＭである。半導体メモリＭＲＡＭは、メモリセルアレイＡＲＹ、ワード線ドライバＷＬＤＲＶ、ビット線ドライバＢＬＤＲＶ、ソース線ドライバＳＬＤＲＶおよびセンスアンプＳＡを有している。

メモリセルアレイＡＲＹは、マトリックス状に配置された複数のメモリセルＭＣを有している。図１７の横方向に並ぶメモリセルＭＣは、共通のワード線ＷＬに接続されている。図１７の縦方向に並ぶメモリセルＭＣは、共通のソース線ＳＬおよび共通のビット線ＢＬに接続されている。メモリセルＭＣは、図１に示した磁気抵抗素子ＭＲＥと、選択トランジスタＳＴとを有している。例えば、各メモリセルＭＣは、ＭＴＪ素子が高抵抗状態のときに論理１を記憶し、ＭＴＪ素子が低抵抗状態のときに論理０を記憶する。

ＭＴＪ素子は、図１に示した上部電極ＴＥＬ側をビット線ＢＬに接続し、下部電極ＢＥＬ側を、選択トランジスタＳＴを介してソース線ＳＬに接続している。選択トランジスタＳＴのゲートはワード線ＷＬに接続されている。ＭＴＪ素子に示す矢印は、先端側に自由層ＦＬが配置されていることを示す。すなわち、メモリセルＭＣは、自由層ＦＬ側が選択トランジスタＳＴに接続され、固定層ＰＬ側がビット線ＢＬに接続されたトップピン構造を有している。

トップピン構造では、ＭＴＪ素子を高抵抗状態（反平行状態ＡＰ）にするために、ビット線ＢＬからソース線ＳＬに向けて電流を流すときに、図１に示した下部電極ＢＥＬの電圧をソース線ＳＬの電圧（例えば、０Ｖ）と同じ値にできる。これにより、ＭＴＪ素子に実際に印加される電圧を、ビット線ＢＬとソース線ＳＬ間の電圧差と同じにできる。一般に、低抵抗状態のＭＴＪ素子を高抵抗状態に変化させるために必要な電流値は、高抵抗状態のＭＴＪ素子を低抵抗状態（平行状態Ｐ）に変化させるために必要な電流値より大きい。このため、トップピン構造は低電圧化に有利である。

これに対して、ボトムピン構造では、ＭＴＪ素子を高抵抗状態にするために、ソース線ＳＬからビット線ＢＬに向けて電流を流す。このとき、ＭＴＪ素子の固定層ＰＬ側の電極は、ソース線ＳＬの高電圧に対して選択トランジスタＳＴの閾値電圧だけ低い値を受ける。このため、ボトムピン構造では、ＭＴＪ素子に実際に印加される電圧は、ソース線、ビット線ＢＬ間の電圧差より小さくなる。この結果、ソース線ＳＬの高電圧をトップピン構造のソース線ＳＬの高電圧に比べて高くする必要があり、低電圧化に不利である。

ワード線ドライバＷＬＤＲＶは、書き込み動作時および読み出し動作時に、アドレス信号ＡＤに応じて、ワード線ＷＬのいずれかをハイレベルに活性化し、他のワード線ＷＬをロウレベルに非活性化する。ビット線ドライバＢＬＤＲＶは、書き込み動作時に、ビット線ＢＬを書き込みデータＤＩの論理に応じてロウレベル（例えば、接地電圧）またはハイレベル（書き込み電圧）に設定する。ビット線ドライバＢＬＤＲＶは、読み出し動作時に、ビット線ＢＬをハイレベル（読み出し電圧）に設定する。

ソース線ドライバＳＬＤＲＶは、書き込み動作時に、ソース線ＳＬを書き込みデータＤＩの論理に応じてハイレベル（書き込み電圧）またはロウレベル（例えば、接地電圧）に設定する。これにより、ソース線ＳＬの電圧レベルは、書き込み動作時に、対応するビット線ＢＬの電圧レベルの逆に設定される。ソース線ドライバＳＬＤＲＶは、読み出し動作時に、ソース線ＳＬをフローティング状態に設定する。そして、メモリセルＭＣに保持されているデータの論理に応じた電圧または電流がソース線ＳＬに生成される。

センスアンプＳＡは、読み出し動作時に動作し、ソース線ＳＬの電圧または電流に基づいて、活性化されているワード線ＷＬに接続されるメモリセルＭＣに保持されている論理を判定し、判定した論理を読み出しデータＤＯとして出力する。

図１７に示した半導体メモリＭＲＡＭのメモリセルＭＣは、図１で説明した構造の磁気抵抗素子ＭＲＥを有しており、磁気抵抗比ＭＲは、４００℃、１時間の熱処理が実施されても劣化しない。このため、例えば、半導体メモリＭＲＡＭの配線を、ダマシン法により形成されるＣｕ配線で形成可能である。例えば、ダマシン法によるＣｕ配線の形成は、３５０℃を超える熱処理を必要とする。あるいは、トランジスタ等の素子の形成後に、素子の電気的特性を安定させるための水素シンターを実施可能である。水素シンターは、例えば、３％の水素雰囲気中で４００℃、２０分の熱処理を必要とする。これにより、高温の熱処理が必要なＣＭＯＳプロセス等を用いて、配線抵抗の低い半導体メモリＭＲＡＭあるいは信頼度の高い半導体メモリＭＲＡＭを形成でき、半導体メモリＭＲＡＭの性能を向上できる。

図１８は、図１７に示したメモリセルＭＣの構造の例を示している。ＭＴＪ素子は、半導体基板ＳＵＢの表面に形成される選択トランジスタＳＴ上に形成される。例えば、半導体基板ＳＵＢはｐ形基板であり、選択トランジスタＳＴはｎＭＯＳトランジスタである。

選択トランジスタＳＴのドレインＤＲは、ビアホールＶＩＡ１（プラグコンタクト）および接続配線ＣＮ１を介してＭＴＪ素子の自由層ＦＬ側に接続される。ビット線ＢＬは、ＭＴＪ素子の固定ＰＬ側に接続される。選択トランジスタＳＴのソースＳＣは、ビアホールＶＩＡ２（プラグコンタクト）を介して図１７に示したソースＳＬに接続される。ドレインＤＲおよびソースＳＣは拡散層の一種である。特に限定されないが、ワード線ＷＬはポリシリコン配線層を用いて形成される。ビット線ＢＬ、接続配線ＣＮ１および図１７に示したソース線ＳＬは金属配線層を用いて形成される。

この実施形態のスピン注入型のＭＲＡＭの書き込み動作では、ＭＴＪ素子を介してビット線ＢＬからソース線ＳＬに電流を流すことで、すなわち、固定層ＰＬから自由層ＦＬに電流を流すことで、メモリセルＭＣに論理０が書き込まれる。メモリセルＭＣが論理０を記憶しているとき、固定層ＰＬと自由層ＦＬの磁化方向は互いに逆（反平行状態ＡＰ）であり、ＭＴＪ素子は高抵抗状態に設定されている。また、ＭＴＪ素子を介してソース線ＳＬからビット線ＢＬに電流を流すことで、すなわち、自由層ＦＬから固定層ＰＬに電流を流すことで、メモリセルＭＣに論理１が書き込まれる。メモリセルＭＣが論理１を記憶しているとき、固定層ＰＬと自由層ＦＬの磁化方向は同じ（平行状態Ｐ）であり、ＭＴＪ素子は低抵抗状態に設定されている。

図１９は、図１に示した磁気抵抗素子ＭＲＥを含むメモリセルＭＣを有する半導体メモリＭＲＡＭの別の例を示している。例えば、半導体メモリＭＲＡＭは、ＭＴＪ素子を有する配線電流磁界型のＭＲＡＭである。配線電流磁界型のＭＲＡＭでは、ＭＴＪ素子の近くに、書き込みワード線ＷＷＬが配線される。例えば、書き込みワード線ＷＷＬは、図１９の横方向に並ぶＭＴＪ素子に沿って配線されている。

ワード線ドライバＷＬＤＲＶは、書き込み動作時に書き込みワード線ＷＷＬを駆動し、読み出し動作時にワード線ＷＬを駆動する。ビット線ドライバＢＬＤＲＶおよびソース線ドライバＳＬＤＲＶは、読み出し動作時のみ駆動される。半導体メモリＭＲＡＭのその他の構成および機能は、図１７と同様である。図１９に示した半導体メモリＭＲＡＭにおいても、高温の熱処理が必要なＣＭＯＳプロセス等を用いて、半導体メモリＭＲＡＭを形成でき、配線抵抗を低くして、半導体メモリＭＲＡＭの性能を向上できる。

図２０は、図１９に示したメモリセルＭＣの構造と書き込み動作の例を示している。図１８と同じ構造については、詳細な説明は省略する。配線電流磁界型のＭＲＡＭでは、ＭＴＪ素子は、ワード線ＷＬの上方に配置される。そして、ＭＲＡＭは、ワード線ＷＬとＭＴＪ素子との間に、ワード線ＷＬに沿って配線された書き込みワード線ＷＷＬを有している。書き込みワード線ＷＷＬは金属配線層を用いて形成される。メモリセルＭＣのその他の構造は、スピン注入型のＭＲＡＭと同様である。

配線電流磁界型のＭＲＡＭの書き込み動作では、ＭＴＪ素子は、ビット線ＢＬに流れる電流Ｉ１により発生する磁場ＭＦ１と書き込みワード線ＷＷＬに流れる電流Ｉ２により発生する磁場ＭＦ２に応じて、抵抗値が書き換わり、データの論理が書き込まれる。書き込まれるデータの論理は、ビット線ＢＬに流れる電流の向きにより設定される。例えば、ＭＴＪ素子内に矢印で示すように、固定層ＰＬと自由層ＦＬの磁化方向が互いに逆（反平行状態ＡＰ）のとき、ＭＴＪ素子は高抵抗状態に設定されている。これに対して、固定層ＰＬと自由層ＦＬの磁化方向が同じ（平行状態Ｐ）のとき、ＭＴＪ素子は低抵抗状態に設定されている。

図２１は、上述した半導体メモリＭＲＡＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を含んでいる。例えば、システムＳＹＳは、シリコン基板ＳＳ上に複数のマクロが集積されたシステムオンチップＳｏＣとして形成される。

例えば、システムＳＹＳは、ＣＰＵ、ＲＯＭ（Read Only Memory）および周辺回路ＰＥＲＩと、上述した半導体メモリＭＲＡＭのいずれかとを有している。ＣＰＵ、ＲＯＭ、周辺回路ＰＥＲＩおよび半導体メモリＭＲＡＭは、システムバスＳＢＵＳにより互いに接続されている。ＲＯＭは、ＣＰＵにより実行されるプログラムを格納している。ＣＰＵは、ＲＯＭにアクセスするとともに、半導体メモリＭＲＡＭにアクセスし、システム全体の動作を制御する。なお、ＣＰＵにより実行されるプログラムが半導体メモリＭＲＡＭに格納されるとき、ＲＯＭは不要である。周辺回路ＰＥＲＩは、システムＳＹＳに接続される入力装置および出力装置の少なくともいずれかを制御する。半導体メモリＭＲＡＭは、ＣＰＵからのアクセス要求に応じて、書き込み動作および読み出し動作を実行する。

この実施形態では、半導体メモリＭＲＡＭのメモリセルＭＣは、図１７および図１９に示したようにＭＴＪ素子を有しており、ＭＴＪ素子は、図１に示したようにトップピン構造である。ＭＴＪ素子の反強磁性層ＡＦＬは、１２．５ｎｍ以上で２０ｎｍ以下のいずれかの厚さのＰｔＭｎにより形成される。ＭＴＪ素子の固定層ＰＬは、１．５ｎｍ以上で１．７ｎｍ以下のいずれかの厚さのＲｕを含んでいる。したがって、半導体メモリＭＲＡＭの強磁性トンネル接合素子ＭＴＪは、４００℃、１時間までの熱処理に耐えることができる。換言すれば、半導体メモリＭＲＡＭの強磁性トンネル接合素子ＭＴＪは、４００℃、１時間の熱処理後も、データを保持可能な磁気抵抗比ＭＲを維持できる。この結果、半導体メモリＭＲＡＭを、製造工程において３５０℃を超える熱処理が必要なＣＰＵ等の回路とともに、１つの半導体チップ上に集積できる。例えば、ダマシン法によりＣｕ配線が形成される回路チップにおいて、Ｃｕ配線より下の層にＭＲＡＭを形成できる。半導体メモリＭＲＡＭとＣＰＵ等の回路を別々のチップにする必要がないため、システムＳＹＳの製造コストを削減できる。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
半導体基板上に配置される自由層と、
前記自由層上に配置されるトンネル絶縁膜と、
前記トンネル絶縁膜上に配置され、Ｒｕ膜を挟んで対向する第１磁性層および第２磁性層を含む固定層と、
前記固定層上に配置され、ＰｔＭｎにより形成される反強磁性層と
を備え、
前記Ｒｕ膜の厚さは、１．５ｎｍ以上、１．７ｎｍ以下であること
を特徴とする磁気抵抗素子。
（付記２）
前記反強磁性層の厚さは、１２．５ｎｍ以上、２０ｎｍ以下であること
を特徴とする付記１に記載の磁気抵抗素子。
（付記３）
磁気抵抗素子と、
ドレインが前記磁気抵抗素子の一端に接続される選択トランジスタと
を含むメモリセルと、
前記磁気抵抗素子の他端に接続されるビット線と、
前記選択トランジスタのソースに接続されるソース線と、
前記選択トランジスタのゲートに接続されるワード線と、
前記ビット線、前記ソース線および前記ワード線を駆動するドライバと
を備え、
前記磁気抵抗素子は、
半導体基板上に配置され、前記一端を介して前記選択トランジスタに接続される自由層と、
前記自由層上に配置されるトンネル絶縁膜と、
前記トンネル絶縁膜上に配置され、Ｒｕ膜を挟んで対向する第１磁性層および第２磁性層を含む固定層と、
前記固定層上に配置され、前記他端を介して前記ビット線に接続され、ＰｔＭｎにより形成される反強磁性層と
を備え、
前記Ｒｕ膜の厚さは、１．５ｎｍ以上、１．７ｎｍ以下であること
を特徴とする半導体メモリ。
（付記４）
前記反強磁性層の厚さは、１２．５ｎｍ以上、２０ｎｍ以下であること
を特徴とする付記３に記載の半導体メモリ。
（付記５）
ダマシン法により形成されたＣｕ配線を含むこと
を特徴とする付記３または付記４に記載の半導体メモリ。
（付記６）
半導体メモリと、
前記半導体メモリとともに半導体基板上に形成され、前記半導体メモリにアクセスするコントローラと
を備え、
前記半導体メモリは、
磁気抵抗素子と、
ドレインが前記磁気抵抗素子の一端に接続される選択トランジスタと
を含むメモリセルと、
前記磁気抵抗素子の他端に接続されるビット線と、
前記選択トランジスタのソースに接続されるソース線と、
前記選択トランジスタのゲートに接続されるワード線と、
前記ビット線、前記ソース線および前記ワード線を駆動するドライバと
を備え、
前記磁気抵抗素子は、
半導体基板上に配置され、前記一端を介して前記選択トランジスタに接続される自由層と、
前記自由層上に配置されるトンネル絶縁膜と、
前記トンネル絶縁膜上に配置され、Ｒｕ膜を挟んで対向する第１磁性層および第２磁性層を含む固定層と、
前記固定層上に配置され、前記他端を介して前記ビット線に接続され、ＰｔＭｎにより形成される反強磁性層と
を備え、
前記Ｒｕ膜の厚さは、１．５ｎｍ以上、１．７ｎｍ以下であること
を特徴とするシステム。
（付記７）
前記反強磁性層の厚さは、１２．５ｎｍ以上、２０ｎｍ以下であること
を特徴とする付記６に記載のシステム。
（付記８）
ダマシン法により形成されたＣｕ配線を含むこと
を特徴とする付記６または付記７に記載のシステム。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＡＦＬ‥反強磁性層；ＡＲＹ‥メモリセルアレイ；ＢＥＬ‥下部電極；ＢＬ‥ビット線；ＢＬＤＲＶ‥ビット線ドライバ；ＢＵＦ‥バッファ層；ＣＡＰ‥キャップ層；ＦＬ‥自由層；ＩＮＳ‥挿入層；Ｍ１、Ｍ２‥磁性層；ＭＣ‥メモリセル；ＭＲＡＭ‥半導体メモリ；ＭＲＥ‥磁気抵抗素子；ＭＴＪ‥強磁性トンネル接合素子；ＰＥＲＩ‥周辺回路；ＰＬ‥固定層；ＳＡ‥センスアンプ；ＳＢＵＳ‥システムバス；ＳＬ‥ソース線；ＳＬＤＲＶ‥ソース線ドライバ；ＳＰＣ‥スペーサー層；ＳＳ‥シリコン基板；ＳＴ‥選択トランジスタ；ＳＴＯＰ‥ストッパー層；ＳＹＳ‥システム；ＴＥＬ‥上部電極；ＴＬ‥トンネル絶縁膜；ＷＬ‥ワード線；ＷＬＤＲＶ‥ワード線ドライバ；ＷＷＬ‥書き込みワード線

Claims (4)

1. 半導体基板上に配置される自由層と、
   前記自由層上に配置されるトンネル絶縁膜と、
   前記トンネル絶縁膜上に配置され、Ｒｕ膜を挟んで対向する第１磁性層および第２磁性層を含む固定層と、
   前記固定層上に配置され、ＰｔＭｎにより形成される反強磁性層と
   を備え、
   前記Ｒｕ膜の厚さは、１．５ｎｍ以上、１．７ｎｍ以下であること
   を特徴とする磁気抵抗素子。
2. 前記反強磁性層の厚さは、１２．５ｎｍ以上、２０ｎｍ以下であること
   を特徴とする請求項１に記載の磁気抵抗素子。
3. 磁気抵抗素子と、
   ドレインが前記磁気抵抗素子の一端に接続される選択トランジスタと
   を含むメモリセルと、
   前記磁気抵抗素子の他端に接続されるビット線と、
   前記選択トランジスタのソースに接続されるソース線と、
   前記選択トランジスタのゲートに接続されるワード線と、
   前記ビット線、前記ソース線および前記ワード線を駆動するドライバと
   を備え、
   前記磁気抵抗素子は、
   半導体基板上に配置され、前記一端を介して前記選択トランジスタに接続される自由層と、
   前記自由層上に配置されるトンネル絶縁膜と、
   前記トンネル絶縁膜上に配置され、Ｒｕ膜を挟んで対向する第１磁性層および第２磁性層を含む固定層と、
   前記固定層上に配置され、前記他端を介して前記ビット線に接続され、ＰｔＭｎにより形成される反強磁性層と
   を備え、
   前記Ｒｕ膜の厚さは、１．５ｎｍ以上、１．７ｎｍ以下であること
   を特徴とする半導体メモリ。
4. 半導体メモリと、
   前記半導体メモリとともに半導体基板上に形成され、前記半導体メモリにアクセスするコントローラと
   を備え、
   前記半導体メモリは、
   磁気抵抗素子と、
   ドレインが前記磁気抵抗素子の一端に接続される選択トランジスタと
   を含むメモリセルと、
   前記磁気抵抗素子の他端に接続されるビット線と、
   前記選択トランジスタのソースに接続されるソース線と、
   前記選択トランジスタのゲートに接続されるワード線と、
   前記ビット線、前記ソース線および前記ワード線を駆動するドライバと
   を備え、
   前記磁気抵抗素子は、
   半導体基板上に配置され、前記一端を介して前記選択トランジスタに接続される自由層と、
   前記自由層上に配置されるトンネル絶縁膜と、
   前記トンネル絶縁膜上に配置され、Ｒｕ膜を挟んで対向する第１磁性層および第２磁性層を含む固定層と、
   前記固定層上に配置され、前記他端を介して前記ビット線に接続され、ＰｔＭｎにより形成される反強磁性層と
   を備え、
   前記Ｒｕ膜の厚さは、１．５ｎｍ以上、１．７ｎｍ以下であること
   を特徴とするシステム。