JP4624530B2 - 不揮発性強誘電体メモリのセルブロック構造 - Google Patents
不揮発性強誘電体メモリのセルブロック構造 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性強誘電体メモリ装置に係るもので、特に、ビットラインの負荷を減少させることができ、かつセンスアンプブロックを容易に配置できるようにした不揮発性強誘電体メモリのセルブロック構造に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータは保存される。
【０００３】
以下、従来技術に係る不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図１は従来不揮発性強誘電体メモリ装置の単位セル構成図である。
図１に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔を置いてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに連結され、ソースは前記ビットラインに連結されるトランジスタＴ１と、二端子のうち第１端子はトランジスタＴ１のドレインに連結され、第２端子は前記プレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１とで構成されている。
【０００４】
以下、このような単位セルの構成を有する従来の強誘電体メモリ装置の全体アレイ構成を概略説明する。
図２は従来強誘電体メモリ装置の構成ブロック図であり、図３は図２の一部のみを取り出して示した概略の回路構成図である。
従来技術の強誘電体メモリのセルアレイを中心としたブロック構成は次の通りである。
従来の強誘電体メモリ装置は、単位セルを多数配置してアレイとしたメインセルアレイ部４１をほぼ矩形の領域に区画し、その図面上下側の一部を参照セルアレイ部４２に割り当てている。そして、メインセルアレイ部４１の矩形領域の一辺に沿ってメインセルアレイ部４１及び参照セルアレイ部４２に駆動信号を印加するワードライン駆動部４３を配置し、参照セルアレイ部４２を割り当てた箇所に沿った位置にセンスアンプ部４４を配置していた。ワードライン駆動部４３はメインセルアレイ部４１のメインワードライン及び参照セルアレイ部４２の参照ワードラインに駆動信号を印加する。センスアンプ部４４は複数のセンスアンプより構成され、ビットライン及びビットバーラインの信号を増幅する。
【０００５】
このような構成を有する従来技術の強誘電体メモリの概略の回路構成を以下に説明する。
図３に示すように、メインセルアレイ４１はＤＲＡＭのように折り返しビットライン構造を有する。そして、参照セルアレイ部４２もまた折り返しビットライン構造を有し、参照セルワードラインと参照セルプレートラインとを対として構成している。この参照セルワードライン及び参照セルプレートラインをそれぞれＲＷＬ＿Ｎ−１、ＲＰＬ＿Ｎ−１とＲＷＬ＿Ｎ，ＲＰＬ＿Ｎとする。
【０００６】
メインセルワードラインＭＷＬ＿Ｎ−１とメインセルプレートラインＭＰＬ＿Ｎ−１が活性化されるとき、同時に参照セルワードラインＲＷＬ＿Ｎ−１と参照セルプレートラインＲＰＬ＿Ｎ−１も活性化される。従って、ビットラインＢ／Ｌにはメインセルのデータが載せられ、ビットバーラインＢＢ／Ｌには参照セルのデータが載せられる。
【０００７】
また、メインセルワードラインＭＷＬ＿ＮとメインセルプレートラインＭＰＬ＿Ｎが活性化されるとき、同時に参照セルワードラインＲＷＬ＿Ｎと参照セルプレートラインＲＰＬ＿Ｎもまた活性化される。従って、ビットバーラインＢＢ／Ｌにはメインセルのデータが載せられ、ビットラインＢ／Ｌには参照セルのデータが載せられる。
参照セルによる参照レベルはメインセルによるビットラインレベルのＢ＿Ｈ（High)とＢ＿Ｈ（Low)との間に存在する。
【０００８】
参照電圧ＲＥＦをビットラインレベルのＢ＿ＨとＢ＿Ｈとの間に存在するようにするためには、参照セルの動作方法に従って二つの方法が考えられる。
【０００９】
第一は、参照セルのキャパシタにロジック「１」を格納する方法で、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて小さくすればよい。
第二は、参照セルのキャパシタにロジック「０」を格納する方法で、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて大きくすればよい。
従来技術に係る不揮発性強誘電体メモリ装置は二つの方法を用いることでセンスアンプ部４４にて必要とされる参照電圧を作り出すことができる。
【００１０】
以下、このように構成された従来技術の強誘電体メモリのセンスアンプの構成を説明する。
図４は従来技術の強誘電体メモリのセンスアンプの回路構成図であり、図５はラッチ形センスアンプを有する強誘電体メモリのセルブロック構成図である。
従来技術のセンスアンプは二つのＰＭＯＳトランジスタと二つのＮＭＯＳトランジスタとで構成され、トランジスタはラッチ形のインバータ構造を成している。
【００１１】
第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２とが向き合って形成され、第１ＰＭＯＳトランジスタＭＰ１の出力端は第２ＰＭＯＳトランジスタＭＰ２のゲートに連結され、第２ＰＭＯＳトランジスタＭＰ２の出力端は第１ＰＭＯＳトランジスタＭＰ１のゲートに連結されている。そして、第１、第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２の入力端には共通にＳＡＰ信号が印加される。ＳＡＰ信号は第１、第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２を活性化させるための活性化信号である。
【００１２】
第１ＰＭＯＳトランジスタＭＰ１の出力端には第１ＮＭＯＳトランジスタＭＮ１が直列に連結され、第２ＰＭＯＳトランジスタＭＰ２の出力端には第２ＮＭＯＳトランジスタＭＮ２が直列に連結される。この際、第２ＮＭＯＳトランジスタＭＮ２の出力端は第１ＮＭＯＳトランジスタＭＮ１のゲートに連結され、第１ＮＭＯＳトランジスタＭＮ１の出力端は第２ＮＭＯＳトランジスタＭＮ２のゲートに連結される。そして、第１、第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２の入力端は共通にＳＡＮ信号が印加される。ＳＡＮ信号は第１、第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２を活性化させるための活性化信号である。
【００１３】
第１ＰＭＯＳトランジスタＭＰ１と第１ＮＭＯＳトランジスタＭＮ１の出力端はビットラインＢ／Ｌに共通に連結され、第２ＰＭＯＳトランジスタＭＰ２と第２ＮＭＯＳトランジスタＭＮ２の出力端はビットバーラインＢＢ／Ｌに連結される。このようなセンスアンプはその出力がそれぞれビットラインＢ／Ｌ、ビットバーラインＢＢ／Ｌに連結され、メインセル及び参照セルへの入出力が可能とする。従って、普通のセンスアンプ不活性化時のプリチャージの間はＳＡＰ、ＳＡＮ、Ｂ／Ｌ、ＢＢ／Ｌの信号は全て１／２Ｖｃｃ状態を維持する。一方、活性化時にはＳＡＰが「ハイ」レベルにプルアップされ、ＳＡＮは接地レベルにプルダウンされる。
【００１４】
このようなセンスアンプはセルアレイで次のようなレイアウト構成を有する。即ち、オープンビットライン形態にセルブロックを構成する場合（図５参照）は、センスアンプ４４を二つのセルアレイブロック１、２の間に配置し、センスアンプの二つの入力はそれぞれセルアレイブロック１とセルアレイブロック２のビットラインとビットバーラインに連結される。
【００１５】
【発明が解決しようとする課題】
上記した従来不揮発性強誘電体メモリ装置は次のような問題点があった。
第一、互いに異なるデータバス（ビットライン、ビットバーライン）を用いてデータの読み出し及び書き込みが行われるので、複数のデータバスが必要となり、レイアウトを効率よく設計することができない。
第二、読み出し及び書き込みに伴う増幅の安定性が期待できない。
第三、セルアレイブロックに対応してセンスアンプアレイを構成するので、ビットラインの負荷のため素子のデータ入出力動作の高速化に限界があり、全体アレイ構成時にチップレイアウト面積を縮小し難い。
従って、セルアレイ及びセンスアンプアレイの効率的配置が難しくなり、メモリの設計から量産に適用するまで長期間が所要となるので、製品競争力が低下する。
【００１６】
本発明は以上の従来技術の強誘電体メモリ装置の問題点を解決するためのもので、ビットラインの負荷を減少させることができ、かつセンスアンプブロックを容易に配置できるようにした不揮発性強誘電体メモリのセルブロック構造を提供することにその目的がある。
【００１７】
【課題を解決するための手段】
上記目的を達成するための本発明に係る不揮発性強誘電体メモリのセルブロック構造は、ＳＷＬドライバブロックにスプリット構造のワードラインが連結され、そのワードラインから駆動制御を受けるセルアレイブロックを含む強誘電体メモリ装置において、ＳＷＬドライバブロックに対応する一つのセルアレイブロックを第１領域と第２領域とに分けて構成し、その間に第１領域と第２領域とを選択するセルブロック選択スイッチング部を配置し、第１領域のデータを第１センスアンプで、第２領域のデータを第２センスアンプでセンシングするようにしたことを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、添付図面に基づいて本発明実施形態に係る不揮発性強誘電体メモリ装置を詳細に説明する。
まず、本不揮発性強誘電体メモリ装置のアレイを構成する単位セル構成について説明する。
図６は本発明に係るＳＷＬ強誘電体メモリの概略の回路構成図であり、図７はＳＷＬ強誘電体メモリの動作タイミング図である。
本不揮発性強誘電体メモリ装置の単位セルは行方向に形成され、互いに一定の間隔を有する第１スプリットワードラインＳＷＬ１及び第２スプリットワードラインＳＷＬ２と、第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２を横切る方向に形成された第１ビットラインＢ／Ｌ１及び第２ビットラインＢ／Ｌ２と、ゲートが第１スプリットワードラインＳＷＬ１に連結され、ドレインが第１ビットラインＢ／Ｌ１に連結される第１トランジスタＴ１と、第１トランジスタＴ１のソースと第２スプリットワードラインＳＷＬ２との間に連結される第１強誘電体キャパシタＦＣ１と、ゲートが第２スプリットワードラインＳＷＬ２に連結され、ドレインが第２ビットラインＢ２に連結される第２トランジスタＴ２と、第２トランジスタＴ２のソースと第１スプリットワードラインＳＷＬ１との間に連結される第２強誘電体キャパシタＦＣ２とで構成されている。
【００１９】
そして、ビットラインとビットラインとの間には双方のビットラインを介して伝達されたデータをセンシングして、データラインＤＬ又はデータバーライン／ＤＬへ伝達するセンスアンプＳＡが形成されている。さらに、センスアンプＳＡをイネーブルさせるためのイネーブル信号ＳＥＮを出力するセンスアンプイネーブル部がさらに備えられ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部ＣＳが備えられる。
【００２０】
本実施形態では、このような２Ｔ／２Ｃ構造を単位セルを複数形成してセルアレイ部が構成されていると説明しているがるが、これは構造上の問題であって、データの格納単位として見ると、一対のスプリットワードラインと一つのビットライン、一つのトランジスタ１Ｔと一つの強誘電体キャパシタ１Ｃが単位セルであることには変わりない。
【００２１】
以下、本発明に係る不揮発性強誘電体メモリ装置のデータ入出力動作を説明する。
図７のＴ０区間は第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２が「ハイ」に活性化される前の区間であって、全てのビットラインをＮＭＯＳトランジスタのしきい電圧レベルにプリチャージさせる。Ｔ１区間は第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２が双方とも「ハイ」となる区間であって、メインセルの強誘電体キャパシタのデータがメインビットラインへ伝達され、ビットラインのレベルが変化する。このとき、ロジック「ハイ」に格納されていた強誘電体キャパシタの充電極性に対してビットラインとスプリットワードラインとに互いに反対極性の電界が加えられるので、強誘電体の極性が破壊されつつ多量の電流が流れ、ビットラインに高い電圧が誘起される。
【００２２】
一方、ロジック「ロー」に格納されていた強誘電体キャパシタはビットラインとスプリットワードラインとに同一極性の電界が加えられるので、強誘電体の極性が破壊されず、少量の電流が流れるので、ビットラインに多少低い電圧が誘起される。ビットラインにセルデータが十分に載せられると、センスアンプを活性化させるために、センスアンプイネーブル信号ＳＥＮを「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００２３】
一方、破壊されたセルのロジック「ハイ」データは第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２が「ハイ」の状態では復せないので、次のＴ２，Ｔ３区間で再格納されるようにする。Ｔ２区間は、第１スプリットワードラインＳＷＬ１は「ロー」に遷移され、第２スプリットワードラインＳＷＬ２は「ハイ」を維持し続ける区間であって、第２トランジスタＴ２はオンの状態となる。そのとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタＦＣ２の一方の電極へ伝達され、ロジック「１」の状態に復す。
【００２４】
Ｔ３区間は第１スプリットワードラインＳＷＬ１が再び「ハイ」に遷移され、第２スプリットワードラインＳＷＬ２は「ロー」に遷移される区間であって、第１トランジスタＴ１はオンの状態となる。そのとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタＦＣ１の一方の電極へ伝達され、ロジック「１」の状態に復す。
【００２５】
以下、本発明の不揮発性強誘電体メモリ装置の動作原理をより詳細に説明する。
図８は参照セルを含む１Ｔ、１Ｃ強誘電体メモリの回路構成図である。
本実施形態に係る１Ｔ、１Ｃ強誘電体メモリ装置のアレイ構成は参照セル領域とメインセル領域とを有するが、従来構成と異なり、メインセルのワードラインが選択されたときに、その同じワードラインで参照セルが活性化させるように参照セル領域が配置されている。
【００２６】
本実施形態に係わるメインセル領域のアレイはスプリットワードライン構造を有し、前述のようにその一対のワードライン（図８ではＳＷＬ１＿Ｎ−１、ＳＷＬ２＿Ｎ−１）にメインセルの単位セルが図６に示すように配置されるが、同時に一対の参照セルも同じワードラインに接続されている。すなわち、図８では、ＳＷＬドライバユニット８１に最も近い位置に示された構造上の単位セル（一対の記憶単位セル）が参照セルを構成している。要するに、本実施形態では参照セルがメインセル領域のＳＷＬドライバユニット８１に沿ってカラム状に配置されているといえる。したがって、ＳＷＬドライバブロック８１によって一対のスプリットワードラインが活性化されると、メインセル領域及び参照セル領域のセルが同時に活性化される。
【００２７】
したがって、メインセルのデータはメインビットラインＢＬ１、ＢＬ２へ伝達されセンスアンプ８３ａ、８３ｂへ伝達され、参照セルのデータは参照ビットラインＲＢＬ１、ＲＢＬ２へ伝達される。参照ビットラインの信号はセンスアンプに直接用いられず、レベルシフトトレーサ８２ａ、８２ｂによる増幅過程を経て、その出力がセンスアンプの入力として用いられる。
【００２８】
本実施形態における参照ビットラインの信号はメインビットラインのロジック「０」の状態と同じに設定されている。こうすることにより、メインセルと参照セルとの大きさを同一に構成し、参照セルにロジック「０」を格納させておくことができる。従って、レベルシフトトレーサ８２ａ、８２ｂは、参照ビットラインのレベルを感知して、△Ｖ値を追加し、そのΔＶのレベルの信号を出力として送り出す。出力レベルΔＶはメインセルによるメインビットラインのレベル「ハイ」とレベル「ロー」との間の値である。
【００２９】
このような本実施形態による強誘電体メモリ装置は、参照セルがメインセルのスプリットワードラインの信号を受けるので安定に動作し、かつ、読み出し時にデータが破壊されることがないのでセルの劣化現象が抑えられる。
しかし、強誘電体メモリ装置を図８に示すように構成する場合は、一つのＳＷＬドライバブロックにより制御されるセルで構成されたセルアレイブロックに対応してセンスアンプアレイが構成されるので、ビットラインの負荷のため装置のデータ入出力動作の高速化に限界があり、全体のアレイを構成する時チップレイアウト面積を縮小し難い。従って、セルアレイ及びセンスアンプアレイの効率的な配置が難しくなり、メモリ設計から量産に適用するまで長期間が所要となるので、製品競争力が低下する。従って、本発明ではデータセンシング動作においてビットラインの負荷による影響を減らして、センスアンプアレイを容易に配置させるための新たなセルアレイ構造を提案する。
【００３０】
図９は本発明実施形態に係るセルアレイブロックの基本構造図である。
本実施形態は基本的に一つのＳＷＬドライバブロック９１の駆動制御を受けるセルアレイブロックを上、下の二つ、第１領域、第２領域に分離して、センシング動作時に発生するビットライン負荷を減少させるようにしたものである。その具体的構成は、ＳＷＬドライバブロック９１の駆動制御を受けるセルアレイブロックをセルアレイブロック１１（９４）とセルアレイブロック２１（９６）、そして、セルアレイブロック１２（９５）とセルアレイブロック２２（９７）とに分けたことを特徴とするものである。そして、セルアレイブロック１１（９４）とセルアレイブロック２１（９６）との間、及び、セルアレイブロック１２（９５）とセルアレイブロック２２（９７）との間にそれぞれセルブロック選択スイッチング部９２、９３を配置した。
【００３１】
セルアレイを構成している多数のビットラインの奇数列ビットラインのデータを第１センスアンプアレイ９８ａ、９８ｂで、偶数列ビットラインのデータを第２センスアンプアレイ９９ａ、９９ｂでセンスするように構成させている。
このような本実施形態に係る強誘電体メモリのセルブロック構造において、各セルアレイブロックを構成する単位メモリセルの構造は図６と同様である。
【００３２】
セルアレイブロックの詳細構成を以下に説明する。
図１０ａと図１０ｂは本発明に係るセルブロック選択スイッチング部の基本連結関係を示す構成図である。
図１０ａはセルブロック選択スイッチング部９３の基本連結関係を示すもので、それぞれのセルブロック選択スイッチ９３ｃ、９３ｄ、９３ｅ、９３ｆがセルアレイブロック９５と９７の間に構成され、それぞれのセルアレイブロックのビットラインに連結され、各セルブロック選択スイッチで選択したブロックのビットラインをそれぞれ上、下のセンスアンプ１０１ａ、１０１ｂ、１０２ａ、１０２ｂに接続するように形成されている。
即ち、偶数列のビットラインの選択されたブロックのラインが上側のセンスアンプ１０１ａ、１０１ｂの入力に連結され、奇数列のビットラインは下側のセンスアンプ１０２ａ、１０２ｂの入力に連結される。
【００３３】
また、参照レベル発生部１００における連結関係は次の通りである。
カラムに配置された参照セルでは図面上上側のブロックのビットラインと下側のブロックのビットラインとがセルブロック選択スイッチ９３ａ、９３ｂに接続され、選択されたブロックの参照セルアレイのビットラインの出力信号を対応するベルシフトトレーサ１００ａ、１００ｂの入力に接続するように配置されている。即ち、偶数列のセルブロック選択スイッチ９３ｂはいずれかのブロックの参照セルのビットラインを上側のレベルシフトトレーサ１００ａの入力に連結し、奇数列のセルブロック選択スイッチ９３ａは下側のレベルシフトトレーサ１００ｂへビットラインを連結する。
【００３４】
以下、セルブロック選択スイッチング部９３の基本連結関係における参照セル領域の連結関係を説明する。
図１０ｂに示すように、奇数列のセルブロック選択スイッチ９３ａは上、下のブロックの参照ビットライン１０３ａ、１０３ｂと連結され、かつ下側ＬＴ入力線１０４ｂに連結される。そして、偶数列のセルブロック選択スイッチ９３ｂは上、下のブロックの参照ビットライン１０３ａ、１０３ｂと連結され、かつ上側ＬＴ入力線１０４ａに連結される。
ここで、参照セルアレイを構成するビットライン、つまり、上側参照ビットライン１０３ａと下側参照ビットライン１０３ｂはメインセルアレイのビットラインと同一層に形成され、下側ＬＴ入力線１０４ｂと上側ＬＴ入力線１０４ａはセルアレイブロックのビットラインと異なる層（主にビットラインの上側）に形成される。
【００３５】
このようなセルブロック選択スイッチング部を構成するそれぞれのセルブロック選択スイッチの詳細構成は以下の通りである。
図１１はセルブロック選択スイッチング部の本実施形態によるスイッチング素子の構成図である。
スイッチング素子は基本的に二つのＮＭＯＳトランジスタＴ１、Ｔ２が直列に連結される構造を有する。そして、ＮＭＯＳトランジスタＴ１、Ｔ２のそれぞれのゲートには、上下に分けられたセルアレイブロック１とセルアレイブロック２をそれぞれ選択するブロック１選択信号とブロック２選択信号が入力される。
例えば、ブロック１選択信号が「ハイ」に活性化されると、上側のブロックのセルアレイのビットライン信号がＳＷ出力線へ伝達される。そして、ブロック２選択信号が「ハイ」に活性化されると、下側のセルアレイのビットライン信号がＳＷ出力線へ伝達される。
【００３６】
以下、本実施形態に係るセルブロック選択スイッチング部とセンスアンプブロックとの連結関係を説明する。
図１２はセルブロック選択スイッチング部及びセンスアンプブロックの詳細連結関係を示す構成図である。直列連結された二つのＮＭＯＳトランジスタにより構成されたスイッチング素子１２１ａ、１２１ｂがそれぞれブロック１のセルアレイ１とブロック２のセルアレイ２のビットラインに連結される。そして、奇数列のセルブロック選択スイッチング素子１２１ａのＳＷ出力線は下側センスアンプ１２０ｂに連結され、偶数列のセルブロック選択スイッチング素子１２１ｂのＳＷ出力線は上側センスアンプ１２０ａへ連結される。上側センスアンプ１２０ａの一方には上側のレベルシフトトレーサＬＴの出力信号（top ＲＥＦ）が入力され、他方には偶数列のセルブロック選択スイッチング素子１２１ｂのＳＷ出力線を通った信号が入力される。そして、下側センスアンプ１２０ｂの一方には下側のレベルシフトトレーサＬＴの出力信号（bot ＲＥＦ）が入力され、他方には奇数列のセルブロック選択スイッチング素子１２１ａのＳＷ出力線を通った信号が入力される。
【００３７】
上、下側センスアンプ１２０ａ、１２０ｂの詳細構成は以下の通りである。
図１３はセンスアンプブロックの詳細構成図であり、これはセンスアンプアレイを構成する複数のセンスアンプのうち任意の一つを示すものである。
まず、ソースに印加されるメインビットラインの信号をスイッチングする第１トランジスタＴ１と、ソースに印加されるレベルシフトトレーサＬＴからの参照信号をスイッチングする第２トランジスタＴ２と、ゲートが第２トランジスタＴ２のソースと連結され、ドレインは第１トランジスタＴ１のドレインと連結される第３トランジスタＴ３と、ゲートが第１トランジスタＴ１の入力端と連結され、ドレインは第２トランジスタＴ２のドレインと連結される第４トランジスタＴ４と、ソースが接地端に連結され、ドレインは第３、第４トランジスタ両方に連結される第５トランジスタＴ５と、ゲートが第２トランジスタＴ２のドレインに連結され、ソースは電源電圧端Ｖｃｃに連結され、ドレインは第１トランジスタＴ１のドレインと連結される第６トランジスタＴ６と、ゲートが第１トランジスタＴ１のドレインに連結され、ソースは電源電圧端に連結され、ドレインは第２トランジスタＴ２のドレインと連結される第７トランジスタＴ７と、第６トランジスタＴ６のドレインと第７トランジスタＴ７のドレインを等電位化させる第８トランジスタＴ８と、ソースが第３トランジスタＴ３のドレインに連結され、増幅したメインビットラインの信号をデータバス（ＤＢ１）にスイッチングする第９トランジスタＴ９と、ソースが第４トランジスタＴ４のドレインに連結され、増幅したメインビットライン信号の逆位相信号をデータバーバス（ＤＢＢ１）にスイッチングする第１０トランジスタＴ１０とで構成されている。
【００３８】
メインビットラインの信号を第１トランジスタＴ１のソースにスイッチングする第１１トランジスタＴ１１がさらに配置されており、参照信号を第２トランジスタＴ２のソースにスイッチングする第１２トランジスタＴ１２がさらに構成されている。第１１トランジスタＴ１１はメインビットラインコントロール信号（ＢＬＣ）により制御され、第１２トランジスタＴ１２は参照ビットラインコントロール信号（ＲＬＣ）により制御される。
【００３９】
第１トランジスタＴ１は増幅した信号を第４トランジスタＴ４のゲートにフィードバックさせる機能をさらに含み、第２トランジスタＴ２は増幅した信号を第３トランジスタＴ３のゲートにフィードバックさせる機能をさらに含む。また、第１、第２トランジスタＴ１、Ｔ２はデータの書き込み時オンの状態を維持し、データの読み出し時はオフの状態を維持する。第９、第１０トランジスタＴ９、Ｔ１０はカラム選択信号ＣＳにより制御される。第６、第７トランジスタＴ６、Ｔ７及び第８トランジスタＴ８はＰＭＯＳトランジスタで構成され、その他はＮＭＯＳトランジスタで構成される。第５トランジスタＴ５はセンスアンプ活性化信号ＳＥＮにより動作し、第８トランジスタＴ８はセンスアンプ等電位化信号ＳＥＱにより動作する。そして、第１、第２トランジスタＴ１、Ｔ２のゲートにはラッチイネーブルコントロール信号ＬＥＣが印加される。
【００４０】
以上の内容は本実施形態に係る基本的なセルアレイブロックの構造を示すものであり、ＳＷＬドライバが一つ以上である時のセルアレイブロックの構造を説明する。
図１４は本実施形態に係るセルアレイブロックの構成図である。
図１４は二つのＳＷＬドライバブロックにより駆動制御されるセルアレイを本願発明に従って配置した場合のレイアウト構成を示すものである。
ＳＷＬドライバブロック１４０の駆動制御を受けるセルアレイブロックを上、下の二つに分離し、他のＳＷＬドライバブロック１４１の駆動制御を受ける他のセルアレイブロックを上、下の二つに分離する。そして、その分離領域にデータセンシング動作におけるセル選択手段であるスイッチング素子を構成して、センシング動作から発生するビットラインの負荷を減少させている。
【００４１】
ここで、ＳＷＬドライバブロック１４０の駆動制御を受ける下側セルアレイブロック１４２ｂ、１４２ｄとＳＷＬドライバブロック１４１の駆動制御を受ける上側セルアレイブロック１４３ａ、１４３ｃの奇数列または偶数列の何れか一列のスイッチング素子に連結されるビットラインのセルは第２センスアンプアレイ１４５ａ、１４５ｂを共有する。このようにセンスアンプアレイを共有することで全体的にレイアウト設計が容易となる。
【００４２】
ＳＷＬドライバブロック１４０の駆動制御を受けるセルアレイブロックをセルアレイブロック１１（１４２ａ）、セルアレイブロック２１（１４２ｂ）、セルアレイブロック１２（１４２ｃ）、セルアレイブロック２２（１４２ｄ）とに分ける。そのセルアレイブロック１１（１４２ａ）とセルアレイブロック２１（１４２ｂ）の間、そして、セルアレイブロック１２（１４２ｃ）とセルアレイブロック２２（１４２ｄ）の間にそれぞれセルブロック選択スイッチング部１４７ａ、１４７ｂを配置する。
【００４３】
同様に、ＳＷＬドライバブロック１４１の駆動制御を受けるセルアレイブロックを、セルアレイブロック３１（１４３ａ）、セルアレイブロック４１（１４３ｂ）、セルアレイブロック３２（１４３ｃ）、セルアレイブロック４２（１４３ｄ）とに分け、セルアレイブロック３１（１４３ａ）とセルアレイブロック４１（１４３ｄ）の間、そして、セルアレイブロック３２（１４３ｃ）とセルアレイブロック４２（１４３ｄ）の間にそれぞれセルブロック選択スイッチング部１４８ａ、１４８ｂを配置する。
【００４４】
セルブロック選択スイッチング部１４７ａ、１４７ｂ、１４８ａ、１４８ｂの各スイッチング素子の出力線はそれぞれ上側のセンスアンプアレイと下側のセンスアンプアレイとに交替に連結される。従って、奇数列または偶数列の何れか一つのビットラインに連結されるセルは、それぞれ上側に構成されるセンスアンプアレイを介してデータの入出力が行われ、他の一つのビットラインに連結されるセルは、下側に構成されるセンスアンプアレイを介してデータの入出力が行われる。そして、互い異なるＳＷＬドライバブロックの駆動制御を受ける各セルアレイブロックは、そのブロックの間に構成されるセンスアンプアレイを共有する。
【００４５】
図１４に示すように、ＳＷＬドライバブロック１４０の駆動制御を受ける下側のセルアレイブロック２１、２２（１４２ｂ)(１４２ｄ）とＳＷＬドライバブロック１４１の駆動制御を受ける上側のセルアレイブロック３１、３２（１４３ａ)(１４３ｃ）との間に構成される第２センスアンプアレイ１４５ａ、１４５ｂは上下のものに共有されるブロックである。そして、セルアレイブロック１１、１２（１４２ａ)(１４２ｃ）の上側には第１センスアンプアレイ１４４ａ、１４４ｂが、セルアレイブロック４１、４２（１４３ｂ)(１４３ｄ）の下側には第３センスアンプアレイ１４６ａ、１４６ｂが配置されている。
【００４６】
セルアレイブロックの詳細構成は以下の通りである。
図１５はセルアレイブロック間のスイッチング素子の連結関係を示す構成図である。それぞれのセルブロック選択スイッチ１４７ｂ−１、１４７ｂ−２、１４７ｂ−３、１４７ｂ−４、１４７ｂ−５、１４７−６がセルアレイブロック１４２ｃ、１４２ｄの間に構成され、各セルアレイブロックのビットラインに連結される。そして、各セルブロック選択スイッチの出力信号はそれぞれ上、下のセンスアンプ１４４ｂ−１、１４４ｂ−２、１４５ｂ−１、１４５ｂ−２の入力に用いられる。即ち、偶数列は上側のセンスアンプ１４４ｂ−１、１４４ｂ−２の入力に連結され、奇数列は下側のセンスアンプ１４５ｂ−１、１４５ｂ−２の入力に連結される。
【００４７】
そして、隣接する他のＳＷＬドライバブロックの駆動制御を受けるセルアレイブロック１４３ｃ、１４３ｄの間には、セルブロック選択スイッチ１４８ｂ−１、１４８ｂ−２、１４８ｂ−３、１４８ｂ−４、１４８ｂ−５、１４８ｂ−６が構成され、各セルアレイブロックのビットラインに連結される。そして、各セルブロック選択スイッチの出力信号は、それぞれ上、下のセンスアンプ１４５ｂ−１、１４５ｂ−２、１４６ｂ−１、１４６ｂ−２の入力に用いられる。即ち、偶数列は上側のセンスアンプ１４５ｂ−１、１４５ｂ−２の入力に連結され、奇数列は下側のセンスアンプ１４６ｂ−１、１４６ｂ−２の入力に連結される。
【００４８】
互い異なるＳＷＬドライバブロックの駆動制御を受けるセルアレイの間に構成される第２センスアンプアレイ１４５ｂのセンスアンプ１４５ｂ−１、１４５ｂ−２はセルアレイブロック１２、２２（１４２ｃ)(１４２ｄ）の奇数列ビットラインに連結されたスイッチング素子１４７ｂ−３、１４７ｂ−５とセルアレイブロック３２、４２（１４３ｃ)(１４３ｄ）の奇数列ビットラインに連結されたスイッチング素子１４８ｂ−３、１４８ｂ−５とに共通に連結され共有される。そして、セルアレイブロックの偶数列ビットラインに連結されたスイッチング素子は、図面に示しない他のＳＷＬドライバブロックの駆動制御を受けるセルアレイブロックの偶数列ビットラインに連結されたスイッチング素子に共通に連結され、各センスアンプを共有する。
【００４９】
次は、参照レベル発生部１５０における連結関係を説明する。
カラム参照セルでセルブロック選択スイッチ１４７ｂ−１、１４７ｂ−２には参照セルアレイ１４２ｃ、１４２ｄのビットライン信号が入力され、その出力信号はそれぞれ上、下のレベルシフトトレーサ１５０ａ、１５０ｂの入力に用いられる。即ち、偶数列のセルブロック選択スイッチ１４７ｂ−２の出力は上側のレベルシフトトレーサ１５０ａの入力に連結され、奇数列のセルブロック選択スイッチ１４７ｂ−１の出力は下側のレベルシフトトレーサ１５０ｂの入力に連結される。
【００５０】
そして、セルブロック選択スイッチ１４８ｂ−１、１４８ｂ−２には参照セルアレイ１４３ｃ、１４３ｄのビットライン信号が入力され、その出力信号はそれぞれ上、下のレベルシフトトレーサ１５０ｂ、１５０ｃの入力に用いられる。
すなわち、偶数列のセルブロック選択スイッチ１４８ｂ−２の出力は上側のレベルシフトトレーサ１５０ｂの入力に連結され、奇数列のセルブロック選択スイッチ１４８ｂ−１の出力は下側のレベルシフトトレーサ１５０ｃの入力に連結される。
このように配置させることにより、センスアンプアレイ及びレベルシフトトレーサの数を減らすことができる。
【００５１】
次は、スイッチング素子及びセンスアンプブロックの連結を説明する。
図１６はセルアレイブロック間のスイッチング素子及びセンスアンプブロックの連結関係を示す構成図である。ここで、セルアレイ１、２は何れか一つのＳＷＬドライバブロックの駆動制御を受けるセルアレイブロックであり、セルアレイ３、４はＳＷＬドライバブロックに隣接する他のＳＷＬドライバブロックの駆動制御を受けるセルアレイブロックである。
【００５２】
直列連結される二つのＮＭＯＳトランジスタで構成されたスイッチング素子１６１ａ、１６１ｂがそれぞれセルアレイ１とセルアレイ２のビットラインに連結される。そして、直列連結される二つのＮＭＯＳトランジスタで構成されたスイッチング素子１６２ａ、１６２ｂがそれぞれセルアレイ３とセルアレイ４のビットラインに連結される。そして、奇数列のセルブロック選択スイッチング素子１６１ａのＳＷ出力線は下側センスアンプ１６０ｂに連結され、偶数列のセルブロック選択スイッチング素子１６１ｂのＳＷ出力線は上側センスアンプ１６０ａに連結される。ここで、上側センスアンプ１６０ａの一方には上側のレベルシフトトレーサＬＴの出力信号（top ＲＥＦ)が入力され、他方には偶数列のセルブロック選択スイッチング素子１６１ｂのＳＷ出力線を通った信号が入力される。
そして、下側センスアンプ１６０ｂの一方には下側のレベルシフトトレーサＬＴの出力信号（bot ＲＥＦ)が入力され、他方には奇数列のセルブロック選択スイッチング素子１６１ａのＳＷ出力線を通った信号が入力される。ここで、下側センスアンプ１６０ｂはセルアレイ３、４の奇数番目ビットラインに連結されたセルのデータ入出力に共通に用いられるので、セルブロック選択スイッチング素子１６２ａのＳＷ出力線を通った信号が共通に入力される。
【００５３】
センスアンプ１６０ｂの詳細構成は以下の通りである。
図１７は図１６のセンスアンプブロックの詳細構成図であって、その基本構成は図１３のセンスアンプと同様であるが、上、下のセルアレイブロックに共有するセンスアンプであるので、第１１、１２トランジスタＴ１１、Ｔ１２のゲートにそれぞれ入力されるＢＬＣ−ｔｏｐとＢＬＣ−ｂｏｔ信号によって、何れか一方のセルアレイが選択され、選択されたメインアレイの入力に用いられるようになっていることが異なる。
【００５４】
全体構成はソースに印加されるメインビットラインの信号をスイッチングする第１トランジスタＴ１と、ソースに印加される参照信号をスイッチングする第２トランジスタＴ２と、ゲートが第２トランジスタＴ２のソースと連結され、ドレインは第１トランジスタＴ１のドレインと連結される第３トランジスタＴ３と、ゲートが第１トランジスタＴ１の入力端と連結され、ドレインは第２トランジスタＴ２のドレインと連結される第４トランジスタＴ４と、ソースが接地端に連結され、ドレインは第３、第４トランジスタ両方に連結される第５トランジスタＴ５と、ゲートが第２トランジスタＴ２のドレインに連結され、ソースは電源電圧端Ｖｃｃに連結され、ドレインは第１トランジスタＴ１のドレインと連結される第６トランジスタＴ６と、ゲートが第１トランジスタＴ１のドレインに連結され、ソースは電源電圧端に連結され、ドレインは第２トランジスタＴ２のドレインと連結される第７トランジスタＴ７と、第６トランジスタＴ６のドレインと第７トランジスタＴ７のドレインを等電位化させる第８トランジスタＴ８と、ソースが第３トランジスタＴ３のドレインに連結され、増幅したメインビットラインの信号をデータバス（ＤＢｕｓ)にスイッチングする第９トランジスタＴ９と、ソースが第４トランジスタＴ４のドレインに連結され、増幅したメインビットラインの信号の逆位相信号をデータバーバス（ＤＢＢｕｓ）にスイッチングする第１０トランジスタＴ１０とで構成されている。
【００５５】
上側メインビットラインの信号を第１トランジスタＴ１のソースにスイッチングする第１１トランジスタＴ１１がさらに配置され、参照信号を第２トランジスタＴ２のソースにスイッチングする第１２トランジスタＴ１２、そして、下側メインビットラインの信号を第１トランジスタＴ１のソースにスイッチングする第１３トランジスタＴ１３がさらに配置されている。
第１１トランジスタＴ１１のゲートに入力される信号は上側メインビットラインコントロール信号（ＢＬＣ−ｔｏｐ）であり、第１２トランジスタＴ１２のゲートに入力される信号は参照ビットラインコントロール信号（ＲＬＣ）であり、第１３トランジスタＴ１３のゲートに入力される信号は下側メインビットラインコントロール信号（ＢＬＣ−Ｂｏｔ）である。
【００５６】
第１トランジスタＴ１は増幅した信号を第４トランジスタＴ４のゲートにフィードバックさせる機能をさらに含み、第２トランジスタＴ２は増幅した信号を第３トランジスタＴ３のゲートにフィードバックさせる機能をさらに含む。また、第１、第２トランジスタＴ１、Ｔ２はデータの書き込み時オンの状態を維持し、データの読み出し時はオフの状態を維持する。第９、第１０トランジスタＴ９、Ｔ１０はカラム選択信号ＣＳにより制御される。第６、第７トランジスタＴ６、Ｔ７及び第８トランジスタＴ８はＰＭＯＳトランジスタで構成され、その他はＮＭＯＳトランジスタで構成される。第５トランジスタＴ５はセンスアンプ活性化信号ＳＥＮにより動作し、第８トランジスタＴ８はセンスアンプ等電位化信号ＳＥＱにより動作する。そして、第１、第２トランジスタＴ１、Ｔ２のゲートにはラッチイネーブルコントロール信号ＬＥＣが印加される。
【００５７】
【発明の効果】
以上の本発明に係る不揮発性強誘電体メモリのセルブロック構造によれば、次のような効果がある。
本発明は、一つのＳＷＬドライバブロックの駆動制御を受けるセルアレイブロックを分割し、その中間にセル選択スイッチを配置したので、全体のビットラインの長さを短くし、素子動作中に発生するビットラインの負荷を減少させることができる。
【００５８】
又、本発明はセルアレイをブロックに分けてブロックごとにＳＷＬドライバブロックから駆動するようにして、ブロックの上下に配置したセンスアンプでセンシングするようにし、その際、隣接する二つのＳＷＬドライバブロックで駆動されるセルアレイブロックのセンスアンプを共用するようにしたので、駆動制御を受けるそれぞれのセルアレイブロックの間に構成されるセンスアンプアレイブロックの数を減らすことができ、したがって、チップレイアウトの面積を減らすことができるので、チップ設計を効率よく行うことができる。
【００５９】
また、セルアレイを構成するビットラインとセルブロック選択スイッチの出力線とを互い異なる層に形成すると工程の容易性が確保できる。
【００６０】
さらに、スイッチング素子をＮＭＯＳを用いると、セルブロック選択スイッチング部が簡単な構成となり、セルアレイ選択信号が選択的に活性化されることによって、センシングされるセル領域を選択することができる。
【００６１】
さらに、スイッチング素子の出力線を交互に第１、２センスアンプアレイに連結すると、センスアンプの共有効果を維持しながら、ビットライン負荷を効果的に減らすことができる。
【００６２】
さらに、スイッチング素子の出力線を交互にレベルシフトトレーサに連結すると、参照信号を出力するための参照セル領域のセルのデータを読み出す動作においてビットラインの負荷を減らすことができる。
【００６３】
さらに、レベルシフトトレーサを共用するとその数を減らして、レイアウト設計の容易性を確保できる効果がある。
【図面の簡単な説明】
【図１】 従来技術の強誘電体メモリ装置の単位セル構成図。
【図２】 従来技術の強誘電体メモリ装置の構成ブロック図。
【図３】 図２の概略的な回路構成図。
【図４】 従来技術の強誘電体メモリのセンスアンプの回路構成図。
【図５】 ラッチ形センスアンプを有する強誘電体メモリのセルブロック構成図。
【図６】 本発明に係るＳＷＬ強誘電体メモリの概略的な回路構成図。
【図７】 ＳＷＬ強誘電体メモリの動作タイミング図。
【図８】 参照セルを含む１Ｔ１Ｃ強誘電体メモリの回路構成図。
【図９】 本発明に係るセルアレイブロックの基本構成図。
【図１０ａ】 本発明に係るセルブロック選択スイッチング部の基本連結関係を示す構成図。
【図１０ｂ】 本発明に係るセルブロック選択スイッチング部の基本連結関係を示す構成図。
【図１１】 セルブロック選択スイッチング部のスイッチング素子構成図。
【図１２】 セルブロック選択スイッチング部及びセンスアンプブロックの詳細連結関係を示す構成図。
【図１３】 センスアンプブロックの詳細構成図。
【図１４】 本発明に係るセルアレイブロックの構成図。
【図１５】 セルアレイブロック間のスイッチング素子の連結関係を示す構成図。
【図１６】 セルアレイブロック間のスイッチング素子及びセンスアンプブロックの詳細連結関係を示す構成図。
【図１７】 図１６のセンスアンプブロックの詳細構成図。
【符号の説明】
９１：ＳＷＬドライバブロック
９２、９３：セルブロック選択スイッチング部
９４、９５、９６、９７：セルアレイブロック
９８ａ、９８ｂ：第１センスアンプアレイ
９９ａ、９９ｂ：第２センスアンプアレイ
【発明の属する技術分野】
本発明は不揮発性強誘電体メモリ装置に係るもので、特に、ビットラインの負荷を減少させることができ、かつセンスアンプブロックを容易に配置できるようにした不揮発性強誘電体メモリのセルブロック構造に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータは保存される。
【０００３】
以下、従来技術に係る不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図１は従来不揮発性強誘電体メモリ装置の単位セル構成図である。
図１に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔を置いてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに連結され、ソースは前記ビットラインに連結されるトランジスタＴ１と、二端子のうち第１端子はトランジスタＴ１のドレインに連結され、第２端子は前記プレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１とで構成されている。
【０００４】
以下、このような単位セルの構成を有する従来の強誘電体メモリ装置の全体アレイ構成を概略説明する。
図２は従来強誘電体メモリ装置の構成ブロック図であり、図３は図２の一部のみを取り出して示した概略の回路構成図である。
従来技術の強誘電体メモリのセルアレイを中心としたブロック構成は次の通りである。
従来の強誘電体メモリ装置は、単位セルを多数配置してアレイとしたメインセルアレイ部４１をほぼ矩形の領域に区画し、その図面上下側の一部を参照セルアレイ部４２に割り当てている。そして、メインセルアレイ部４１の矩形領域の一辺に沿ってメインセルアレイ部４１及び参照セルアレイ部４２に駆動信号を印加するワードライン駆動部４３を配置し、参照セルアレイ部４２を割り当てた箇所に沿った位置にセンスアンプ部４４を配置していた。ワードライン駆動部４３はメインセルアレイ部４１のメインワードライン及び参照セルアレイ部４２の参照ワードラインに駆動信号を印加する。センスアンプ部４４は複数のセンスアンプより構成され、ビットライン及びビットバーラインの信号を増幅する。
【０００５】
このような構成を有する従来技術の強誘電体メモリの概略の回路構成を以下に説明する。
図３に示すように、メインセルアレイ４１はＤＲＡＭのように折り返しビットライン構造を有する。そして、参照セルアレイ部４２もまた折り返しビットライン構造を有し、参照セルワードラインと参照セルプレートラインとを対として構成している。この参照セルワードライン及び参照セルプレートラインをそれぞれＲＷＬ＿Ｎ−１、ＲＰＬ＿Ｎ−１とＲＷＬ＿Ｎ，ＲＰＬ＿Ｎとする。
【０００６】
メインセルワードラインＭＷＬ＿Ｎ−１とメインセルプレートラインＭＰＬ＿Ｎ−１が活性化されるとき、同時に参照セルワードラインＲＷＬ＿Ｎ−１と参照セルプレートラインＲＰＬ＿Ｎ−１も活性化される。従って、ビットラインＢ／Ｌにはメインセルのデータが載せられ、ビットバーラインＢＢ／Ｌには参照セルのデータが載せられる。
【０００７】
また、メインセルワードラインＭＷＬ＿ＮとメインセルプレートラインＭＰＬ＿Ｎが活性化されるとき、同時に参照セルワードラインＲＷＬ＿Ｎと参照セルプレートラインＲＰＬ＿Ｎもまた活性化される。従って、ビットバーラインＢＢ／Ｌにはメインセルのデータが載せられ、ビットラインＢ／Ｌには参照セルのデータが載せられる。
参照セルによる参照レベルはメインセルによるビットラインレベルのＢ＿Ｈ（High)とＢ＿Ｈ（Low)との間に存在する。
【０００８】
参照電圧ＲＥＦをビットラインレベルのＢ＿ＨとＢ＿Ｈとの間に存在するようにするためには、参照セルの動作方法に従って二つの方法が考えられる。
【０００９】
第一は、参照セルのキャパシタにロジック「１」を格納する方法で、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて小さくすればよい。
第二は、参照セルのキャパシタにロジック「０」を格納する方法で、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて大きくすればよい。
従来技術に係る不揮発性強誘電体メモリ装置は二つの方法を用いることでセンスアンプ部４４にて必要とされる参照電圧を作り出すことができる。
【００１０】
以下、このように構成された従来技術の強誘電体メモリのセンスアンプの構成を説明する。
図４は従来技術の強誘電体メモリのセンスアンプの回路構成図であり、図５はラッチ形センスアンプを有する強誘電体メモリのセルブロック構成図である。
従来技術のセンスアンプは二つのＰＭＯＳトランジスタと二つのＮＭＯＳトランジスタとで構成され、トランジスタはラッチ形のインバータ構造を成している。
【００１１】
第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２とが向き合って形成され、第１ＰＭＯＳトランジスタＭＰ１の出力端は第２ＰＭＯＳトランジスタＭＰ２のゲートに連結され、第２ＰＭＯＳトランジスタＭＰ２の出力端は第１ＰＭＯＳトランジスタＭＰ１のゲートに連結されている。そして、第１、第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２の入力端には共通にＳＡＰ信号が印加される。ＳＡＰ信号は第１、第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２を活性化させるための活性化信号である。
【００１２】
第１ＰＭＯＳトランジスタＭＰ１の出力端には第１ＮＭＯＳトランジスタＭＮ１が直列に連結され、第２ＰＭＯＳトランジスタＭＰ２の出力端には第２ＮＭＯＳトランジスタＭＮ２が直列に連結される。この際、第２ＮＭＯＳトランジスタＭＮ２の出力端は第１ＮＭＯＳトランジスタＭＮ１のゲートに連結され、第１ＮＭＯＳトランジスタＭＮ１の出力端は第２ＮＭＯＳトランジスタＭＮ２のゲートに連結される。そして、第１、第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２の入力端は共通にＳＡＮ信号が印加される。ＳＡＮ信号は第１、第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２を活性化させるための活性化信号である。
【００１３】
第１ＰＭＯＳトランジスタＭＰ１と第１ＮＭＯＳトランジスタＭＮ１の出力端はビットラインＢ／Ｌに共通に連結され、第２ＰＭＯＳトランジスタＭＰ２と第２ＮＭＯＳトランジスタＭＮ２の出力端はビットバーラインＢＢ／Ｌに連結される。このようなセンスアンプはその出力がそれぞれビットラインＢ／Ｌ、ビットバーラインＢＢ／Ｌに連結され、メインセル及び参照セルへの入出力が可能とする。従って、普通のセンスアンプ不活性化時のプリチャージの間はＳＡＰ、ＳＡＮ、Ｂ／Ｌ、ＢＢ／Ｌの信号は全て１／２Ｖｃｃ状態を維持する。一方、活性化時にはＳＡＰが「ハイ」レベルにプルアップされ、ＳＡＮは接地レベルにプルダウンされる。
【００１４】
このようなセンスアンプはセルアレイで次のようなレイアウト構成を有する。即ち、オープンビットライン形態にセルブロックを構成する場合（図５参照）は、センスアンプ４４を二つのセルアレイブロック１、２の間に配置し、センスアンプの二つの入力はそれぞれセルアレイブロック１とセルアレイブロック２のビットラインとビットバーラインに連結される。
【００１５】
【発明が解決しようとする課題】
上記した従来不揮発性強誘電体メモリ装置は次のような問題点があった。
第一、互いに異なるデータバス（ビットライン、ビットバーライン）を用いてデータの読み出し及び書き込みが行われるので、複数のデータバスが必要となり、レイアウトを効率よく設計することができない。
第二、読み出し及び書き込みに伴う増幅の安定性が期待できない。
第三、セルアレイブロックに対応してセンスアンプアレイを構成するので、ビットラインの負荷のため素子のデータ入出力動作の高速化に限界があり、全体アレイ構成時にチップレイアウト面積を縮小し難い。
従って、セルアレイ及びセンスアンプアレイの効率的配置が難しくなり、メモリの設計から量産に適用するまで長期間が所要となるので、製品競争力が低下する。
【００１６】
本発明は以上の従来技術の強誘電体メモリ装置の問題点を解決するためのもので、ビットラインの負荷を減少させることができ、かつセンスアンプブロックを容易に配置できるようにした不揮発性強誘電体メモリのセルブロック構造を提供することにその目的がある。
【００１７】
【課題を解決するための手段】
上記目的を達成するための本発明に係る不揮発性強誘電体メモリのセルブロック構造は、ＳＷＬドライバブロックにスプリット構造のワードラインが連結され、そのワードラインから駆動制御を受けるセルアレイブロックを含む強誘電体メモリ装置において、ＳＷＬドライバブロックに対応する一つのセルアレイブロックを第１領域と第２領域とに分けて構成し、その間に第１領域と第２領域とを選択するセルブロック選択スイッチング部を配置し、第１領域のデータを第１センスアンプで、第２領域のデータを第２センスアンプでセンシングするようにしたことを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、添付図面に基づいて本発明実施形態に係る不揮発性強誘電体メモリ装置を詳細に説明する。
まず、本不揮発性強誘電体メモリ装置のアレイを構成する単位セル構成について説明する。
図６は本発明に係るＳＷＬ強誘電体メモリの概略の回路構成図であり、図７はＳＷＬ強誘電体メモリの動作タイミング図である。
本不揮発性強誘電体メモリ装置の単位セルは行方向に形成され、互いに一定の間隔を有する第１スプリットワードラインＳＷＬ１及び第２スプリットワードラインＳＷＬ２と、第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２を横切る方向に形成された第１ビットラインＢ／Ｌ１及び第２ビットラインＢ／Ｌ２と、ゲートが第１スプリットワードラインＳＷＬ１に連結され、ドレインが第１ビットラインＢ／Ｌ１に連結される第１トランジスタＴ１と、第１トランジスタＴ１のソースと第２スプリットワードラインＳＷＬ２との間に連結される第１強誘電体キャパシタＦＣ１と、ゲートが第２スプリットワードラインＳＷＬ２に連結され、ドレインが第２ビットラインＢ２に連結される第２トランジスタＴ２と、第２トランジスタＴ２のソースと第１スプリットワードラインＳＷＬ１との間に連結される第２強誘電体キャパシタＦＣ２とで構成されている。
【００１９】
そして、ビットラインとビットラインとの間には双方のビットラインを介して伝達されたデータをセンシングして、データラインＤＬ又はデータバーライン／ＤＬへ伝達するセンスアンプＳＡが形成されている。さらに、センスアンプＳＡをイネーブルさせるためのイネーブル信号ＳＥＮを出力するセンスアンプイネーブル部がさらに備えられ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部ＣＳが備えられる。
【００２０】
本実施形態では、このような２Ｔ／２Ｃ構造を単位セルを複数形成してセルアレイ部が構成されていると説明しているがるが、これは構造上の問題であって、データの格納単位として見ると、一対のスプリットワードラインと一つのビットライン、一つのトランジスタ１Ｔと一つの強誘電体キャパシタ１Ｃが単位セルであることには変わりない。
【００２１】
以下、本発明に係る不揮発性強誘電体メモリ装置のデータ入出力動作を説明する。
図７のＴ０区間は第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２が「ハイ」に活性化される前の区間であって、全てのビットラインをＮＭＯＳトランジスタのしきい電圧レベルにプリチャージさせる。Ｔ１区間は第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２が双方とも「ハイ」となる区間であって、メインセルの強誘電体キャパシタのデータがメインビットラインへ伝達され、ビットラインのレベルが変化する。このとき、ロジック「ハイ」に格納されていた強誘電体キャパシタの充電極性に対してビットラインとスプリットワードラインとに互いに反対極性の電界が加えられるので、強誘電体の極性が破壊されつつ多量の電流が流れ、ビットラインに高い電圧が誘起される。
【００２２】
一方、ロジック「ロー」に格納されていた強誘電体キャパシタはビットラインとスプリットワードラインとに同一極性の電界が加えられるので、強誘電体の極性が破壊されず、少量の電流が流れるので、ビットラインに多少低い電圧が誘起される。ビットラインにセルデータが十分に載せられると、センスアンプを活性化させるために、センスアンプイネーブル信号ＳＥＮを「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００２３】
一方、破壊されたセルのロジック「ハイ」データは第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２が「ハイ」の状態では復せないので、次のＴ２，Ｔ３区間で再格納されるようにする。Ｔ２区間は、第１スプリットワードラインＳＷＬ１は「ロー」に遷移され、第２スプリットワードラインＳＷＬ２は「ハイ」を維持し続ける区間であって、第２トランジスタＴ２はオンの状態となる。そのとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタＦＣ２の一方の電極へ伝達され、ロジック「１」の状態に復す。
【００２４】
Ｔ３区間は第１スプリットワードラインＳＷＬ１が再び「ハイ」に遷移され、第２スプリットワードラインＳＷＬ２は「ロー」に遷移される区間であって、第１トランジスタＴ１はオンの状態となる。そのとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタＦＣ１の一方の電極へ伝達され、ロジック「１」の状態に復す。
【００２５】
以下、本発明の不揮発性強誘電体メモリ装置の動作原理をより詳細に説明する。
図８は参照セルを含む１Ｔ、１Ｃ強誘電体メモリの回路構成図である。
本実施形態に係る１Ｔ、１Ｃ強誘電体メモリ装置のアレイ構成は参照セル領域とメインセル領域とを有するが、従来構成と異なり、メインセルのワードラインが選択されたときに、その同じワードラインで参照セルが活性化させるように参照セル領域が配置されている。
【００２６】
本実施形態に係わるメインセル領域のアレイはスプリットワードライン構造を有し、前述のようにその一対のワードライン（図８ではＳＷＬ１＿Ｎ−１、ＳＷＬ２＿Ｎ−１）にメインセルの単位セルが図６に示すように配置されるが、同時に一対の参照セルも同じワードラインに接続されている。すなわち、図８では、ＳＷＬドライバユニット８１に最も近い位置に示された構造上の単位セル（一対の記憶単位セル）が参照セルを構成している。要するに、本実施形態では参照セルがメインセル領域のＳＷＬドライバユニット８１に沿ってカラム状に配置されているといえる。したがって、ＳＷＬドライバブロック８１によって一対のスプリットワードラインが活性化されると、メインセル領域及び参照セル領域のセルが同時に活性化される。
【００２７】
したがって、メインセルのデータはメインビットラインＢＬ１、ＢＬ２へ伝達されセンスアンプ８３ａ、８３ｂへ伝達され、参照セルのデータは参照ビットラインＲＢＬ１、ＲＢＬ２へ伝達される。参照ビットラインの信号はセンスアンプに直接用いられず、レベルシフトトレーサ８２ａ、８２ｂによる増幅過程を経て、その出力がセンスアンプの入力として用いられる。
【００２８】
本実施形態における参照ビットラインの信号はメインビットラインのロジック「０」の状態と同じに設定されている。こうすることにより、メインセルと参照セルとの大きさを同一に構成し、参照セルにロジック「０」を格納させておくことができる。従って、レベルシフトトレーサ８２ａ、８２ｂは、参照ビットラインのレベルを感知して、△Ｖ値を追加し、そのΔＶのレベルの信号を出力として送り出す。出力レベルΔＶはメインセルによるメインビットラインのレベル「ハイ」とレベル「ロー」との間の値である。
【００２９】
このような本実施形態による強誘電体メモリ装置は、参照セルがメインセルのスプリットワードラインの信号を受けるので安定に動作し、かつ、読み出し時にデータが破壊されることがないのでセルの劣化現象が抑えられる。
しかし、強誘電体メモリ装置を図８に示すように構成する場合は、一つのＳＷＬドライバブロックにより制御されるセルで構成されたセルアレイブロックに対応してセンスアンプアレイが構成されるので、ビットラインの負荷のため装置のデータ入出力動作の高速化に限界があり、全体のアレイを構成する時チップレイアウト面積を縮小し難い。従って、セルアレイ及びセンスアンプアレイの効率的な配置が難しくなり、メモリ設計から量産に適用するまで長期間が所要となるので、製品競争力が低下する。従って、本発明ではデータセンシング動作においてビットラインの負荷による影響を減らして、センスアンプアレイを容易に配置させるための新たなセルアレイ構造を提案する。
【００３０】
図９は本発明実施形態に係るセルアレイブロックの基本構造図である。
本実施形態は基本的に一つのＳＷＬドライバブロック９１の駆動制御を受けるセルアレイブロックを上、下の二つ、第１領域、第２領域に分離して、センシング動作時に発生するビットライン負荷を減少させるようにしたものである。その具体的構成は、ＳＷＬドライバブロック９１の駆動制御を受けるセルアレイブロックをセルアレイブロック１１（９４）とセルアレイブロック２１（９６）、そして、セルアレイブロック１２（９５）とセルアレイブロック２２（９７）とに分けたことを特徴とするものである。そして、セルアレイブロック１１（９４）とセルアレイブロック２１（９６）との間、及び、セルアレイブロック１２（９５）とセルアレイブロック２２（９７）との間にそれぞれセルブロック選択スイッチング部９２、９３を配置した。
【００３１】
セルアレイを構成している多数のビットラインの奇数列ビットラインのデータを第１センスアンプアレイ９８ａ、９８ｂで、偶数列ビットラインのデータを第２センスアンプアレイ９９ａ、９９ｂでセンスするように構成させている。
このような本実施形態に係る強誘電体メモリのセルブロック構造において、各セルアレイブロックを構成する単位メモリセルの構造は図６と同様である。
【００３２】
セルアレイブロックの詳細構成を以下に説明する。
図１０ａと図１０ｂは本発明に係るセルブロック選択スイッチング部の基本連結関係を示す構成図である。
図１０ａはセルブロック選択スイッチング部９３の基本連結関係を示すもので、それぞれのセルブロック選択スイッチ９３ｃ、９３ｄ、９３ｅ、９３ｆがセルアレイブロック９５と９７の間に構成され、それぞれのセルアレイブロックのビットラインに連結され、各セルブロック選択スイッチで選択したブロックのビットラインをそれぞれ上、下のセンスアンプ１０１ａ、１０１ｂ、１０２ａ、１０２ｂに接続するように形成されている。
即ち、偶数列のビットラインの選択されたブロックのラインが上側のセンスアンプ１０１ａ、１０１ｂの入力に連結され、奇数列のビットラインは下側のセンスアンプ１０２ａ、１０２ｂの入力に連結される。
【００３３】
また、参照レベル発生部１００における連結関係は次の通りである。
カラムに配置された参照セルでは図面上上側のブロックのビットラインと下側のブロックのビットラインとがセルブロック選択スイッチ９３ａ、９３ｂに接続され、選択されたブロックの参照セルアレイのビットラインの出力信号を対応するベルシフトトレーサ１００ａ、１００ｂの入力に接続するように配置されている。即ち、偶数列のセルブロック選択スイッチ９３ｂはいずれかのブロックの参照セルのビットラインを上側のレベルシフトトレーサ１００ａの入力に連結し、奇数列のセルブロック選択スイッチ９３ａは下側のレベルシフトトレーサ１００ｂへビットラインを連結する。
【００３４】
以下、セルブロック選択スイッチング部９３の基本連結関係における参照セル領域の連結関係を説明する。
図１０ｂに示すように、奇数列のセルブロック選択スイッチ９３ａは上、下のブロックの参照ビットライン１０３ａ、１０３ｂと連結され、かつ下側ＬＴ入力線１０４ｂに連結される。そして、偶数列のセルブロック選択スイッチ９３ｂは上、下のブロックの参照ビットライン１０３ａ、１０３ｂと連結され、かつ上側ＬＴ入力線１０４ａに連結される。
ここで、参照セルアレイを構成するビットライン、つまり、上側参照ビットライン１０３ａと下側参照ビットライン１０３ｂはメインセルアレイのビットラインと同一層に形成され、下側ＬＴ入力線１０４ｂと上側ＬＴ入力線１０４ａはセルアレイブロックのビットラインと異なる層（主にビットラインの上側）に形成される。
【００３５】
このようなセルブロック選択スイッチング部を構成するそれぞれのセルブロック選択スイッチの詳細構成は以下の通りである。
図１１はセルブロック選択スイッチング部の本実施形態によるスイッチング素子の構成図である。
スイッチング素子は基本的に二つのＮＭＯＳトランジスタＴ１、Ｔ２が直列に連結される構造を有する。そして、ＮＭＯＳトランジスタＴ１、Ｔ２のそれぞれのゲートには、上下に分けられたセルアレイブロック１とセルアレイブロック２をそれぞれ選択するブロック１選択信号とブロック２選択信号が入力される。
例えば、ブロック１選択信号が「ハイ」に活性化されると、上側のブロックのセルアレイのビットライン信号がＳＷ出力線へ伝達される。そして、ブロック２選択信号が「ハイ」に活性化されると、下側のセルアレイのビットライン信号がＳＷ出力線へ伝達される。
【００３６】
以下、本実施形態に係るセルブロック選択スイッチング部とセンスアンプブロックとの連結関係を説明する。
図１２はセルブロック選択スイッチング部及びセンスアンプブロックの詳細連結関係を示す構成図である。直列連結された二つのＮＭＯＳトランジスタにより構成されたスイッチング素子１２１ａ、１２１ｂがそれぞれブロック１のセルアレイ１とブロック２のセルアレイ２のビットラインに連結される。そして、奇数列のセルブロック選択スイッチング素子１２１ａのＳＷ出力線は下側センスアンプ１２０ｂに連結され、偶数列のセルブロック選択スイッチング素子１２１ｂのＳＷ出力線は上側センスアンプ１２０ａへ連結される。上側センスアンプ１２０ａの一方には上側のレベルシフトトレーサＬＴの出力信号（top ＲＥＦ）が入力され、他方には偶数列のセルブロック選択スイッチング素子１２１ｂのＳＷ出力線を通った信号が入力される。そして、下側センスアンプ１２０ｂの一方には下側のレベルシフトトレーサＬＴの出力信号（bot ＲＥＦ）が入力され、他方には奇数列のセルブロック選択スイッチング素子１２１ａのＳＷ出力線を通った信号が入力される。
【００３７】
上、下側センスアンプ１２０ａ、１２０ｂの詳細構成は以下の通りである。
図１３はセンスアンプブロックの詳細構成図であり、これはセンスアンプアレイを構成する複数のセンスアンプのうち任意の一つを示すものである。
まず、ソースに印加されるメインビットラインの信号をスイッチングする第１トランジスタＴ１と、ソースに印加されるレベルシフトトレーサＬＴからの参照信号をスイッチングする第２トランジスタＴ２と、ゲートが第２トランジスタＴ２のソースと連結され、ドレインは第１トランジスタＴ１のドレインと連結される第３トランジスタＴ３と、ゲートが第１トランジスタＴ１の入力端と連結され、ドレインは第２トランジスタＴ２のドレインと連結される第４トランジスタＴ４と、ソースが接地端に連結され、ドレインは第３、第４トランジスタ両方に連結される第５トランジスタＴ５と、ゲートが第２トランジスタＴ２のドレインに連結され、ソースは電源電圧端Ｖｃｃに連結され、ドレインは第１トランジスタＴ１のドレインと連結される第６トランジスタＴ６と、ゲートが第１トランジスタＴ１のドレインに連結され、ソースは電源電圧端に連結され、ドレインは第２トランジスタＴ２のドレインと連結される第７トランジスタＴ７と、第６トランジスタＴ６のドレインと第７トランジスタＴ７のドレインを等電位化させる第８トランジスタＴ８と、ソースが第３トランジスタＴ３のドレインに連結され、増幅したメインビットラインの信号をデータバス（ＤＢ１）にスイッチングする第９トランジスタＴ９と、ソースが第４トランジスタＴ４のドレインに連結され、増幅したメインビットライン信号の逆位相信号をデータバーバス（ＤＢＢ１）にスイッチングする第１０トランジスタＴ１０とで構成されている。
【００３８】
メインビットラインの信号を第１トランジスタＴ１のソースにスイッチングする第１１トランジスタＴ１１がさらに配置されており、参照信号を第２トランジスタＴ２のソースにスイッチングする第１２トランジスタＴ１２がさらに構成されている。第１１トランジスタＴ１１はメインビットラインコントロール信号（ＢＬＣ）により制御され、第１２トランジスタＴ１２は参照ビットラインコントロール信号（ＲＬＣ）により制御される。
【００３９】
第１トランジスタＴ１は増幅した信号を第４トランジスタＴ４のゲートにフィードバックさせる機能をさらに含み、第２トランジスタＴ２は増幅した信号を第３トランジスタＴ３のゲートにフィードバックさせる機能をさらに含む。また、第１、第２トランジスタＴ１、Ｔ２はデータの書き込み時オンの状態を維持し、データの読み出し時はオフの状態を維持する。第９、第１０トランジスタＴ９、Ｔ１０はカラム選択信号ＣＳにより制御される。第６、第７トランジスタＴ６、Ｔ７及び第８トランジスタＴ８はＰＭＯＳトランジスタで構成され、その他はＮＭＯＳトランジスタで構成される。第５トランジスタＴ５はセンスアンプ活性化信号ＳＥＮにより動作し、第８トランジスタＴ８はセンスアンプ等電位化信号ＳＥＱにより動作する。そして、第１、第２トランジスタＴ１、Ｔ２のゲートにはラッチイネーブルコントロール信号ＬＥＣが印加される。
【００４０】
以上の内容は本実施形態に係る基本的なセルアレイブロックの構造を示すものであり、ＳＷＬドライバが一つ以上である時のセルアレイブロックの構造を説明する。
図１４は本実施形態に係るセルアレイブロックの構成図である。
図１４は二つのＳＷＬドライバブロックにより駆動制御されるセルアレイを本願発明に従って配置した場合のレイアウト構成を示すものである。
ＳＷＬドライバブロック１４０の駆動制御を受けるセルアレイブロックを上、下の二つに分離し、他のＳＷＬドライバブロック１４１の駆動制御を受ける他のセルアレイブロックを上、下の二つに分離する。そして、その分離領域にデータセンシング動作におけるセル選択手段であるスイッチング素子を構成して、センシング動作から発生するビットラインの負荷を減少させている。
【００４１】
ここで、ＳＷＬドライバブロック１４０の駆動制御を受ける下側セルアレイブロック１４２ｂ、１４２ｄとＳＷＬドライバブロック１４１の駆動制御を受ける上側セルアレイブロック１４３ａ、１４３ｃの奇数列または偶数列の何れか一列のスイッチング素子に連結されるビットラインのセルは第２センスアンプアレイ１４５ａ、１４５ｂを共有する。このようにセンスアンプアレイを共有することで全体的にレイアウト設計が容易となる。
【００４２】
ＳＷＬドライバブロック１４０の駆動制御を受けるセルアレイブロックをセルアレイブロック１１（１４２ａ）、セルアレイブロック２１（１４２ｂ）、セルアレイブロック１２（１４２ｃ）、セルアレイブロック２２（１４２ｄ）とに分ける。そのセルアレイブロック１１（１４２ａ）とセルアレイブロック２１（１４２ｂ）の間、そして、セルアレイブロック１２（１４２ｃ）とセルアレイブロック２２（１４２ｄ）の間にそれぞれセルブロック選択スイッチング部１４７ａ、１４７ｂを配置する。
【００４３】
同様に、ＳＷＬドライバブロック１４１の駆動制御を受けるセルアレイブロックを、セルアレイブロック３１（１４３ａ）、セルアレイブロック４１（１４３ｂ）、セルアレイブロック３２（１４３ｃ）、セルアレイブロック４２（１４３ｄ）とに分け、セルアレイブロック３１（１４３ａ）とセルアレイブロック４１（１４３ｄ）の間、そして、セルアレイブロック３２（１４３ｃ）とセルアレイブロック４２（１４３ｄ）の間にそれぞれセルブロック選択スイッチング部１４８ａ、１４８ｂを配置する。
【００４４】
セルブロック選択スイッチング部１４７ａ、１４７ｂ、１４８ａ、１４８ｂの各スイッチング素子の出力線はそれぞれ上側のセンスアンプアレイと下側のセンスアンプアレイとに交替に連結される。従って、奇数列または偶数列の何れか一つのビットラインに連結されるセルは、それぞれ上側に構成されるセンスアンプアレイを介してデータの入出力が行われ、他の一つのビットラインに連結されるセルは、下側に構成されるセンスアンプアレイを介してデータの入出力が行われる。そして、互い異なるＳＷＬドライバブロックの駆動制御を受ける各セルアレイブロックは、そのブロックの間に構成されるセンスアンプアレイを共有する。
【００４５】
図１４に示すように、ＳＷＬドライバブロック１４０の駆動制御を受ける下側のセルアレイブロック２１、２２（１４２ｂ)(１４２ｄ）とＳＷＬドライバブロック１４１の駆動制御を受ける上側のセルアレイブロック３１、３２（１４３ａ)(１４３ｃ）との間に構成される第２センスアンプアレイ１４５ａ、１４５ｂは上下のものに共有されるブロックである。そして、セルアレイブロック１１、１２（１４２ａ)(１４２ｃ）の上側には第１センスアンプアレイ１４４ａ、１４４ｂが、セルアレイブロック４１、４２（１４３ｂ)(１４３ｄ）の下側には第３センスアンプアレイ１４６ａ、１４６ｂが配置されている。
【００４６】
セルアレイブロックの詳細構成は以下の通りである。
図１５はセルアレイブロック間のスイッチング素子の連結関係を示す構成図である。それぞれのセルブロック選択スイッチ１４７ｂ−１、１４７ｂ−２、１４７ｂ−３、１４７ｂ−４、１４７ｂ−５、１４７−６がセルアレイブロック１４２ｃ、１４２ｄの間に構成され、各セルアレイブロックのビットラインに連結される。そして、各セルブロック選択スイッチの出力信号はそれぞれ上、下のセンスアンプ１４４ｂ−１、１４４ｂ−２、１４５ｂ−１、１４５ｂ−２の入力に用いられる。即ち、偶数列は上側のセンスアンプ１４４ｂ−１、１４４ｂ−２の入力に連結され、奇数列は下側のセンスアンプ１４５ｂ−１、１４５ｂ−２の入力に連結される。
【００４７】
そして、隣接する他のＳＷＬドライバブロックの駆動制御を受けるセルアレイブロック１４３ｃ、１４３ｄの間には、セルブロック選択スイッチ１４８ｂ−１、１４８ｂ−２、１４８ｂ−３、１４８ｂ−４、１４８ｂ−５、１４８ｂ−６が構成され、各セルアレイブロックのビットラインに連結される。そして、各セルブロック選択スイッチの出力信号は、それぞれ上、下のセンスアンプ１４５ｂ−１、１４５ｂ−２、１４６ｂ−１、１４６ｂ−２の入力に用いられる。即ち、偶数列は上側のセンスアンプ１４５ｂ−１、１４５ｂ−２の入力に連結され、奇数列は下側のセンスアンプ１４６ｂ−１、１４６ｂ−２の入力に連結される。
【００４８】
互い異なるＳＷＬドライバブロックの駆動制御を受けるセルアレイの間に構成される第２センスアンプアレイ１４５ｂのセンスアンプ１４５ｂ−１、１４５ｂ−２はセルアレイブロック１２、２２（１４２ｃ)(１４２ｄ）の奇数列ビットラインに連結されたスイッチング素子１４７ｂ−３、１４７ｂ−５とセルアレイブロック３２、４２（１４３ｃ)(１４３ｄ）の奇数列ビットラインに連結されたスイッチング素子１４８ｂ−３、１４８ｂ−５とに共通に連結され共有される。そして、セルアレイブロックの偶数列ビットラインに連結されたスイッチング素子は、図面に示しない他のＳＷＬドライバブロックの駆動制御を受けるセルアレイブロックの偶数列ビットラインに連結されたスイッチング素子に共通に連結され、各センスアンプを共有する。
【００４９】
次は、参照レベル発生部１５０における連結関係を説明する。
カラム参照セルでセルブロック選択スイッチ１４７ｂ−１、１４７ｂ−２には参照セルアレイ１４２ｃ、１４２ｄのビットライン信号が入力され、その出力信号はそれぞれ上、下のレベルシフトトレーサ１５０ａ、１５０ｂの入力に用いられる。即ち、偶数列のセルブロック選択スイッチ１４７ｂ−２の出力は上側のレベルシフトトレーサ１５０ａの入力に連結され、奇数列のセルブロック選択スイッチ１４７ｂ−１の出力は下側のレベルシフトトレーサ１５０ｂの入力に連結される。
【００５０】
そして、セルブロック選択スイッチ１４８ｂ−１、１４８ｂ−２には参照セルアレイ１４３ｃ、１４３ｄのビットライン信号が入力され、その出力信号はそれぞれ上、下のレベルシフトトレーサ１５０ｂ、１５０ｃの入力に用いられる。
すなわち、偶数列のセルブロック選択スイッチ１４８ｂ−２の出力は上側のレベルシフトトレーサ１５０ｂの入力に連結され、奇数列のセルブロック選択スイッチ１４８ｂ−１の出力は下側のレベルシフトトレーサ１５０ｃの入力に連結される。
このように配置させることにより、センスアンプアレイ及びレベルシフトトレーサの数を減らすことができる。
【００５１】
次は、スイッチング素子及びセンスアンプブロックの連結を説明する。
図１６はセルアレイブロック間のスイッチング素子及びセンスアンプブロックの連結関係を示す構成図である。ここで、セルアレイ１、２は何れか一つのＳＷＬドライバブロックの駆動制御を受けるセルアレイブロックであり、セルアレイ３、４はＳＷＬドライバブロックに隣接する他のＳＷＬドライバブロックの駆動制御を受けるセルアレイブロックである。
【００５２】
直列連結される二つのＮＭＯＳトランジスタで構成されたスイッチング素子１６１ａ、１６１ｂがそれぞれセルアレイ１とセルアレイ２のビットラインに連結される。そして、直列連結される二つのＮＭＯＳトランジスタで構成されたスイッチング素子１６２ａ、１６２ｂがそれぞれセルアレイ３とセルアレイ４のビットラインに連結される。そして、奇数列のセルブロック選択スイッチング素子１６１ａのＳＷ出力線は下側センスアンプ１６０ｂに連結され、偶数列のセルブロック選択スイッチング素子１６１ｂのＳＷ出力線は上側センスアンプ１６０ａに連結される。ここで、上側センスアンプ１６０ａの一方には上側のレベルシフトトレーサＬＴの出力信号（top ＲＥＦ)が入力され、他方には偶数列のセルブロック選択スイッチング素子１６１ｂのＳＷ出力線を通った信号が入力される。
そして、下側センスアンプ１６０ｂの一方には下側のレベルシフトトレーサＬＴの出力信号（bot ＲＥＦ)が入力され、他方には奇数列のセルブロック選択スイッチング素子１６１ａのＳＷ出力線を通った信号が入力される。ここで、下側センスアンプ１６０ｂはセルアレイ３、４の奇数番目ビットラインに連結されたセルのデータ入出力に共通に用いられるので、セルブロック選択スイッチング素子１６２ａのＳＷ出力線を通った信号が共通に入力される。
【００５３】
センスアンプ１６０ｂの詳細構成は以下の通りである。
図１７は図１６のセンスアンプブロックの詳細構成図であって、その基本構成は図１３のセンスアンプと同様であるが、上、下のセルアレイブロックに共有するセンスアンプであるので、第１１、１２トランジスタＴ１１、Ｔ１２のゲートにそれぞれ入力されるＢＬＣ−ｔｏｐとＢＬＣ−ｂｏｔ信号によって、何れか一方のセルアレイが選択され、選択されたメインアレイの入力に用いられるようになっていることが異なる。
【００５４】
全体構成はソースに印加されるメインビットラインの信号をスイッチングする第１トランジスタＴ１と、ソースに印加される参照信号をスイッチングする第２トランジスタＴ２と、ゲートが第２トランジスタＴ２のソースと連結され、ドレインは第１トランジスタＴ１のドレインと連結される第３トランジスタＴ３と、ゲートが第１トランジスタＴ１の入力端と連結され、ドレインは第２トランジスタＴ２のドレインと連結される第４トランジスタＴ４と、ソースが接地端に連結され、ドレインは第３、第４トランジスタ両方に連結される第５トランジスタＴ５と、ゲートが第２トランジスタＴ２のドレインに連結され、ソースは電源電圧端Ｖｃｃに連結され、ドレインは第１トランジスタＴ１のドレインと連結される第６トランジスタＴ６と、ゲートが第１トランジスタＴ１のドレインに連結され、ソースは電源電圧端に連結され、ドレインは第２トランジスタＴ２のドレインと連結される第７トランジスタＴ７と、第６トランジスタＴ６のドレインと第７トランジスタＴ７のドレインを等電位化させる第８トランジスタＴ８と、ソースが第３トランジスタＴ３のドレインに連結され、増幅したメインビットラインの信号をデータバス（ＤＢｕｓ)にスイッチングする第９トランジスタＴ９と、ソースが第４トランジスタＴ４のドレインに連結され、増幅したメインビットラインの信号の逆位相信号をデータバーバス（ＤＢＢｕｓ）にスイッチングする第１０トランジスタＴ１０とで構成されている。
【００５５】
上側メインビットラインの信号を第１トランジスタＴ１のソースにスイッチングする第１１トランジスタＴ１１がさらに配置され、参照信号を第２トランジスタＴ２のソースにスイッチングする第１２トランジスタＴ１２、そして、下側メインビットラインの信号を第１トランジスタＴ１のソースにスイッチングする第１３トランジスタＴ１３がさらに配置されている。
第１１トランジスタＴ１１のゲートに入力される信号は上側メインビットラインコントロール信号（ＢＬＣ−ｔｏｐ）であり、第１２トランジスタＴ１２のゲートに入力される信号は参照ビットラインコントロール信号（ＲＬＣ）であり、第１３トランジスタＴ１３のゲートに入力される信号は下側メインビットラインコントロール信号（ＢＬＣ−Ｂｏｔ）である。
【００５６】
第１トランジスタＴ１は増幅した信号を第４トランジスタＴ４のゲートにフィードバックさせる機能をさらに含み、第２トランジスタＴ２は増幅した信号を第３トランジスタＴ３のゲートにフィードバックさせる機能をさらに含む。また、第１、第２トランジスタＴ１、Ｔ２はデータの書き込み時オンの状態を維持し、データの読み出し時はオフの状態を維持する。第９、第１０トランジスタＴ９、Ｔ１０はカラム選択信号ＣＳにより制御される。第６、第７トランジスタＴ６、Ｔ７及び第８トランジスタＴ８はＰＭＯＳトランジスタで構成され、その他はＮＭＯＳトランジスタで構成される。第５トランジスタＴ５はセンスアンプ活性化信号ＳＥＮにより動作し、第８トランジスタＴ８はセンスアンプ等電位化信号ＳＥＱにより動作する。そして、第１、第２トランジスタＴ１、Ｔ２のゲートにはラッチイネーブルコントロール信号ＬＥＣが印加される。
【００５７】
【発明の効果】
以上の本発明に係る不揮発性強誘電体メモリのセルブロック構造によれば、次のような効果がある。
本発明は、一つのＳＷＬドライバブロックの駆動制御を受けるセルアレイブロックを分割し、その中間にセル選択スイッチを配置したので、全体のビットラインの長さを短くし、素子動作中に発生するビットラインの負荷を減少させることができる。
【００５８】
又、本発明はセルアレイをブロックに分けてブロックごとにＳＷＬドライバブロックから駆動するようにして、ブロックの上下に配置したセンスアンプでセンシングするようにし、その際、隣接する二つのＳＷＬドライバブロックで駆動されるセルアレイブロックのセンスアンプを共用するようにしたので、駆動制御を受けるそれぞれのセルアレイブロックの間に構成されるセンスアンプアレイブロックの数を減らすことができ、したがって、チップレイアウトの面積を減らすことができるので、チップ設計を効率よく行うことができる。
【００５９】
また、セルアレイを構成するビットラインとセルブロック選択スイッチの出力線とを互い異なる層に形成すると工程の容易性が確保できる。
【００６０】
さらに、スイッチング素子をＮＭＯＳを用いると、セルブロック選択スイッチング部が簡単な構成となり、セルアレイ選択信号が選択的に活性化されることによって、センシングされるセル領域を選択することができる。
【００６１】
さらに、スイッチング素子の出力線を交互に第１、２センスアンプアレイに連結すると、センスアンプの共有効果を維持しながら、ビットライン負荷を効果的に減らすことができる。
【００６２】
さらに、スイッチング素子の出力線を交互にレベルシフトトレーサに連結すると、参照信号を出力するための参照セル領域のセルのデータを読み出す動作においてビットラインの負荷を減らすことができる。
【００６３】
さらに、レベルシフトトレーサを共用するとその数を減らして、レイアウト設計の容易性を確保できる効果がある。
【図面の簡単な説明】
【図１】 従来技術の強誘電体メモリ装置の単位セル構成図。
【図２】 従来技術の強誘電体メモリ装置の構成ブロック図。
【図３】 図２の概略的な回路構成図。
【図４】 従来技術の強誘電体メモリのセンスアンプの回路構成図。
【図５】 ラッチ形センスアンプを有する強誘電体メモリのセルブロック構成図。
【図６】 本発明に係るＳＷＬ強誘電体メモリの概略的な回路構成図。
【図７】 ＳＷＬ強誘電体メモリの動作タイミング図。
【図８】 参照セルを含む１Ｔ１Ｃ強誘電体メモリの回路構成図。
【図９】 本発明に係るセルアレイブロックの基本構成図。
【図１０ａ】 本発明に係るセルブロック選択スイッチング部の基本連結関係を示す構成図。
【図１０ｂ】 本発明に係るセルブロック選択スイッチング部の基本連結関係を示す構成図。
【図１１】 セルブロック選択スイッチング部のスイッチング素子構成図。
【図１２】 セルブロック選択スイッチング部及びセンスアンプブロックの詳細連結関係を示す構成図。
【図１３】 センスアンプブロックの詳細構成図。
【図１４】 本発明に係るセルアレイブロックの構成図。
【図１５】 セルアレイブロック間のスイッチング素子の連結関係を示す構成図。
【図１６】 セルアレイブロック間のスイッチング素子及びセンスアンプブロックの詳細連結関係を示す構成図。
【図１７】 図１６のセンスアンプブロックの詳細構成図。
【符号の説明】
９１：ＳＷＬドライバブロック
９２、９３：セルブロック選択スイッチング部
９４、９５、９６、９７：セルアレイブロック
９８ａ、９８ｂ：第１センスアンプアレイ
９９ａ、９９ｂ：第２センスアンプアレイ
Claims (7)
- スプリット構造のワードライン及び当該ワードラインを横切る方向に形成されたビットラインを含むメインセル領域とカラム参照セル領域とを含むセルアレイブロック、
前記セルアレイブロックを第１、２領域に分離し、双方の領域の間に配置され、一方の電極には第１領域のビットラインが、他方の電極には第２領域のビットラインが連結されるスイッチング素子からなるセルブロック選択スイッチング部、
前記セルアレイブロックの第１領域の上側に構成され、偶数番目スイッチング素子の出力線が入力端に連結されるセンスアンプからなる第１センスアンプアレイ、
前記セルアレイブロックの第２領域の下側に構成され、奇数番目スイッチング素子の出力端が入力端に連結されるセンスアンプからなる第２センスアンプアレイ、
前記カラム参照セル領域のビットラインに連結されるスイッチング素子の偶数番目のスイッチング素子の出力線が連結され、前記第１センスアンプアレイのセンスアンプの他方の入力端に参照信号を出力する第１レベルシフトトレーサ、
前記カラム参照セル領域のビットラインに連結されるスイッチング素子の奇数番目のスイッチング素子の出力線が連結され、前記第２センスアンプアレイのセンスアンプの他方の入力端に参照信号を出力する第２レベルシフトトレーサを含むことを特徴とする不揮発性強誘電体メモリのセルブロック構造。 - セルブロック選択スイッチの出力端はセルアレイブロックのビットラインと異なる層に形成される電導性ラインにより、センスアンプ入力端またはレベルシフトトレーサに連結されることを特徴とする請求項１記載の不揮発性強誘電体メモリのセルブロック構造。
- セルブロック選択スイッチング部のスイッチング素子は第１、２ＮＭＯＳが直列連結され、第１ＮＭＯＳトランジスタのゲートには第１領域のセルアレイ選択信号が入力され、第２ＮＭＯＳトランジスタのゲートには第２領域のセルアレイ選択信号が入力され、それぞれのセルアレイ選択信号が活性化されることにより選択的にオンとなることを特徴とする請求項１記載の不揮発性強誘電体メモリのセルブロック構造。
- 第１ＮＭＯＳトランジスタの一方の電極には第１領域のビットラインが連結され、第２ＮＭＯＳトランジスタの一方の電極には第２領域のビットラインが連結され、第１、２ＮＭＯＳトランジスタの他方の電極はスイッチング素子の出力端に共通に連結されることを特徴とする請求項３記載の不揮発性強誘電体メモリのセルブロック構造。
- スプリット構造を有する複数のワードライン及び当該ワードラインを横切る方向に形成されたビットラインを含むセルアレイブロック、
前記セルアレイブロックの間に配置され、スプリットワードラインを介してセルアレイブロック一方側と他方側の単位セルを駆動制御するＳＷＬドライバブロック、
前記セルアレイブロックをそれぞれ第１領域と第２領域とに分離し、一方の電極には第１領域のビットラインが、他方の電極には第２領域のビットラインが連結されるスイッチング素子からなるセルブロック選択スイッチング部、
前記それぞれのセルアレイブロックの上、下に配置され、前記セル選択スイッチング部により選択された第１領域または第２領域のセルアレイのデータをセンシングする第１、２センスアンプアレイを含み、
ＳＷＬドライバブロックの駆動制御を受けるセルアレイブロックとそのＳＷＬドライバブロックに隣接した他のＳＷＬドライバブロックの駆動制御を受けるセルアレイブロックとの間に構成されることになるセンスアンプアレイは前記二つのセルアレイブロックに共有され、
前記セルブロック選択スイッチング部は、前記第１領域または前記第２領域の奇数番目ビットラインを前記第１センスアンプアレイに連結し、前記第１領域または前記第２領域の偶数番目ビットラインを前記第２センスアンプアレイに連結し、
セルアレイブロックはカラム参照セル領域を含み、カラム参照セル領域に対応するセルブロック選択スイッチの一方の電極は第１領域のビットラインに、他方の電極は第２領域のビットラインに、そして、出力端は参照レベル信号を出力するレベルシフトトレーサに連結され、
レベルシフトトレーサはそれぞれ第１、２センスアンプアレイに対応して構成され、カラム参照セル領域に対応するセルブロック選択スイッチの出力端は交互にそれぞれのレベルシフトトレーサに連結される
ことを特徴とする不揮発性強誘電体メモリのセルブロック構造。 - セルブロック選択スイッチング部を構成するスイッチング素子の出力端が配列順に従い第１、２センスアンプアレイの入力端に交互に連結されることを特徴とする請求項５記載の不揮発性強誘電体メモリのセルブロック構造。
- ＳＷＬドライバブロックの駆動制御を受けるセルアレイブロックと当該セルアレイブロックに隣接する他のＳＷＬドライバブロックの駆動制御を受ける他のセルアレイブロックとの間に構成されるセンスアンプアレイに対応するレベルシフトトレーサには前記二つのセルアレイブロックのカラム参照セル領域に対応するセルブロック選択スイッチの出力端が共通に連結されることを特徴とする請求項５記載の不揮発性強誘電体メモリのセルブロック構造。
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| KR100447227B1 (ko) * | 2001-11-05 | 2004-09-04 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그 구동방법 |
| KR100489357B1 (ko) * | 2002-08-08 | 2005-05-16 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치의 셀 어레이와, 그의 구동장치 및 방법 |
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| US8050127B2 (en) * | 2009-02-06 | 2011-11-01 | Hynix Semiconductor Inc. | Semiconductor memory device |
| KR20100091640A (ko) * | 2009-02-11 | 2010-08-19 | 삼성전자주식회사 | 메모리 장치, 이를 포함하는 메모리 시스템, 및 이들의 데이터 처리 방법 |
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| CN105741874B (zh) | 2014-12-08 | 2019-10-25 | 中芯国际集成电路制造(上海)有限公司 | 用于快闪存储器的双位线读出电路和读出方法 |
| US10867653B2 (en) * | 2018-04-20 | 2020-12-15 | Micron Technology, Inc. | Access schemes for protecting stored data in a memory device |
| US10622050B2 (en) | 2018-05-09 | 2020-04-14 | Micron Technology, Inc. | Ferroelectric memory plate power reduction |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0547177A (ja) * | 1991-01-25 | 1993-02-26 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH06349267A (ja) * | 1993-04-13 | 1994-12-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH10208476A (ja) * | 1996-11-19 | 1998-08-07 | Matsushita Electron Corp | 半導体記憶装置 |
| JPH11186511A (ja) * | 1997-12-12 | 1999-07-09 | Lg Semicon Co Ltd | 不揮発性強誘電体メモリ及びその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873644A (en) | 1987-09-16 | 1989-10-10 | Kubota, Ltd. | Guide system for a working machine having a product identifying system |
| JPH07235648A (ja) * | 1994-02-24 | 1995-09-05 | Hitachi Ltd | 半導体記憶装置 |
| JP3135795B2 (ja) * | 1994-09-22 | 2001-02-19 | 東芝マイクロエレクトロニクス株式会社 | ダイナミック型メモリ |
| US6480407B1 (en) * | 1995-08-25 | 2002-11-12 | Micron Technology, Inc. | Reduced area sense amplifier isolation layout in a dynamic RAM architecture |
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| JPH09288891A (ja) * | 1996-04-19 | 1997-11-04 | Matsushita Electron Corp | 半導体メモリ装置 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0547177A (ja) * | 1991-01-25 | 1993-02-26 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH06349267A (ja) * | 1993-04-13 | 1994-12-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH10208476A (ja) * | 1996-11-19 | 1998-08-07 | Matsushita Electron Corp | 半導体記憶装置 |
| JPH11186511A (ja) * | 1997-12-12 | 1999-07-09 | Lg Semicon Co Ltd | 不揮発性強誘電体メモリ及びその製造方法 |
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