JP5770068B2

JP5770068B2 - 半導体装置

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Publication number: JP5770068B2
Application number: JP2011245230A
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Inventors: 齋藤　利彦; 利彦齋藤
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Current assignee: Semiconductor Energy Laboratory Co Ltd
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Filing date: 2011-11-09
Publication date: 2015-08-26
Anticipated expiration: 2031-11-09
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Description

本発明は、記憶装置と、当該記憶装置を用いた半導体装置に関する。

半導体記憶装置（以下、単に記憶装置ともいう）の一つであるＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）は、トランジスタとキャパシタ（以下、容量素子ともいう）でメモリセルを構成する単純な構造を有している。そのため、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等の他の記憶装置に比べてメモリセルを構成するための半導体素子の数が少ないため、単位面積あたりの記憶容量を高めることができ、低コスト化を実現できる。

しかし、ＤＲＡＭは他の記憶装置に比べて大容量化に有利ではあるが、チップサイズの増大を抑えつつ、ＬＳＩの集積度をより高めるためには、他の記憶装置と同様に単位面積あたりの記憶容量を高めなくてはならない。そのために、メモリセルの面積を縮小化する必要があるのだが、容量素子の面積縮小化によりその容量値が小さくなると、各デジタル値どうしの電荷量の差が小さくなるため、リフレッシュ動作の頻度を増やさなければならず、消費電力が嵩んでしまう。よって、ＤＲＡＭの単位面積あたりの記憶容量を高める際には、容量素子における容量値を一定以上確保しつつ、メモリセルの面積を縮小化する必要がある。

下記の特許文献１には、第１のメモリセルと第２のメモリセルに、異なる導電型のトランジスタを用いることで、ビット線とワード線を共通にし、メモリセルの面積を低減するＤＲＡＭの構成が開示されている。

特開平７−３１２３９２号公報

上記特許文献１に記載のＤＲＡＭでは、異なる導電型のトランジスタを用いる必要があるため、一導電型のトランジスタを用いたＤＲＡＭに比べて作製工程数が増えるというデメリットを有している。また、異なる導電型のトランジスタは、オン電流や閾値電圧などのトランジスタ特性を揃えることが難しい。そのため、データの保持時間や、書き込み時においてトランジスタに印加するべき電圧などが、メモリセル間で異なりやすい。そして、トランジスタ特性を揃えるためには、プロセス条件やトランジスタのレイアウト等を緻密に制御する必要があり、作製工程が煩雑になる。

上述の課題に鑑み、本発明は、プロセスを複雑化させることなく、単位面積あたりの記憶容量を高めることができる記憶装置の提案を、目的の一とする。或いは、本発明は、プロセスを複雑化させることなく、記憶装置の単位面積あたりの記憶容量を高めることで、コストを低く抑えつつ、小型化、或いは高機能化させることができる、記憶装置を用いた半導体装置の提案を、目的の一とする。

ＤＲＡＭが有する各メモリセルには、スイッチング素子のスイッチングを制御するための信号をメモリセルに供給するワード線と、メモリセルにおけるデータの書き込みと読み出しを行うためのビット線の他に、容量素子が有する一対の電極の一つに、共通の電位を供給するための容量線が接続されている。本発明者は、上記容量線の機能をワード線に持たせることで、セルアレイが有する配線の数を削減できるのではないかと考えた。

そこで、本発明の一態様に係る記憶装置は、ワード線を用いて、スイッチング素子のスイッチングの制御と、容量素子への電位の供給とを行うものとする。そして、一のメモリセルに着目すると、当該メモリセルにおいてスイッチング素子のスイッチングの制御を行うためのワード線と、当該メモリセルにおいて容量素子への電位の供給を行うためのワード線とは、異なるものとする。すなわち、本発明の一態様に係る記憶装置は、一のワード線が、一行分のメモリセルにおいてスイッチング素子に接続されており、他の一行分のメモリセルにおいて容量素子に接続される構造を有するものである。

具体的に、本発明の一態様に係る記憶装置は、複数のメモリセルと、複数のワード線とを有する。そして、複数の各メモリセルは、スイッチング素子と、上記スイッチング素子により電荷の流入、保持、流出が制御される容量素子とを有する。そして、複数のワード線のうちいずれか２つは、一方がスイッチング素子に接続され、他方が容量素子の有する一対の電極の一つに接続されている。

また、本発明の一態様に係る記憶装置は、上記スイッチング素子として用いられるトランジスタが、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体を、チャネル形成領域に含んでいても良い。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて低くすることができる。よって、上記構成を有するトランジスタを、容量素子に流入した電荷を保持するためのスイッチング素子として用いることで、容量素子からの電荷のリークを防ぐことができる。

本発明の一態様に係る記憶装置では、ワード線に容量線としての機能を持たせることで、セルアレイが有する配線の数を削減することができる。よって、メモリセル間でトランジスタの極性を異ならせる必要はないため、プロセスを複雑化させることなく、単位面積あたりの記憶容量を高めることができる記憶装置を実現することができる。

また、本発明の一態様では、プロセスを複雑化させることなく、記憶装置の単位面積あたりの記憶容量を高めることで、コストを低く抑えつつ、小型化、或いは高機能化させることができる、記憶装置を用いた半導体装置を実現することができる。

セルアレイの構成を示す回路図。メモリセルの動作を模式的に示す図。メモリセルの動作を模式的に示す図。セルアレイに与えられる電位のタイミングチャート。セルアレイの一部を拡大した上面図及び断面図。セルアレイの一部を拡大した上面図及び断面図。セルアレイの一部を拡大した上面図及び断面図。セルアレイの一部を拡大した上面図及び断面図。セルアレイの構成を示す回路図。セルアレイの一部を拡大した上面図及び断面図。セルアレイの一部を拡大した上面図及び断面図。記憶装置の作製方法を示す図。記憶装置の構成を示すブロック図。読み出し回路の回路図。酸化物半導体の構造を説明する図。酸化物半導体の構造を説明する図。酸化物半導体の構造を説明する図。計算によって得られた移動度のゲート電圧依存性を説明する図。計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。計算に用いたトランジスタの断面構造を説明する図。酸化物半導体膜を用いたトランジスタ特性のグラフ。試料１のトランジスタのＢＴ試験後のＶ_ｇ−Ｉ_ｄ特性を示す図。試料２であるトランジスタのＢＴ試験後のＶ_ｇ−Ｉ_ｄ特性を示す図。Ｉ_ｄおよび移動度のＶ_ｇ依存性を示す図。基板温度としきい値電圧の関係および基板温度と移動度の関係を示す図。試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。トランジスタのオフ電流と測定時基板温度との関係を示す図。トランジスタの構造を説明する図。トランジスタの構造を説明する図。電子機器の図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、マイクロプロセッサ、画像処理回路、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの集積回路、ＲＦタグ、メモリーカードなどの記憶媒体、半導体表示装置等、記憶装置を用いることができる各種半導体装置が、本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。

（実施の形態１）
図１に、本発明の一態様に係る記憶装置の、セルアレイ１００の構成を一例として回路図で示す。図１に示すセルアレイ１００は、マトリクス状に配置された複数のメモリセル１０１と、複数のワード線ＷＬと、複数のビット線ＢＬとを有する。駆動回路からの信号は、複数のワード線ＷＬ、複数のビット線ＢＬを介して各メモリセル１０１に供給される。

ワード線ＷＬとビット線ＢＬの数は、メモリセル１０１の数及び配置によって決めることができる。図１に示すセルアレイ１００は、ｘ行ｙ列（ｘ、ｙは共に自然数）のメモリセル１０１を有し、ワード線ＷＬ１〜ＷＬｙ、ビット線ＢＬ１〜ＢＬｘを有している。

そして、各メモリセル１０１は、スイッチング素子として機能するトランジスタ１０２と、容量素子１０３とを有する。メモリセル１０１は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどの回路素子を、さらに有していても良い。トランジスタ１０２を用いたスイッチング素子は、容量素子１０３における電荷の流入、保持、流出を制御する。そして、容量素子１０３に保持されている電荷量の違いにより、記憶されたデータのデジタル値を識別することができる。

スイッチング素子として機能するトランジスタ１０２は、ゲート電極と、活性層として機能する半導体膜と、ゲート電極と半導体膜の間に位置するゲート絶縁膜と、半導体膜に接続されたソース電極及びドレイン電極と、を有する。トランジスタ１０２のゲート電極、ソース電極、ドレイン電極に与える電位により、記憶装置の動作を制御することができる。

なお、トランジスタ１０２の半導体膜には、酸化物半導体などのワイドギャップ半導体を用いていても良いし、非晶質、微結晶、多結晶又は単結晶であるシリコン、ゲルマニウム、またはシリコンゲルマニウム、或いは、単結晶炭化シリコンなどの半導体を用いていても良い。例えば、シリコンを半導体膜に用いる場合、シリコンの単結晶半導体基板、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを上記半導体膜に用いることができる。

シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体の一例として、酸化物半導体の他に、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体を挙げることができる。酸化物半導体は、炭化シリコンや窒化ガリウムなどの化合物半導体とは異なり、スパッタリング法や湿式法（印刷法など）により作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンのプロセス温度は約１５００℃、窒化ガリウムのプロセス温度は約１１００℃であるが、酸化物半導体の成膜は室温でも可能である。よって、酸化物半導体は、安価で入手しやすいガラス基板上への成膜が可能であり、また、１５００℃〜２０００℃もの高温での熱処理に対する耐性を有さない半導体を用いた集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、基板の大型化にも対応が可能である。よって、上述した炭化シリコンや窒化ガリウムなどよりも、酸化物半導体は量産性が高いというメリットを特に有する。また、トランジスタの性能（例えば移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。

なお、電子供与体（ドナー）となる水分又は水素などの不純物が低減され、なおかつ酸素欠損が低減されることで高純度化された酸化物半導体（ＰｕｒｉｆｉｅｄＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０^１９／ｃｍ^３以下、好ましくは５×１０^１８／ｃｍ^３以下、より好ましくは５×１０^１７／ｃｍ^３以下とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、更に好ましくは１×１０^１１／ｃｍ^３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分又は水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることで高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。

ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。半導体膜中の水素濃度測定は、ＳＩＭＳで行う。ＳＩＭＳは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値又は極小値を、当該膜中の水素濃度として採用する。更に、当該膜が存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。

具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入又は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、更に低いオフ電流密度が得られることが分かった。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。

なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。

また、用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_３ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、バルク内欠陥をより低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳＢ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式１にて定義される。

なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１）（ｘ_２，ｙ_２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて評価可能である。

また、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌともいう。）を含む酸化物について説明する。

ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。

ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。

ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。

ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透光性を有していたり、有していなかったりする。

このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。

ＣＡＡＣに含まれる結晶構造の一例について図１５乃至図１７を用いて詳細に説明する。なお、特に断りがない限り、図１５乃至図１７は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。

図１５（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１５（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１５（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１５（Ａ）に示す小グループは電荷が０である。

図１５（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１５（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１５（Ｂ）に示す構造をとりうる。図１５（Ｂ）に示す小グループは電荷が０である。

図１５（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１５（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１５（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１５（Ｃ）に示す小グループは電荷が０である。

図１５（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１５（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１５（Ｄ）に示す小グループは電荷が＋１となる。

図１５（Ｅ）に、２個のＺｎを含む小グループを示す。図１５（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１５（Ｅ）に示す小グループは電荷が−１となる。

ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。

ここで、これらの小グループ同士が結合する規則について説明する。図１５（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。

これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。

図１６（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。図１６（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。

図１６（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１６（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１６（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。

図１６（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。

ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１５（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。

具体的には、図１６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０または自然数。）とする組成式で表すことができる。

また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。

例えば、図１７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。

図１７（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。

図１７（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。

ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。

また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図１７（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。

なお、トランジスタが有するソース端子とドレイン端子は、トランジスタの極性及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース端子と呼ばれ、高い電位が与えられる電極がドレイン端子と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン端子と呼ばれ、高い電位が与えられる電極がソース端子と呼ばれる。以下、ソース端子とドレイン端子のいずれか一方を第１端子、他方を第２端子とし、メモリセル１０１が有するトランジスタ１０２、容量素子１０３の接続関係を説明する。

また、トランジスタのソース端子とは、活性層の一部であるソース領域、或いは活性層に接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。

なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧又は電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧又は電位が、供給可能、或いは伝送可能であるように、配線、導電膜、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続している状態も、その範疇に含む。

また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

図１に示すメモリセル１０１において、トランジスタ１０２のゲート電極は、ワード線ＷＬの一つに接続されている。また、トランジスタ１０２の第１端子はビット線ＢＬの一つに接続されており、第２端子は容量素子１０３の一方の電極に接続されている。そして、容量素子１０３の他方の電極は、上記ワード線の一つとは異なる、ワード線ＷＬの別の一つに接続されている。

具体的に、図１に示すセルアレイ１００では、一行一列目のメモリセル１０１において、トランジスタ１０２のゲート電極がワード線ＷＬ１に接続されている。また、トランジスタ１０２の第１端子はビット線ＢＬ１に接続されており、第２端子は容量素子１０３の一方の電極に接続されている。そして、容量素子１０３の他方の電極は、ワード線ＷＬ２に接続されている。

また、図１に示すセルアレイ１００では、ｙ行目の各メモリセル１０１において、容量素子１０３の他方の電極は、容量線ＣＬに接続されている。

なお、図１に示すセルアレイでは、任意のメモリセル１０１が、隣接する２つのワード線に接続されている場合を例示しているが、本発明の一態様はこの構成に限定されない。任意のメモリセル１０１に接続される２つのワード線は、互いに隣接せずに離れていても良い。

また、図１では、メモリセル１０１がスイッチング素子として機能するトランジスタ１０２を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限１つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル１０１が、複数のトランジスタで構成されるスイッチング素子を有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。

なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１のトランジスタの第１端子と第２端子のいずれか一方のみが、第２のトランジスタの第１端子と第２端子のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタの第１端子が第２のトランジスタの第１端子に接続され、第１のトランジスタの第２端子が第２のトランジスタの第２端子に接続されている状態を意味する。

次いで、図１に示したセルアレイ１００を例に挙げて、本発明の一態様に係る記憶装置の動作について説明する。図１に示したセルアレイの動作は、データの書き込みを行う書き込み期間Ｔａと、データの保持を行う保持期間Ｔｓと、データの読み出しを行う読み出し期間Ｔｒとで異なる。図４に、上記各期間においてセルアレイ１００に与えられる電位のタイミングチャートを一例として示す。

なお、図４では、ｉ行ｊ列目のメモリセル１０１と、ｉ行ｊ＋１列目のメモリセル１０１と、ｉ＋１行ｊ列目のメモリセル１０１と、ｉ＋１行ｊ＋１列目のメモリセル１０１とにおいて、データの書き込み、保持、読み出しを行う場合を例に挙げている。これら４つのメモリセル１０１は、ｘ行ｙ列のメモリセル１０１に含まれるものとする。

まず、書き込み期間Ｔａにおけるセルアレイ１００の動作について説明する。データの書き込みは、行ごとに行われる。図４では、ｉ行ｊ列目のメモリセル１０１及びｉ行ｊ＋１列目のメモリセル１０１へのデータの書き込みを先に行い、その後で、ｉ＋１行ｊ列目のメモリセル１０１及びｉ＋１行ｊ＋１列目のメモリセル１０１へのデータの書き込みを行う場合を例示している。

まず、書き込みを行うｉ行目のメモリセル１０１に接続された、ワード線ＷＬｉの選択を行う。具体的に図４では、ワード線ＷＬｉにハイレベルの電位ＶＨが与えられ、ワード線ＷＬｉ＋１を含むワード線ＷＬｉ以外のワード線には接地電位ＧＮＤが与えられる。よって、ワード線ＷＬｉにゲート電極が接続されているトランジスタ１０２のみが選択的にオンになる。

そして、ワード線ＷＬｉが選択されている期間において、ビット線ＢＬｊ、ビット線ＢＬｊ＋１に、データを含む信号の電位が与えられる。ビット線ＢＬｊ、ビット線ＢＬｊ＋１に与えられる電位のレベルは、データの内容によって当然異なる。図４では、ビット線ＢＬｊにハイレベルの電位ＶＤＤが与えられ、ビット線ＢＬｊ＋１に接地電位ＧＮＤが与えられている場合を例示する。ビット線ＢＬｊ、ＢＬｊ＋１に与えられる電位は、オンのトランジスタ１０２を介して、容量素子１０３が有する電極の一つに与えられる。

なお、電位ＶＨは電位ＶＤＤと同じか、それより高いものとする。具体的に、電位ＶＨと電位ＶＤＤの電位差は、トランジスタ１０２の閾値電圧と同じか、それより大きいものとする。

図２（Ａ）に、ｉ行目のメモリセル１０１にデータの書き込みを行う際の、各メモリセル１０１の動作を模式的に示す。図２（Ａ）に示すように、トランジスタ１０２の第２端子と容量素子１０３が有する電極の一つとが接続されているノードをノードＦＧとすると、上記電位に従って、ノードＦＧの電位は、ｉ行ｊ列目のメモリセル１０１において電位ＶＤＤとなり、ｉ行ｊ＋１列目のメモリセル１０１において接地電位ＧＮＤとなる。そして、ノードＦＧの電位に従って容量素子１０３に流入する電荷量が制御されることで、ｉ行ｊ列目のメモリセル１０１と、ｉ行ｊ＋１列目のメモリセル１０１へのデータの書き込みが行われる。

次いで、ワード線ＷＬｉに接地電位ＧＮＤが与えられる。よって、ワード線ＷＬｉにゲート電極が接続されているトランジスタ１０２がオフになり、容量素子１０３において電荷が保持される。

なお、トランジスタ１０２の半導体膜に酸化物半導体を用いた場合、トランジスタ１０２はオフ電流が極めて低いという特性を有する。よって、容量素子１０３に保持されている電荷はリークしづらく、トランジスタ１０２にシリコンなどの半導体を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。

次いで、書き込みを行うｉ＋１行目のメモリセル１０１に接続された、ワード線ＷＬｉ＋１の選択を行う。具体的に図４では、ワード線ＷＬｉ＋１にハイレベルの電位ＶＨが与えられ、ワード線ＷＬｉを含むワード線ＷＬｉ＋１以外のワード線には接地電位ＧＮＤが与えられる。よって、ワード線ＷＬｉ＋１にゲート電極が接続されているトランジスタ１０２のみが、選択的にオンになる。

そして、ワード線ＷＬｉ＋１が選択されている期間において、ビット線ＢＬｊ、ビット線ＢＬｊ＋１に、データを含む信号の電位が与えられる。ビット線ＢＬｊ、ビット線ＢＬｊ＋１に与えられる電位のレベルは、データの内容によって当然異なる。図４では、ビット線ＢＬｊに接地電位ＧＮＤが与えられ、ビット線ＢＬｊ＋１にハイレベルの電位ＶＤＤが与えられている場合を例示する。ビット線ＢＬｊ、ＢＬｊ＋１に与えられる電位は、オンのトランジスタ１０２を介して、容量素子１０３が有する電極の一つに与えられる。図２（Ｂ）に、ｉ＋１行目のメモリセル１０１にデータの書き込みを行う際の、各メモリセル１０１の動作を模式的に示す。図２（Ｂ）に示すように、上記電位に従って、ノードＦＧの電位は、ｉ＋１行ｊ列目のメモリセル１０１において接地電位ＧＮＤとなり、ｉ＋１行ｊ＋１列目のメモリセル１０１において電位ＶＤＤとなる。そして、ノードＦＧの電位に従って容量素子１０３に流入する電荷量が制御されることで、ｉ＋１行ｊ列目のメモリセル１０１と、ｉ＋１行ｊ＋１列目のメモリセル１０１へのデータの書き込みが行われる。

なお、図１に示すセルアレイ１００では、ワード線ＷＬｉ＋１がｉ＋１行目のメモリセル１０１のみならず、ｉ行目のメモリセル１０１にも接続されている。具体的に、ワード線ＷＬｉ＋１は、ｉ行目のメモリセル１０１が有する、容量素子１０３の他方の電極に接続されている。容量素子１０３の他方の電極には、ワード線ＷＬｉが選択されている期間において接地電位ＧＮＤが与えられていたが、図２（Ｂ）に示すように、ワード線ＷＬｉ＋１が選択されている期間において電位ＶＨが与えられる。そして、容量素子１０３が有する一対の電極の電位差は電荷保存則により維持されるので、ワード線ＷＬｉ＋１が選択されている期間において、電位ＶＨと接地電位ＧＮＤの電位差が、ｉ行目のメモリセル１０１におけるノードＦＧに与えられる。その結果、ｉ行目ｊ列目のメモリセル１０１におけるノードＦＧは電位ＶＤＤ＋ＶＨとなり、ｉ行目ｊ＋１列目のメモリセル１０１におけるノードＦＧは電位ＶＨとなる。

次いで、ワード線ＷＬｉ＋１に接地電位ＧＮＤが与えられる。よって、ワード線ＷＬｉ＋１にゲート電極が接続されているトランジスタ１０２がオフになり、容量素子１０３において電荷が保持される。なお、容量素子１０３が有する一対の電極の電位差は電荷保存則により維持されるので、ワード線ＷＬｉ＋１に接地電位ＧＮＤが与えられると、ｉ行目ｊ列目のメモリセル１０１におけるノードＦＧは電位ＶＤＤとなり、ｉ行目ｊ＋１列目のメモリセル１０１におけるノードＦＧは接地電位ＧＮＤとなる。

なお、メモリセル１０１に誤ったデータが書き込まれるのを防ぐために、各ワード線ＷＬの選択が終了した後に、ビット線ＢＬへのデータを含む電位の供給を停止させることが望ましい。

次いで、データの保持期間Ｔｓにおけるセルアレイ１００の動作について説明する。

保持期間Ｔｓにおいて、全てのワード線ＷＬには、トランジスタ１０２がオフになるレベルの電位、具体的には接地電位ＧＮＤが与えられる。図３（Ａ）に、ｉ行目のメモリセル１０１とｉ＋１行目のメモリセル１０１においてデータを保持する際の、各メモリセル１０１の動作を模式的に示す。図３（Ａ）に示すように、容量素子１０３に流入した電荷が保持されている間において、データは保持される。

次いで、データの読み出し期間Ｔｒにおけるセルアレイ１００の動作について説明する。

まず、読み出し期間Ｔｒでは、読み出しを行うメモリセル１０１に接続されたビット線ＢＬに、ハイレベルの電位ＶＲが与えられる。具体的に図４では、ｊ列目のメモリセル１０１に接続されたビット線ＢＬｊと、ｊ＋１列目のメモリセル１０１に接続されたビット線ＢＬｊ＋１とに、ハイレベルの電位ＶＲが与えられる。なお、電位ＶＲは、電位ＶＤＤと同じか、もしくは電位ＶＤＤより低く接地電位ＧＮＤよりも高い電位であるものとする。そして、電位ＶＲが与えられた後は、ビット線ＢＬｊとビット線ＢＬｊ＋１を、共にフローティングの状態とする。

次いで、読み出しを行うｉ行目のメモリセル１０１に接続された、ワード線ＷＬｉの選択を行う。具体的に図４では、ワード線ＷＬｉにハイレベルの電位ＶＨが与えられ、ワード線ＷＬｉ＋１を含むそれ以外のワード線には接地電位ＧＮＤが与えられる。よって、ワード線ＷＬｉにゲート電極が接続されているトランジスタ１０２のみが選択的にオンになる。

トランジスタ１０２がオンになると、容量素子１０３に保持されている電荷が、読み出しを行うビット線ＢＬに流出するか、或いは、読み出しを行うビット線ＢＬからの電荷が容量素子１０３に流入する。上記動作は、保持期間におけるノードＦＧの電位により決まる。

図３（Ｂ）に、ｉ行目のメモリセル１０１においてデータを読み出す際の、各メモリセル１０１の動作を模式的に示す。具体的に、図４に示すタイミングチャートの場合、直前の保持期間に、ｉ行目ｊ列目のメモリセル１０１におけるノードＦＧは電位ＶＤＤである。よって、図３（Ｂ）に示すように、読み出し期間においてトランジスタ１０２がオンになると、ｉ行目ｊ列目のメモリセル１０１における容量素子１０３からビット線ＢＬｊに電荷が流出するため、ビット線ＢＬｊの電位は高まり、電位ＶＲ＋αとなる。また、直前の保持期間に、ｉ行目ｊ＋１列目のメモリセル１０１におけるノードＦＧは接地電位ＧＮＤである。よって、読み出し期間においてトランジスタ１０２がオンになると、ｉ行目ｊ＋１列目のメモリセル１０１における容量素子１０３にビット線ＢＬｊ＋１からの電荷が流入するため、ビット線ＢＬｊ＋１の電位は低くなり、電位ＶＲ−βとなる。

従って、ビット線ＢＬｊ、ＢＬｊ＋１の電位は、ｉ行目ｊ列目のメモリセル１０１とｉ行目ｊ＋１列目のメモリセル１０１の容量素子１０３に保持されている電荷量に応じた高さとなる。そして、上記電位から電荷量の違いを読み取ることにより、ｉ行ｊ列目のメモリセル１０１と、ｉ行ｊ＋１列目のメモリセル１０１から、データを読み出すことができる。

次いで、ｉ行ｊ列目のメモリセル１０１と、ｉ行ｊ＋１列目のメモリセル１０１からのデータの読み出しが終了したら、再び、ビット線ＢＬｊ及びビット線ＢＬｊ＋１にハイレベルの電位ＶＲを与えた後、ビット線ＢＬｊ及びビット線ＢＬｊ＋１をフローティングの状態にする。

そして、読み出しを行うｉ行目のメモリセル１０１に接続された、ワード線ＷＬｉ＋１の選択を行う。具体的に図４では、ワード線ＷＬｉ＋１にハイレベルの電位ＶＨが与えられ、ワード線ＷＬｉを含むそれ以外のワード線には接地電位ＧＮＤが与えられる。よって、ワード線ＷＬｉ＋１にゲート電極が接続されているトランジスタ１０２のみが選択的にオンになる。

具体的に、図４に示すタイミングチャートの場合、直前の保持期間に、ｉ＋１行目ｊ列目のメモリセル１０１におけるノードＦＧは接地電位ＧＮＤである。よって、読み出し期間においてトランジスタ１０２がオンになると、ｉ＋１行目ｊ列目のメモリセル１０１における容量素子１０３にビット線ＢＬｊからの電荷が流入するため、ビット線ＢＬｊの電位は低くなり、電位ＶＲ−βとなる。また、直前の保持期間に、ｉ＋１行目ｊ＋１列目のメモリセル１０１におけるノードＦＧは電位ＶＤＤである。よって、読み出し期間においてトランジスタ１０２がオンになると、ｉ＋１行目ｊ＋１列目のメモリセル１０１における容量素子１０３からビット線ＢＬｊ＋１に電荷が流出するため、ビット線ＢＬｊ＋１の電位は高まり、電位ＶＲ＋αとなる。

従って、ビット線ＢＬｊ、ＢＬｊ＋１の電位は、ｉ＋１行目ｊ列目のメモリセル１０１とｉ＋１行目ｊ＋１列目のメモリセル１０１の容量素子１０３に保持されている電荷量に応じた高さとなる。そして、上記電位から電荷量の違いを読み取ることにより、ｉ＋１行ｊ列目のメモリセル１０１と、ｉ＋１行ｊ＋１列目のメモリセル１０１から、データを読み出すことができる。

なお、各ビット線ＢＬの先には読み出し回路が接続されており、読み出し回路の出力信号には、セルアレイ１００から読み出されたデータが含まれる。

本実施の形態では、隣接した４つのメモリセル１０１を例に挙げて、書き込み、保持、読み出しの各動作について説明したが、本発明の一態様はこの構成に限定されない。指定された任意のアドレスのメモリセル１０１において、上記動作を行うことができる。

なお、容量線ＣＬは、上記全ての期間を通して、接地電位ＧＮＤなどの固定の電位に保つ。

また、本発明の一態様に示す記憶装置では、一のワード線が、一行分のメモリセルにおいてスイッチング素子に接続されており、他の一行分のメモリセルにおいて容量素子に接続される構造を有するものである。よって、メモリセルに接続される配線の数を少なくすることができる。しかし、上述したように、容量素子に接続されたワード線が選択されると、ノードＦＧの電位が上記ワード線の電位の上昇に伴って高くなる。例えばｉ＋１行目へのデータの書き込み前においてノードＦＧにハイレベルの電位ＶＤＤが既に与えられている場合、図２（Ｂ）に示すように、ワード線ＷＬｉ＋１の電位の上昇に伴って、ｉ行ｊ列目のメモリセル１０１においてノードＦＧが電位ＶＤＤ＋ＶＨと高くなる。従って、ｉ行ｊ列目のメモリセル１０１が有するトランジスタ１０２は、そのソース端子とドレイン端子間の電位差が大きくなるため、オフ電流が大きくなりやすい。よって、トランジスタ１０２のオフ電流が著しく小さくなるように、酸化物半導体のようなワイドギャップ半導体をトランジスタ１０２の半導体膜に用いることが望ましい。トランジスタ１０２のオフ電流を著しく小さくすることで、ソース端子とドレイン端子間の電位差が大きくても、メモリセル１０１から電荷が流出するのを防ぎ、データの保持期間を確保することができる。

次いで、各メモリセル１０１の具体的な構造の一例について説明する。

図５（Ａ）に、図１に示したセルアレイ１００の一部を拡大した上面図を示す。また、図５（Ｂ）に、図５（Ａ）の破線Ａ１−Ａ２における断面図を示す。図５（Ａ）、図５（Ｂ）では、絶縁表面を有する基板１０４上に、トランジスタ１０２と容量素子１０３が形成されている。

そして、トランジスタ１０２は、絶縁表面を有する基板１０４上に、半導体膜１０５と、半導体膜１０５上のソース電極またはドレイン電極として機能する導電膜１０６及び導電膜１０７と、半導体膜１０５、導電膜１０６及び導電膜１０７上の絶縁膜１０８と、絶縁膜１０８を間に挟んで半導体膜１０５と重なる位置に設けられたゲート電極として機能する導電膜１０９とを有している。さらに、トランジスタ１０２は、導電膜１０９を覆っている絶縁膜１１０を構成要素に含んでいても良い。図５（Ａ）、図５（Ｂ）に示すトランジスタ１０２は、トップゲート型のトップコンタクト構造を有している。

また、容量素子１０３は、絶縁表面を有する基板１０４上に形成された導電膜１０７と、導電膜１０７上の絶縁膜１０８と、絶縁膜１０８を間に挟んで導電膜１０７と重なる導電膜１１１とを有する。導電膜１０７と、絶縁膜１０８と、導電膜１１１とが重なった部分が、容量素子１０３として機能する。

なお、導電膜１０６は、トランジスタ１０２のソース電極またはドレイン電極として機能し、なおかつビット線としても機能する。導電膜１０９は、トランジスタ１０２のゲート電極として機能し、なおかつワード線としても機能する。導電膜１０７は、トランジスタ１０２のソース電極またはドレイン電極として機能し、なおかつ容量素子１０３の電極として機能する。導電膜１１１は、容量素子１０３の電極として機能し、なおかつワード線としても機能する。

図６（Ａ）に、図１に示したセルアレイ１００の一部を拡大した上面図の別の一例を示す。また、図６（Ｂ）に、図６（Ａ）の破線Ｂ１−Ｂ２における断面図を示す。図６（Ａ）、図６（Ｂ）では、絶縁表面を有する基板１０４上に、トランジスタ１０２と容量素子１０３が形成されている。

そして、トランジスタ１０２は、絶縁表面を有する基板１０４上に、ソース電極またはドレイン電極として機能する導電膜１１６及び導電膜１１７と、導電膜１１６及び導電膜１１７上の半導体膜１１５と、導電膜１１６、導電膜１１７及び半導体膜１１５上の絶縁膜１１８と、絶縁膜１１８を間に挟んで半導体膜１１５と重なる位置に設けられたゲート電極として機能する導電膜１１９と、を有している。さらに、トランジスタ１０２は、導電膜１１９を覆っている絶縁膜１２０を構成要素に含んでいても良い。図６（Ａ）、図６（Ｂ）に示すトランジスタ１０２は、トップゲート型のボトムコンタクト構造を有している。

また、容量素子１０３は、絶縁表面を有する基板１０４上に形成された導電膜１１７と、導電膜１１７上の絶縁膜１１８と、絶縁膜１１８を間に挟んで導電膜１１７と重なる導電膜１２１とを有する。導電膜１１７と、絶縁膜１１８と、導電膜１２１とが重なった部分が、容量素子１０３として機能する。

なお、導電膜１１６は、トランジスタ１０２のソース電極またはドレイン電極として機能し、なおかつビット線としても機能する。導電膜１１９は、トランジスタ１０２のゲート電極として機能し、なおかつワード線としても機能する。導電膜１１７は、トランジスタ１０２のソース電極またはドレイン電極として機能し、なおかつ容量素子１０３の電極として機能する。導電膜１２１は、容量素子１０３の電極として機能し、なおかつワード線としても機能する。

図７（Ａ）に、図１に示したセルアレイ１００の一部を拡大した上面図の別の一例を示す。また、図７（Ｂ）に、図７（Ａ）の破線Ｃ１−Ｃ２における断面図を示す。図７（Ａ）、図７（Ｂ）では、絶縁表面を有する基板１０４上に、トランジスタ１０２と容量素子１０３が形成されている。

そして、トランジスタ１０２は、絶縁表面を有する基板１０４上に、ゲート電極として機能する導電膜１２９と、導電膜１２９上の絶縁膜１２８と、絶縁膜１２８を間に挟んで導電膜１２９と重なる位置に設けられた半導体膜１２５と、半導体膜１２５上のソース電極またはドレイン電極として機能する導電膜１２６及び導電膜１２７と、を有している。さらに、トランジスタ１０２は、半導体膜１２５、導電膜１２６及び導電膜１２７を覆っている絶縁膜１３０を構成要素に含んでいても良い。図７（Ａ）、図７（Ｂ）に示すトランジスタ１０２は、ボトムゲート型のトップコンタクト構造を有している。

また、トランジスタ１０２は、導電膜１２６と導電膜１２７の間において半導体膜１２５が露出し、絶縁膜１３０に接しているチャネルエッチ構造を有しているが、本発明はこの構成に限定されない。トランジスタ１０２は、導電膜１２６と導電膜１２７の間において半導体膜１２５上に絶縁膜で形成されたチャネル保護膜を有していても良い。チャネル保護膜を設けることによって、導電膜１２６及び導電膜１２７を形成する際に、エッチング時のプラズマやエッチング剤による膜減りなどのダメージが、半導体膜１２５のチャネル形成領域となる部分に与えられるのを防ぐことができる。従って、トランジスタ１０２の信頼性を向上させることができる。

また、容量素子１０３は、絶縁表面を有する基板１０４上に形成された導電膜１３１と、導電膜１３１上の絶縁膜１２８と、絶縁膜１２８を間に挟んで導電膜１３１と重なる導電膜１２７とを有する。導電膜１３１と、絶縁膜１２８と、導電膜１２７とが重なった部分が、容量素子１０３として機能する。

なお、導電膜１２６は、トランジスタ１０２のソース電極またはドレイン電極として機能し、なおかつビット線としても機能する。導電膜１２９は、トランジスタ１０２のゲート電極として機能し、なおかつワード線としても機能する。導電膜１２７は、トランジスタ１０２のソース電極またはドレイン電極として機能し、なおかつ容量素子１０３の電極として機能する。導電膜１３１は、容量素子１０３の電極として機能し、なおかつワード線としても機能する。

図８（Ａ）に、図１に示したセルアレイ１００の一部を拡大した上面図の別の一例を示す。また、図８（Ｂ）に、図８（Ａ）の破線Ｄ１−Ｄ２における断面図を示す。図８（Ａ）、図８（Ｂ）では、絶縁表面を有する基板１０４上に、トランジスタ１０２と容量素子１０３が形成されている。

そして、トランジスタ１０２は、絶縁表面を有する基板１０４上に、ゲート電極として機能する導電膜１３９と、導電膜１３９上の絶縁膜１３８と、絶縁膜１３８上のソース電極またはドレイン電極として機能する導電膜１３６及び導電膜１３７と、導電膜１３６及び導電膜１３７上において、絶縁膜１３８を間に挟んで導電膜１３９と重なる位置に設けられた半導体膜１３５と、を有している。さらに、トランジスタ１０２は、半導体膜１３５、導電膜１３６及び導電膜１３７を覆っている絶縁膜１４０を構成要素に含んでいても良い。図８（Ａ）、図８（Ｂ）に示すトランジスタ１０２は、ボトムゲート型のボトムコンタクト構造を有している。

また、容量素子１０３は、絶縁表面を有する基板１０４上に形成された導電膜１４１と、導電膜１４１上の絶縁膜１３８と、絶縁膜１３８を間に挟んで導電膜１４１と重なる導電膜１３７とを有する。導電膜１４１と、絶縁膜１３８と、導電膜１３７とが重なった部分が、容量素子１０３として機能する。

なお、導電膜１３６は、トランジスタ１０２のソース電極またはドレイン電極として機能し、なおかつビット線としても機能する。導電膜１３９は、トランジスタ１０２のゲート電極として機能し、なおかつワード線としても機能する。導電膜１３７は、トランジスタ１０２のソース電極またはドレイン電極として機能し、なおかつ容量素子１０３の電極として機能する。導電膜１４１は、容量素子１０３の電極として機能し、なおかつワード線としても機能する。

なお、図５乃至図８では、トランジスタ１０２がシングルゲート構造である場合を例示しているが、トランジスタ１０２は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、図５乃至図８では、トランジスタ１０２が、活性層の片側にだけ存在するゲート電極を有しているが、本発明はこの構成に限定されない。トランジスタ１０２は、活性層を間に挟んでゲート電極の反対側に存在するバックゲート電極を有していても良い。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ１０２の閾値電圧を制御することができる。

本実施の形態において説明したように、本発明の一態様に係る記憶装置では、ワード線に容量線としての機能を持たせることで、セルアレイが有する配線の数を削減することができる。よって、プロセスを複雑化させることなく、単位面積あたりの記憶容量を高めることができる記憶装置を実現することができる。

（実施の形態２）
本実施の形態では、図１とは異なる構成を有する、本発明の一態様の係る記憶装置の、セルアレイ２００の構成について説明する。

図９に、本実施の形態のセルアレイ２００の構成を一例として回路図で示す。図９に示すセルアレイ２００では、複数のメモリセル２０１が第１のブロック２９０と第２のブロック２９１に分割されている。そして、第１のブロック２９０に含まれるメモリセル２０１上に、第２のブロック２９１に含まれるメモリセル２０１が設けられている。すなわち、本実施の形態で示すセルアレイ２００は、メモリセル２０１が積層された構造を有している。

なお、図９では、複数のメモリセル２０１を第１のブロック２９０と第２のブロック２９１の２つのブロックに分割している場合を例示しているが、本発明の一態様はこの構成に限定されない。本発明の一態様に係る記憶装置は、積層された３つ以上のブロックを有していても良い。

複数の各ブロックは、マトリクス状に配置された複数のメモリセル２０１と、複数のワード線ＷＬと、複数のビット線ＢＬとをそれぞれ有する。そして、各ブロックがそれぞれ有するワード線ＷＬとビット線ＢＬの数は、メモリセル２０１の数及び配置によって決めることができる。そして、駆動回路からの信号は、複数のワード線ＷＬ、複数のビット線ＢＬを介して各メモリセル２０１に供給される。

具体的に、図９では、第１のブロック２９０が、ｘ行ｙ列のメモリセル２０１を有し、なおかつ、第１ワード線ＷＬａ１〜ＷＬａｙ、第１ビット線ＢＬａ１〜ＢＬａｘを有する場合を例示している。また、図９では、第２のブロック２９１が、ｘ行ｙ列のメモリセル２０１を有し、なおかつ、第２ワード線ＷＬｂ１〜ＷＬｂｙ、第２ビット線ＢＬｂ１〜ＢＬｂｘを有する場合を例示している。

そして、各メモリセル２０１は、図１に示したセルアレイ１００の場合と同様に、スイッチング素子として機能するトランジスタ２０２と、容量素子２０３とを有する。そして、トランジスタ２０２のゲート電極は、ワード線ＷＬの一つに接続されている。また、トランジスタ２０２の第１端子はビット線ＢＬの一つに接続されており、第２端子は容量素子２０３の一方の電極に接続されている。ただし、図９に示すセルアレイ２００では、容量素子２０３の他方の電極が、異なるブロックのワード線の一つ、或いは、異なる層に形成された容量線の一つに接続されている。

具体的に、図９に示すセルアレイ２００では、例えば、第２のブロック２９１が有する一行一列目のメモリセル２０１において、トランジスタ２０２のゲート電極が第２ワード線ＷＬｂ１に接続されている。また、トランジスタ２０２の第１端子は第２ビット線ＢＬｂ１に接続されており、第２端子は容量素子２０３の一方の電極に接続されている。そして、容量素子２０３の他方の電極は、第１のブロック２９０が有する第１ワード線ＷＬａ１に接続されている。

また、図９に示すセルアレイ２００では、第１のブロック２９０の下方に、容量線ＣＬが設けられている。具体的に、図９に示すセルアレイ２００では、電気的に接続された複数の容量線ＣＬ１〜ＣＬｙが、第１のブロック２９０の下方に設けられている例を示している。そして、例えば、第１のブロック２９０が有する一行一列目のメモリセル２０１において、トランジスタ２０２のゲート電極が第１ワード線ＷＬａ１に接続されている。また、トランジスタ２０２の第１端子は第１ビット線ＢＬａ１に接続されており、第２端子は容量素子２０３の一方の電極に接続されている。そして、容量素子２０３の他方の電極は、第１のブロック２９０の下方に設けられた容量線ＣＬ１に接続されている。

なお、図９に示すセルアレイ２００では、任意の一ブロックが有する容量素子２０３の他方の電極が、当該ブロックの下方の一ブロックが有するワード線または容量線に接続されているが、本発明の一態様はこの構成に限定されない。任意の一ブロックが有する容量素子２０３の他方の電極が、当該ブロックの上方の一ブロックが有するワード線または容量線に接続されていても良い。

なお、メモリセル２０１は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどの回路素子を、さらに有していても良い。トランジスタ２０２を用いたスイッチング素子は、容量素子２０３における電荷の流入、保持、流出を制御する。そして、容量素子２０３に保持されている電荷量の違いにより、記憶されたデータのデジタル値を識別することができる。

次いで、各メモリセル２０１の具体的な構造の一例について説明する。

図１０（Ａ）〜図１０（Ｃ）に、図９に示したセルアレイ２００の各層の一部を拡大した上面図の一例を示す。各層の上面図は、破線Ｅ１−Ｅ２において重なっている。また、図１０（Ｄ）に、図１０（Ａ）〜図１０（Ｃ）の破線Ｅ１−Ｅ２における断面図を示す。

セルアレイ２００の１層目は、絶縁表面を有する基板２０４上に形成されている。そして、セルアレイ２００の１層目には、容量線として機能する導電膜２３１が形成されている。

また、セルアレイ２００の２層目は、導電膜２３１を覆っている絶縁膜２３２上に形成されている。そして、セルアレイ２００の２層目には、第１のブロック２９０が有するトランジスタ２０２ａ、トランジスタ２０２ｂが形成されている。

そして、トランジスタ２０２ａは、絶縁膜２３２上に、半導体膜２０５ａと、半導体膜２０５ａ上のソース電極またはドレイン電極として機能する導電膜２０６ａ及び導電膜２０７ａと、半導体膜２０５ａ、導電膜２０６ａ及び導電膜２０７ａ上の絶縁膜２０８と、絶縁膜２０８を間に挟んで半導体膜２０５ａと重なる位置に設けられたゲート電極として機能する導電膜２０９とを有している。トランジスタ２０２ｂは、絶縁膜２３２上に、半導体膜２０５ｂと、半導体膜２０５ｂ上のソース電極またはドレイン電極として機能する導電膜２０６ｂ及び導電膜２０７ｂと、半導体膜２０５ｂ、導電膜２０６ｂ及び導電膜２０７ｂ上の絶縁膜２０８と、絶縁膜２０８を間に挟んで半導体膜２０５ｂと重なる位置に設けられたゲート電極として機能する導電膜２０９とを有している。さらに、トランジスタ２０２ａと、トランジスタ２０２ｂとは、導電膜２０９を覆っている絶縁膜２３０を構成要素に含んでいても良い。図１０（Ｂ）、図１０（Ｄ）に示すトランジスタ２０２ａ及びトランジスタ２０２ｂは、トップゲート型のトップコンタクト構造を有している。

そして、導電膜２０７ａと、絶縁膜２３２と、導電膜２３１とが重なる部分が、容量素子２０３ａとして機能する。また、導電膜２０７ｂと、絶縁膜２３２と、導電膜２３１とが重なる部分が、容量素子２０３ｂとして機能する。容量素子２０３ａと容量素子２０３ｂは、第１のブロック２９０に含まれる。

なお、導電膜２０６ａはトランジスタ２０２ａのソース電極またはドレイン電極として、導電膜２０６ｂはトランジスタ２０２ｂのソース電極またはドレイン電極として、それぞれ機能し、なおかつ第１ビット線としても機能する。導電膜２０９は、トランジスタ２０２ａ及びトランジスタ２０２ｂのゲート電極として機能し、なおかつ第１ワード線としても機能する。導電膜２０７ａはトランジスタ２０２ａのソース電極またはドレイン電極として機能し、なおかつ、上述したように、容量素子２０３ａの電極として機能する。導電膜２０７ｂはトランジスタ２０２ｂのソース電極またはドレイン電極として機能し、なおかつ、上述したように、容量素子２０３ｂの電極として機能する。

また、セルアレイ２００の３層目は、絶縁膜２３０を覆っている絶縁膜２４０上に形成されている。そして、セルアレイ２００の３層目には、第２のブロック２９１が有するトランジスタ２０２ｃ、トランジスタ２０２ｄが形成されている。

そして、トランジスタ２０２ｃは、絶縁膜２４０上に、半導体膜２０５ｃと、半導体膜２０５ｃ上のソース電極またはドレイン電極として機能する導電膜２０６ｃ及び導電膜２０７ｃと、半導体膜２０５ｃ、導電膜２０６ｃ及び導電膜２０７ｃ上の絶縁膜２４１と、絶縁膜２４１を間に挟んで半導体膜２０５ｃと重なる位置に設けられたゲート電極として機能する導電膜２４２とを有している。トランジスタ２０２ｄは、絶縁膜２４０上に、半導体膜２０５ｄと、半導体膜２０５ｄ上のソース電極またはドレイン電極として機能する導電膜２０６ｄ及び導電膜２０７ｄと、半導体膜２０５ｄ、導電膜２０６ｄ及び導電膜２０７ｄ上の絶縁膜２４１と、絶縁膜２４１を間に挟んで半導体膜２０５ｄと重なる位置に設けられたゲート電極として機能する導電膜２４２とを有している。さらに、トランジスタ２０２ｃと、トランジスタ２０２ｄとは、導電膜２４２を覆っている絶縁膜２４３を構成要素に含んでいても良い。図１０（Ａ）、図１０（Ｄ）に示すトランジスタ２０２ｃ、トランジスタ２０２ｄは、トランジスタ２０２ａ、トランジスタ２０２ｂと同様に、トップゲート型のトップコンタクト構造を有している。

そして、導電膜２０７ｃと、絶縁膜２３０及び絶縁膜２４０と、導電膜２０９とが重なる部分が、容量素子２０３ｃとして機能する。また、導電膜２０７ｄと、絶縁膜２３０及び絶縁膜２４０と、導電膜２０９とが重なる部分が、容量素子２０３ｄとして機能する。容量素子２０３ｃと容量素子２０３ｄは、第２のブロック２９１に含まれる。

なお、導電膜２０６ｃ、導電膜２０６ｄは、トランジスタ２０２ｃ、トランジスタ２０２ｄのソース電極またはドレイン電極として機能し、なおかつ第２ビット線としても機能する。導電膜２４２は、トランジスタ２０２ｃ、トランジスタ２０２ｄのゲート電極として機能し、なおかつ第２ワード線としても機能する。導電膜２０７ｃは、トランジスタ２０２ｃのソース電極またはドレイン電極として機能し、なおかつ、上述したように、容量素子２０３ｃの電極として機能する。導電膜２０７ｄは、トランジスタ２０２ｄのソース電極またはドレイン電極として機能し、なおかつ、上述したように、容量素子２０３ｄの電極として機能する。

なお、図１０では、第１ワード線と第２ワード線の間に形成される寄生容量を低減させるために、導電膜２０９と導電膜２４２とが離隔するように、言い換えると、基板２０４の垂直方向において、導電膜２０９と導電膜２４２とが重ならないように配置されている。しかし、本発明の一態様はこの構成に限定されず、基板２０４の垂直方向において、導電膜２０９と導電膜２４２とを重ねるように配置しても良い。

また、図１０において、絶縁膜２３２の最上表面は、その上に形成されるトランジスタ２０２ａ、トランジスタ２０２ｂの特性を揃えるために平坦化されていることが望ましい。よって、絶縁膜２３２を形成した後、トランジスタ２０２ａ、トランジスタ２０２ｂを形成する前に、絶縁膜２３２の表面をＣＭＰ法などにより平坦化しておくことが望ましい。同様に、図１０において、絶縁膜２４０の最上表面は、その上に形成されるトランジスタ２０２ｃ、トランジスタ２０２ｄの特性を揃えるために平坦化されていることが望ましい。よって、絶縁膜２４０を形成した後、トランジスタ２０２ｃ、トランジスタ２０２ｄを形成する前に、絶縁膜２４０の表面をＣＭＰ法などにより平坦化しておくことが望ましい。

次いで、トランジスタの構造が図１０とは異なる場合の、各メモリセル２０１の具体的な構造の一例について説明する。

図１１（Ａ）〜図１１（Ｃ）に、図９に示したセルアレイ２００の各層の一部を拡大した上面図の一例を示す。各層の上面図は、破線Ｆ１−Ｆ２において重なっている。また、図１１（Ｄ）に、図１１（Ａ）〜図１１（Ｃ）の破線Ｆ１−Ｆ２における断面図を示す。

図１１（Ａ）〜図１１（Ｄ）に示すセルアレイ２００は、トランジスタ２０２ａ、トランジスタ２０２ｂ、トランジスタ２０２ｃ、トランジスタ２０２ｄの構造が、図１０と異なる。

図１１（Ａ）〜図１１（Ｄ）に示すセルアレイ２００は、セルアレイ２００の１層目は、絶縁表面を有する基板２０４上に形成されている。そして、セルアレイ２００の１層目には、容量線として機能する導電膜２３６が形成されている。

また、セルアレイ２００の２層目は、導電膜２３６を覆っている絶縁膜２３４上に形成されている。そして、セルアレイ２００の２層目には、第１のブロック２９０が有するトランジスタ２０２ａ、トランジスタ２０２ｂが形成されている。

具体的に、トランジスタ２０２ａ、トランジスタ２０２ｂは、絶縁膜２３４上に、ソース電極またはドレイン電極として機能する導電膜２１６ａ及び導電膜２１７ａ、導電膜２１６ｂ及び導電膜２１７ｂと、導電膜２１６ａ及び導電膜２１７ａ、導電膜２１６ｂ及び導電膜２１７ｂ上の半導体膜２１５ａ、半導体膜２１５ｂと、導電膜２１６ａ及び導電膜２１７ａ、導電膜２１６ｂ及び導電膜２１７ｂ、半導体膜２１５ａ、半導体膜２１５ｂ上の絶縁膜２１８と、絶縁膜２１８を間に挟んで半導体膜２１５ａ、半導体膜２１５ｂと重なる位置に設けられたゲート電極として機能する導電膜２１９とを有している。さらに、トランジスタ２０２ａ、トランジスタ２０２ｂは、導電膜２１９を覆っている絶縁膜２３５を構成要素に含んでいても良い。図１１（Ａ）〜図１１（Ｄ）に示すセルアレイ２００では、トランジスタ２０２ａ、トランジスタ２０２ｂは、トップゲート型のボトムコンタクト構造を有している。

そして、図１０の場合と同様に、導電膜２１７ａと、絶縁膜２３４と、導電膜２３６とが重なる部分が、容量素子２０３ａとして機能する。また、導電膜２１７ｂと、絶縁膜２３４と、導電膜２３６とが重なる部分が、容量素子２０３ｂとして機能する。容量素子２０３ａと容量素子２０３ｂは、第１のブロック２９０に含まれる。

また、具体的に、トランジスタ２０２ｃ、トランジスタ２０２ｄは、絶縁膜２４４上に、ソース電極またはドレイン電極として機能する導電膜２１６ｃ及び導電膜２１７ｃ、導電膜２１６ｄ及び導電膜２１７ｄと、導電膜２１６ｃ及び導電膜２１７ｃ、導電膜２１６ｄ及び導電膜２１７ｄ上の半導体膜２１５ｃ、半導体膜２１５ｄと、導電膜２１６ｃ及び導電膜２１７ｃ、導電膜２１６ｄ及び導電膜２１７ｄ、半導体膜２１５ｃ、半導体膜２１５ｄ上の絶縁膜２４５と、絶縁膜２４５を間に挟んで半導体膜２１５ｃ、半導体膜２１５ｄと重なる位置に設けられたゲート電極として機能する導電膜２４６とを有している。さらに、トランジスタ２０２ｃ、トランジスタ２０２ｄは、導電膜２４６を覆っている絶縁膜２４７を構成要素に含んでいても良い。図１１（Ａ）〜図１１（Ｄ）に示すセルアレイ２００では、トランジスタ２０２ｃ、トランジスタ２０２ｄは、トランジスタ２０２ａ、トランジスタ２０２ｂと同様に、トップゲート型のボトムコンタクト構造を有している。

そして、図１０の場合と同様に、導電膜２１６ｃと、絶縁膜２３５及び絶縁膜２４４と、導電膜２１９とが重なる部分が、容量素子２０３ｃとして機能する。また、導電膜２１６ｄと、絶縁膜２３５及び絶縁膜２４４と、導電膜２１９とが重なる部分が、容量素子２０３ｄとして機能する。容量素子２０３ｃと容量素子２０３ｄは、第２のブロック２９１に含まれる。

なお、図１１では、第１ワード線と２ワード線の間に形成される寄生容量を低減させるために、導電膜２１９と導電膜２４６とが離隔するように、言い換えると、基板２０４の垂直方向において、導電膜２１９と導電膜２４６とが重ならないように配置されている。しかし、本発明の一態様はこの構成に限定されず、基板２０４の垂直方向において、導電膜２１９と導電膜２４６とを重ねるように配置しても良い。

また、図１１において、絶縁膜２３４の最上表面は、その上に形成されるトランジスタ２０２ａ、トランジスタ２０２ｂの特性を揃えるために平坦化されていることが望ましい。よって、絶縁膜２３４を形成した後、トランジスタ２０２ａ、トランジスタ２０２ｂを形成する前に、絶縁膜２３４の表面をＣＭＰ法などにより平坦化しておくことが望ましい。同様に、図１１において、絶縁膜２４４の最上表面は、その上に形成されるトランジスタ２０２ｃ、トランジスタ２０２ｄの特性を揃えるために平坦化されていることが望ましい。よって、絶縁膜２４４を形成した後、トランジスタ２０２ｃ、トランジスタ２０２ｄを形成する前に、絶縁膜２４４の表面をＣＭＰ法などにより平坦化しておくことが望ましい。

また、図１０では、全てのトランジスタがトップゲート型のトップコンタクト構造を有しており、図１１では全てのトランジスタがトップゲート型のボトムコンタクト構造を有している。しかし、本発明は構成に限定されず、上記トランジスタがボトムゲート型であっても良い。

本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、セルアレイを構成するトランジスタの作製方法について説明する。ただし、本実施の形態では、酸化物半導体を用いたトランジスタを例に挙げて説明する。

まず、図１２（Ａ）に示すように、基板７００上に絶縁膜７０１を形成し、絶縁膜７０１上に導電膜７０２、導電膜７０３を形成する。導電膜７０２はトランジスタ７１２とトランジスタ７１３のゲート電極として機能し、さらにワード線としても機能する。また、導電膜７０３は、上記ワード線とは異なるワード線として機能する。

基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。

絶縁膜７０１は、後の作製工程における加熱処理の温度に耐えうる材料を用いる。具体的に、絶縁膜７０１として、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化アルミニウムなどを用いるのが望ましい。

なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。

導電膜７０２、導電膜７０３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍの導電膜を形成した後、該導電膜をエッチングすることにより、所望の形状に加工（パターニング）された導電膜７０２、導電膜７０３を形成する。なお、形成された導電膜７０２、導電膜７０３の端部がテーパー形状であると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

次いで、図１２（Ｂ）に示すように、導電膜７０２、導電膜７０３上にゲート絶縁膜７０４を形成した後、ゲート絶縁膜７０４上において導電膜７０２と重なる位置に酸化物半導体膜７０５、酸化物半導体膜７０６を形成する。

ゲート絶縁膜７０４は、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））等を含む膜を、単数で、又は複数積層させることで、形成することができる。

そして、ゲート絶縁膜７０４は、水分、水素などの不純物を極力含まないことが望ましい。スパッタリング法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いる。

不純物を除去し、なおかつ酸素欠陥が低減されることによりｉ型化又は実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は界面準位に対して極めて敏感である。そのため、酸化物半導体膜７０５、酸化物半導体膜７０６を後の工程において高純度化させると、酸化物半導体膜７０５、酸化物半導体膜７０６とゲート絶縁膜７０４の界面における界面準位を低減させることが重要になる。よって、ゲート絶縁膜７０４は高品質な膜であることが要求される。例えば、μ波（周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質なゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができる。

もちろん、ゲート絶縁膜７０４として高品質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によって膜質や、酸化物半導体との界面特性が改善される絶縁膜であっても良い。いずれにしても、ゲート絶縁膜が高品質であることは勿論のこと、ゲート絶縁膜と酸化物半導体との界面準位を低減し、良好な界面を形成できるものであれば良い。

バリア性の高い材料を用いた絶縁膜と、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜７０４を形成しても良い。この場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性の高い絶縁膜と、酸化物半導体膜７０５及び酸化物半導体膜７０６との間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などが挙げられる。バリア性の高い絶縁膜を用いることで、水分又は水素などの雰囲気中の不純物、或いは基板７００内に含まれるアルカリ金属、重金属などの不純物が、酸化物半導体膜７０５、酸化物半導体膜７０６内、ゲート絶縁膜７０４内、或いは、酸化物半導体膜７０５、酸化物半導体膜７０６と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる。また、酸化物半導体膜７０５、酸化物半導体膜７０６に接するように窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い絶縁膜が直接酸化物半導体膜７０５、酸化物半導体膜７０６に接するのを防ぐことができる。

例えば、第１のゲート絶縁膜としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化珪素膜（ＳｉＮ_ｙ（ｙ＞０））を形成し、第１のゲート絶縁膜上に第２のゲート絶縁膜として膜厚５ｎｍ以上３００ｎｍ以下の酸化珪素膜（ＳｉＯ_ｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁膜７０４としても良い。ゲート絶縁膜７０４の膜厚は、トランジスタに要求される特性によって適宜設定すればよい。

本実施の形態では、スパッタ法で形成された膜厚５０ｎｍの窒化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜７０４を形成する。

なお、ゲート絶縁膜７０４は後に形成される酸化物半導体膜７０５、酸化物半導体膜７０６と接する。酸化物半導体膜７０５、酸化物半導体膜７０６は、水素が含有されるとトランジスタの電気的特性に悪影響を及ぼすので、ゲート絶縁膜７０４は水素、水酸基及び水分が含まれないことが望ましい。ゲート絶縁膜７０４に水素、水酸基及び水分がなるべく含まれないようにするためには、成膜の前処理として、スパッタリング装置の予備加熱室で導電膜７０２、導電膜７０３が形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。

酸化物半導体膜７０５、酸化物半導体膜７０６は、ゲート絶縁膜７０４上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。

なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜７０４の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。

酸化物半導体膜には、上述したような、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、Ｚｎ−Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｇａ系酸化物半導体や、Ｉｎ系酸化物半導体、Ｓｎ系酸化物半導体、Ｚｎ系酸化物半導体などを用いることができる。

本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。

なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。

また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物を形成する場合は、用いるターゲットの組成比を、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５とする。

本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜室を排気すると、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。

なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜７０４までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。

また、スパッタリング装置の処理室のリークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。

また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。

なお、酸化物半導体膜７０５、酸化物半導体膜７０６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。

ドライエッチング法としては、平行平板型ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法や、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。

ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。

酸化物半導体膜７０５、酸化物半導体膜７０６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜７０５、酸化物半導体膜７０６及びゲート絶縁膜７０４の表面に付着しているレジスト残渣などを除去することが好ましい。

なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜７０５、酸化物半導体膜７０６に加熱処理を施す。

酸化物半導体膜７０５、酸化物半導体膜７０６に加熱処理を施すことで、酸化物半導体膜７０５、酸化物半導体膜７０６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。

本実施の形態では、加熱処理装置の一つである電気炉を用いる。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０^１８／ｃｍ^３以下、より好ましくは１×１０^１７／ｃｍ^３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

以上の工程により、酸化物半導体膜７０５、酸化物半導体膜７０６中の水素濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、水素欠陥に起因するキャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。

なお、酸化物半導体膜７０５、酸化物半導体膜７０６は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体膜としては、ｃ軸配向を有した結晶性酸化物半導体（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌ：ＣＡＡＣとも呼ぶ）を含む酸化物半導体膜であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。

ＣＡＡＣで構成された酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。

具体的に、ＣＡＡＣは、絶縁膜表面に平行なａ−ｂ面において六角形の格子を有する結合を有し、なおかつ、ａ−ｂ面に概略垂直なｃ軸配向を有する、六方晶構造の亜鉛を含む結晶である。

ＣＡＡＣは、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって配位数が異なることも有り得るが、ＣＡＡＣでは金属原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の放出や結合による電荷の移動や不安定性を減少させる効果がある。

従って、ＣＡＡＣで構成された酸化物半導体膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。

次いで、図１２（Ｃ）に示すように、酸化物半導体膜７０５上に、ソース電極又はドレイン電極として機能する導電膜７０７及び導電膜７０８を、酸化物半導体膜７０６上にソース電極又はドレイン電極として機能する導電膜７０９及び導電膜７１０を形成する。

具体的に、導電膜７０７乃至導電膜７１０は、酸化物半導体膜７０５及び酸化物半導体膜７０６上に、スパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、形成することができる。

導電膜７０７乃至導電膜７１０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。

また、導電膜７０７乃至導電膜７１０となる導電膜は、単数の導電膜で構成されていても、複数の導電膜を積層させることで構成されていてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。

また、導電膜７０７乃至導電膜７１０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は上記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。

導電膜７０７乃至導電膜７１０の形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜７０７乃至導電膜７１０に持たせることが好ましい。

なお、導電膜のエッチングの際に、酸化物半導体膜７０５、酸化物半導体膜７０６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体膜７０５、酸化物半導体膜７０６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。

本実施の形態では、導電膜７０７乃至導電膜７１０となる導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができるが、酸化物半導体膜７０５、酸化物半導体膜７０６も一部エッチングされる場合がある。アンモニア過水を含む溶液は、具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合した水溶液を用いる。或いは、塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）などを含むガスを用いて、導電膜をドライエッチングしても良い。

なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。

また、酸化物半導体膜７０５とソース電極又はドレイン電極として機能する導電膜７０７及び導電膜７０８の間に、または、酸化物半導体膜７０６とソース電極又はドレイン電極として機能する導電膜７０９及び導電膜７１０の間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウムなどを適用することができる。

例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、導電膜７０７乃至導電膜７１０を形成するためのパターニングとを一括で行うようにしても良い。

ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体膜７０５と導電膜７０７及び導電膜７０８の間の抵抗と、酸化物半導体膜７０６と導電膜７０９及び導電膜７１０の間の抵抗とを下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。

次いで、Ｎ_２Ｏ、Ｎ_２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。

なお、プラズマ処理を行った後、図１２（Ｄ）に示すように、導電膜７０７乃至導電膜７１０と、酸化物半導体膜７０５、酸化物半導体膜７０６とを覆うように、絶縁膜７１１を形成する。

絶縁膜７１１は、ゲート絶縁膜７０４と同様の材料、同様の積層構造を用いて形成することが可能である。そして、絶縁膜７１１は、ゲート絶縁膜７０４と同様に、水分や、水素などの不純物を極力含まないことが望ましい。絶縁膜７１１に水素が含まれると、その水素が酸化物半導体膜７０５、酸化物半導体膜７０６へ侵入して、酸化物半導体膜７０５、酸化物半導体膜７０６中の酸素を引き抜き、酸化物半導体膜７０５、酸化物半導体膜７０６が低抵抗化（ｎ型化）してしまうため、寄生チャネルが形成されるおそれがある。よって、絶縁膜７１１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記絶縁膜７１１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜７０５、酸化物半導体膜７０６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７０７乃至導電膜７１０及び酸化物半導体膜７０５、酸化物半導体膜７０６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜７０５、酸化物半導体膜７０６内、絶縁膜７１１内、或いは、酸化物半導体膜７０５、酸化物半導体膜７０６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜７０５、酸化物半導体膜７０６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜７０５、酸化物半導体膜７０６に接するのを防ぐことができる。

本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、絶縁膜７１１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。

なお、絶縁膜７１１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７０７乃至導電膜７１０を形成する前に、水分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含む絶縁膜７１１が設けられた後に、加熱処理が施されることによって、酸化物半導体膜７０５、酸化物半導体膜７０６に対して行った先の加熱処理により、酸化物半導体膜７０５、酸化物半導体膜７０６に酸素欠損が発生していたとしても、絶縁膜７１１から酸化物半導体膜７０５、酸化物半導体膜７０６に酸素が供与される。そして、酸化物半導体膜７０５、酸化物半導体膜７０６に酸素が供与されることで、酸化物半導体膜７０５、酸化物半導体膜７０６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体膜７０５、酸化物半導体膜７０６には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体膜７０５、酸化物半導体膜７０６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽減し、電気的特性の向上を実現することができる。

また、酸素雰囲気下で酸化物半導体膜７０５、酸化物半導体膜７０６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体膜７０５、酸化物半導体膜７０６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜７０５、酸化物半導体膜７０６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜７０５、酸化物半導体膜７０６に添加すれば良い。

以上の工程により、トランジスタ７１２とトランジスタ７１３とが形成される。トランジスタ７１２は、ゲート電極として機能する導電膜７０２と、ゲート絶縁膜７０４と、酸化物半導体膜７０５と、ソース電極またはドレイン電極として機能する導電膜７０７及び導電膜７０８とを有する。トランジスタ７１２は、絶縁膜７１１をその構成要素に含んでいても良い。トランジスタ７１３は、ゲート電極として機能する導電膜７０２と、ゲート絶縁膜７０４と、酸化物半導体膜７０６と、ソース電極またはドレイン電極として機能する導電膜７０９及び導電膜７１０とを有する。トランジスタ７１３は、絶縁膜７１１をその構成要素に含んでいても良い。

そして、ゲート絶縁膜７０４を間に挟んで導電膜７０３と導電膜７０８とが重なる部分が、容量素子７１４に相当する。また、ゲート絶縁膜７０４を間に挟んで導電膜７０３と導電膜７１０とが重なる部分が、容量素子７１５に相当する。

なお、酸化物半導体には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７０４、絶縁膜７１１が該当する。）に用いることで、酸化物半導体膜と上記絶縁膜の界面特性を良好に保つことができる。

第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。

また、酸化物半導体膜７０５、酸化物半導体膜７０６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。

例えば、酸化物半導体膜７０５、酸化物半導体膜７０６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。

また、酸化物半導体膜７０５、酸化物半導体膜７０６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。

また、酸化物半導体膜７０５、酸化物半導体膜７０６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。

酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ型に限りなく近くすることができる。

なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体膜７０５、酸化物半導体膜７０６に接する絶縁膜のうち、上方に位置する絶縁膜又は下方に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体膜７０５、酸化物半導体膜７０６に接する絶縁膜の、上方及び下方に位置する絶縁膜に用い、酸化物半導体膜７０５、酸化物半導体膜７０６を挟む構成とすることで、上記効果をより高めることができる。

また、酸化物半導体膜７０５、酸化物半導体膜７０６の上方又は下方に用いる絶縁膜は、上方と下方で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上方と下方とも、組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上方と下方の一方を組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。

また、酸化物半導体膜７０５、酸化物半導体膜７０６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体膜７０５、酸化物半導体膜７０６の上方に組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体膜７０５、酸化物半導体膜７０６の下方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体膜７０５、酸化物半導体膜７０６の上方及び下方の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。

（実施の形態４）
本発明の一態様に係る記憶装置の、駆動回路の具体的な構成の一例について説明する。

図１３に、本発明の一態様に係る記憶装置の具体的な構成を、一例としてブロック図で示す。なお、図１３に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。

図１３に示す記憶装置３００は、セルアレイ３０１と、駆動回路３０２とを有している。駆動回路３０２は、セルアレイ３０１から読み出されたデータを含む信号を生成する読み出し回路３０３と、ワード線の電位を制御するワード線駆動回路３０４と、セルアレイ３０１において選択されたメモリセルにおけるデータの書き込みを制御するビット線駆動回路３０５とを有する。さらに、駆動回路３０２は、読み出し回路３０３、ワード線駆動回路３０４、ビット線駆動回路３０５の動作を制御する制御回路３０６を有している。

なお、図９に示すように、セルアレイ３０１が複数のブロックで構成されている場合、ブロックごとに対応するワード線駆動回路とビット線駆動回路を設けるようにしても良い。

また、図１３に示す記憶装置３００では、ワード線駆動回路３０４が、デコーダ３０７と、レベルシフタ３０８と、バッファ３０９とを有している。ビット線駆動回路３０５が、デコーダ３１０と、セレクタ３１２とを有している。

なお、本発明の一態様に係る記憶装置３００は、少なくともセルアレイ３０１をその構成に含んでいればよい。更に、本発明の一態様に係る記憶装置３００は、セルアレイ３０１に駆動回路３０２の一部又は全てが接続された状態にあるメモリモジュールを、その範疇に含む。メモリモジュールは、プリント配線基板等に実装することが可能な接続端子が設けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。

また、セルアレイ３０１、読み出し回路３０３、ワード線駆動回路３０４、ビット線駆動回路３０５、制御回路３０６は、全て一の基板を用いて形成されていても良いし、いずれか１つ又は全てが互いに異なる基板を用いて形成されていても良い。

異なる基板を用いている場合、ＦＰＣ（ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔ）などを介して電気的な接続を確保することができる。この場合、駆動回路３０２の一部がＦＰＣにＣＯＦ（ＣｈｉｐＯｎＦｉｌｍ）法を用いて接続されていても良い。或いは、ＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）法を用いて、電気的な接続を確保することができる。

記憶装置３００に、セルアレイ３０１のアドレス（Ａｘ、Ａｙ）を情報として含む信号ＡＤが入力されると、制御回路３０６は、列方向のアドレスＡｘをビット線駆動回路３０５に送り、行方向のアドレスＡｙをワード線駆動回路３０４に送る。また、制御回路３０６は、記憶装置３００に入力されたデータを含む信号ＤＡＴＡを、ビット線駆動回路３０５に送る。

セルアレイ３０１におけるデータの書き込み動作、読み出し動作の選択は、制御回路３０６に供給される信号ＲＥ（Ｒｅａｄｅｎａｂｌｅ）、信号ＷＥ（Ｗｒｉｔｅｅｎａｂｌｅ）などによって選択される。更に、図９に示すように、セルアレイ３０１が複数のブロックで構成されている場合、制御回路３０６に、上記ブロックを選択するための信号ＣＥ（Ｃｈｉｐｅｎａｂｌｅ）が入力されていても良い。この場合、信号ＲＥ、信号ＷＥにより選択される動作が、信号ＣＥにより選択されたブロックにおいて実行される。

セルアレイ３０１では、信号ＷＥによって書き込み動作が選択されると、制御回路３０６からの指示に従って、ワード線駆動回路３０４が有するデコーダ３０７において、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ３０８によってその電位の振幅が調整された後、バッファ３０９において波形が処理され、セルアレイ３０１に入力される。一方、ビット線駆動回路３０５では、制御回路３０６からの指示に従って、デコーダ３１０において選択されたメモリセルのうち、アドレスＡｘに対応するメモリセルを選択するための信号が生成される。当該信号は、セレクタ３１２に入力される。セレクタ３１２では、入力された信号に従って信号ＤＡＴＡをサンプリングし、アドレス（Ａｘ、Ａｙ）に対応するメモリセルにサンプリングした信号を入力する。

また、セルアレイ３０１では、信号ＲＥによって読み出し動作が選択されると、制御回路３０６からの指示に従って、ワード線駆動回路３０４が有するデコーダ３０７において、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ３０８によって振幅が調整された後、バッファ３０９において波形が処理され、セルアレイ３０１に入力される。一方、読み出し回路３０３では、制御回路３０６からの指示に従って、デコーダ３０７により選択されたメモリセルのうち、アドレスＡｘに対応するメモリセルを選択する。そして、アドレス（Ａｘ、Ａｙ）に対応するメモリセルに記憶されているデータを読み出し、該データを含む信号を生成する。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、読み出し回路の具体的な構成の一例について説明する。

セルアレイから読み出された電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのはずである。しかし、実際には、記憶素子として機能するトランジスタ、または読み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっても、実際に読み出された電位にはばらつきが生じており、その電位の分布は幅を有する。よって、セルアレイから読み出された電位に多少のばらつきが生じていても、正確なデータを含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み出し回路を、駆動回路に設けることが望ましい。

図１４に、読み出し回路の一例を回路図で示す。図１４に示す読み出し回路は、セルアレイから読み出された電位Ｖｄａｔａの、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ２６０と、抵抗として機能するトランジスタ２６１とを有する。また、図１４に示す読み出し回路は、オペアンプ２６２を有している。

具体的に、トランジスタ２６１は、それぞれ、そのゲート電極とドレイン端子が接続されており、なおかつ、ゲート電極及びドレイン端子にハイレベルの電源電位Ｖｄｄが与えられている。また、トランジスタ２６１は、ソース端子が、オペアンプ２６２の非反転入力端子（＋）に接続されている。よって、トランジスタ２６１は、電源電位Ｖｄｄが与えられているノードと、オペアンプ２６２の非反転入力端子（＋）との間に接続された、抵抗として機能する。なお、図１４では、ゲート電極とドレイン端子が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば代替が可能である。

また、スイッチング素子として機能するトランジスタ２６０は、ゲート電極がビット線にそれぞれ接続されている。そして、ビット線の電位に従って、トランジスタ２６０が有するソース電極への電位Ｖｄａｔａの供給が制御される。

ビット線に接続されたトランジスタ２６０がオンになると、電位Ｖｄａｔａと電源電位Ｖｄｄとを、トランジスタ２６０とトランジスタ２６１により抵抗分割することで得られる電位が、オペアンプ２６２の非反転入力端子（＋）に与えられる。そして、電源電位Ｖｄｄのレベルは固定されているので、抵抗分割により得られる電位のレベルには、電位Ｖｄａｔａのレベル、すなわち、読み出されたデータのデジタル値が反映されている。

一方、オペアンプ２６２の反転入力端子（−）には、基準電位Ｖｒｅｆが与えられている。そして、非反転入力端子（＋）に与えられる電位が、基準電位Ｖｒｅｆに対して高いか低いかにより、出力端子の電位Ｖｏｕｔのレベルを異ならせることができ、それにより、間接的にデータを含む信号を得ることができる。

なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきにより、読み出された電位Ｖｄａｔａのレベルにもばらつきが生じ、その分布が幅を有する場合がある。よって、基準電位Ｖｒｅｆのレベルは、データの値を正確に読み取るために、ノードの電位Ｖｄａｔａのばらつきを考慮して定める。

また、図１４では、２値のデジタル値を扱う場合の読み出し回路の一例であるので、データの読み出しに用いるオペアンプは、電位Ｖｄａｔａの与えられるノードに対して１つずつ用いているが、オペアンプの数はこれに限定されない。ｎ値（ｎは２以上の自然数）のデータを扱う場合は、電位Ｖｄａｔａの与えられるノードに対するオペアンプの数をｎ−１とする。

（実施の形態６）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の移動度を理論的に導き出せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を示す。

半導体本来の移動度をμ_０、測定される移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、移動度μは以下の式２で表現できる。

なお、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式３が成り立つ。

なお、ｅは電気素量、Ｎはチャネル形成領域内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネル形成領域に含まれるキャリア数、Ｃ_ｏｘは単位面積当たりの容量、Ｖ_ｇはゲート電圧、ｔはチャネル形成領域の厚さである。なお、厚さ３０ｎｍ以下の半導体膜であれば、チャネル形成領域の厚さは半導体膜の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉ_ｄは、以下の式４で表現できる。

Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖ_ｄはドレイン電圧である。上式の両辺をＶ_ｇで割り、更に両辺の対数を取ると、以下の式５が得られる。

式５の右辺はＶ_ｇの関数である。この式５からわかるように、縦軸をｌｎ（Ｉ_ｄ／Ｖ_ｇ）、横軸を１／Ｖ_ｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩ_ｄ―Ｖ_ｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０^１２／ｃｍ^２程度である。

このようにして求めた欠陥密度等をもとに式２および式３よりμ_０＝１２０ｃｍ^２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ系酸化物で測定される移動度は３５ｃｍ^２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ_０は１２０ｃｍ^２／Ｖｓとなると予想できる。

ただし、半導体内部に欠陥がなくても、チャネル形成領域とゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ_１は、以下の式６で表現できる。

Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧Ｖ_ｇが高くなる）と式６の第２項が増加するため、移動度μ_１は低下することがわかる。

半導体内部の欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタの移動度μ_２を計算した結果を図１８に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、ＳｅｎｔａｕｒｕｓＤｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。

さらに、ゲート電極、ソース電極、ドレイン電極の仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長Ｌおよびチャネル幅Ｗはともに１０μｍ、ドレイン電圧Ｖ_ｄは０．１Ｖである。

図１８で示されるように、ゲート電圧Ｖ_ｇが１Ｖ強で移動度μ_２は１００ｃｍ^２／Ｖｓ以上のピークをつけるが、ゲート電圧Ｖ_ｇがさらに高くなると、界面散乱が大きくなり、移動度μ_２が低下する。なお、界面散乱を低減するためには、半導体膜表面を原子レベルで平坦にすること（ＡｔｏｍｉｃＬａｙｅｒＦｌａｔｎｅｓｓ）が望ましい。

このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の電気的特性を計算した結果を図１９乃至図２１に示す。なお、計算に用いたトランジスタの断面構造を図２２に示す。図２２に示すトランジスタは酸化物半導体膜にｎ^＋の導電型を呈する半導体領域８１０３ａおよび半導体領域８１０３ｃを有する。半導体領域８１０３ａおよび半導体領域８１０３ｃの抵抗率は２×１０^−３Ωｃｍとする。

図２２（Ａ）に示すトランジスタは、下地絶縁膜８１０１と、下地絶縁膜８１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成される。トランジスタは半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域８１０３ｂと、ゲート電極８１０５を有する。

ゲート電極８１０５と半導体領域８１０３ｂの間には、ゲート絶縁膜８１０４を有し、また、ゲート電極８１０５の両側面には側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂ、ゲート電極８１０５の上部には、ゲート電極８１０５と他の配線との短絡を防止するための絶縁物８１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域８１０３ａおよび半導体領域８１０３ｃに接して、ソース電極８１０８ａおよびドレイン電極８１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。

図２２（Ｂ）に示すトランジスタは、下地絶縁膜８１０１と、酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成され、半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれた真性の半導体領域８１０３ｂと、幅３３ｎｍのゲート電極８１０５とゲート絶縁膜８１０４と側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂと絶縁物８１０７とソース電極８１０８ａおよびドレイン電極８１０８ｂを有する点で図２２（Ａ）に示すトランジスタと同じである。

図２２（Ａ）に示すトランジスタと図２２（Ｂ）に示すトランジスタの相違点は、側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の半導体領域の導電型である。図２２（Ａ）に示すトランジスタでは、側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の半導体領域はｎ^＋の導電型を呈する半導体領域８１０３ａおよび半導体領域８１０３ｃであるが、図２２（Ｂ）に示すトランジスタでは、真性の半導体領域８１０３ｂである。すなわち、図２２（Ｂ）に示す酸化物半導体膜において、半導体領域８１０３ａ（半導体領域８１０３ｃ）とゲート電極８１０５が幅Ｌｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図２２（Ｂ）から明らかなように、オフセット長Ｌｏｆｆは、側壁絶縁物８１０６ａ（側壁絶縁物８１０６ｂ）の幅と同じである。

その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、ＳｅｎｔａｕｒｕｓＤｅｖｉｃｅを使用した。図１９は、図２２（Ａ）に示される構造のトランジスタのドレイン電流（Ｉ_ｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖ_ｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。

図１９（Ａ）はゲート絶縁膜の厚さｔを１５ｎｍとしたものであり、図１９（Ｂ）はｔを１０ｎｍとしたものであり、図１９（Ｃ）はｔを５ｎｍとしたものである。ゲート絶縁膜の厚さｔが薄くなるほど、特にオフ状態でのドレイン電流Ｉ_ｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉ_ｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる１０μＡを超えることが示された。

図２０は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉ_ｄ（実線）および移動度μ（点線）のゲート電圧Ｖ_ｇ依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２０（Ａ）はゲート絶縁膜の厚さｔを１５ｎｍとしたものであり、図２０（Ｂ）はｔを１０ｎｍとしたものであり、図２０（Ｃ）はｔを５ｎｍとしたものである。

また、図２１は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉ_ｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２１（Ａ）はゲート絶縁膜の厚さｔを１５ｎｍとしたものであり、図２１（Ｂ）はｔを１０ｎｍとしたものであり、図２１（Ｃ）はｔを５ｎｍとしたものである。

いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。

なお、移動度μのピークは、図１９では８０ｃｍ^２／Ｖｓ程度であるが、図２０では６０ｃｍ^２／Ｖｓ程度、図２１では４０ｃｍ^２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる１０μＡを超えることが示された。

（実施の形態７）
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。そこで、本実施の形態では、酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの移動度を向上させた場合について、図２３乃至図２９を用いて説明する。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。

例えば、図２３（Ａ）〜図２３（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖ_ｄは１０Ｖとした。

図２３（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき移動度は１８．８ｃｍ^２／Ｖｓが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると移動度を向上させることが可能となる。図２３（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、移動度は３２．２ｃｍ^２／Ｖｓが得られている。

移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２３（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング法にて成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき移動度は３４．５ｃｍ^２／Ｖｓが得られている。

基板を意図的に加熱することで、スパッタリング法で成膜中にて水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように移動度を向上させることができる。このような移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ^２／Ｖｓを超える移動度を実現することも可能になると推定される。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。

基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２３（Ａ）と図２３（Ｂ）の対比からも確認することができる。

なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を実現することができる。また、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。

意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。

また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。

実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。

まず基板温度を２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ特性の測定を行った。なお、Ｖ_ｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖ_ｄを０．１Ｖとした。次に、ゲート絶縁膜６０８に印加される電界強度が２ＭＶ／ｃｍとなるようにＶ_ｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖ_ｇを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ測定を行った。これをプラスＢＴ試験と呼ぶ。

同様に、まず基板温度を２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖ_ｄを０．１Ｖとした。次に、ゲート絶縁膜６０８に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶ_ｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖ_ｇを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。

試料１のプラスＢＴ試験の結果を図２４（Ａ）に、マイナスＢＴ試験の結果を図２４（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２５（Ａ）に、マイナスＢＴ試験の結果を図２５（Ｂ）に示す。

試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。

熱処理は酸素雰囲気中で行うことができるが、まず、窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。

酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０^１６／ｃｍ^３以上２×１０^２０／ｃｍ^３以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。

また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング法で成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。

実際に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体膜のＸＲＤ分析を行った。ＸＲＤ分析には、ＢｒｕｋｅｒＡＸＳ社製Ｘ線回折装置Ｄ８ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。

ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。

脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜を１００ｎｍの厚さで成膜した。

Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。

次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。

図２８に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。

このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。

この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナーを発生させる不純物である水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。

図２９に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。図２９では、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。

図２９に示すように、基板温度が１２５℃の場合にはオフ電流を１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下、８５℃の場合にはオフ電流を１００ｚＡ／μｍ（１×１０^−１９Ａ／μｍ）以下、室温（２７℃）の場合にはオフ電流を１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃においてオフ電流を０．１ａＡ／μｍ（１×１０^−１９Ａ／μｍ）以下に、８５℃においてオフ電流を１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下に、室温においてオフ電流を０．１ｚＡ／μｍ（１×１０^−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。

なお、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。

また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。

測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖ_ｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。なお、上記トランジスタにおいて、ゲート電極とソース電極及びドレイン電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対するソース電極及びドレイン電極のはみ出しをｄＷと呼ぶ。

図２６に、Ｉ_ｄ（実線）および移動度（点線）のＶ_ｇ依存性を示す。また、図２７（Ａ）に基板温度としきい値電圧の関係を、図２７（Ｂ）に基板温度と移動度の関係を示す。

図２７（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。

また、図２７（Ｂ）より、基板温度が高いほど移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ^２／Ｖｓ〜３２ｃｍ^２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。

上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、移動度を３０ｃｍ^２／Ｖｓ以上、好ましくは４０ｃｍ^２／Ｖｓ以上、より好ましくは６０ｃｍ^２／Ｖｓ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。

本実施例では、Ｉｎ−Ｓｎ−Ｚｎ系酸化物を酸化物半導体膜に用いたトランジスタの一例について、図３０などを用いて説明する。

図３０は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３０（Ａ）にトランジスタの上面図を示す。また、図３０（Ｂ）に図３０（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。

図３０（Ｂ）に示すトランジスタは、基板１１００と、基板１１００上に設けられた下地絶縁膜１１０２と、下地絶縁膜１１０２の周辺に設けられた保護絶縁膜１１０４と、下地絶縁膜１１０２および保護絶縁膜１１０４上に設けられた高抵抗領域１１０６ａおよび低抵抗領域１１０６ｂを有する酸化物半導体膜１１０６と、酸化物半導体膜１１０６上に設けられたゲート絶縁膜１１０８と、ゲート絶縁膜１１０８を介して酸化物半導体膜１１０６と重畳して設けられたゲート電極１１１０と、ゲート電極１１１０の側面と接して設けられた側壁絶縁膜１１１２と、少なくとも低抵抗領域１１０６ｂと接して設けられた一対の電極１１１４と、少なくとも酸化物半導体膜１１０６、ゲート電極１１１０および一対の電極１１１４を覆って設けられた層間絶縁膜１１１６と、層間絶縁膜１１１６に設けられた開口部を介して少なくとも一対の電極１１１４の一方と接続して設けられた配線１１１８と、を有する。

なお、図示しないが、層間絶縁膜１１１６および配線１１１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。

本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。

本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を酸化物半導体膜に用いたトランジスタの他の一例について示す。

図３１は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図３１（Ａ）はトランジスタの上面図である。また、図３１（Ｂ）は図３１（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。

図３１（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。

基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。

なお、図３１（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。

本発明の一態様にかかる記憶装置は、プロセスを複雑化させなくとも単位面積あたりの記憶容量を高めることができることを特徴とする。従って、本発明の一態様に係る記憶装置を用いることで、原価が低く抑えられた小型の電子機器、或いは高機能を有する電子機器を提供することができる。

本発明の一態様に係る記憶装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る記憶装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３２に示す。

図３２（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る記憶装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を用いることで、原価が低く抑えられた小型の携帯型ゲーム機、或いは、高機能を有する携帯型ゲーム機を提供することができる。なお、図３２（Ａ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図３２（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る記憶装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を用いることで、原価が低く抑えられた小型の携帯電話、或いは、高機能を有する携帯電話を提供することができる。

図３２（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図３２（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る記憶装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を用いることで、原価が低く抑えられた小型の携帯情報端末、或いは、高機能を有する携帯情報端末を提供することができる。

１００セルアレイ
１０１メモリセル
１０２トランジスタ
１０３容量素子
１０４基板
１０５半導体膜
１０６導電膜
１０７導電膜
１０８絶縁膜
１０９導電膜
１１０絶縁膜
１１１導電膜
１１５半導体膜
１１６導電膜
１１７導電膜
１１８絶縁膜
１１９導電膜
１２０絶縁膜
１２１導電膜
１２５半導体膜
１２６導電膜
１２７導電膜
１２８絶縁膜
１２９導電膜
１３０絶縁膜
１３１導電膜
１３５半導体膜
１３６導電膜
１３７導電膜
１３８絶縁膜
１３９導電膜
１４０絶縁膜
１４１導電膜
２００セルアレイ
２０１メモリセル
２０２トランジスタ
２０２ａトランジスタ
２０２ｂトランジスタ
２０２ｃトランジスタ
２０２ｄトランジスタ
２０３容量素子
２０３ａ容量素子
２０３ｂ容量素子
２０３ｃ容量素子
２０３ｄ容量素子
２０４基板
２０５ａ半導体膜
２０５ｂ半導体膜
２０５ｃ半導体膜
２０５ｄ半導体膜
２０６ａ導電膜
２０６ｂ導電膜
２０６ｃ導電膜
２０６ｄ導電膜
２０７ａ導電膜
２０７ｂ導電膜
２０７ｃ導電膜
２０７ｄ導電膜
２０８絶縁膜
２０９導電膜
２１５ａ半導体膜
２１５ｂ半導体膜
２１５ｃ半導体膜
２１５ｄ半導体膜
２１６ａ導電膜
２１６ｂ導電膜
２１６ｃ導電膜
２１６ｄ導電膜
２１７ａ導電膜
２１７ｂ導電膜
２１７ｃ導電膜
２１７ｄ導電膜
２１８絶縁膜
２１９導電膜
２３０絶縁膜
２３１導電膜
２３２絶縁膜
２３４絶縁膜
２３５絶縁膜
２３６導電膜
２４０絶縁膜
２４１絶縁膜
２４２導電膜
２４３絶縁膜
２４４絶縁膜
２４５絶縁膜
２４６導電膜
２４７絶縁膜
２６０トランジスタ
２６１トランジスタ
２６２オペアンプ
２９０ブロック
２９１ブロック
３００記憶装置
３０１セルアレイ
３０２駆動回路
３０３回路
３０４ワード線駆動回路
３０５ビット線駆動回路
３０６制御回路
３０７デコーダ
３０８レベルシフタ
３０９バッファ
３１０デコーダ
３１２セレクタ
６００基板
６０２下地絶縁膜
６０４一対の電極
６０６酸化物半導体膜
６０８ゲート絶縁膜
６１０ゲート電極
６１４一対の電極
６１６層間絶縁膜
６１８配線
６２０保護膜
７００基板
７０１絶縁膜
７０２導電膜
７０３導電膜
７０４ゲート絶縁膜
７０５酸化物半導体膜
７０６酸化物半導体膜
７０７導電膜
７０８導電膜
７０９導電膜
７１０導電膜
７１１絶縁膜
７１２トランジスタ
７１３トランジスタ
７１４容量素子
７１５容量素子
１１００基板
１１０２下地絶縁膜
１１０４保護絶縁膜
１１０６ａ高抵抗領域
１１０６ｂ低抵抗領域
１１０６酸化物半導体膜
１１０８ゲート絶縁膜
１１１０ゲート電極
１１１２側壁絶縁膜
１１１４一対の電極
１１１６層間絶縁膜
１１１８配線
７０３１筐体
７０３２筐体
７０３３表示部
７０３４表示部
７０３５マイクロホン
７０３６スピーカー
７０３７操作キー
７０３８スタイラス
７０４１筐体
７０４２表示部
７０４３音声入力部
７０４４音声出力部
７０４５操作キー
７０４６受光部
７０５１筐体
７０５２表示部
７０５３操作キー
８１０１下地絶縁膜
８１０２埋め込み絶縁物
８１０３ａ半導体領域
８１０３ｂ半導体領域
８１０３ｃ半導体領域
８１０４ゲート絶縁膜
８１０５ゲート電極
８１０６ａ側壁絶縁物
８１０６ｂ側壁絶縁物
８１０７絶縁物
８１０８ａソース電極
８１０８ｂドレイン電極

Claims

第１の配線と、
第２の配線と、
第３の配線と、
第１のトランジスタと、
第２のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記容量素子の第１の電極と電気的に接続され、
前記容量素子の第２の電極は、前記第３の配線と電気的に接続され、
前記第３の配線は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタは、第１の酸化物半導体を有し、
前記第２のトランジスタは、第２の酸化物半導体を有する
ことを特徴とする半導体装置。
請求項１において、
第１のメモリセルと、
前記第１のメモリセル上の、第２のメモリセルと、を有し、
前記第１のメモリセルは、前記第２のトランジスタを有し、
前記第２のメモリセルは、前記第１のトランジスタを有することを特徴とする半導体装置。
請求項１又は請求項２において、
前記第１の酸化物半導体及び前記第２の酸化物半導体は、表面に垂直な方向にｃ軸が配向した結晶領域を有することを特徴とする半導体装置。