KR102126409B1 - 기억 장치 및 반도체 장치 - Google Patents

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Abstract

프로세스를 복잡화하지 않고, 단위 면적당의 기억 용량을 높일 수 있는 기억 장치를 제안한다. 복수의 메모리 셀과, 복수의 워드선과, 복수의 비트선을 갖고, 복수의 메모리 셀은, 스위칭 소자와, 제1 전극 및 제2 전극을 갖는 용량 소자를 각각 갖고, 복수의 메모리 셀 중 적어도 하나에 있어서, 복수의 워드선 중 하나의 워드선에 제공되는 전위에 따라, 스위칭 소자가 복수의 비트선 중 하나의 비트선과 제1 전극의 접속을 제어하고, 또한 제2 전극이 복수의 워드선 중 하나의 워드선과는 다른 하나의 워드선에 접속되어 있는 기억 장치에 관한 것이다.

Description

기억 장치 및 반도체 장치{MEMORY DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은 기억 장치와, 당해 기억 장치를 사용한 반도체 장치에 관한 것이다.
반도체 기억 장치(이하, 간단히 기억 장치라고도 함) 중 하나인 DRAM(Dynamic Random Access Memory)은 트랜지스터와 캐패시터(이하, 용량 소자라고도 함)로 메모리 셀을 구성하는 단순한 구조를 갖고 있다. 그로 인해, SRAM(Static Random Access Memory) 등의 다른 기억 장치에 비하여 메모리 셀을 구성하기 위한 반도체 소자의 수가 적기 때문에, 단위 면적당의 기억 용량을 높일 수 있어 저비용화를 실현할 수 있다.
그러나, DRAM은 다른 기억 장치에 비하여 대용량화에 유리하기는 하지만, 칩 크기의 증대를 억제하면서 LSI의 집적도를 보다 높이기 위해서는 다른 기억 장치와 마찬가지로 단위 면적당의 기억 용량을 높이지 않으면 안된다. 그로 인해, 메모리 셀의 면적을 축소화할 필요가 있지만, 용량 소자의 면적 축소화에 의해 그 용량값이 작아지면, 각 디지털값끼리의 전하량의 차가 작아지기 때문에 리프레시 동작의 빈도를 증가시키지 않으면 안되어 소비 전력이 늘어나게 된다. 따라서, DRAM의 단위 면적당의 기억 용량을 높일 때에는, 용량 소자에서의 용량값을 일정 이상 확보하면서 메모리 셀의 면적을 축소화할 필요가 있다.
하기의 특허문헌 1에는 제1 메모리 셀과 제2 메모리 셀에, 다른 도전형의 트랜지스터를 사용함으로써 비트선과 워드선을 공통으로 하여 메모리 셀의 면적을 저감하는 DRAM의 구성이 개시되어 있다.
상기 특허문헌 1에 기재된 DRAM에서는 다른 도전형의 트랜지스터를 사용할 필요가 있기 때문에, 일 도전형의 트랜지스터를 사용한 DRAM에 비하여 제작 공정수가 증가한다고 하는 단점을 갖고 있다. 또한, 다른 도전형의 트랜지스터는 온 전류나 임계값 전압 등의 트랜지스터 특성을 일치시키는 것이 어렵다. 그로 인해, 데이터의 유지 시간이나 기입 시에 있어서 트랜지스터에 인가해야 할 전압 등이 메모리 셀간에서 상이하기 쉽다. 그리고, 트랜지스터 특성을 일치시키기 위해서는 프로세스 조건이나 트랜지스터의 레이아웃 등을 치밀하게 제어할 필요가 있어 제작 공정이 번잡해진다.
상술한 과제를 감안하여, 본 발명은 프로세스를 복잡화하지 않고, 단위 면적당의 기억 용량을 높일 수 있는 기억 장치의 제안을 목적 중 하나로 한다. 혹은, 본 발명은 프로세스를 복잡화하지 않고, 기억 장치의 단위 면적당의 기억 용량을 높임으로써, 비용을 낮게 억제하면서 소형화 혹은 고기능화시킬 수 있는, 기억 장치를 사용한 반도체 장치의 제안을 목적 중 하나로 한다.
DRAM이 갖는 각 메모리 셀에는 스위칭 소자의 스위칭을 제어하기 위한 신호를 메모리 셀에 공급하는 워드선과, 메모리 셀에서의 데이터의 기입과 판독을 행하기 위한 비트선 외에, 용량 소자가 갖는 한 쌍의 전극 중 하나에 공통의 전위를 공급하기 위한 용량선이 접속되어 있다. 본 발명자는 상기 용량선의 기능을 워드선에 갖게 함으로써, 셀 어레이가 갖는 배선의 수를 삭감할 수 있는 것이 아닐까라고 생각하였다.
따라서, 본 발명의 일 형태에 관한 기억 장치는, 워드선을 사용하여 스위칭 소자의 스위칭의 제어와, 용량 소자에의 전위의 공급을 행하는 것으로 한다. 그리고, 하나의 메모리 셀에 착안하면, 당해 메모리 셀에 있어서 스위칭 소자의 스위칭의 제어를 행하기 위한 워드선과, 당해 메모리 셀에 있어서 용량 소자에의 전위의 공급을 행하기 위한 워드선은 상이한 것으로 한다. 즉, 본 발명의 일 형태에 관한 기억 장치는, 하나의 워드선이 1행분의 메모리 셀에 있어서 스위칭 소자에 접속되어 있고, 다른 1행분의 메모리 셀에 있어서 용량 소자에 접속되는 구조를 갖는 것이다.
구체적으로, 본 발명의 일 형태에 관한 기억 장치는 복수의 메모리 셀과 복수의 워드선을 갖는다. 그리고, 복수의 각 메모리 셀은 스위칭 소자와, 상기 스위칭 소자에 의해 전하의 유입, 유지, 유출이 제어되는 용량 소자를 갖는다. 그리고, 복수의 워드선 중 어느 2개는 한쪽이 스위칭 소자에 접속되고, 다른쪽이 용량 소자가 갖는 한 쌍의 전극 중 하나에 접속되어 있다.
또한, 본 발명의 일 형태에 관한 기억 장치는, 상기 스위칭 소자로서 사용되는 트랜지스터가 실리콘보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체를 채널 형성 영역에 포함하고 있어도 된다. 이러한 반도체로서는, 예를 들어 실리콘의 2배 이상의 큰 밴드 갭을 갖는 산화물 반도체, 탄화실리콘, 질화갈륨 등을 들 수 있다. 상기 반도체를 갖는 트랜지스터는, 통상의 실리콘이나 게르마늄 등의 반도체로 형성된 트랜지스터에 비하여 오프 전류를 극히 낮출 수 있다. 따라서, 상기 구성을 갖는 트랜지스터를 용량 소자에 유입한 전하를 유지하기 위한 스위칭 소자로서 사용함으로써 용량 소자로부터의 전하의 누설을 방지할 수 있다.
본 발명의 일 형태에 관한 기억 장치에서는 워드선에 용량선으로서의 기능을 갖게 함으로써 셀 어레이가 갖는 배선의 수를 삭감할 수 있다. 따라서, 메모리 셀간에서 트랜지스터의 극성을 상이하게 할 필요는 없기 때문에 프로세스를 복잡화하지 않고, 단위 면적당의 기억 용량을 높일 수 있는 기억 장치를 실현할 수 있다.
또한, 본 발명의 일 형태에서는 프로세스를 복잡화하지 않고, 기억 장치의 단위 면적당의 기억 용량을 높임으로써, 비용을 낮게 억제하면서 소형화 혹은 고기능화시킬 수 있는, 기억 장치를 사용한 반도체 장치를 실현할 수 있다.
도 1은 셀 어레이의 구성을 도시하는 회로도.
도 2a 내지 도 2b는 메모리 셀의 동작을 모식적으로 도시하는 도면.
도 3a 내지 도 3b는 메모리 셀의 동작을 모식적으로 도시하는 도면.
도 4는 셀 어레이에 제공되는 전위의 타이밍 차트.
도 5a 내지 도 5b는 셀 어레이의 일부를 확대한 상면도 및 단면도.
도 6a 내지 도 6b는 셀 어레이의 일부를 확대한 상면도 및 단면도.
도 7a 내지 도 7b는 셀 어레이의 일부를 확대한 상면도 및 단면도.
도 8a 내지 도 8b는 셀 어레이의 일부를 확대한 상면도 및 단면도.
도 9는 셀 어레이의 구성을 도시하는 회로도.
도 10a 내지 도 10d는 셀 어레이의 일부를 확대한 상면도 및 단면도.
도 11a 내지 도 11d는 셀 어레이의 일부를 확대한 상면도 및 단면도.
도 12a 내지 도 12d는 기억 장치의 제작 방법을 도시하는 도면.
도 13은 기억 장치의 구성을 도시하는 블록도.
도 14는 판독 회로의 회로도.
도 15a 내지 도 15e는 산화물 반도체의 구조를 설명하는 도면.
도 16의 (a) 내지 (c)는 산화물 반도체의 구조를 설명하는 도면.
도 17의 (a) 내지 (c)는 산화물 반도체의 구조를 설명하는 도면.
도 18은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 19a 내지 도 19c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 20a 내지 도 20c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 21a 내지 도 21c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 22a 내지 도 22b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 23a 내지 도 23c는 산화물 반도체막을 사용한 트랜지스터 특성의 그래프.
도 24a 내지 도 24b는 시료 1의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 나타내는 도면.
도 25a 내지 도 25b는 시료 2의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 나타내는 도면.
도 26은 Id 및 이동도의 Vg 의존성을 나타내는 도면.
도 27a 내지 도 27b는 기판 온도와 임계값 전압의 관계 및 기판 온도와 이동도의 관계를 나타내는 도면.
도 28은 시료 A 및 시료 B의 XRD 스펙트럼을 나타내는 도면.
도 29는 트랜지스터의 오프 전류와 측정 시 기판 온도와의 관계를 나타내는 도면.
도 30a 내지 도 30b는 트랜지스터의 구조를 설명하는 도면.
도 31a 내지 도 31b는 트랜지스터의 구조를 설명하는 도면.
도 32a 내지 도 32c는 전자 기기의 도면.
이하에서는 본 발명의 실시 형태에 대하여 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 마이크로프로세서, 화상 처리 회로, DSP(Digital Signal Processor), 마이크로콘트롤러 등의 집적 회로, RF 태그, 메모리 카드 등의 기억 매체, 반도체 표시 장치 등, 기억 장치를 사용할 수 있는 각종 반도체 장치가 본 발명의 범주에 포함된다. 또한, 반도체 표시 장치에는 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 반도체막을 사용한 회로 소자를 구동 회로에 갖고 있는 그 밖의 반도체 표시 장치가 그 범주에 포함된다.
(실시 형태 1)
도 1에 본 발명의 일 형태에 관한 기억 장치의 셀 어레이(100)의 구성을 일례로서 회로도로 도시한다. 도 1에 도시하는 셀 어레이(100)는 매트릭스 형상으로 배치된 복수의 메모리 셀(101)과 복수의 워드선(WL)과 복수의 비트선(BL)을 갖는다. 구동 회로로부터의 신호는 복수의 워드선(WL), 복수의 비트선(BL)을 통하여 각 메모리 셀(101)에 공급된다.
워드선(WL)과 비트선(BL)의 수는 메모리 셀(101)의 수 및 배치에 의해 정할 수 있다. 도 1에 도시하는 셀 어레이(100)는 x행 y열(x, y는 모두 자연수임)의 메모리 셀(101)을 갖고, 워드선(WL1 내지 WLy), 비트선(BL1 내지 BLx)을 갖고 있다.
그리고, 각 메모리 셀(101)은 스위칭 소자로서 기능하는 트랜지스터(102)와 용량 소자(103)를 갖는다. 메모리 셀(101)은 필요에 따라 트랜지스터, 다이오드, 저항 소자, 용량 소자, 인덕터 등의 회로 소자를 더 가져도 된다. 트랜지스터(102)를 사용한 스위칭 소자는 용량 소자(103)에서의 전하의 유입, 유지, 유출을 제어한다. 그리고, 용량 소자(103)에 유지되어 있는 전하량의 차이에 의해 기억된 데이터의 디지털값을 식별할 수 있다.
스위칭 소자로서 기능하는 트랜지스터(102)는, 게이트 전극과, 활성층으로서 기능하는 반도체막과, 게이트 전극과 반도체막의 사이에 위치하는 게이트 절연막과, 반도체막에 접속된 소스 전극 및 드레인 전극을 갖는다. 트랜지스터(102)의 게이트 전극, 소스 전극, 드레인 전극에 제공하는 전위에 의해 기억 장치의 동작을 제어할 수 있다.
또한, 트랜지스터(102)의 반도체막에는 산화물 반도체 등의 와이드 갭 반도체를 사용하고 있어도 되고, 비정질, 미결정, 다결정 또는 단결정인 실리콘, 게르마늄 또는 실리콘 게르마늄, 혹은 단결정 탄화실리콘 등의 반도체를 사용하고 있어도 된다. 예를 들어, 실리콘을 반도체막에 사용하는 경우, 실리콘의 단결정 반도체 기판, SOI법에 의해 제작된 실리콘 박막, 기상 성장법에 의해 제작된 실리콘 박막 등을 상기 반도체막에 사용할 수 있다.
실리콘 반도체보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체의 일례로서, 산화물 반도체 외에 탄화실리콘(SiC), 질화갈륨(GaN) 등의 화합물 반도체를 들 수 있다. 산화물 반도체는 탄화실리콘이나 질화갈륨 등의 화합물 반도체와는 달리 스퍼터링법이나 습식법(인쇄법 등)에 의해 제작 가능하고, 양산성이 우수한 등의 이점이 있다. 또한, 탄화실리콘의 프로세스 온도는 약 1500℃, 질화갈륨의 프로세스 온도는 약 1100℃이지만, 산화물 반도체의 성막은 실온에서도 가능하다. 따라서, 산화물 반도체는 저렴하고 입수하기 쉬운 유리 기판 위에의 성막이 가능하고, 또한 1500℃ 내지 2000℃나 고온에서의 열처리에 대한 내성을 갖지 않은 반도체를 사용한 집적 회로 위에 산화물 반도체에 의한 반도체 소자를 적층시키는 것도 가능하다. 또한, 기판의 대형화에도 대응이 가능하다. 따라서, 상술한 탄화실리콘이나 질화갈륨 등보다도 산화물 반도체는 양산성이 높다고 하는 장점을 특히 갖는다. 또한, 트랜지스터의 성능(예를 들어 이동도)을 향상시키기 위하여 결정성의 산화물 반도체를 얻고자 하는 경우에도 250℃ 내지 800℃의 열처리에 의해 용이하게 결정성의 산화물 반도체를 얻을 수 있다.
또한, 전자 공여체(도너)로 되는 수분 또는 수소 등의 불순물이 저감되고, 또한 산소 결손이 저감됨으로써 고순도화된 산화물 반도체(Purified Oxide Semiconductor)는 i형(진성 반도체) 또는 i형에 한없이 가깝다. 그로 인해, 상기 산화물 반도체를 사용한 트랜지스터는 오프 전류가 현저하게 낮다고 하는 특성을 갖는다. 구체적으로 고순도화된 산화물 반도체는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의한 수소 농도의 측정값이 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 보다 바람직하게는 5×1017/cm3 이하로 한다. 또한, 홀 효과 측정에 의해 측정할 수 있는 산화물 반도체막의 캐리어 밀도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만으로 한다. 또한, 산화물 반도체의 밴드 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 수분 또는 수소 등의 불순물 농도가 충분히 저감되고, 또한 산소 결손이 저감됨으로써 고순도화된 산화물 반도체막을 사용함으로써 트랜지스터의 오프 전류를 낮출 수 있다.
여기서, 산화물 반도체막 중의 수소 농도의 분석에 대하여 언급해 둔다. 반도체막 중의 수소 농도 측정은 SIMS에 의해 행한다. SIMS는 그 원리상 시료 표면 근방이나 재질이 다른 막과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 곤란하다는 것이 알려져 있다. 따라서, 막 중에서의 수소 농도의 두께 방향의 분포를 SIMS에 의해 분석하는 경우, 대상으로 되는 막이 존재하는 범위에 있어서 값에 극단적인 변동이 없고, 거의 일정한 값이 얻어지는 영역에서의 평균값을 수소 농도로서 채용한다. 또한, 측정의 대상으로 되는 막의 두께가 작은 경우, 인접하는 막 내의 수소 농도의 영향을 받아 거의 일정한 값이 얻어지는 영역을 찾아낼 수 없는 경우가 있다. 이 경우, 당해 막이 존재하는 영역에서의 수소 농도의 극대값 또는 극소값을 당해 막 중의 수소 농도로서 채용한다. 또한, 당해 막이 존재하는 영역에 있어서 극대값을 갖는 산형의 피크, 극소값을 갖는 산골짜기형의 피크가 존재하지 않는 경우, 변곡점의 값을 수소 농도로서 채용한다.
구체적으로 고순도화된 산화물 반도체막을 활성층으로서 사용한 트랜지스터의 오프 전류가 낮은 것은 다양한 실험에 의해 증명할 수 있다. 예를 들어, 채널 폭이 1×106㎛이고 채널 길이가 10㎛인 소자라도 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V부터 10V의 범위에 있어서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라고 하는 특성을 얻을 수 있다. 이 경우, 오프 전류를 트랜지스터의 채널 폭으로 나눈 수치에 상당하는 오프 전류 밀도는 100zA/㎛ 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하여 용량 소자에 유입 또는 용량 소자로부터 유출되는 전하를 당해 트랜지스터에서 제어하는 회로를 사용하여 오프 전류 밀도의 측정을 행하였다. 당해 측정에서는 상기 트랜지스터에 고순도화된 산화물 반도체막을 채널 형성 영역에 사용하여, 용량 소자의 단위 시간당의 전하량의 추이로부터 당해 트랜지스터의 오프 전류 밀도를 측정하였다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극간의 전압이 3V인 경우에, 수십 yA/㎛라고 하는, 더 낮은 오프 전류 밀도가 얻어지는 것을 알 수 있었다. 따라서, 고순도화된 산화물 반도체막을 활성층으로서 사용한 트랜지스터는, 오프 전류가 결정성을 갖는 실리콘을 사용한 트랜지스터에 비하여 현저하게 낮다.
또한, 특별히 언급하지 않는 한, 본 명세서에서 오프 전류란 n채널형 트랜지스터에 있어서는, 드레인 전극을 소스 전극과 게이트 전극보다도 높은 전위로 한 상태에 있어서, 소스 전극의 전위를 기준으로 하였을 때의 게이트 전극의 전위가 0 이하일 때에, 소스 전극과 드레인 전극의 사이에 흐르는 전류를 의미한다. 혹은, 본 명세서에서 오프 전류란, p채널형 트랜지스터에 있어서는 드레인 전극을 소스 전극과 게이트 전극보다도 낮은 전위로 한 상태에 있어서, 소스 전극의 전위를 기준으로 하였을 때의 게이트 전극의 전위가 0 이상일 때에, 소스 전극과 드레인 전극의 사이에 흐르는 전류를 의미한다.
또한, 사용하는 산화물 반도체로서는 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 편차를 저감하기 위한 스테빌라이저로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 혹은 복수종을 가져도 된다.
예를 들어, 산화물 반도체로서 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서, 예를 들어 In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라고 하는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 된다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0이고, m은 정수가 아님)으로 표기되는 재료를 사용하여도 된다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In3SnO5(ZnO)n(n>0이고, n은 정수임)으로 표기되는 재료를 사용하여도 된다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1 (=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 혹은 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3 (=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 된다.
그러나, 이것들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위하여 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물이라도 벌크 내 결함 밀도를 저감함으로써 이동도를 높일 수 있다.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라고 하는 것은 a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 만족하는 것을 말하고, r은 예를 들어 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이어도 되고, 비단결정이어도 된다. 후자의 경우, 아몰퍼스이어도 되고, 다결정이어도 된다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조이어도 되고, 비아몰퍼스이어도 된다.
아몰퍼스 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작하였을 때의 계면 산란을 저감할 수 있어, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는 벌크 내 결함을 보다 저감할 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면 위에 형성하면 된다.
또한, Ra는 JIS B0601에서 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, 「기준면부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 하기 수학식 1로 정의된다.
[수학식 1]
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또한, 상기에 있어서, S0은 측정면(좌표(x1, y1)(x1, y2)(x2, y1)(x2, y2)로 표시되는 4점에 의해 둘러싸여지는 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)에 의해 평가 가능하다.
또한, c축 배향하면서 ab면, 표면 또는 계면의 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향으로부터 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에 있어서는 a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정(CAAC: C Axis Aligned Crystal이라고도 함)을 포함하는 산화물에 대하여 설명한다.
CAAC를 포함하는 산화물이란 광의로 비단결정이며, 그 ab면에 수직인 방향으로부터 보아 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향에 수직인 방향으로부터 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 산화물을 말한다.
CAAC는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화된 부분(결정 부분)을 포함하는데, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별하지 못하는 경우도 있다.
CAAC에 산소가 포함되는 경우, 산소의 일부는 질소로 치환되어도 된다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)으로 일치되어 있어도 된다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있어도 된다.
CAAC는 그 조성 등에 따라 도체이거나 반도체이거나 절연체이거나 한다. 또한, 그 조성 등에 따라 가시광에 대하여 투광성을 갖고 있거나 갖고 있지 않거나 한다.
이러한 CAAC의 예로서 막 형상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 대하여 도 15 내지 도 17을 사용하여 상세하게 설명한다. 또한, 특별히 언급이 없는 한, 도 15 내지 도 17은 상측 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 간단히 상반부, 하반부라고 하는 경우, ab면을 경계로 한 경우의 상반부, 하반부를 말한다.
도 15a에 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하, 4배위의 O라고 함)를 갖는 구조를 도시한다. 여기에서는 금속 원자 1개에 대하여 근접하는 산소 원자만 도시한 구조를 소그룹이라고 칭한다. 도 15a의 구조는 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 도시하고 있다. 또한, 도 15a의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 도 15a에 도시하는 소그룹은 전하가 0이다.
도 15b에 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하, 3배위의 O라고 함)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는 모두 ab면에 존재한다. 도 15b의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 15b에 도시하는 구조를 취할 수 있다. 도 15b에 도시하는 소그룹은 전하가 0이다.
도 15c에 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 15c의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 또는, 도 15c의 상반부에 3개의 4배위의 O가 있고, 하반부에 1개의 4배위의 O가 있어도 된다. 도 15c에 도시하는 소그룹은 전하가 0이다.
도 15d에 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 15d의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 15d에 도시하는 소그룹은 전하가 +1로 된다.
도 15e에 2개의 Zn을 포함하는 소그룹을 도시한다. 도 15e의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있다. 도 15e에 도시하는 소그룹은 전하가 -1로 된다.
여기에서는 복수의 소그룹의 집합체를 중간 그룹이라고 칭하고, 복수의 중간 그룹의 집합체를 대그룹(유닛 셀이라고도 함)이라고 칭한다.
여기서, 이들 소그룹끼리 결합하는 규칙에 대하여 설명한다. 도 15a에 도시하는 6배위의 In의 상반부의 3개의 O는 하측 방향에 각각 3개의 근접 In을 갖고, 하반부의 3개의 O는 상측 방향에 각각 3개의 근접 In을 갖는다. 5배위의 Ga의 상반부의 1개의 O는 하측 방향에 1개의 근접 Ga를 갖고, 하반부의 1개의 O는 상측 방향에 1개의 근접 Ga를 갖는다. 4배위의 Zn의 상반부의 1개의 O는 하측 방향에 1개의 근접 Zn을 갖고, 하반부의 3개의 O는 상측 방향에 각각 3개의 근접 Zn을 갖는다. 이와 같이 금속 원자의 상측 방향의 4배위의 O의 수와, 그 O의 하측 방향에 있는 근접 금속 원자의 수는 동등하며, 마찬가지로 금속 원자의 하측 방향의 4배위의 O의 수와, 그 O의 상측 방향에 있는 근접 금속 원자의 수는 동등하다. O는 4배위이므로 하측 방향에 있는 근접 금속 원자의 수와, 상측 방향에 있는 근접 금속 원자의 수의 합은 4로 된다. 따라서, 금속 원자의 상측 방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하측 방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 하반부의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는 c축 방향에 있어서 4배위의 O를 통하여 결합한다. 또한, 이외에도 층 구조의 합계의 전하가 0으로 되도록 복수의 소그룹이 결합하여 중간 그룹을 구성한다.
도 16의 (a)에 In-Sn-Zn계 산화물의 층 구조를 구성하는 중간 그룹의 모델도를 도시한다. 도 16의 (b)에 3개의 중간 그룹으로 구성되는 대그룹을 도시한다. 또한, 도 16의 (c)는 도 16의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시한다.
도 16의 (a)에 있어서는, 간단하게 하기 위하여 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내어, 예를 들어 Sn의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있는 것을 ③으로서 나타내고 있다. 마찬가지로, 도 16의 (a)에 있어서 In의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있고, ①로서 나타내고 있다. 또한, 마찬가지로, 도 16의 (a)에 있어서 하반부에는 1개의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn과, 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 16의 (a)에 있어서, In-Sn-Zn계 산화물의 층 구조를 구성하는 중간 그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이 상반부에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이 상반부에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반부의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중간 그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1로 된다. 그로 인해, Sn을 포함하는 층 구조를 형성하기 위해서는 전하 +1을 상쇄하는 전하 -1이 필요하게 된다. 전하 -1을 취하는 구조로서, 도 15e에 도시한 바와 같이 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들어, Sn을 포함하는 소그룹 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 16의 (b)에 도시한 대그룹이 반복됨으로써 In-Sn-Zn계 산화물의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn계 산화물의 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수임)으로 하는 조성식으로 표시할 수 있다.
또한, 이외에도 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나 In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나 In-Ga계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들어, 도 17의 (a)에 In-Ga-Zn계 산화물의 층 구조를 구성하는 중간 그룹의 모델도를 도시한다.
도 17의 (a)에 있어서, In-Ga-Zn계 산화물의 층 구조를 구성하는 중간 그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 1개 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O를 통하여 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중간 그룹이 복수 결합하여 대그룹을 구성한다.
도 17의 (b)에 3개의 중간 그룹으로 구성되는 대그룹을 도시한다. 또한, 도 17의 (c)는 도 17의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시하고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은 전하가 0으로 된다. 그로 인해, 이들 소그룹의 조합이면 중간 그룹의 합계의 전하는 항상 0으로 된다.
또한, In-Ga-Zn계 산화물의 층 구조를 구성하는 중간 그룹은, 도 17의 (a)에 도시한 중간 그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중간 그룹을 조합한 대그룹도 취할 수 있다.
또한, 트랜지스터가 갖는 소스 단자와 드레인 단자는, 트랜지스터의 극성 및 각 전극에 제공되는 전위의 고저에 따라 그 호칭법이 바뀐다. 일반적으로, n채널형 트랜지스터에서는 낮은 전위가 제공되는 전극이 소스 단자로 불리고, 높은 전위가 제공되는 전극이 드레인 단자로 불린다. 또한, p채널형 트랜지스터에서는 낮은 전위가 제공되는 전극이 드레인 단자로 불리고, 높은 전위가 제공되는 전극이 소스 단자로 불린다. 이하, 소스 단자와 드레인 단자 중 어느 한쪽을 제1 단자, 다른쪽을 제2 단자로 하여, 메모리 셀(101)이 갖는 트랜지스터(102), 용량 소자(103)의 접속 관계를 설명한다.
또한, 트랜지스터의 소스 단자란, 활성층의 일부인 소스 영역 혹은 활성층에 접속된 소스 전극을 의미한다. 마찬가지로 트랜지스터의 드레인 단자란, 활성층의 일부인 드레인 영역 혹은 활성층에 접속된 드레인 전극을 의미한다.
또한, 본 명세서에 있어서 접속이란 전기적인 접속을 의미하고 있으며, 전류, 전압 또는 전위가 공급 가능 혹은 전송 가능한 상태에 상당한다. 따라서, 접속되어 있는 상태란, 직접 접속되어 있는 상태를 반드시 가리키는 것은 아니며, 전류, 전압 또는 전위가 공급 가능 혹은 전송 가능하도록 배선, 도전막, 저항, 다이오드, 트랜지스터 등의 소자를 통하여 간접적으로 접속되어 있는 상태도 그 범주에 포함된다.
또한, 회로도 상에는 독립되어 있는 구성 요소끼리 접속되어 있는 경우라도, 실제로는 예를 들어 배선의 일부가 전극으로서 기능하는 경우 등, 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 본 명세서에 있어서 접속이란, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우에도 그 범주에 포함된다.
도 1에 도시하는 메모리 셀(101)에 있어서, 트랜지스터(102)의 게이트 전극은 워드선(WL) 중 하나에 접속되어 있다. 또한, 트랜지스터(102)의 제1 단자는 비트선(BL) 중 하나에 접속되어 있고, 제2 단자는 용량 소자(103)의 한쪽의 전극에 접속되어 있다. 그리고, 용량 소자(103)의 다른쪽의 전극은 상기 워드선 중 하나와는 다른, 워드선(WL) 중 다른 하나에 접속되어 있다.
구체적으로, 도 1에 도시하는 셀 어레이(100)에서는 1행 1열의 메모리 셀(101)에 있어서 트랜지스터(102)의 게이트 전극이 워드선(WL1)에 접속되어 있다. 또한, 트랜지스터(102)의 제1 단자는 비트선(BL1)에 접속되어 있고, 제2 단자는 용량 소자(103)의 한쪽의 전극에 접속되어 있다. 그리고, 용량 소자(103)의 다른쪽의 전극은 워드선(WL2)에 접속되어 있다.
또한, 도 1에 도시하는 셀 어레이(100)에서는 y행의 각 메모리 셀(101)에 있어서 용량 소자(103)의 다른쪽의 전극은 용량선(CL)에 접속되어 있다.
또한, 도 1에 도시하는 셀 어레이에서는 임의의 메모리 셀(101)이 인접하는 2개의 워드선에 접속되어 있는 경우를 예시하고 있지만, 본 발명의 일 형태는 이 구성에 한정되지 않는다. 임의의 메모리 셀(101)에 접속되는 2개의 워드선은 서로 인접하지 않고 이격되어 있어도 된다.
또한, 도 1에서는 메모리 셀(101)이 스위칭 소자로서 기능하는 트랜지스터(102)를 1개만 갖는 구성을 도시하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 일 형태에서는 스위칭 소자로서 기능하는 트랜지스터가 각 메모리 셀에 최저한 1개 설치되어 있으면 되며, 상기 트랜지스터의 수는 복수이어도 된다. 메모리 셀(101)이 복수의 트랜지스터로 구성되는 스위칭 소자를 갖고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 되고, 직렬로 접속되어 있어도 되고, 직렬과 병렬이 조합되어 접속되어 있어도 된다.
또한, 본 명세서에 있어서, 트랜지스터가 직렬로 접속되어 있는 상태란, 예를 들어 제1 트랜지스터의 제1 단자와 제2 단자 중 어느 한쪽만이, 제2 트랜지스터의 제1 단자와 제2 단자 중 어느 한쪽에만 접속되어 있는 상태를 의미한다. 또한, 트랜지스터가 병렬로 접속되어 있는 상태란, 제1 트랜지스터의 제1 단자가 제2 트랜지스터의 제1 단자에 접속되고, 제1 트랜지스터의 제2 단자가 제2 트랜지스터의 제2 단자에 접속되어 있는 상태를 의미한다.
계속해서, 도 1에 도시한 셀 어레이(100)를 예로 들어 본 발명의 일 형태에 관한 기억 장치의 동작에 대하여 설명한다. 도 1에 도시한 셀 어레이의 동작은 데이터의 기입을 행하는 기입 기간 Ta와, 데이터의 유지를 행하는 유지 기간 Ts와, 데이터의 판독을 행하는 판독 기간 Tr에서 상이하다. 도 4에 상기 각 기간에 있어서 셀 어레이(100)에 제공되는 전위의 타이밍 차트를 일례로서 나타낸다.
또한, 도 4에서는 i행 j열의 메모리 셀(101)과, i행 j+1열의 메모리 셀(101)과, i+1행 j열의 메모리 셀(101)과, i+1행 j+1열의 메모리 셀(101)에 있어서, 데이터의 기입, 유지, 판독을 행하는 경우를 예로 들고 있다. 이들 4개의 메모리 셀(101)은 x행 y열의 메모리 셀(101)에 포함되는 것으로 한다.
우선, 기입 기간 Ta에서의 셀 어레이(100)의 동작에 대하여 설명한다. 데이터의 기입은 행마다 행해진다. 도 4에서는 i행 j열의 메모리 셀(101) 및 i행 j+1열의 메모리 셀(101)에의 데이터의 기입을 먼저 행하고, 그 후에 i+1행 j열의 메모리 셀(101) 및 i+1행 j+1열의 메모리 셀(101)에의 데이터의 기입을 행하는 경우를 예시하고 있다.
우선, 기입을 행하는 i행의 메모리 셀(101)에 접속된 워드선(WLi)의 선택을 행한다. 구체적으로 도 4에서는 워드선(WLi)에 하이 레벨의 전위 VH가 제공되고, 워드선(WLi+1)을 포함하는 워드선(WLi) 이외의 워드선에는 접지 전위 GND가 제공된다. 따라서, 워드선(WLi)에 게이트 전극이 접속되어 있는 트랜지스터(102)만이 선택적으로 온으로 된다.
그리고, 워드선(WLi)이 선택되어 있는 기간에 있어서, 비트선(BLj), 비트선(BLj+1)에 데이터를 포함하는 신호의 전위가 제공된다. 비트선(BLj), 비트선(BLj+1)에 제공되는 전위의 레벨은 데이터의 내용에 따라 당연히 상이하다. 도 4에서는 비트선(BLj)에 하이 레벨의 전위 VDD가 제공되고, 비트선(BLj+1)에 접지 전위 GND가 제공되어 있는 경우를 예시한다. 비트선(BLj, BLj+1)에 제공되는 전위는 온의 트랜지스터(102)를 통하여 용량 소자(103)가 갖는 전극 중 하나에 제공된다.
또한, 전위 VH는 전위 VDD와 동일하거나 그보다 높은 것으로 한다. 구체적으로 전위 VH와 전위 VDD의 전위차는 트랜지스터(102)의 임계값 전압과 동일하거나 그보다 큰 것으로 한다.
도 2a에 i행의 메모리 셀(101)에 데이터의 기입을 행할 때의 각 메모리 셀(101)의 동작을 모식적으로 도시한다. 도 2a에 도시한 바와 같이, 트랜지스터(102)의 제2 단자와 용량 소자(103)가 갖는 전극 중 하나가 접속되어 있는 노드를 노드 FG로 하면, 상기 전위에 따라 노드 FG의 전위는 i행 j열의 메모리 셀(101)에 있어서 전위 VDD로 되고, i행 j+1열의 메모리 셀(101)에 있어서 접지 전위 GND로 된다. 그리고, 노드 FG의 전위에 따라 용량 소자(103)에 유입하는 전하량이 제어됨으로써, i행 j열의 메모리 셀(101)과 i행 j+1열의 메모리 셀(101)에의 데이터의 기입이 행해진다.
계속해서, 워드선(WLi)에 접지 전위 GND가 제공된다. 따라서, 워드선(WLi)에 게이트 전극이 접속되어 있는 트랜지스터(102)가 오프로 되고, 용량 소자(103)에 있어서 전하가 유지된다.
또한, 트랜지스터(102)의 반도체막에 산화물 반도체를 사용한 경우, 트랜지스터(102)는 오프 전류가 극히 낮다고 하는 특성을 갖는다. 따라서, 용량 소자(103)에 유지되어 있는 전하는 누설되기 어렵고, 트랜지스터(102)에 실리콘 등의 반도체를 사용한 경우에 비하여 긴 기간에 걸쳐 데이터의 유지를 행할 수 있다.
계속해서, 기입을 행하는 i+1행의 메모리 셀(101)에 접속된 워드선(WLi+1)의 선택을 행한다. 구체적으로 도 4에서는 워드선(WLi+1)에 하이 레벨의 전위 VH가 제공되고, 워드선(WLi)을 포함하는 워드선(WLi+1) 이외의 워드선에는 접지 전위 GND가 제공된다. 따라서, 워드선(WLi+1)에 게이트 전극이 접속되어 있는 트랜지스터(102)만이 선택적으로 온으로 된다.
그리고, 워드선(WLi+1)이 선택되어 있는 기간에 있어서, 비트선(BLj), 비트선(BLj+1)에 데이터를 포함하는 신호의 전위가 제공된다. 비트선(BLj), 비트선(BLj+1)에 제공되는 전위의 레벨은 데이터의 내용에 따라 당연히 상이하다. 도 4에서는 비트선(BLj)에 접지 전위 GND가 제공되고, 비트선(BLj+1)에 하이 레벨의 전위 VDD가 제공되어 있는 경우를 예시한다. 비트선(BLj, BLj+1)에 제공되는 전위는 온의 트랜지스터(102)를 통하여 용량 소자(103)가 갖는 전극 중 하나에 제공된다. 도 2b에 i+1행의 메모리 셀(101)에 데이터의 기입을 행할 때의 각 메모리 셀(101)의 동작을 모식적으로 도시한다. 도 2b에 도시한 바와 같이, 상기 전위에 따라 노드 FG의 전위는 i+1행 j열의 메모리 셀(101)에 있어서 접지 전위 GND로 되고, i+1행 j+1열의 메모리 셀(101)에 있어서 전위 VDD로 된다. 그리고, 노드 FG의 전위에 따라 용량 소자(103)에 유입하는 전하량이 제어됨으로써, i+1행 j열의 메모리 셀(101)과 i+1행 j+1열의 메모리 셀(101)에의 데이터의 기입이 행해진다.
또한, 도 1에 도시하는 셀 어레이(100)에서는 워드선(WLi+1)이 i+1행의 메모리 셀(101)뿐만 아니라 i행의 메모리 셀(101)에도 접속되어 있다. 구체적으로 워드선(WLi+1)은 i행의 메모리 셀(101)이 갖는 용량 소자(103)의 다른쪽의 전극에 접속되어 있다. 용량 소자(103)의 다른쪽의 전극에는 워드선(WLi)이 선택되어 있는 기간에 있어서 접지 전위 GND가 제공되어 있었지만, 도 2b에 도시한 바와 같이 워드선(WLi+1)이 선택되어 있는 기간에 있어서 전위 VH가 제공된다. 그리고, 용량 소자(103)가 갖는 한 쌍의 전극의 전위차는 전하 보존칙에 의해 유지되므로, 워드선(WLi+1)이 선택되어 있는 기간에 있어서 전위 VH와 접지 전위 GND의 전위차가 i행의 메모리 셀(101)에서의 노드 FG에 제공된다. 그 결과, i행 j열의 메모리 셀(101)에서의 노드 FG는 전위 VDD+VH로 되고, i행 j+1열의 메모리 셀(101)에서의 노드 FG는 전위 VH로 된다.
계속해서, 워드선(WLi+1)에 접지 전위 GND가 제공된다. 따라서, 워드선(WLi+1)에 게이트 전극이 접속되어 있는 트랜지스터(102)가 오프로 되고, 용량 소자(103)에 있어서 전하가 유지된다. 또한, 용량 소자(103)가 갖는 한 쌍의 전극의 전위차는 전하 보존칙에 의해 유지되므로, 워드선(WLi+1)에 접지 전위 GND가 제공되면, i행 j열의 메모리 셀(101)에서의 노드 FG는 전위 VDD로 되고, i행 j+1열의 메모리 셀(101)에서의 노드 FG는 접지 전위 GND로 된다.
또한, 메모리 셀(101)에 잘못된 데이터가 기입되는 것을 방지하기 위하여, 각 워드선(WL)의 선택이 종료된 후에 비트선(BL)에의 데이터를 포함하는 전위의 공급을 정지시키는 것이 바람직하다.
계속해서, 데이터의 유지 기간 Ts에서의 셀 어레이(100)의 동작에 대하여 설명한다.
유지 기간 Ts에 있어서, 모든 워드선(WL)에는 트랜지스터(102)가 오프로 되는 레벨의 전위, 구체적으로는 접지 전위 GND가 제공된다. 도 3a에 i행의 메모리 셀(101)과 i+1행의 메모리 셀(101)에 있어서 데이터를 유지할 때의 각 메모리 셀(101)의 동작을 모식적으로 도시한다. 도 3a에 도시한 바와 같이, 용량 소자(103)에 유입한 전하가 유지되어 있는 사이에 있어서 데이터는 유지된다.
계속해서, 데이터의 판독 기간 Tr에서의 셀 어레이(100)의 동작에 대하여 설명한다.
우선, 판독 기간 Tr에서는 판독을 행하는 메모리 셀(101)에 접속된 비트선(BL)에 하이 레벨의 전위 VR이 제공된다. 구체적으로 도 4에서는 j열의 메모리 셀(101)에 접속된 비트선(BLj)과, j+1열의 메모리 셀(101)에 접속된 비트선(BLj+1)에 하이 레벨의 전위 VR이 제공된다. 또한, 전위 VR은 전위 VDD와 동일하거나, 혹은 전위 VDD보다 낮고 접지 전위 GND보다도 높은 전위인 것으로 한다. 그리고, 전위 VR이 제공된 후에는 비트선(BLj)과 비트선(BLj+1)을 모두 플로팅의 상태로 한다.
계속해서, 판독을 행하는 i행의 메모리 셀(101)에 접속된 워드선(WLi)의 선택을 행한다. 구체적으로, 도 4에서는 워드선(WLi)에 하이 레벨의 전위 VH가 제공되고, 워드선(WLi+1)을 포함하는 그 이외의 워드선에는 접지 전위 GND가 제공된다. 따라서, 워드선(WLi)에 게이트 전극이 접속되어 있는 트랜지스터(102)만이 선택적으로 온으로 된다.
트랜지스터(102)가 온으로 되면, 용량 소자(103)에 유지되어 있는 전하가 판독을 행하는 비트선(BL)에 유출되거나, 혹은 판독을 행하는 비트선(BL)으로부터의 전하가 용량 소자(103)에 유입된다. 상기 동작은 유지 기간에서의 노드 FG의 전위에 의해 정해진다.
도 3b에 i행의 메모리 셀(101)에 있어서 데이터를 판독할 때의 각 메모리 셀(101)의 동작을 모식적으로 도시한다. 구체적으로, 도 4에 나타내는 타이밍 차트의 경우, 직전의 유지 기간에 i행 j열의 메모리 셀(101)에서의 노드 FG는 전위 VDD이다. 따라서, 도 3b에 도시한 바와 같이, 판독 기간에 있어서 트랜지스터(102)가 온으로 되면, i행 j열의 메모리 셀(101)에서의 용량 소자(103)로부터 비트선(BLj)에 전하가 유출되기 때문에 비트선(BLj)의 전위는 높아져 전위 VR+α로 된다. 또한, 직전의 유지 기간에 i행 j+1열의 메모리 셀(101)에서의 노드 FG는 접지 전위 GND이다. 따라서, 판독 기간에 있어서 트랜지스터(102)가 온으로 되면, i행 j+1열의 메모리 셀(101)에서의 용량 소자(103)에 비트선(BLj+1)으로부터의 전하가 유입되기 때문에 비트선(BLj+1)의 전위는 낮아져 전위 VR-β로 된다.
따라서, 비트선(BLj, BLj+1)의 전위는 i행 j열의 메모리 셀(101)과 i행 j+1열의 메모리 셀(101)의 용량 소자(103)에 유지되어 있는 전하량에 따른 높이로 된다. 그리고, 상기 전위로부터 전하량의 차이를 판독함으로써, i행 j열의 메모리 셀(101)과 i행 j+1열의 메모리 셀(101)로부터 데이터를 판독할 수 있다.
계속해서, i행 j열의 메모리 셀(101)과 i행 j+1열의 메모리 셀(101)로부터의 데이터의 판독이 종료되면, 다시 비트선(BLj) 및 비트선(BLj+1)에 하이 레벨의 전위 VR을 제공한 후, 비트선(BLj) 및 비트선(BLj+1)을 플로팅의 상태로 한다.
그리고, 판독을 행하는 i행의 메모리 셀(101)에 접속된 워드선(WLi+1)의 선택을 행한다. 구체적으로, 도 4에서는 워드선(WLi+1)에 하이 레벨의 전위 VH가 제공되고, 워드선(WLi)을 포함하는 그 이외의 워드선에는 접지 전위 GND가 제공된다. 따라서, 워드선(WLi+1)에 게이트 전극이 접속되어 있는 트랜지스터(102)만이 선택적으로 온으로 된다.
트랜지스터(102)가 온으로 되면, 용량 소자(103)에 유지되어 있는 전하가 판독을 행하는 비트선(BL)에 유출되거나, 혹은 판독을 행하는 비트선(BL)으로부터의 전하가 용량 소자(103)에 유입된다. 상기 동작은 유지 기간에서의 노드 FG의 전위에 의해 정해진다.
구체적으로 도 4에 나타내는 타이밍 차트의 경우, 직전의 유지 기간에 i+1행 j열의 메모리 셀(101)에서의 노드 FG는 접지 전위 GND이다. 따라서, 판독 기간에 있어서 트랜지스터(102)가 온으로 되면, i+1행 j열의 메모리 셀(101)에서의 용량 소자(103)에 비트선(BLj)으로부터의 전하가 유입되기 때문에 비트선(BLj)의 전위는 낮아져 전위 VR-β로 된다. 또한, 직전의 유지 기간에 i+1행 j+1열의 메모리 셀(101)에서의 노드 FG는 전위 VDD이다. 따라서, 판독 기간에 있어서 트랜지스터(102)가 온으로 되면, i+1행 j+1열의 메모리 셀(101)에서의 용량 소자(103)로부터 비트선(BLj+1)에 전하가 유출되기 때문에 비트선(BLj+1)의 전위는 높아져 전위 VR+α로 된다.
따라서, 비트선(BLj, BLj+1)의 전위는 i+1행 j열의 메모리 셀(101)과 i+1행 j+1열의 메모리 셀(101)의 용량 소자(103)에 유지되어 있는 전하량에 따른 높이로 된다. 그리고, 상기 전위로부터 전하량의 차이를 판독함으로써, i+1행 j열의 메모리 셀(101)과 i+1행 j+1열의 메모리 셀(101)로부터 데이터를 판독할 수 있다.
또한, 각 비트선(BL)의 끝에는 판독 회로가 접속되어 있고, 판독 회로의 출력 신호에는 셀 어레이(100)로부터 판독된 데이터가 포함된다.
본 실시 형태에서는 인접한 4개의 메모리 셀(101)을 예로 들어 기입, 유지, 판독의 각 동작에 대하여 설명하였지만, 본 발명의 일 형태는 이 구성에 한정되지 않는다. 지정된 임의의 어드레스의 메모리 셀(101)에 있어서 상기 동작을 행할 수 있다.
또한, 용량선(CL)은, 상기 모든 기간을 통하여 접지 전위 GND 등의 고정 전위로 유지한다.
또한, 본 발명의 일 형태에 나타내는 기억 장치에서는, 하나의 워드선이 1행분의 메모리 셀에 있어서 스위칭 소자에 접속되어 있고, 다른 1행분의 메모리 셀에 있어서 용량 소자에 접속되는 구조를 갖는 것이다. 따라서, 메모리 셀에 접속되는 배선의 수를 적게 할 수 있다. 그러나, 상술한 바와 같이 용량 소자에 접속된 워드선이 선택되면, 노드 FG의 전위가 상기 워드선의 전위의 상승에 따라 높아진다. 예를 들어 i+1행에의 데이터의 기입 전에 있어서 노드 FG에 하이 레벨의 전위 VDD가 이미 제공되어 있는 경우, 도 2b에 도시한 바와 같이 워드선(WLi+1)의 전위의 상승에 따라 i행 j열의 메모리 셀(101)에 있어서 노드 FG가 전위 VDD+VH로 높아진다. 따라서, i행 j열의 메모리 셀(101)이 갖는 트랜지스터(102)는, 그 소스 단자와 드레인 단자간의 전위차가 커지기 때문에 오프 전류가 커지기 쉽다. 따라서, 트랜지스터(102)의 오프 전류가 현저하게 작아지도록 산화물 반도체와 같은 와이드 갭 반도체를 트랜지스터(102)의 반도체막에 사용하는 것이 바람직하다. 트랜지스터(102)의 오프 전류를 현저하게 작게 함으로써, 소스 단자와 드레인 단자간의 전위차가 커도 메모리 셀(101)로부터 전하가 유출되는 것을 방지하여 데이터의 유지 기간을 확보할 수 있다.
계속해서, 각 메모리 셀(101)의 구체적인 구조의 일례에 대하여 설명한다.
도 5a에 도 1에 도시한 셀 어레이(100)의 일부를 확대한 상면도를 도시한다. 또한, 도 5b에 도 5a의 파선 A1-A2에서의 단면도를 도시한다. 도 5a, 도 5b에서는 절연 표면을 갖는 기판(104) 위에 트랜지스터(102)와 용량 소자(103)가 형성되어 있다.
그리고, 트랜지스터(102)는 절연 표면을 갖는 기판(104) 위에 반도체막(105)과, 반도체막(105) 위의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(106) 및 도전막(107)과, 반도체막(105), 도전막(106) 및 도전막(107) 위의 절연막(108)과, 절연막(108)을 사이에 두고 반도체막(105)과 겹치는 위치에 설치된 게이트 전극으로서 기능하는 도전막(109)을 갖고 있다. 또한, 트랜지스터(102)는 도전막(109)을 덮고 있는 절연막(110)을 구성 요소에 포함하고 있어도 된다. 도 5a, 도 5b에 도시하는 트랜지스터(102)는 톱 게이트형의 톱 콘택트 구조를 갖고 있다.
또한, 용량 소자(103)는 절연 표면을 갖는 기판(104) 위에 형성된 도전막(107)과, 도전막(107) 위의 절연막(108)과, 절연막(108)을 사이에 두고 도전막(107)과 겹치는 도전막(111)을 갖는다. 도전막(107)과 절연막(108)과 도전막(111)이 겹친 부분이 용량 소자(103)로서 기능한다.
또한, 도전막(106)은 트랜지스터(102)의 소스 전극 또는 드레인 전극으로서 기능하고, 또한 비트선으로서도 기능한다. 도전막(109)은 트랜지스터(102)의 게이트 전극으로서 기능하고, 또한 워드선으로서도 기능한다. 도전막(107)은 트랜지스터(102)의 소스 전극 또는 드레인 전극으로서 기능하고, 또한 용량 소자(103)의 전극으로서 기능한다. 도전막(111)은 용량 소자(103)의 전극으로서 기능하고, 또한 워드선으로서도 기능한다.
도 6a에 도 1에 도시한 셀 어레이(100)의 일부를 확대한 상면도의 다른 일례를 도시한다. 또한, 도 6b에 도 6a의 파선 B1-B2에서의 단면도를 도시한다. 도 6a, 도 6b에서는 절연 표면을 갖는 기판(104) 위에 트랜지스터(102)와 용량 소자(103)가 형성되어 있다.
그리고, 트랜지스터(102)는 절연 표면을 갖는 기판(104) 위에 소스 전극 또는 드레인 전극으로서 기능하는 도전막(116) 및 도전막(117)과, 도전막(116) 및 도전막(117) 위의 반도체막(115)과, 도전막(116), 도전막(117) 및 반도체막(115) 위의 절연막(118)과, 절연막(118)을 사이에 두고 반도체막(115)과 겹치는 위치에 설치된 게이트 전극으로서 기능하는 도전막(119)을 갖고 있다. 또한, 트랜지스터(102)는 도전막(119)을 덮고 있는 절연막(120)을 구성 요소에 포함하고 있어도 된다. 도 6a, 도 6b에 도시하는 트랜지스터(102)는 톱 게이트형의 보텀 콘택트 구조를 갖고 있다.
또한, 용량 소자(103)는 절연 표면을 갖는 기판(104) 위에 형성된 도전막(117)과, 도전막(117) 위의 절연막(118)과, 절연막(118)을 사이에 두고 도전막(117)과 겹치는 도전막(121)을 갖는다. 도전막(117)과 절연막(118)과 도전막(121)이 겹친 부분이 용량 소자(103)로서 기능한다.
또한, 도전막(116)은 트랜지스터(102)의 소스 전극 또는 드레인 전극으로서 기능하고, 또한 비트선으로서도 기능한다. 도전막(119)은 트랜지스터(102)의 게이트 전극으로서 기능하고, 또한 워드선으로서도 기능한다. 도전막(117)은 트랜지스터(102)의 소스 전극 또는 드레인 전극으로서 기능하고, 또한 용량 소자(103)의 전극으로서 기능한다. 도전막(121)은 용량 소자(103)의 전극으로서 기능하고, 또한 워드선으로서도 기능한다.
도 7a에 도 1에 도시한 셀 어레이(100)의 일부를 확대한 상면도의 다른 일례를 도시한다. 또한, 도 7b에 도 7a의 파선 C1-C2에서의 단면도를 도시한다. 도 7a, 도 7b에서는 절연 표면을 갖는 기판(104) 위에 트랜지스터(102)와 용량 소자(103)가 형성되어 있다.
그리고, 트랜지스터(102)는 절연 표면을 갖는 기판(104) 위에 게이트 전극으로서 기능하는 도전막(129)과, 도전막(129) 위의 절연막(128)과, 절연막(128)을 사이에 두고 도전막(129)과 겹치는 위치에 설치된 반도체막(125)과, 반도체막(125) 위의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(126) 및 도전막(127)을 갖고 있다. 또한, 트랜지스터(102)는 반도체막(125), 도전막(126) 및 도전막(127)을 덮고 있는 절연막(130)을 구성 요소에 포함하고 있어도 된다. 도 7a, 도 7b에 도시하는 트랜지스터(102)는 보텀 게이트형의 톱 콘택트 구조를 갖고 있다.
또한, 트랜지스터(102)는 도전막(126)과 도전막(127)의 사이에 있어서 반도체막(125)이 노출되고, 절연막(130)에 접해 있는 채널 에치 구조를 갖고 있지만, 본 발명은 이 구성에 한정되지 않는다. 트랜지스터(102)는 도전막(126)과 도전막(127)의 사이에 있어서 반도체막(125) 위에 절연막으로 형성된 채널 보호막을 갖고 있어도 된다. 채널 보호막을 설치함으로써, 도전막(126) 및 도전막(127)을 형성할 때에 에칭 시의 플라즈마나 에칭제에 의한 막 감소 등의 데미지가 반도체막(125)의 채널 형성 영역으로 되는 부분에 제공되는 것을 방지할 수 있다. 따라서, 트랜지스터(102)의 신뢰성을 향상시킬 수 있다.
또한, 용량 소자(103)는 절연 표면을 갖는 기판(104) 위에 형성된 도전막(131)과, 도전막(131) 위의 절연막(128)과, 절연막(128)을 사이에 두고 도전막(131)과 겹치는 도전막(127)을 갖는다. 도전막(131)과 절연막(128)과 도전막(127)이 겹친 부분이 용량 소자(103)로서 기능한다.
또한, 도전막(126)은 트랜지스터(102)의 소스 전극 또는 드레인 전극으로서 기능하고, 또한 비트선으로서도 기능한다. 도전막(129)은 트랜지스터(102)의 게이트 전극으로서 기능하고, 또한 워드선으로서도 기능한다. 도전막(127)은 트랜지스터(102)의 소스 전극 또는 드레인 전극으로서 기능하고, 또한 용량 소자(103)의 전극으로서 기능한다. 도전막(131)은 용량 소자(103)의 전극으로서 기능하고, 또한 워드선으로서도 기능한다.
도 8a에 도 1에 도시한 셀 어레이(100)의 일부를 확대한 상면도의 다른 일례를 도시한다. 또한, 도 8b에 도 8a의 파선 D1-D2에서의 단면도를 도시한다. 도 8a, 도 8b에서는 절연 표면을 갖는 기판(104) 위에 트랜지스터(102)와 용량 소자(103)가 형성되어 있다.
그리고, 트랜지스터(102)는 절연 표면을 갖는 기판(104) 위에 게이트 전극으로서 기능하는 도전막(139)과, 도전막(139) 위의 절연막(138)과, 절연막(138) 위의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(136) 및 도전막(137)과, 도전막(136) 및 도전막(137) 위에 있어서 절연막(138)을 사이에 두고 도전막(139)과 겹치는 위치에 설치된 반도체막(135)을 갖고 있다. 또한, 트랜지스터(102)는 반도체막(135), 도전막(136) 및 도전막(137)을 덮고 있는 절연막(140)을 구성 요소에 포함하고 있어도 된다. 도 8a, 도 8b에 도시하는 트랜지스터(102)는 보텀 게이트형의 보텀 콘택트 구조를 갖고 있다.
또한, 용량 소자(103)는 절연 표면을 갖는 기판(104) 위에 형성된 도전막(141)과, 도전막(141) 위의 절연막(138)과, 절연막(138)을 사이에 두고 도전막(141)과 겹치는 도전막(137)을 갖는다. 도전막(141)과 절연막(138)과 도전막(137)이 겹친 부분이 용량 소자(103)로서 기능한다.
또한, 도전막(136)은 트랜지스터(102)의 소스 전극 또는 드레인 전극으로서 기능하고, 또한 비트선으로서도 기능한다. 도전막(139)은 트랜지스터(102)의 게이트 전극으로서 기능하고, 또한 워드선으로서도 기능한다. 도전막(137)은 트랜지스터(102)의 소스 전극 또는 드레인 전극으로서 기능하고, 또한 용량 소자(103)의 전극으로서 기능한다. 도전막(141)은 용량 소자(103)의 전극으로서 기능하고, 또한 워드선으로서도 기능한다.
또한, 도 5 내지 도 8에서는 트랜지스터(102)가 싱글 게이트 구조인 경우를 예시하고 있지만, 트랜지스터(102)는 전기적으로 접속된 복수의 게이트 전극을 가짐으로써 채널 형성 영역을 복수 갖는 멀티 게이트 구조이어도 된다.
또한, 도 5 내지 도 8에서는 트랜지스터(102)가 활성층의 편측에만 존재하는 게이트 전극을 갖고 있지만, 본 발명은 이 구성에 한정되지 않는다. 트랜지스터(102)는 활성층을 사이에 두고 게이트 전극의 반대측에 존재하는 백 게이트 전극을 갖고 있어도 된다. 백 게이트 전극은 전기적으로 절연되어 있는 플로팅의 상태이어도 되고, 전위가 제공되는 상태이어도 된다. 후자의 경우, 백 게이트 전극에는 게이트 전극과 동일한 높이의 전위가 제공되어 있어도 되고, 그라운드 등의 고정 전위가 제공되어 있어도 된다. 백 게이트 전극에 제공하는 전위의 높이를 제어함으로써 트랜지스터(102)의 임계값 전압을 제어할 수 있다.
본 실시 형태에 있어서 설명한 바와 같이, 본 발명의 일 형태에 관한 기억 장치에서는 워드선에 용량선으로서의 기능을 갖게 함으로써, 셀 어레이가 갖는 배선의 수를 삭감할 수 있다. 따라서, 프로세스를 복잡화하지 않고, 단위 면적당의 기억 용량을 높일 수 있는 기억 장치를 실현할 수 있다.
(실시 형태 2)
본 실시 형태에서는 도 1과는 다른 구성을 갖는 본 발명의 일 형태에 관한 기억 장치의 셀 어레이(200)의 구성에 대하여 설명한다.
도 9에 본 실시 형태의 셀 어레이(200)의 구성을 일례로서 회로도로 도시한다. 도 9에 도시하는 셀 어레이(200)에서는 복수의 메모리 셀(201)이 제1 블록(290)과 제2 블록(291)으로 분할되어 있다. 그리고, 제1 블록(290)에 포함되는 메모리 셀(201) 위에 제2 블록(291)에 포함되는 메모리 셀(201)이 설치되어 있다. 즉, 본 실시 형태에서 나타내는 셀 어레이(200)는 메모리 셀(201)이 적층된 구조를 갖고 있다.
또한, 도 9에서는 복수의 메모리 셀(201)을 제1 블록(290)과 제2 블록(291)의 2개의 블록으로 분할하고 있는 경우를 예시하고 있지만, 본 발명의 일 형태는 이 구성에 한정되지 않는다. 본 발명의 일 형태에 관한 기억 장치는 적층된 3개 이상의 블록을 갖고 있어도 된다.
복수의 각 블록은 매트릭스 형상으로 배치된 복수의 메모리 셀(201)과, 복수의 워드선(WL)과, 복수의 비트선(BL)을 각각 갖는다. 그리고, 각 블록이 각각 갖는 워드선(WL)과 비트선(BL)의 수는 메모리 셀(201)의 수 및 배치에 의해 정할 수 있다. 그리고, 구동 회로로부터의 신호는 복수의 워드선(WL), 복수의 비트선(BL)을 통하여 각 메모리 셀(201)에 공급된다.
구체적으로, 도 9에서는 제1 블록(290)이 x행 y열의 메모리 셀(201)을 갖고, 또한 제1 워드선(WLa1 내지 WLay), 제1 비트선(BLa1 내지 BLax)을 갖는 경우를 예시하고 있다. 또한, 도 9에서는 제2 블록(291)이 x행 y열의 메모리 셀(201)을 갖고, 또한 제2 워드선(WLb1 내지 WLby), 제2 비트선(BLb1 내지 BLbx)을 갖는 경우를 예시하고 있다.
그리고, 각 메모리 셀(201)은 도 1에 도시한 셀 어레이(100)의 경우와 마찬가지로 스위칭 소자로서 기능하는 트랜지스터(202)와 용량 소자(203)를 갖는다. 그리고, 트랜지스터(202)의 게이트 전극은 워드선(WL) 중 하나에 접속되어 있다. 또한, 트랜지스터(202)의 제1 단자는 비트선(BL) 중 하나에 접속되어 있고, 제2 단자는 용량 소자(203)의 한쪽의 전극에 접속되어 있다. 단, 도 9에 도시하는 셀 어레이(200)에서는 용량 소자(203)의 다른쪽의 전극이 다른 블록의 워드선 중 하나, 혹은 다른 층에 형성된 용량선 중 하나에 접속되어 있다.
구체적으로, 도 9에 도시하는 셀 어레이(200)에서는, 예를 들어 제2 블록(291)이 갖는 1행 1열의 메모리 셀(201)에 있어서, 트랜지스터(202)의 게이트 전극이 제2 워드선(WLb1)에 접속되어 있다. 또한, 트랜지스터(202)의 제1 단자는 제2 비트선(BLb1)에 접속되어 있고, 제2 단자는 용량 소자(203)의 한쪽의 전극에 접속되어 있다. 그리고, 용량 소자(203)의 다른쪽의 전극은 제1 블록(290)이 갖는 제1 워드선(WLa1)에 접속되어 있다.
또한, 도 9에 도시하는 셀 어레이(200)에서는 제1 블록(290)의 하방에 용량선(CL)이 설치되어 있다. 구체적으로, 도 9에 도시하는 셀 어레이(200)에서는 전기적으로 접속된 복수의 용량선(CL1 내지 CLy)이 제1 블록(290)의 하방에 설치되어 있는 예를 도시하고 있다. 그리고, 예를 들어 제1 블록(290)이 갖는 1행 1열의 메모리 셀(201)에 있어서, 트랜지스터(202)의 게이트 전극이 제1 워드선(WLa1)에 접속되어 있다. 또한, 트랜지스터(202)의 제1 단자는 제1 비트선(BLa1)에 접속되어 있고, 제2 단자는 용량 소자(203)의 한쪽의 전극에 접속되어 있다. 그리고, 용량 소자(203)의 다른쪽의 전극은 제1 블록(290)의 하방에 설치된 용량선(CL1)에 접속되어 있다.
또한, 도 9에 도시하는 셀 어레이(200)에서는 임의의 하나의 블록이 갖는 용량 소자(203)의 다른쪽의 전극이, 당해 블록의 하방의 하나의 블록이 갖는 워드선 또는 용량선에 접속되어 있지만, 본 발명의 일 형태는 이 구성에 한정되지 않는다. 임의의 하나의 블록이 갖는 용량 소자(203)의 다른쪽의 전극이, 당해 블록의 상방의 하나의 블록이 갖는 워드선 또는 용량선에 접속되어 있어도 된다.
또한, 메모리 셀(201)은 필요에 따라 트랜지스터, 다이오드, 저항 소자, 용량 소자, 인덕터 등의 회로 소자를 더 갖고 있어도 된다. 트랜지스터(202)를 사용한 스위칭 소자는 용량 소자(203)에서의 전하의 유입, 유지, 유출을 제어한다. 그리고, 용량 소자(203)에 유지되어 있는 전하량의 차이에 의해 기억된 데이터의 디지털값을 식별할 수 있다.
계속해서, 각 메모리 셀(201)의 구체적인 구조의 일례에 대하여 설명한다.
도 10a 내지 도 10c에 도 9에 도시한 셀 어레이(200)의 각 층의 일부를 확대한 상면도의 일례를 도시한다. 각 층의 상면도는 파선 E1-E2에 있어서 겹쳐 있다. 또한, 도 10d에 도 10a 내지 도 10c의 파선 E1-E2에서의 단면도를 도시한다.
셀 어레이(200)의 제1층은 절연 표면을 갖는 기판(204) 위에 형성되어 있다. 그리고, 셀 어레이(200)의 제1층에는 용량선으로서 기능하는 도전막(231)이 형성되어 있다.
또한, 셀 어레이(200)의 제2층은 도전막(231)을 덮고 있는 절연막(232) 위에 형성되어 있다. 그리고, 셀 어레이(200)의 제2층에는 제1 블록(290)이 갖는 트랜지스터(202a), 트랜지스터(202b)가 형성되어 있다.
그리고, 트랜지스터(202a)는 절연막(232) 위에 반도체막(205a)과, 반도체막(205a) 위의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(206a) 및 도전막(207a)과, 반도체막(205a), 도전막(206a) 및 도전막(207a) 위의 절연막(208)과, 절연막(208)을 사이에 두고 반도체막(205a)과 겹치는 위치에 설치된 게이트 전극으로서 기능하는 도전막(209)을 갖고 있다. 트랜지스터(202b)는 절연막(232) 위에 반도체막(205b)과, 반도체막(205b) 위의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(206b) 및 도전막(207b)과, 반도체막(205b), 도전막(206b) 및 도전막(207b) 위의 절연막(208)과, 절연막(208)을 사이에 두고 반도체막(205b)과 겹치는 위치에 설치된 게이트 전극으로서 기능하는 도전막(209)을 갖고 있다. 또한, 트랜지스터(202a)와 트랜지스터(202b)는 도전막(209)을 덮고 있는 절연막(230)을 구성 요소에 포함하고 있어도 된다. 도 10b, 도 10d에 도시하는 트랜지스터(202a) 및 트랜지스터(202b)는 톱 게이트형의 톱 콘택트 구조를 갖고 있다.
그리고, 도전막(207a)과 절연막(232)과 도전막(231)이 겹치는 부분이 용량 소자(203a)로서 기능한다. 또한, 도전막(207b)과 절연막(232)과 도전막(231)이 겹치는 부분이 용량 소자(203b)로서 기능한다. 용량 소자(203a)와 용량 소자(203b)는 제1 블록(290)에 포함된다.
또한, 도전막(206a)은 트랜지스터(202a)의 소스 전극 또는 드레인 전극으로서, 도전막(206b)은 트랜지스터(202b)의 소스 전극 또는 드레인 전극으로서 각각 기능하고, 또한 제1 비트선으로서도 기능한다. 도전막(209)은 트랜지스터(202a) 및 트랜지스터(202b)의 게이트 전극으로서 기능하고, 또한 제1 워드선으로서도 기능한다. 도전막(207a)은 트랜지스터(202a)의 소스 전극 또는 드레인 전극으로서 기능하고, 또한 상술한 바와 같이 용량 소자(203a)의 전극으로서 기능한다. 도전막(207b)은 트랜지스터(202b)의 소스 전극 또는 드레인 전극으로서 기능하고, 또한 상술한 바와 같이 용량 소자(203b)의 전극으로서 기능한다.
또한, 셀 어레이(200)의 제3층은 절연막(230)을 덮고 있는 절연막(240) 위에 형성되어 있다. 그리고, 셀 어레이(200)의 제3층에는 제2 블록(291)이 갖는 트랜지스터(202c), 트랜지스터(202d)가 형성되어 있다.
그리고, 트랜지스터(202c)는 절연막(240) 위에 반도체막(205c)과, 반도체막(205c) 위의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(206c) 및 도전막(207c)과, 반도체막(205c), 도전막(206c) 및 도전막(207c) 위의 절연막(241)과, 절연막(241)을 사이에 두고 반도체막(205c)과 겹치는 위치에 설치된 게이트 전극으로서 기능하는 도전막(242)을 갖고 있다. 트랜지스터(202d)는 절연막(240) 위에 반도체막(205d)과, 반도체막(205d) 위의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(206d) 및 도전막(207d)과, 반도체막(205d), 도전막(206d) 및 도전막(207d) 위의 절연막(241)과, 절연막(241)을 사이에 두고 반도체막(205d)과 겹치는 위치에 설치된 게이트 전극으로서 기능하는 도전막(242)을 갖고 있다. 또한, 트랜지스터(202c)와 트랜지스터(202d)는 도전막(242)을 덮고 있는 절연막(243)을 구성 요소에 포함하고 있어도 된다. 도 10a, 도 10d에 도시하는 트랜지스터(202c), 트랜지스터(202d)는 트랜지스터(202a), 트랜지스터(202b)와 마찬가지로 톱 게이트형의 톱 콘택트 구조를 갖고 있다.
그리고, 도전막(207c)과, 절연막(230) 및 절연막(240)과, 도전막(209)이 겹치는 부분이 용량 소자(203c)로서 기능한다. 또한, 도전막(207d)과, 절연막(230) 및 절연막(240)과, 도전막(209)이 겹치는 부분이 용량 소자(203d)로서 기능한다. 용량 소자(203c)와 용량 소자(203d)는 제2 블록(291)에 포함된다.
또한, 도전막(206c), 도전막(206d)은 트랜지스터(202c), 트랜지스터(202d)의 소스 전극 또는 드레인 전극으로서 기능하고, 또한 제2 비트선으로서도 기능한다. 도전막(242)은 트랜지스터(202c), 트랜지스터(202d)의 게이트 전극으로서 기능하고, 또한 제2 워드선으로서도 기능한다. 도전막(207c)은 트랜지스터(202c)의 소스 전극 또는 드레인 전극으로서 기능하고, 또한 상술한 바와 같이 용량 소자(203c)의 전극으로서 기능한다. 도전막(207d)은 트랜지스터(202d)의 소스 전극 또는 드레인 전극으로서 기능하고, 또한 상술한 바와 같이 용량 소자(203d)의 전극으로서 기능한다.
또한, 도 10에서는 제1 워드선과 제2 워드선의 사이에 형성되는 기생 용량을 저감시키기 위하여 도전막(209)과 도전막(242)이 이격하도록, 바꾸어 말하면 기판(204)의 수직 방향에 있어서 도전막(209)과 도전막(242)이 겹치지 않도록 배치되어 있다. 그러나, 본 발명의 일 형태는 이 구성에 한정되지 않고, 기판(204)의 수직 방향에 있어서 도전막(209)과 도전막(242)을 겹치도록 배치하여도 된다.
또한, 도 10에 있어서, 절연막(232)의 최상부 표면은, 그 위에 형성되는 트랜지스터(202a), 트랜지스터(202b)의 특성을 일치시키기 위하여 평탄화되어 있는 것이 바람직하다. 따라서, 절연막(232)을 형성한 후, 트랜지스터(202a), 트랜지스터(202b)를 형성하기 전에 절연막(232)의 표면을 CMP법 등에 의해 평탄화해 두는 것이 바람직하다. 마찬가지로, 도 10에 있어서 절연막(240)의 최상부 표면은, 그 위에 형성되는 트랜지스터(202c), 트랜지스터(202d)의 특성을 일치시키기 위하여 평탄화되어 있는 것이 바람직하다. 따라서, 절연막(240)을 형성한 후, 트랜지스터(202c), 트랜지스터(202d)를 형성하기 전에 절연막(240)의 표면을 CMP법 등에 의해 평탄화해 두는 것이 바람직하다.
계속해서, 트랜지스터의 구조가 도 10과는 다른 경우의 각 메모리 셀(201)의 구체적인 구조의 일례에 대하여 설명한다.
도 11a 내지 도 11c에 도 9에 도시한 셀 어레이(200)의 각 층의 일부를 확대한 상면도의 일례를 도시한다. 각 층의 상면도는 파선 F1-F2에 있어서 겹쳐 있다. 또한, 도 11d에 도 11a 내지 도 11c의 파선 F1-F2에서의 단면도를 도시한다.
도 11a 내지 도 11d에 도시하는 셀 어레이(200)는 트랜지스터(202a), 트랜지스터(202b), 트랜지스터(202c), 트랜지스터(202d)의 구조가 도 10과 상이하다.
도 11a 내지 도 11d에 도시하는 셀 어레이(200)는 셀 어레이(200)의 제1층이 절연 표면을 갖는 기판(204) 위에 형성되어 있다. 그리고, 셀 어레이(200)의 제1층에는 용량선으로서 기능하는 도전막(236)이 형성되어 있다.
또한, 셀 어레이(200)의 제2층은 도전막(236)을 덮고 있는 절연막(234) 위에 형성되어 있다. 그리고, 셀 어레이(200)의 제2층에는 제1 블록(290)이 갖는 트랜지스터(202a), 트랜지스터(202b)가 형성되어 있다.
구체적으로 트랜지스터(202a), 트랜지스터(202b)는, 절연막(234) 위에, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(216a) 및 도전막(217a), 도전막(216b) 및 도전막(217b)과, 도전막(216a) 및 도전막(217a), 도전막(216b) 및 도전막(217b) 위의 반도체막(215a), 반도체막(215b)과, 도전막(216a) 및 도전막(217a), 도전막(216b) 및 도전막(217b), 반도체막(215a), 반도체막(215b) 위의 절연막(218)과, 절연막(218)을 사이에 두고 반도체막(215a), 반도체막(215b)과 겹치는 위치에 설치된 게이트 전극으로서 기능하는 도전막(219)을 갖고 있다. 또한, 트랜지스터(202a), 트랜지스터(202b)는 도전막(219)을 덮고 있는 절연막(235)을 구성 요소에 포함하고 있어도 된다. 도 11a 내지 도 11d에 도시하는 셀 어레이(200)에서는 트랜지스터(202a), 트랜지스터(202b)는 톱 게이트형의 보텀 콘택트 구조를 갖고 있다.
그리고, 도 10의 경우와 마찬가지로 도전막(217a)과 절연막(234)과 도전막(236)이 겹치는 부분이 용량 소자(203a)로서 기능한다. 또한, 도전막(217b)과 절연막(234)과 도전막(236)이 겹치는 부분이 용량 소자(203b)로서 기능한다. 용량 소자(203a)와 용량 소자(203b)는 제1 블록(290)에 포함된다.
또한, 구체적으로 트랜지스터(202c), 트랜지스터(202d)는, 절연막(244) 위에, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(216c) 및 도전막(217c), 도전막(216d) 및 도전막(217d)과, 도전막(216c) 및 도전막(217c), 도전막(216d) 및 도전막(217d) 위의 반도체막(215c), 반도체막(215d)과, 도전막(216c) 및 도전막(217c), 도전막(216d) 및 도전막(217d), 반도체막(215c), 반도체막(215d) 위의 절연막(245)과, 절연막(245)을 사이에 두고 반도체막(215c), 반도체막(215d)과 겹치는 위치에 설치된 게이트 전극으로서 기능하는 도전막(246)을 갖고 있다. 또한, 트랜지스터(202c), 트랜지스터(202d)는 도전막(246)을 덮고 있는 절연막(247)을 구성 요소에 포함하고 있어도 된다. 도 11a 내지 도 11d에 도시하는 셀 어레이(200)에서는 트랜지스터(202c), 트랜지스터(202d)는 트랜지스터(202a), 트랜지스터(202b)와 마찬가지로 톱 게이트형의 보텀 콘택트 구조를 갖고 있다.
그리고, 도 10의 경우와 마찬가지로 도전막(216c)과, 절연막(235) 및 절연막(244)과, 도전막(219)이 겹치는 부분이 용량 소자(203c)로서 기능한다. 또한, 도전막(216d)과, 절연막(235) 및 절연막(244)과, 도전막(219)이 겹치는 부분이 용량 소자(203d)로서 기능한다. 용량 소자(203c)와 용량 소자(203d)는 제2 블록(291)에 포함된다.
또한, 도 11에서는 제1 워드선과 제2 워드선의 사이에 형성되는 기생 용량을 저감시키기 위하여, 도전막(219)과 도전막(246)이 이격하도록, 바꾸어 말하면 기판(204)의 수직 방향에 있어서 도전막(219)과 도전막(246)이 겹치지 않도록 배치되어 있다. 그러나, 본 발명의 일 형태는 이 구성에 한정되지 않고, 기판(204)의 수직 방향에 있어서 도전막(219)과 도전막(246)을 겹치도록 배치하여도 된다.
또한, 도 11에 있어서, 절연막(234)의 최상부 표면은, 그 위에 형성되는 트랜지스터(202a), 트랜지스터(202b)의 특성을 일치시키기 위하여 평탄화되어 있는 것이 바람직하다. 따라서, 절연막(234)을 형성한 후, 트랜지스터(202a), 트랜지스터(202b)를 형성하기 전에 절연막(234)의 표면을 CMP법 등에 의해 평탄화해 두는 것이 바람직하다. 마찬가지로, 도 11에 있어서 절연막(244)의 최상부 표면은, 그 위에 형성되는 트랜지스터(202c), 트랜지스터(202d)의 특성을 일치시키기 위하여 평탄화되어 있는 것이 바람직하다. 따라서, 절연막(244)을 형성한 후, 트랜지스터(202c), 트랜지스터(202d)를 형성하기 전에 절연막(244)의 표면을 CMP법 등에 의해 평탄화해 두는 것이 바람직하다.
또한, 도 10에서는 모든 트랜지스터가 톱 게이트형의 톱 콘택트 구조를 갖고 있고, 도 11에서는 모든 트랜지스터가 톱 게이트형의 보텀 콘택트 구조를 갖고 있다. 그러나, 본 발명은 이 구성에 한정되지 않고, 상기 트랜지스터가 보텀 게이트형이어도 된다.
본 실시 형태는 상기 실시 형태와 조합하여 실시하는 것이 가능하다.
(실시 형태 3)
본 실시 형태에서는 셀 어레이를 구성하는 트랜지스터의 제작 방법에 대하여 설명한다. 단, 본 실시 형태에서는 산화물 반도체를 사용한 트랜지스터를 예로 들어 설명한다.
우선, 도 12a에 도시한 바와 같이, 기판(700) 위에 절연막(701)을 형성하고, 절연막(701) 위에 도전막(702), 도전막(703)을 형성한다. 도전막(702)은 트랜지스터(712)와 트랜지스터(713)의 게이트 전극으로서 기능하고, 또한 워드선으로서도 기능한다. 또한, 도전막(703)은 상기 워드선과는 다른 워드선으로서 기능한다.
기판(700)으로서 사용할 수 있는 소재에 큰 제한은 없지만, 적어도 후의 가열 처리에 견딜 수 있을 정도의 내열성을 갖고 있는 것이 필요하게 된다. 예를 들어, 기판(700)에는 퓨전법이나 플로트법으로 제작되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 사용할 수 있다. 유리 기판으로서는 후의 가열 처리의 온도가 높은 경우에는 왜곡점이 730℃ 이상인 것을 사용하면 된다. 플라스틱 등의 가요성을 갖는 합성 수지로 이루어지는 기판은, 일반적으로 상기 기판과 비교하여 내열 온도가 낮은 경향이 있지만, 제작 공정에서의 처리 온도에 견딜 수 있는 것이라면 사용하는 것이 가능하다.
절연막(701)은 후의 제작 공정에서의 가열 처리의 온도에 견딜 수 있는 재료를 사용한다. 구체적으로, 절연막(701)으로서 산화규소, 질화규소, 질화산화규소, 산화질화규소, 질화알루미늄, 산화알루미늄 등을 사용하는 것이 바람직하다.
또한, 본 명세서에 있어서 산화질화물이란 그 조성으로서 질소보다도 산소의 함유량이 많은 물질이며, 또한 질화산화물이란 그 조성으로서 산소보다도 질소의 함유량이 많은 물질을 의미한다.
도전막(702), 도전막(703)의 막 두께는 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm로 한다. 본 실시 형태에서는 텅스텐 타깃을 사용한 스퍼터링법에 의해 150nm의 도전막을 형성한 후, 상기 도전막을 에칭함으로써 원하는 형상으로 가공(패터닝)된 도전막(702), 도전막(703)을 형성한다. 또한, 형성된 도전막(702), 도전막(703)의 단부가 테이퍼 형상이면, 위에 적층하는 게이트 절연막의 피복성이 향상되기 때문에 바람직하다. 또한, 레지스트 마스크를 잉크젯법에 의해 형성하여도 된다. 레지스트 마스크를 잉크젯법에 의해 형성하면 포토마스크를 사용하지 않기 때문에 제조 비용을 저감할 수 있다.
계속해서, 도 12b에 도시한 바와 같이 도전막(702), 도전막(703) 위에 게이트 절연막(704)을 형성한 후, 게이트 절연막(704) 위에 있어서 도전막(702)과 겹치는 위치에 산화물 반도체막(705), 산화물 반도체막(706)을 형성한다.
게이트 절연막(704)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 산화규소, 질화산화규소, 산화질화규소, 질화규소, 산화하프늄, 산화갈륨, 산화알루미늄 또는 산화탄탈, 산화이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하는 막을 단수로 또는 복수 적층시킴으로써 형성할 수 있다.
그리고, 게이트 절연막(704)은 수분, 수소 등의 불순물을 최대한 포함하지 않는 것이 바람직하다. 스퍼터링법에 의해 산화규소막을 성막하는 경우에는, 타깃으로서 실리콘 타깃 또는 석영 타깃을 사용하고, 스퍼터링 가스로서 산소, 또는 산소 및 아르곤의 혼합 가스를 사용한다.
불순물을 제거하고, 또한 산소 결함이 저감됨으로써 i형화 또는 실질적으로 i형화된 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위에 대하여 극히 민감하다. 그로 인해, 산화물 반도체막(705), 산화물 반도체막(706)을 후속 공정에 있어서 고순도화시키면, 산화물 반도체막(705), 산화물 반도체막(706)과 게이트 절연막(704)의 계면에서의 계면 준위를 저감시키는 것이 중요하게 된다. 따라서, 게이트 절연막(704)은 고품질의 막인 것이 요구된다. 예를 들어, μ파(주파수 2.45GHz)를 사용한 고밀도 플라즈마 CVD는 치밀하고 절연 내압이 높은 고품질의 절연막을 형성할 수 있기 때문에 바람직하다. 고순도화된 산화물 반도체와 고품질의 게이트 절연막이 밀착하여 접착함으로써, 계면 준위를 저감하여 계면 특성을 양호한 것으로 할 수 있다.
물론, 게이트 절연막(704)으로서 고품질의 절연막을 형성할 수 있는 것이면, 스퍼터링법이나 플라즈마 CVD법 등 다른 성막 방법을 적용할 수 있다. 또한, 성막 후의 열처리에 의해 막질이나 산화물 반도체와의 계면 특성이 개선되는 절연막이어도 된다. 어떻든, 게이트 절연막이 고품질인 것은 물론, 게이트 절연막과 산화물 반도체의 계면 준위를 저감하여 양호한 계면을 형성할 수 있는 것이면 된다.
배리어성이 높은 재료를 사용한 절연막과, 질소의 함유 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을 적층시킨 구조를 갖는 게이트 절연막(704)을 형성하여도 된다. 이 경우, 산화규소막, 산화질화규소막 등의 절연막은, 배리어성이 높은 절연막과, 산화물 반도체막(705) 및 산화물 반도체막(706)과의 사이에 형성한다. 배리어성이 높은 절연막으로서, 예를 들어 질화규소막, 질화산화규소막, 질화알루미늄막 또는 질화산화알루미늄막 등을 들 수 있다. 배리어성이 높은 절연막을 사용함으로써 수분 또는 수소 등의 분위기 중의 불순물, 혹은 기판(700) 내에 포함되는 알칼리 금속, 중금속 등의 불순물이 산화물 반도체막(705), 산화물 반도체막(706) 내, 게이트 절연막(704) 내, 혹은 산화물 반도체막(705), 산화물 반도체막(706)과 다른 절연막의 계면과 그 근방에 인입하는 것을 방지할 수 있다. 또한, 산화물 반도체막(705), 산화물 반도체막(706)에 접하도록 질소의 함유 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을 형성함으로써, 배리어성이 높은 절연막이 직접 산화물 반도체막(705), 산화물 반도체막(706)에 접하는 것을 방지할 수 있다.
예를 들어, 제1 게이트 절연막으로서 스퍼터링법에 의해 막 두께 50nm 이상 200nm 이하의 질화규소막(SiNy(y>0))을 형성하고, 제1 게이트 절연막 위에 제2 게이트 절연막으로서 막 두께 5nm 이상 300nm 이하의 산화규소막(SiOx(x>0))을 적층하여 막 두께 100nm의 게이트 절연막(704)으로 하여도 된다. 게이트 절연막(704)의 막 두께는 트랜지스터에 요구되는 특성에 의해 적절하게 설정하면 된다.
본 실시 형태에서는 스퍼터링법에 의해 형성된 막 두께 50nm의 질화규소막 위에, 스퍼터링법에 의해 형성된 막 두께 100nm의 산화규소막을 적층시킨 구조를 갖는 게이트 절연막(704)을 형성한다.
또한, 게이트 절연막(704)은 후에 형성되는 산화물 반도체막(705), 산화물 반도체막(706)과 접한다. 산화물 반도체막(705), 산화물 반도체막(706)은 수소가 함유되면 트랜지스터의 전기적 특성에 악영향을 미치므로, 게이트 절연막(704)은 수소, 수산기 및 수분이 포함되지 않는 것이 바람직하다. 게이트 절연막(704)에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위해서는, 성막 전처리로서 스퍼터링 장치의 예비 가열실에서 도전막(702), 도전막(703)이 형성된 기판(700)을 예비 가열하고, 기판(700)에 흡착된 수분 또는 수소 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비 가열의 온도는 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다.
산화물 반도체막(705), 산화물 반도체막(706)은 게이트 절연막(704) 위에 형성한 산화물 반도체막을 원하는 형상으로 가공함으로써 형성할 수 있다. 상기 산화물 반도체막의 막 두께는 2nm 이상 200nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더욱 바람직하게는 3nm 이상 20nm 이하로 한다. 산화물 반도체막은 산화물 반도체를 타깃으로서 사용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막은 희가스(예를 들어 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(예를 들어 아르곤) 및 산소 혼합 분위기 하에 있어서 스퍼터링법에 의해 형성할 수 있다.
또한, 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하여 게이트 절연막(704)의 표면에 부착되어 있는 진애를 제거하는 것이 바람직하다. 역스퍼터링이란, 타깃측에 전압을 인가하지 않고 아르곤 분위기 하에서 기판측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용하여도 된다. 또한, 아르곤 분위기에 산소, 아산화질소 등을 첨가한 분위기에서 행하여도 된다. 또한, 아르곤 분위기에 염소, 사불화탄소 등을 첨가한 분위기에서 행하여도 된다.
산화물 반도체막에는 상술한 바와 같은 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물 반도체나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물 반도체, In-Sn-Zn계 산화물 반도체, In-Al-Zn계 산화물 반도체, Sn-Ga-Zn계 산화물 반도체, Al-Ga-Zn계 산화물 반도체, Sn-Al-Zn계 산화물 반도체나, 2원계 금속의 산화물인 In-Zn계 산화물 반도체, Sn-Zn계 산화물 반도체, Al-Zn계 산화물 반도체, Zn-Mg계 산화물 반도체, Sn-Mg계 산화물 반도체, In-Mg계 산화물 반도체, In-Ga계 산화물 반도체나, In계 산화물 반도체, Sn계 산화물 반도체, Zn계 산화물 반도체 등을 사용할 수 있다.
본 실시 형태에서는 In(인듐), Ga(갈륨) 및 Zn(아연)을 포함하는 타깃을 사용한 스퍼터링법에 의해 얻어지는 막 두께 30nm의 In-Ga-Zn계 산화물 반도체의 박막을 산화물 반도체막으로서 사용한다. In-Ga-Zn계 산화물 반도체막을 스퍼터링법에 의해 성막하는 경우, 바람직하게는 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3 또는 3:1:4로 나타내어지는 In-Ga-Zn계 산화물의 타깃을 사용한다. 전술한 원자수비를 갖는 In-Ga-Zn계 산화물의 타깃을 사용하여 산화물 반도체막을 성막함으로써 다결정 또는 CAAC가 형성되기 쉬워진다. 또한, In, Ga 및 Zn을 포함하는 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타깃을 사용함으로써 성막한 산화물 반도체막은 치밀한 막으로 된다.
또한, 산화물 반도체로서 In-Zn계 산화물의 재료를 사용하는 경우, 사용하는 타깃의 조성비는 원자수비로 In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=1.5:1 내지 15:1(몰수비로 환산하면 In2O3:ZnO=3:4 내지 15:2)로 한다. 예를 들어, In-Zn계 산화물인 산화물 반도체막의 형성에 사용하는 타깃은 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다. Zn의 비율을 상기 범위에 둠으로써 이동도의 향상을 실현할 수 있다.
또한, ITZO라고 불리는 In-Sn-Zn계 산화물을 형성하는 경우에는, 사용하는 타깃의 조성비를 In:Sn:Zn이 원자수비로 1:2:2, 2:1:3, 1:1:1 또는 20:45:35로 한다.
본 실시 형태에서는 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용하여 산화물 반도체막을 성막한다. 성막 시에 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하여도 된다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 승화 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 사용하여 성막실을 배기하면, 예를 들어 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 당해 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
성막 조건의 일례로서는 기판과 타깃의 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기 하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 사용하면 성막 시에 발생하는 진애를 경감할 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다.
또한, 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위하여, 성막의 전처리로서 스퍼터링 장치의 예비 가열실에서 게이트 절연막(704)까지가 형성된 기판(700)을 예비 가열하고, 기판(700)에 흡착된 수분 또는 수소 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비 가열의 온도는 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다.
또한, 스퍼터링 장치의 처리실의 누설 속도를 1×10-10Paㆍm3/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중에서의 산화물 반도체막에의 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감할 수 있다. 또한, 배기계로서 상술한 흡착형의 진공 펌프를 사용함으로써 배기계로부터의 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등의 불순물의 역류를 저감할 수 있다.
또한, 타깃의 순도를 99.99% 이상으로 함으로써 산화물 반도체막에 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등을 저감할 수 있다. 또한, 당해 타깃을 사용함으로써 산화물 반도체막에 있어서 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감할 수 있다.
또한, 산화물 반도체막(705), 산화물 반도체막(706)을 형성하기 위한 에칭은 건식 에칭이어도 되고 습식 에칭이어도 되며, 양쪽을 사용하여도 된다. 건식 에칭에 사용하는 에칭 가스로서는 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 삼염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 사불화탄소(CF4), 육불화황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
건식 에칭법으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 형상으로 에칭할 수 있도록 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절하게 조절한다.
습식 에칭에 사용하는 에칭액으로서 인산과 아세트산과 질산을 섞은 용액, 시트르산이나 옥살산 등의 유기산을 사용할 수 있다. 본 실시 형태에서는 ITO-07N(간또 가가꾸사제)을 사용한다.
산화물 반도체막(705), 산화물 반도체막(706)을 형성하기 위한 레지스트 마스크를 잉크젯법에 의해 형성하여도 된다. 레지스트 마스크를 잉크젯법에 의해 형성하면 포토마스크를 사용하지 않기 때문에 제조 비용을 저감할 수 있다.
또한, 다음 공정의 도전막을 형성하기 전에 역스퍼터링을 행하여 산화물 반도체막(705), 산화물 반도체막(706) 및 게이트 절연막(704)의 표면에 부착되어 있는 레지스트 잔사 등을 제거하는 것이 바람직하다.
또한, 스퍼터링 등에 의해 성막된 산화물 반도체막 중에는 불순물로서의 수분 또는 수소(수산기를 포함함)가 다량 포함되어 있는 경우가 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에 산화물 반도체에 있어서는 불순물이다. 따라서, 본 발명의 일 형태에서는 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)하기 위하여 감압 분위기 하, 질소나 희가스 등의 불활성 가스 분위기 하, 산소 가스 분위기 하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하인 공기) 분위기 하에서 산화물 반도체막(705), 산화물 반도체막(706)에 가열 처리를 실시한다.
산화물 반도체막(705), 산화물 반도체막(706)에 가열 처리를 실시함으로써, 산화물 반도체막(705), 산화물 반도체막(706) 중의 수분 또는 수소를 탈리시킬 수 있다. 구체적으로는 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상의 기판의 왜곡점 미만의 온도에서 가열 처리를 행하면 된다. 예를 들어, 500℃에서 3분 이상 6분 이하 정도에서 행하면 된다. 가열 처리에 RTA법을 이용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에 유리 기판의 왜곡점을 초과하는 온도에서도 처리할 수 있다.
본 실시 형태에서는 가열 처리 장치 중 하나인 전기로를 사용한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비하고 있어도 된다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 기체에는 아르곤 등의 희가스 또는 질소와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
가열 처리에 있어서는 질소 또는 헬륨, 네온, 아르곤 등의 희가스에 수분 또는 수소 등이 포함되지 않는 것이 바람직하다. 또는 가열 처리 장치에 도입하는 질소 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체는 불순물에 대하여 둔감하고, 막 중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없어, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 저렴한 소다석회 유리도 사용할 수 있다고 지적되고 있다(가미야, 노무라, 호소노, 「아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현상황」, 고체 물리, 2009년 9월호, Vol.44, pp.621-633). 그러나, 이와 같은 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에 불순물이다. 알칼리 토금속도 산화물 반도체를 구성하는 원소가 아닌 경우에 있어서 불순물로 된다. 특히, 알칼리 금속 중 Na는 산화물 반도체막에 접하는 절연막이 산화물인 경우, 당해 절연막 중에 확산하여 Na+로 된다. 또한, Na는 산화물 반도체막 내에 있어서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나 혹은 그 결합 중에 끼어든다. 그 결과, 예를 들어 임계값 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리 온화, 이동도의 저하 등의 트랜지스터의 특성의 열화가 일어나고, 더불어 특성의 편차도 발생한다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와 특성의 편차는, 산화물 반도체막 중의 수소 농도가 충분히 낮은 경우에 있어서 현저하게 나타난다. 따라서, 산화물 반도체막 중의 수소 농도가 1×1018/cm3 이하, 보다 바람직하게는 1×1017/cm3 이하인 경우에는, 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더욱 바람직하게는 1×1015/cm3 이하로 하면 된다. 마찬가지로 Li 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 된다. 마찬가지로 K 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 된다.
이상의 공정에 의해 산화물 반도체막(705), 산화물 반도체막(706) 중의 수소 농도를 저감하여 고순도화할 수 있다. 그에 의해 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리에 의해 수소 결함에 기인하는 캐리어 밀도가 극단적으로 적고, 밴드 갭이 넓은 산화물 반도체막을 형성할 수 있다. 이로 인해, 대면적 기판을 사용하여 트랜지스터를 제작할 수 있어 양산성을 높일 수 있다. 상기 가열 처리는 산화물 반도체막의 성막 이후이면 언제라도 행할 수 있다.
또한, 산화물 반도체막(705), 산화물 반도체막(706)은 비정질이어도 되지만, 결정성을 갖고 있어도 된다. 결정성을 갖는 산화물 반도체막으로서는 c축 배향을 가진 결정(C Axis Aligned Crystal: CAAC라고도 칭함)을 포함하는 산화물 반도체막이어도 트랜지스터의 신뢰성을 높인다고 하는 효과를 얻을 수 있기 때문에 바람직하다.
CAAC로 구성된 산화물 반도체막은 스퍼터링법에 의해서도 제작할 수 있다. 스퍼터링법에 의해 CAAC를 얻기 위해서는 산화물 반도체막의 퇴적 초기 단계에 있어서 육방정의 결정이 형성되도록 하는 것과, 당해 결정을 시드로 하여 결정이 성장되도록 하는 것이 긴요하다. 그를 위해서는 타깃과 기판의 거리를 넓게 취하고(예를 들어, 150mm 내지 200mm 정도), 기판 가열 온도를 100℃ 내지 500℃, 적합하게는 200℃ 내지 400℃, 더 적합하게는 250℃ 내지 300℃로 하면 바람직하다. 또한, 이 외에 성막 시의 기판 가열 온도보다도 높은 온도에서 퇴적된 산화물 반도체막을 열처리함으로써 막 중에 포함되는 미세한 결함이나 적층 계면의 결함을 수복할 수 있다.
구체적으로 CAAC는 절연막 표면에 평행한 a-b면에 있어서 육각형의 격자를 갖는 결합을 갖고, 또한 a-b면에 개략적으로 수직인 c축 배향을 갖는 육방정 구조의 아연을 포함하는 결정이다.
CAAC는 비정질의 산화물 반도체와 비교하여 금속과 산소의 결합이 질서화되어 있다. 즉, 산화물 반도체가 비정질인 경우에는 개개의 금속 원자에 의해 배위수가 상이한 경우도 있을 수 있지만, CAAC에서는 금속 원자의 배위수는 거의 일정하게 된다. 그로 인해, 미시적인 산소의 결손이 감소하고, 수소 원자(수소 이온을 포함함)나 알칼리 금속 원자의 방출이나 결합에 의한 전하의 이동이나 불안정성을 감소시키는 효과가 있다.
따라서, CAAC로 구성된 산화물 반도체막을 사용하여 트랜지스터를 제작함으로써, 트랜지스터에의 광 조사 또는 바이어스-열 스트레스(BT)의 부가를 행한 후에 발생하는, 트랜지스터의 임계값 전압의 변화량을 저감할 수 있다. 따라서, 안정된 전기적 특성을 갖는 트랜지스터를 제작할 수 있다.
계속해서, 도 12c에 도시한 바와 같이, 산화물 반도체막(705) 위에 소스 전극 또는 드레인 전극으로서 기능하는 도전막(707) 및 도전막(708)을, 산화물 반도체막(706) 위에 소스 전극 또는 드레인 전극으로서 기능하는 도전막(709) 및 도전막(710)을 형성한다.
구체적으로 도전막(707) 내지 도전막(710)은 산화물 반도체막(705) 및 산화물 반도체막(706) 위에 스퍼터링법이나 진공 증착법에 의해 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써 형성할 수 있다.
도전막(707) 내지 도전막(710)으로 되는 도전막은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이거나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 혹은 상측에 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 하여도 된다. 또한, 알루미늄 또는 구리는 내열성이나 부식성의 문제를 피하기 위하여 고융점 금속 재료와 조합하여 사용하면 좋다. 고융점 금속 재료로서는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 사용할 수 있다.
또한, 도전막(707) 내지 도전막(710)으로 되는 도전막은 단수의 도전막으로 구성되어 있어도 되고, 복수의 도전막을 적층시킴으로써 구성되어 있어도 된다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 티타늄막과 그 티타늄막 위에 겹쳐 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 성막하는 3층 구조 등을 들 수 있다.
또한, 도전막(707) 내지 도전막(710)으로 되는 도전막으로서는 도전성의 금속 산화물로 형성하여도 된다. 도전성의 금속 산화물로서는 산화인듐, 산화주석, 산화아연, 산화인듐 산화주석 혼합물, 산화인듐 산화아연 혼합물 또는 상기 금속 산화물 재료에 실리콘 혹은 산화실리콘을 포함시킨 것을 사용할 수 있다.
도전막(707) 내지 도전막(710)의 형성 후에 가열 처리를 행하는 경우에는, 이 가열 처리에 견디는 내열성을 도전막(707) 내지 도전막(710)에 갖게 하는 것이 바람직하다.
또한, 도전막의 에칭 시에 산화물 반도체막(705), 산화물 반도체막(706)이 가능한 한 제거되지 않도록 각각의 재료 및 에칭 조건을 적절하게 조절한다. 에칭 조건에 따라서는 산화물 반도체막(705), 산화물 반도체막(706)이 노출된 부분이 일부 에칭됨으로써 홈부(오목부)가 형성되는 경우도 있다.
본 실시 형태에서는 도전막(707) 내지 도전막(710)으로 되는 도전막에 티타늄막을 사용한다. 그로 인해, 암모니아와 과산화수소수를 포함하는 용액(암모니아과수)을 사용하여 선택적으로 도전막을 습식 에칭할 수 있지만, 산화물 반도체막(705), 산화물 반도체막(706)도 일부 에칭되는 경우가 있다. 암모니아과수를 포함하는 용액은, 구체적으로는 31중량％의 과산화수소수와 28중량％의 암모니아수와 물을 체적비 5:2:2로 혼합한 수용액을 사용한다. 혹은 염소(Cl2), 삼염화붕소(BCl3) 등을 포함하는 가스를 사용하여 도전막을 건식 에칭하여도 된다.
또한, 포토리소그래피 공정에서 사용하는 포토마스크수 및 공정수를 삭감하기 위하여, 투과한 광에 다단계의 강도를 갖게 하는 다계조 마스크에 의해 형성된 레지스트 마스크를 사용하여 에칭 공정을 행하여도 된다. 다계조 마스크를 사용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상으로 되고, 에칭을 행함으로써 형상을 더 변형시킬 수 있기 때문에, 다른 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1매의 다계조 마스크에 의해 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서, 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에 공정의 간략화가 가능하게 된다.
또한, 산화물 반도체막(705)과 소스 전극 또는 드레인 전극으로서 기능하는 도전막(707) 및 도전막(708)의 사이에, 또는 산화물 반도체막(706)과 소스 전극 또는 드레인 전극으로서 기능하는 도전막(709) 및 도전막(710)의 사이에 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치하도록 하여도 된다. 산화물 도전막의 재료로서는 산화아연을 성분으로서 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것인 것이 바람직하다. 그러한 산화물 도전막으로서 산화아연, 산화아연알루미늄, 산질화아연알루미늄 등을 적용할 수 있다.
예를 들어, 산화물 도전막을 형성하는 경우, 산화물 도전막을 형성하기 위한 패터닝과, 도전막(707) 내지 도전막(710)을 형성하기 위한 패터닝을 일괄적으로 행하도록 하여도 된다.
소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치함으로써, 산화물 반도체막(705)과 도전막(707) 및 도전막(708)의 사이의 저항과, 산화물 반도체막(706)과 도전막(709) 및 도전막(710)의 사이의 저항을 낮출 수 있으므로 트랜지스터의 고속 동작을 실현시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치함으로써 트랜지스터의 내압을 높일 수 있다.
계속해서, N2O, N2 또는 Ar 등의 가스를 사용한 플라즈마 처리를 행하도록 하여도 된다. 이 플라즈마 처리에 의해 노출되어 있는 산화물 반도체막의 표면에 부착된 물 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 사용하여 플라즈마 처리를 행하여도 된다.
또한, 플라즈마 처리를 행한 후, 도 12d에 도시한 바와 같이 도전막(707) 내지 도전막(710)과, 산화물 반도체막(705), 산화물 반도체막(706)을 덮도록 절연막(711)을 형성한다.
절연막(711)은 게이트 절연막(704)과 마찬가지의 재료, 마찬가지의 적층 구조를 사용하여 형성하는 것이 가능하다. 그리고, 절연막(711)은 게이트 절연막(704)과 마찬가지로 수분이나 수소 등의 불순물을 최대한 포함하지 않는 것이 바람직하다. 절연막(711)에 수소가 포함되면, 그 수소가 산화물 반도체막(705), 산화물 반도체막(706)에 침입하여 산화물 반도체막(705), 산화물 반도체막(706) 중의 산소를 인발하여, 산화물 반도체막(705), 산화물 반도체막(706)이 저저항화(n형화)되어 버리기 때문에 기생 채널이 형성될 우려가 있다. 따라서, 절연막(711)은 가능한 한 수소를 포함하지 않는 막으로 되도록 성막 방법에 수소를 사용하지 않는 것이 중요하다. 상기 절연막(711)에는 배리어성이 높은 재료를 사용하는 것이 바람직하다. 예를 들어, 배리어성이 높은 절연막으로서 질화규소막, 질화산화규소막, 질화알루미늄막 또는 질화산화알루미늄막 등을 사용할 수 있다. 복수의 적층된 절연막을 사용하는 경우, 질소의 함유 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을, 상기 배리어성이 높은 절연막보다도 산화물 반도체막(705), 산화물 반도체막(706)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 두고 도전막(707) 내지 도전막(710) 및 산화물 반도체막(705), 산화물 반도체막(706)과 겹치도록 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 사용함으로써, 산화물 반도체막(705), 산화물 반도체막(706) 내, 절연막(711) 내, 혹은 산화물 반도체막(705), 산화물 반도체막(706)과 다른 절연막의 계면과 그 근방에 수분 또는 수소 등의 불순물이 인입하는 것을 방지할 수 있다. 또한, 산화물 반도체막(705), 산화물 반도체막(706)에 접하도록 질소의 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 사용한 절연막이 직접 산화물 반도체막(705), 산화물 반도체막(706)에 접하는 것을 방지할 수 있다.
본 실시 형태에서는 스퍼터링법에 의해 형성된 막 두께 200nm의 산화규소막 위에 스퍼터링법에 의해 형성된 막 두께 100nm의 질화규소막을 적층시킨 구조를 갖는 절연막(711)을 형성한다. 성막 시의 기판 온도는 실온 이상 300℃ 이하로 하면 되며, 본 실시 형태에서는 100℃로 한다.
또한, 절연막(711)을 형성한 후에 가열 처리를 실시하여도 된다. 가열 처리는 질소, 초건조 공기 또는 희가스(아르곤, 헬륨 등)의 분위기 하에 있어서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하에서 행한다. 상기 가스는 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 것이 바람직하다. 본 실시 형태에서는, 예를 들어 질소 분위기 하에서 250℃, 1시간의 가열 처리를 행한다. 혹은, 도전막(707) 내지 도전막(710)을 형성하기 전에 수분 또는 수소를 저감시키기 위한 산화물 반도체막에 대하여 행한 앞서의 가열 처리와 마찬가지로 고온 단시간의 RTA 처리를 행하여도 된다. 산소를 포함하는 절연막(711)이 설치된 후에, 가열 처리가 실시됨으로써 산화물 반도체막(705), 산화물 반도체막(706)에 대하여 행한 앞서의 가열 처리에 의해 산화물 반도체막(705), 산화물 반도체막(706)에 산소 결손이 발생하고 있었다고 하여도, 절연막(711)으로부터 산화물 반도체막(705), 산화물 반도체막(706)에 산소가 공여된다. 그리고, 산화물 반도체막(705), 산화물 반도체막(706)에 산소가 공여됨으로써, 산화물 반도체막(705), 산화물 반도체막(706)에 있어서 도너로 되는 산소 결손을 저감시켜 화학양론적 조성비를 만족시키는 것이 가능하다. 산화물 반도체막(705), 산화물 반도체막(706)에는 화학양론적 조성비를 초과하는 양의 산소가 포함되어 있는 것이 바람직하다. 그 결과, 산화물 반도체막(705), 산화물 반도체막(706)을 i형에 접근시킬 수 있고, 산소 결손에 의한 트랜지스터의 전기적 특성의 편차를 경감하여 전기적 특성의 향상을 실현할 수 있다.
또한, 산소 분위기 하에서 산화물 반도체막(705), 산화물 반도체막(706)에 가열 처리를 실시함으로써, 산화물 반도체에 산소를 첨가하고, 산화물 반도체막(705), 산화물 반도체막(706) 중에 있어서 도너로 되는 산소 결손을 저감시켜도 된다. 가열 처리의 온도는, 예를 들어 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만에서 행한다. 상기 산소 분위기 하의 가열 처리에 사용되는 산소 가스에는 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는 가열 처리 장치에 도입하는 산소 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 산소 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
혹은, 이온 주입법 또는 이온 도핑법 등을 이용하여 산화물 반도체막(705), 산화물 반도체막(706)에 산소를 첨가함으로써, 도너로 되는 산소 결손을 저감시켜도 된다. 예를 들어, 2.45GHz의 마이크로파로 플라즈마화한 산소를 산화물 반도체막(705), 산화물 반도체막(706)에 첨가하면 된다.
이상의 공정에 의해 트랜지스터(712)와 트랜지스터(713)가 형성된다. 트랜지스터(712)는, 게이트 전극으로서 기능하는 도전막(702)과, 게이트 절연막(704)과, 산화물 반도체막(705)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(707) 및 도전막(708)을 갖는다. 트랜지스터(712)는 절연막(711)을 그 구성 요소에 포함하고 있어도 된다. 트랜지스터(713)는 게이트 전극으로서 기능하는 도전막(702)과, 게이트 절연막(704)과, 산화물 반도체막(706)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(709) 및 도전막(710)을 갖는다. 트랜지스터(713)는 절연막(711)을 그 구성 요소에 포함하고 있어도 된다.
그리고, 게이트 절연막(704)을 사이에 두고 도전막(703)과 도전막(708)이 겹치는 부분이 용량 소자(714)에 상당한다. 또한, 게이트 절연막(704)을 사이에 두고 도전막(703)과 도전막(710)이 겹치는 부분이 용량 소자(715)에 상당한다.
또한, 산화물 반도체에는 제13족 원소를 포함하는 것이 많고, 제13족 원소를 포함하는 절연 재료는 산화물 반도체와의 상성이 좋아, 이것을 산화물 반도체막에 접하는 절연막(본 실시 형태에 있어서는 게이트 절연막(704), 절연막(711)이 해당함)에 사용함으로써 산화물 반도체막과 상기 절연막의 계면 특성을 양호하게 유지할 수 있다.
제13족 원소를 포함하는 절연 재료란, 절연 재료에 1 또는 복수의 제13족 원소를 포함하는 것을 의미한다. 제13족 원소를 포함하는 절연 재료로서는, 예를 들어 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 있다. 여기서, 산화알루미늄갈륨이란 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화갈륨알루미늄이란 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
예를 들어, 갈륨을 함유하는 산화물 반도체막에 접하여 절연막을 형성하는 경우에, 절연막에 산화갈륨을 포함하는 재료를 사용함으로써 산화물 반도체막과 절연막의 계면 특성을 양호하게 유지할 수 있다. 예를 들어, 산화물 반도체막과 산화갈륨을 포함하는 절연막을 접하여 설치함으로써, 산화물 반도체막과 절연막의 계면에서의 수소의 파일 업을 저감할 수 있다. 또한, 절연막에 산화물 반도체의 성분 원소와 동일한 족의 원소를 사용하는 경우에는 마찬가지의 효과를 얻는 것이 가능하다. 예를 들어, 산화알루미늄을 포함하는 재료를 사용하여 절연막을 형성하는 것도 유효하다. 또한, 산화알루미늄은 물을 투과시키기 어렵다고 하는 특성을 갖고 있기 때문에, 당해 재료를 사용하는 것은 산화물 반도체막에의 물의 침입 방지라고 하는 점에 있어서도 바람직하다.
또한, 산화물 반도체막(705), 산화물 반도체막(706)에 접하는 절연막은 산소 분위기 하에 의한 열처리나 산소 도프 등에 의해 절연 재료를 화학양론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프란 산소를 벌크에 첨가하는 것을 말한다. 또한, 당해 벌크의 용어는 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확하게 하는 취지로 사용하고 있다. 또한, 산소 도프에는 플라즈마화한 산소를 벌크에 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는 이온 주입법 또는 이온 도핑법을 이용하여 행하여도 된다.
예를 들어, 산화물 반도체막(705), 산화물 반도체막(706)에 접하는 절연막으로서 산화갈륨을 사용한 경우, 산소 분위기 하에 의한 열처리나 산소 도프를 행함으로써 산화갈륨의 조성을 Ga2OX(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체막(705), 산화물 반도체막(706)에 접하는 절연막으로서 산화알루미늄을 사용한 경우, 산소 분위기 하에 의한 열처리나 산소 도프를 행함으로써 산화알루미늄의 조성을 Al2OX(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체막(705), 산화물 반도체막(706)에 접하는 절연막으로서 산화갈륨알루미늄(산화알루미늄갈륨)을 사용한 경우, 산소 분위기 하에 의한 열처리나 산소 도프를 행함으로써 산화갈륨알루미늄(산화알루미늄갈륨)의 조성을 GaXAl2-XO3+α(0<X<2, 0<α<1)로 할 수 있다.
산소 도프 처리를 행함으로써 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막을 형성할 수 있다. 이러한 영역을 구비하는 절연막과 산화물 반도체막이 접함으로써 절연막 중의 과잉의 산소가 산화물 반도체막에 공급되고, 산화물 반도체막 중 또는 산화물 반도체막과 절연막의 계면에서의 산소 결함을 저감하여, 산화물 반도체막을 i형화 또는 i형에 끝없이 가깝게 할 수 있다.
또한, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막은, 산화물 반도체막(705), 산화물 반도체막(706)에 접하는 절연막 중, 상방에 위치하는 절연막 또는 하방에 위치하는 절연막 중, 어느 한쪽에만 사용하여도 되지만, 양쪽의 절연막에 사용하는 쪽이 바람직하다. 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막을 산화물 반도체막(705), 산화물 반도체막(706)에 접하는 절연막의 상방 및 하방에 위치하는 절연막에 사용하여, 산화물 반도체막(705), 산화물 반도체막(706)을 사이에 끼우는 구성으로 함으로써 상기 효과를 보다 높일 수 있다.
또한, 산화물 반도체막(705), 산화물 반도체막(706)의 상방 또는 하방에 사용하는 절연막은, 상방과 하방에서 동일한 구성 원소를 갖는 절연막으로 하여도 되고, 다른 구성 원소를 갖는 절연막으로 하여도 된다. 예를 들어, 상방과 하방 모두 조성이 Ga2OX(X=3+α, 0<α<1)인 산화갈륨으로 하여도 되고, 상방과 하방 중 한쪽을 조성이 Ga2OX(X=3+α, 0<α<1)인 산화갈륨으로 하고, 다른쪽을 조성이 Al2OX(X=3+α, 0<α<1)인 산화알루미늄으로 하여도 된다.
또한, 산화물 반도체막(705), 산화물 반도체막(706)에 접하는 절연막은 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 하여도 된다. 예를 들어, 산화물 반도체막(705), 산화물 반도체막(706)의 상방에 조성이 Ga2OX(X=3+α, 0<α<1)인 산화갈륨을 형성하고, 그 위에 조성이 GaXAl2-XO3+α(0<X<2, 0<α<1)인 산화갈륨알루미늄(산화알루미늄갈륨)을 형성하여도 된다. 또한, 산화물 반도체막(705), 산화물 반도체막(706)의 하방을 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 하여도 되고, 산화물 반도체막(705), 산화물 반도체막(706)의 상방 및 하방의 양쪽을 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 하여도 된다.
본 실시 형태는 상기 실시 형태와 조합하여 실시하는 것이 가능하다.
(실시 형태 4)
본 발명의 일 형태에 관한 기억 장치의 구동 회로의 구체적인 구성의 일례에 대하여 설명한다.
도 13에 본 발명의 일 형태에 관한 기억 장치의 구체적인 구성을 일례로서 블록도로 도시한다. 또한, 도 13에 도시하는 블록도에서는 기억 장치 내의 회로를 기능마다 분류하고, 서로 독립된 블록으로서 도시하고 있지만, 실제의 회로는 기능마다 완전히 나누어 분류하는 것이 어렵고 하나의 회로가 복수의 기능에 관계될 수도 있다.
도 13에 도시하는 기억 장치(300)는 셀 어레이(301)와 구동 회로(302)를 갖고 있다. 구동 회로(302)는 셀 어레이(301)로부터 판독된 데이터를 포함하는 신호를 생성하는 판독 회로(303)와, 워드선의 전위를 제어하는 워드선 구동 회로(304)와, 셀 어레이(301)에 있어서 선택된 메모리 셀에서의 데이터의 기입을 제어하는 비트선 구동 회로(305)를 갖는다. 또한, 구동 회로(302)는 판독 회로(303), 워드선 구동 회로(304), 비트선 구동 회로(305)의 동작을 제어하는 제어 회로(306)를 갖고 있다.
또한, 도 9에 도시한 바와 같이, 셀 어레이(301)가 복수의 블록으로 구성되어 있는 경우, 블록마다 대응하는 워드선 구동 회로와 비트선 구동 회로를 설치하도록 하여도 된다.
또한, 도 13에 도시하는 기억 장치(300)에서는 워드선 구동 회로(304)가 디코더(307)와 레벨 시프터(308)와 버퍼(309)를 갖고 있다. 비트선 구동 회로(305)가 디코더(310)와 셀렉터(312)를 갖고 있다.
또한, 본 발명의 일 형태에 관한 기억 장치(300)는, 적어도 셀 어레이(301)를 그 구성에 포함하고 있으면 된다. 또한, 본 발명의 일 형태에 관한 기억 장치(300)는, 셀 어레이(301)에 구동 회로(302)의 일부 또는 모두가 접속된 상태에 있는 메모리 모듈을 그 범주에 포함한다. 메모리 모듈은 프린트 배선 기판 등에 실장하는 것이 가능한 접속 단자가 설치되고, 또한 수지 등으로 보호된 소위 패키징된 상태이어도 된다.
또한, 셀 어레이(301), 판독 회로(303), 워드선 구동 회로(304), 비트선 구동 회로(305), 제어 회로(306)는 모두 하나의 기판을 사용하여 형성되어 있어도 되고, 어느 하나 또는 모두가 서로 다른 기판을 사용하여 형성되어 있어도 된다.
다른 기판을 사용하고 있는 경우, FPC(Flexible Printed Circuit) 등을 통하여 전기적인 접속을 확보할 수 있다. 이 경우, 구동 회로(302)의 일부가 FPC에 COF(Chip On Film)법을 이용하여 접속되어 있어도 된다. 혹은 COG(Chip On Glass)법을 이용하여 전기적인 접속을 확보할 수 있다.
기억 장치(300)에 셀 어레이(301)의 어드레스(Ax, Ay)를 정보로서 포함하는 신호 AD가 입력되면, 제어 회로(306)는 열방향의 어드레스 Ax를 비트선 구동 회로(305)에 보내고, 행방향의 어드레스 Ay를 워드선 구동 회로(304)에 보낸다. 또한, 제어 회로(306)는 기억 장치(300)에 입력된 데이터를 포함하는 신호 DATA를 비트선 구동 회로(305)에 보낸다.
셀 어레이(301)에서의 데이터의 기입 동작, 판독 동작의 선택은, 제어 회로(306)에 공급되는 신호 RE(Read enable), 신호 WE(Write enable) 등에 의해 선택된다. 또한, 도 9에 도시한 바와 같이 셀 어레이(301)가 복수의 블록으로 구성되어 있는 경우, 제어 회로(306)에 상기 블록을 선택하기 위한 신호 CE(Chip enable)가 입력되어 있어도 된다. 이 경우, 신호 RE, 신호 WE에 의해 선택되는 동작이 신호 CE에 의해 선택된 블록에 있어서 실행된다.
셀 어레이(301)에서는 신호 WE에 의해 기입 동작이 선택되면, 제어 회로(306)로부터의 지시에 따라 워드선 구동 회로(304)가 갖는 디코더(307)에 있어서, 어드레스 Ay에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 당해 신호는 레벨 시프터(308)에 의해 그 전위의 진폭이 조정된 후, 버퍼(309)에 있어서 파형이 처리되고, 셀 어레이(301)에 입력된다. 한편, 비트선 구동 회로(305)에서는 제어 회로(306)로부터의 지시에 따라 디코더(310)에 있어서 선택된 메모리 셀 중, 어드레스 Ax에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 당해 신호는 셀렉터(312)에 입력된다. 셀렉터(312)에서는 입력된 신호에 따라 신호 DATA를 샘플링하고, 어드레스(Ax, Ay)에 대응하는 메모리 셀에 샘플링한 신호를 입력한다.
또한, 셀 어레이(301)에서는 신호 RE에 의해 판독 동작이 선택되면, 제어 회로(306)로부터의 지시에 따라 워드선 구동 회로(304)가 갖는 디코더(307)에 있어서, 어드레스 Ay에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 당해 신호는 레벨 시프터(308)에 의해 진폭이 조정된 후, 버퍼(309)에 있어서 파형이 처리되고, 셀 어레이(301)에 입력된다. 한편, 판독 회로(303)에서는 제어 회로(306)로부터의 지시에 따라 디코더(307)에 의해 선택된 메모리 셀 중, 어드레스 Ax에 대응하는 메모리 셀을 선택한다. 그리고, 어드레스(Ax, Ay)에 대응하는 메모리 셀에 기억되어 있는 데이터를 판독하여, 상기 데이터를 포함하는 신호를 생성한다.
본 실시 형태는 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
(실시 형태 5)
본 실시 형태에서는 판독 회로의 구체적인 구성의 일례에 대하여 설명한다.
셀 어레이로부터 판독된 전위는, 메모리 셀에 기입되어 있는 데이터에 따라 그 레벨이 정해진다. 따라서, 이상적으로는 복수의 메모리 셀에 동일한 디지털값의 데이터가 기억되어 있으면, 복수의 메모리 셀로부터 판독된 전위는 모두 동일한 레벨일 것이다. 그러나, 실제로는 기억 소자로서 기능하는 트랜지스터 또는 판독 시에 있어서 스위칭 소자로서 기능하는 트랜지스터의 특성이 메모리 셀간에 있어서 변동되는 경우가 있다. 이 경우, 판독될 것인 데이터가 모두 동일한 디지털값이어도 실제로 판독된 전위에는 편차가 발생하고 있어, 그 전위의 분포는 폭을 갖는다. 따라서, 셀 어레이로부터 판독된 전위에 다소의 편차가 발생하여도 정확한 데이터를 포함하면서, 원하는 사양에 맞추어 진폭, 파형이 처리된 신호를 형성하는 판독 회로를 구동 회로에 설치하는 것이 바람직하다.
도 14에 판독 회로의 일례를 회로도로 도시한다. 도 14에 도시하는 판독 회로는 셀 어레이로부터 판독된 전위 Vdata의 판독 회로에의 입력을 제어하기 위한 스위칭 소자로서 기능하는 트랜지스터(260)와, 저항으로서 기능하는 트랜지스터(261)를 갖는다. 또한, 도 14에 도시하는 판독 회로는 연산 증폭기(262)를 갖고 있다.
구체적으로, 트랜지스터(261)는 각각 그 게이트 전극과 드레인 단자가 접속되어 있고, 또한 게이트 전극 및 드레인 단자에 하이 레벨의 전원 전위 Vdd가 제공되어 있다. 또한, 트랜지스터(261)는 소스 단자가 연산 증폭기(262)의 비반전 입력 단자(+)에 접속되어 있다. 따라서, 트랜지스터(261)는 전원 전위 Vdd가 제공되어 있는 노드와, 연산 증폭기(262)의 비반전 입력 단자(+)의 사이에 접속된 저항으로서 기능한다. 또한, 도 14에서는 게이트 전극과 드레인 단자가 접속된 트랜지스터를 저항으로서 사용하였지만, 본 발명은 이것에 한정되지 않고, 저항으로서 기능하는 소자이면 대체가 가능하다.
또한, 스위칭 소자로서 기능하는 트랜지스터(260)는 게이트 전극이 비트선에 각각 접속되어 있다. 그리고, 비트선의 전위에 따라 트랜지스터(260)가 갖는 소스 전극에의 전위 Vdata의 공급이 제어된다.
비트선에 접속된 트랜지스터(260)가 온으로 되면, 전위 Vdata와 전원 전위 Vdd를 트랜지스터(260)와 트랜지스터(261)에 의해 저항 분할함으로써 얻어지는 전위가, 연산 증폭기(262)의 비반전 입력 단자(+)에 제공된다. 그리고, 전원 전위 Vdd의 레벨은 고정되어 있으므로, 저항 분할에 의해 얻어지는 전위의 레벨에는 전위 Vdata의 레벨, 즉 판독된 데이터의 디지털값이 반영되어 있다.
한편, 연산 증폭기(262)의 반전 입력 단자(-)에는 기준 전위 Vref가 제공되어 있다. 그리고, 비반전 입력 단자(+)에 제공되는 전위가 기준 전위 Vref에 대하여 높은지 낮은지에 따라 출력 단자의 전위 Vout의 레벨을 상이하게 할 수 있고, 그에 의해 간접적으로 데이터를 포함하는 신호를 얻을 수 있다.
또한, 동일한 값의 데이터가 기억되어 있는 메모리 셀이라도 메모리 셀간의 특성의 편차에 의해 판독된 전위 Vdata의 레벨에도 편차가 발생하고, 그 분포가 폭을 갖는 경우가 있다. 따라서, 기준 전위 Vref의 레벨은 데이터의 값을 정확하게 판독하기 위하여 노드의 전위 Vdata의 편차를 고려하여 정한다.
또한, 도 14에서는 2치의 디지털값을 취급하는 경우의 판독 회로의 일례이므로, 데이터의 판독에 사용하는 연산 증폭기는 전위 Vdata가 제공되는 노드에 대하여 1개씩 사용하고 있지만, 연산 증폭기의 수는 이것에 한정되지 않는다. n값(n은 2 이상의 자연수임)의 데이터를 취급하는 경우에는, 전위 Vdata가 제공되는 노드에 대한 연산 증폭기의 수를 n-1로 한다.
본 실시 형태는 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
(실시 형태 6)
산화물 반도체에 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 이동도는 다양한 이유에 의해 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, 레빈슨(Levinson) 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 이동도를 이론적으로 도출할 수 있다. 따라서, 본 실시 형태에서는 반도체 내부에 결함이 없는 이상적인 산화물 반도체의 이동도를 이론적으로 도출함과 함께, 이러한 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성의 계산 결과를 나타낸다.
반도체 본래의 이동도를 μ0, 측정되는 이동도를 μ로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 이동도 μ는 하기 수학식 2로 표현할 수 있다.
[수학식 2]
Figure 112019079901224-pat00002
또한, E는 포텐셜 장벽의 높이이고, k는 볼트먼 상수이고, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, 레빈슨 모델에서는 하기 수학식 3이 성립한다.
[수학식 3]
Figure 112019079901224-pat00003
또한, e는 전기소량, N은 채널 형성 영역 내의 단위 면적당의 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적당의 채널 형성 영역에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg는 게이트 전압, t는 채널 형성 영역의 두께이다. 또한, 두께 30nm 이하의 반도체막이면, 채널 형성 영역의 두께는 반도체막의 두께와 동일하게 하여도 지장없다. 선형 영역에서의 드레인 전류 Id는 하기 수학식 4로 표현할 수 있다.
[수학식 4]
Figure 112019079901224-pat00004
L은 채널 길이이고, W는 채널 폭이며, 여기에서는 L=W=10㎛이다. 또한, Vd는 드레인 전압이다. 상기 식의 양변을 Vg로 나누고, 또한 양변의 대수를 취하면 하기 수학식 5가 얻어진다.
[수학식 5]
Figure 112019079901224-pat00005
수학식 5의 우변은 Vg의 함수이다. 이 수학식 5로부터 알 수 있는 바와 같이 종축을 ln(Id/Vg), 횡축을 1/Vg로서 실측값을 플롯하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터 결함 밀도를 평가할 수 있다. 산화물 반도체로서는 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn=1:1:1인 것에서는 결함 밀도 N은 1×1012/cm2 정도이다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 수학식 2 및 수학식 3으로부터 μ0=120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn계 산화물에서 측정되는 이동도는 35cm2/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120cm2/Vs로 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도 채널 형성 영역과 게이트 절연막의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막 계면으로부터 x만큼 이격된 장소에서의 이동도 μ1은 하기 수학식 6으로 표현할 수 있다.
[수학식 6]
Figure 112019079901224-pat00006
D는 게이트 방향의 전계, B, G는 상수이다. B 및 G는 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는 B=4.75×107cm/s, G=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압 Vg가 높아지면) 수학식 6의 제2항이 증가하기 때문에 이동도 μ1은 저하하는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 18에 나타낸다. 또한, 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하여 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 두께를 각각 2.8 전자 볼트, 4.7 전자 볼트, 15, 15nm로 하였다. 이들 값은 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트 전극, 소스 전극, 드레인 전극의 일함수를 각각 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 하였다. 또한, 게이트 절연막의 두께는 100nm, 비유전율은 4.1로 하였다. 채널 길이 L 및 채널 폭 W는 모두 10㎛, 드레인 전압 Vd는 0.1V이다.
도 18에서 나타내어진 바와 같이, 게이트 전압 Vg가 1V 조금 넘어서 이동도 μ2는 100cm2/Vs 이상의 피크를 갖지만, 게이트 전압 Vg가 더 높아지면 계면 산란이 커져 이동도 μ2가 저하한다. 또한, 계면 산란을 저감하기 위해서는 반도체막 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 전기적 특성을 계산한 결과를 도 19 내지 도 21에 나타낸다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 22에 나타낸다. 도 22에 나타내는 트랜지스터는 산화물 반도체막에 n+의 도전형을 나타내는 반도체 영역(8103a) 및 반도체 영역(8103c)을 갖는다. 반도체 영역(8103a) 및 반도체 영역(8103c)의 저항률은 2×10-3Ωcm로 한다.
도 22a에 도시하는 트랜지스터는 하지 절연막(8101)과, 하지 절연막(8101)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(8102) 위에 형성된다. 트랜지스터는 반도체 영역(8103a), 반도체 영역(8103c)과, 그들 사이에 끼워져 채널 형성 영역으로 되는 진성의 반도체 영역(8103b)과, 게이트 전극(8105)을 갖는다.
게이트 전극(8105)과 반도체 영역(8103b)의 사이에는 게이트 절연막(8104)을 갖고, 또한 게이트 전극(8105)의 양측면에는 측벽 절연물(8106a) 및 측벽 절연물(8106b), 게이트 전극(8105)의 상부에는 게이트 전극(8105)과 다른 배선과의 단락을 방지하기 위한 절연물(8107)을 갖는다. 측벽 절연물의 폭은 5nm로 한다. 또한, 반도체 영역(8103a) 및 반도체 영역(8103c)에 접하여 소스 전극(8108a) 및 드레인 전극(8108b)을 갖는다. 또한, 이 트랜지스터에서의 채널 폭을 40nm로 한다.
도 22b에 도시하는 트랜지스터는 하지 절연막(8101)과, 산화알루미늄으로 이루어지는 매립 절연물(8102) 위에 형성되고, 반도체 영역(8103a), 반도체 영역(8103c)과, 그들 사이에 끼워진 진성의 반도체 영역(8103b)과, 폭 33nm의 게이트 전극(8105)과 게이트 절연막(8104)과 측벽 절연물(8106a) 및 측벽 절연물(8106b)과 절연물(8107)과 소스 전극(8108a) 및 드레인 전극(8108b)을 갖는 점에서 도 22a에 도시하는 트랜지스터와 동일하다.
도 22a에 도시하는 트랜지스터와 도 22b에 도시하는 트랜지스터의 차이점은, 측벽 절연물(8106a) 및 측벽 절연물(8106b) 아래의 반도체 영역의 도전형이다. 도 22a에 도시하는 트랜지스터에서는 측벽 절연물(8106a) 및 측벽 절연물(8106b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(8103a) 및 반도체 영역(8103c)이지만, 도 22b에 도시하는 트랜지스터에서는 진성의 반도체 영역(8103b)이다. 즉, 도 22b에 도시하는 산화물 반도체막에 있어서, 반도체 영역(8103a)(반도체 영역(8103c))과 게이트 전극(8105)이 폭 Loff만큼 겹치지 않는 영역이 생성되어 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도 22b로부터 명백해진 바와 같이, 오프셋 길이 Loff는 측벽 절연물(8106a)(측벽 절연물(8106b))의 폭과 동일하다.
그 밖의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하였다. 도 19는 도 22a에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 19a는 게이트 절연막의 두께 t를 15nm로 한 것이고, 도 19b는 t를 10nm로 한 것이고, 도 19c는 t를 5nm로 한 것이다. 게이트 절연막의 두께 t가 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하한다. 한편, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 두드러진 변화가 없다. 게이트 전압 1V 전후에서 드레인 전류는 메모리 셀 등에서 필요하게 되는 10μA를 초과하는 것이 나타내어졌다.
도 20은 도 22b에 도시되는 구조의 트랜지스터에서 오프셋 길이 Loff를 5nm로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 20a는 게이트 절연막의 두께 t를 15nm로 한 것이고, 도 20b는 t를 10nm로 한 것이고, 도 20c는 t를 5nm로 한 것이다.
또한, 도 21은 도 22b에 도시되는 구조의 트랜지스터에서 오프셋 길이 Loff를 15nm로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 21a는 게이트 절연막의 두께 t를 15nm로 한 것이고, 도 21b는 t를 10nm로 한 것이고, 도 21c는 t를 5nm로 한 것이다.
모두 게이트 절연막이 얇아질수록 오프 전류가 현저하게 저하하는 한편, 이동도 μ의 피크값이나 온 전류에는 두드러진 변화가 없다.
또한, 이동도 μ의 피크는 도 19에서는 80cm2/Vs 정도이지만, 도 20에서는 60cm2/Vs 정도, 도 21에서는 40cm2/Vs 정도로 오프셋 길이 Loff가 증가할수록 저하한다. 또한, 오프 전류도 마찬가지의 경향이 있다. 한편, 온 전류도 오프셋 길이 Loff의 증가에 따라 감소하지만, 오프 전류의 저하에 비하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에서 드레인 전류는 메모리 셀 등에서 필요하게 되는 10μA를 초과하는 것이 나타내어졌다.
본 실시 형태는 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
(실시 형태 7)
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는, 상기 산화물 반도체를 형성할 때에 기판을 가열하여 성막하는 것, 혹은 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비로 5atomic% 이상 포함되는 원소를 말한다. 따라서, 본 실시 형태에서는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 이동도를 향상시킨 경우에 대하여 도 23 내지 도 29를 사용하여 설명한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 이동도를 향상시키는 것이 가능하게 된다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시켜 노멀리 오프화시키는 것이 가능하게 된다.
예를 들어, 도 23a 내지 도 23c는 In, Sn, Zn을 주성분으로 하고, 채널 길이 L이 3㎛, 채널 폭 W가 10㎛인 산화물 반도체막과, 두께 100nm의 게이트 절연막을 사용한 트랜지스터의 특성이다. 또한, Vd는 10V로 하였다.
도 23a는 기판을 의도적으로 가열하지 않고 스퍼터링법에 의해 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하였을 때의 트랜지스터 특성이다. 이때 이동도는 18.8cm2/Vs가 얻어졌다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 이동도를 향상시키는 것이 가능하게 된다. 도 23b는 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하였을 때의 트랜지스터 특성을 나타내는데, 이동도는 32.2cm2/Vs가 얻어졌다.
이동도는 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 함으로써 더 높일 수 있다. 도 23c는 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링법에 의해 성막한 후, 650℃에서 열처리를 하였을 때의 트랜지스터 특성을 나타낸다. 이때 이동도는 34.5cm2/Vs가 얻어졌다.
기판을 의도적으로 가열함으로써, 스퍼터링법에 의해 성막 중에 수분이 산화물 반도체막 중으로 도입되는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막 후에 열처리를 행함으로써도 산화물 반도체막으로부터 수소나 수산기 혹은 수분을 방출시켜 제거할 수 있고, 상기와 같이 이동도를 향상시킬 수 있다. 이러한 이동도의 향상은 탈수화ㆍ탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이렇게 고순도화된 비단결정 산화물 반도체는 이상적으로는 100cm2/Vs를 초과하는 이동도를 실현하는 것도 가능하게 된다고 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 상기 산화물 반도체에 포함되는 수소나 수산기 혹은 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 된다. 이러한 결정화 혹은 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및／또는 성막 후에 열처리하는 것의 효과는, 이동도의 향상뿐만 아니라 트랜지스터의 노멀리 오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는 임계값 전압이 마이너스 시프트해 버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리 오프로 되는 방향으로 움직이며, 이러한 경향은 도 23a와 도 23b의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 바꾸는 것에 의해서도 제어하는 것이 가능하며, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리 오프화를 실현할 수 있다. 또한, 원자수비가 In:Sn:Zn=1:1:1, 2:1:3, 1:2:2 또는 20:45:35로 나타내어지는 In-Sn-Zn계 산화물의 타깃을 사용하여 산화물 반도체막을 성막함으로써 다결정 또는 CAAC가 형성되기 쉬워진다.
의도적인 기판 가열 온도 혹은 열처리 온도는 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온에서 성막하거나 혹은 열처리함으로써 트랜지스터의 노멀리 오프화를 도모하는 것이 가능하게 된다.
또한, 의도적으로 기판을 가열한 성막 및／또는 성막 후에 열처리를 함으로써, 게이트 바이어스ㆍ스트레스에 대한 안정성을 높일 수 있다. 예를 들어, 2MV/cm, 150℃, 1시간 인가의 조건에 있어서, 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만을 얻을 수 있다.
실제로 산화물 반도체막 성막 후에 가열 처리를 행하지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대하여 BT 시험을 행하였다.
우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 또한, Vd는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 이어서, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 이어서, 게이트 절연막(608)에 인가되는 전계 강도가 2MV/cm로 되도록 Vg에 20V를 인가하고, 그대로 1시간 유지하였다. 이어서, Vg를 0V로 하였다. 이어서, 기판 온도 25℃로 하고, Vd를 10V로 하여 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 플러스 BT 시험이라고 칭한다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vd를 10V로 하여 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 이어서, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 이어서, 게이트 절연막(608)에 인가되는 전계 강도가 -2MV/cm로 되도록 Vg에 -20V를 인가하고, 그대로 1시간 유지하였다. 이어서, Vg를 0V로 하였다. 이어서, 기판 온도를 25℃로 하고, Vd를 10V로 하여 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 마이너스 BT 시험이라고 칭한다.
시료 1의 플러스 BT 시험의 결과를 도 24a에, 마이너스 BT 시험의 결과를 도 24b에 나타낸다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 25a에, 마이너스 BT 시험의 결과를 도 25b에 나타낸다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2 모두 BT 시험 전후에서의 임계값 전압의 변동이 작아 신뢰성이 높은 것을 알 수 있다.
열처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 혹은 불활성 가스 또는 감압 하에서 열처리를 행하고 나서 산소를 포함하는 분위기 중에서 열처리를 행하여도 된다. 처음에 탈수화ㆍ탈수소화를 행하고 나서 산소를 산화물 반도체에 첨가함으로써 열처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 첨가하기 위해서는 산소 이온을 전계에서 가속하여 산화물 반도체막에 주입하는 방법을 적용하여도 된다.
산화물 반도체 중 및 상기 산화물 반도체와 접하는 막과의 계면에는 산소 결손에 의한 결함이 생성되기 쉬운데, 이러한 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉의 산소에 의해 보상하는 것이 가능하게 된다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016/cm3 이상 2×1020/cm3 이하인 것으로 하면, 결정에 왜곡 등을 제공하지 않고 산화물 반도체 중에 포함시킬 수 있다.
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성비 In:Sn:Zn=1:1:1의 타깃을 사용하여 기판을 의도적으로 가열하지 않고 스퍼터링법에 의해 성막한 산화물 반도체막은 X선 회절(XRD: X-Ray Diffraction)에 의해 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의이지만, 예를 들어 650℃의 열처리를 행함으로써 X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로 In-Sn-Zn계 산화물 반도체막의 XRD 분석을 행하였다. XRD 분석에는 Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 사용하여 Out-of-Plane법에 의해 측정하였다.
XRD 분석을 행한 시료로서 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn계 산화물 반도체막을 100nm의 두께로 성막하였다.
In-Sn-Zn계 산화물 반도체막은 스퍼터링 장치를 사용하여 산소 분위기에서 전력을 100W(DC)로 하여 성막하였다. 타깃은 In:Sn:Zn=1:1:1[원자수비]의 In-Sn-Zn계 산화물 타깃을 사용하였다. 또한, 성막 시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로 하였다.
이어서, 시료 A와 마찬가지의 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도에서 행하였다. 가열 처리는 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 1시간 더 가열 처리를 행하였다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 28에 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸다. 시료 A에서는 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는 2θ가 35deg 근방 및 37deg 내지 38deg에서 결정 유래의 피크가 관측되었다.
이와 같이 In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막 시에 의도적으로 가열하는 것 및／또는 성막 후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열처리는 산화물 반도체에 있어서 악성의 불순물인 수소나 수산기를 막 중에 포함시키지 않도록 하는 것, 혹은 막 중으로부터 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너를 발생시키는 불순물인 수소를 제거함으로써 고순도화를 도모할 수 있고, 그에 의해 트랜지스터의 노멀리 오프화를 도모할 수 있고, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는 채널 폭 1㎛당의 전류값을 나타낸다.
도 29에 트랜지스터의 오프 전류와 측정 시의 기판 온도(절대 온도)의 역수와의 관계를 나타낸다. 도 29에서는 측정 시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.
도 29에 나타낸 바와 같이, 기판 온도가 125℃인 경우에는 오프 전류를 1aA/㎛(1×10-18A/㎛) 이하, 85℃인 경우에는 오프 전류를 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)인 경우에는 오프 전류를 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는 125℃에 있어서 오프 전류를 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에 있어서 오프 전류를 10zA/㎛(1×10-20A/㎛) 이하로, 실온에 있어서 오프 전류를 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다. 이들 오프 전류값은 Si를 반도체막으로서 사용한 트랜지스터에 비하여 극히 낮은 것인 것은 명확하다.
또한, 산화물 반도체막의 성막 시에 수소나 수분이 막 중에 혼입되지 않도록 성막실 외부로부터의 누설이나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들어, 스퍼터링 가스는 수분이 막 중에 포함되지 않도록 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 그 자체에 수소나 수분 등의 불순물이 포함되어 있지 않도록 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료 B를 사용한 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 대하여 평가하였다.
측정에 사용한 트랜지스터는 채널 길이 L이 3㎛, 채널 폭 W가 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vd는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다. 또한, 상기 트랜지스터에 있어서, 게이트 전극과 소스 전극 및 드레인 전극과의 중첩 폭을 Lov라고 칭하고, 산화물 반도체막에 대한 소스 전극 및 드레인 전극의 밀려 나옴을 dW라고 칭한다.
도 26에 Id(실선) 및 이동도(점선)의 Vg 의존성을 나타낸다. 또한, 도 27a에 기판 온도와 임계값 전압의 관계를, 도 27b에 기판 온도와 이동도의 관계를 나타낸다.
도 27a로부터 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 1.09V 내지 -0.23V이었다.
또한, 도 27b로부터 기판 온도가 높을수록 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 36cm2/Vs 내지 32cm2/Vs이었다. 따라서, 상술한 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 따르면, 오프 전류를 1aA/㎛ 이하로 유지하면서 이동도를 30cm2/Vs 이상, 바람직하게는 40cm2/Vs 이상, 보다 바람직하게는 60cm2/Vs 이상으로 하여 LSI에서 요구되는 온 전류의 값을 만족할 수 있다. 예를 들어, L/W=33nm/40nm의 FET에서 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA 이상의 온 전류를 흘릴 수 있다. 또한, 트랜지스터의 동작에 요구되는 온도 범위에 있어서도 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면, Si 반도체로 만들어지는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재하여도 동작 속도를 희생하지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
본 실시 형태는 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
<실시예 1>
본 실시예에서는 In-Sn-Zn계 산화물을 산화물 반도체막에 사용한 트랜지스터의 일례에 대하여, 도 30 등을 사용하여 설명한다.
도 30은 코플래너형인 톱 게이트ㆍ톱 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 30a에 트랜지스터의 상면도를 도시한다. 또한, 도 30b에 도 30a의 일점쇄선 A-B에 대응하는 단면 A-B를 도시한다.
도 30b에 도시하는 트랜지스터는 기판(1100)과, 기판(1100) 위에 설치된 하지 절연막(1102)과, 하지 절연막(1102)의 주변에 설치된 보호 절연막(1104)과, 하지 절연막(1102) 및 보호 절연막(1104) 위에 설치된 고저항 영역(1106a) 및 저저항 영역(1106b)을 갖는 산화물 반도체막(1106)과, 산화물 반도체막(1106) 위에 설치된 게이트 절연막(1108)과, 게이트 절연막(1108)을 개재하여 산화물 반도체막(1106)과 중첩하여 설치된 게이트 전극(1110)과, 게이트 전극(1110)의 측면과 접하여 설치된 측벽 절연막(1112)과, 적어도 저저항 영역(1106b)과 접하여 설치된 한 쌍의 전극(1114)과, 적어도 산화물 반도체막(1106), 게이트 전극(1110) 및 한 쌍의 전극(1114)을 덮어 설치된 층간 절연막(1116)과, 층간 절연막(1116)에 설치된 개구부를 통하여 적어도 한 쌍의 전극(1114)의 한쪽과 접속하여 설치된 배선(1118)을 갖는다.
또한, 도시하지 않았지만, 층간 절연막(1116) 및 배선(1118)을 덮어 설치된 보호막을 갖고 있어도 상관없다. 상기 보호막을 설치함으로써, 층간 절연막(1116)의 표면 전도에 기인하여 발생하는 미소 누설 전류를 저감할 수 있고, 트랜지스터의 오프 전류를 저감할 수 있다.
본 실시예는 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
<실시예 2>
본 실시예에서는 상기와는 다른 In-Sn-Zn계 산화물 반도체를 산화물 반도체막에 사용한 트랜지스터의 다른 일례에 대하여 나타낸다.
도 31은 본 실시예에서 제작한 트랜지스터의 구조를 도시하는 상면도 및 단면도이다. 도 31a는 트랜지스터의 상면도이다. 또한, 도 31b는 도 31a의 일점쇄선 A-B에 대응하는 단면도이다.
도 31b에 도시하는 트랜지스터는 기판(600)과, 기판(600) 위에 설치된 하지 절연막(602)과, 하지 절연막(602) 위에 설치된 산화물 반도체막(606)과, 산화물 반도체막(606)과 접하는 한 쌍의 전극(614)과, 산화물 반도체막(606) 및 한 쌍의 전극(614) 위에 설치된 게이트 절연막(608)과, 게이트 절연막(608)을 개재하여 산화물 반도체막(606)과 중첩하여 설치된 게이트 전극(610)과, 게이트 절연막(608) 및 게이트 전극(610)을 덮어 설치된 층간 절연막(616)과, 층간 절연막(616)에 설치된 개구부를 통하여 한 쌍의 전극(614)과 접속하는 배선(618)과, 층간 절연막(616) 및 배선(618)을 덮어 설치된 보호막(620)을 갖는다.
기판(600)으로서는 유리 기판을, 하지 절연막(602)으로서는 산화실리콘막을, 산화물 반도체막(606)으로서는 In-Sn-Zn계 산화물 반도체를, 한 쌍의 전극(614)으로서는 텅스텐막을, 게이트 절연막(608)으로서는 산화실리콘막을, 게이트 전극(610)으로서는 질화탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(616)으로서는 산화질화실리콘막과 폴리이미드막의 적층 구조를, 배선(618)으로서는 티타늄막, 알루미늄막, 티타늄막이 이 순서대로 형성된 적층 구조를, 보호막(620)으로서는 폴리이미드막을 각각 사용하였다.
또한, 도 31a에 도시하는 구조의 트랜지스터에 있어서, 게이트 전극(610)과 한 쌍의 전극(614)의 중첩 폭을 Lov라고 칭한다. 마찬가지로, 산화물 반도체막(606)에 대한 한 쌍의 전극(614)의 밀려 나옴을 dW라고 칭한다.
본 실시예는 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
<실시예 3>
본 발명의 일 형태에 관한 기억 장치는 프로세스를 복잡화하지 않아도 단위 면적당의 기억 용량을 높일 수 있는 것을 특징으로 한다. 따라서, 본 발명의 일 형태에 관한 기억 장치를 사용함으로써, 원가가 낮게 억제된 소형의 전자 기기 혹은 고기능을 갖는 전자 기기를 제공할 수 있다.
본 발명의 일 형태에 관한 기억 장치는 표시 장치, 노트북형 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에 본 발명의 일 형태에 관한 기억 장치를 사용할 수 있는 전자 기기로서 휴대 전화, 휴대형 게임기, 휴대 정보 단말기, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 32에 도시한다.
도 32a는 휴대형 게임기이며, 하우징(7031), 하우징(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작 키(7037), 스타일러스(7038) 등을 갖는다. 본 발명의 일 형태에 관한 기억 장치는 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 기억 장치를 사용함으로써, 원가가 낮게 억제된 소형의 휴대형 게임기 혹은 고기능을 갖는 휴대형 게임기를 제공할 수 있다. 또한, 도 32a에 도시한 휴대형 게임기는 2개의 표시부(7033)와 표시부(7034)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는 이것에 한정되지 않는다.
도 32b는 휴대 전화이며, 하우징(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작 키(7045), 수광부(7046) 등을 갖는다. 수광부(7046)에 있어서 수신한 광을 전기 신호로 변환함으로써 외부의 화상을 도입할 수 있다. 본 발명의 일 형태에 관한 기억 장치는 휴대 전화의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대 전화의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 기억 장치를 사용함으로써, 원가가 낮게 억제된 소형의 휴대 전화 혹은 고기능을 갖는 휴대 전화를 제공할 수 있다.
도 32c는 휴대 정보 단말기이며, 하우징(7051), 표시부(7052), 조작 키(7053) 등을 갖는다. 도 32c에 도시하는 휴대 정보 단말기는 모뎀이 하우징(7051)에 내장되어 있어도 된다. 본 발명의 일 형태에 관한 기억 장치는 휴대 정보 단말기의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대 정보 단말기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 기억 장치를 사용함으로써, 원가가 낮게 억제된 소형의 휴대 정보 단말기 혹은 고기능을 갖는 휴대 정보 단말기를 제공할 수 있다.
본 실시예는 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
100: 셀 어레이
101: 메모리 셀
102: 트랜지스터
103: 용량 소자
104: 기판
105: 반도체막
106: 도전막
107: 도전막
108: 절연막
109: 도전막
110: 절연막
111: 도전막
115: 반도체막
116: 도전막
117: 도전막
118: 절연막
119: 도전막
120: 절연막
121: 도전막
125: 반도체막
126: 도전막
127: 도전막
128: 절연막
129: 도전막
130: 절연막
131: 도전막
135: 반도체막
136: 도전막
137: 도전막
138: 절연막
139: 도전막
140: 절연막
141: 도전막
200: 셀 어레이
201: 메모리 셀
202: 트랜지스터
202a: 트랜지스터
202b: 트랜지스터
202c: 트랜지스터
202d: 트랜지스터
203: 용량 소자
203a: 용량 소자
203b: 용량 소자
203c: 용량 소자
203d: 용량 소자
204: 기판
205a: 반도체막
205b: 반도체막
205c: 반도체막
205d: 반도체막
206a: 도전막
206b: 도전막
206c: 도전막
206d: 도전막
207a: 도전막
207b: 도전막
207c: 도전막
207d: 도전막
208: 절연막
209: 도전막
215a: 반도체막
215b: 반도체막
215c: 반도체막
215d: 반도체막
216a: 도전막
216b: 도전막
216c: 도전막
216d: 도전막
217a: 도전막
217b: 도전막
217c: 도전막
217d: 도전막
218: 절연막
219: 도전막
230: 절연막
231: 도전막
232: 절연막
234: 절연막
235: 절연막
236: 도전막
240: 절연막
241: 절연막
242: 도전막
243: 절연막
244: 절연막
245: 절연막
246: 도전막
247: 절연막
260: 트랜지스터
261: 트랜지스터
262: 연산 증폭기
290: 블록
291: 블록
300: 기억 장치
301: 셀 어레이
302: 구동 회로
303: 회로
304: 워드선 구동 회로
305: 비트선 구동 회로
306: 제어 회로
307: 디코더
308: 레벨 시프터
309: 버퍼
310: 디코더
312: 셀렉터
600: 기판
602: 하지 절연막
604: 한 쌍의 전극
606: 산화물 반도체막
608: 게이트 절연막
610: 게이트 전극
614: 한 쌍의 전극
616: 층간 절연막
618: 배선
620: 보호막
700: 기판
701: 절연막
702: 도전막
703: 도전막
704: 게이트 절연막
705: 산화물 반도체막
706: 산화물 반도체막
707: 도전막
708: 도전막
709: 도전막
710: 도전막
711: 절연막
712: 트랜지스터
713: 트랜지스터
714: 용량 소자
715: 용량 소자
1100: 기판
1102: 하지 절연막
1104: 보호 절연막
1106a: 고저항 영역
1106b: 저저항 영역
1106: 산화물 반도체막
1108: 게이트 절연막
1110: 게이트 전극
1112: 측벽 절연막
1114: 한 쌍의 전극
1116: 층간 절연막
1118: 배선
7031: 하우징
7032: 하우징
7033: 표시부
7034: 표시부
7035: 마이크로폰
7036: 스피커
7037: 조작 키
7038: 스타일러스
7041: 하우징
7042: 표시부
7043: 음성 입력부
7044: 음성 출력부
7045: 조작 키
7046: 수광부
7051: 하우징
7052: 표시부
7053: 조작 키
8101: 하지 절연막
8102: 매립 절연물
8103a: 반도체 영역
8103b: 반도체 영역
8103c: 반도체 영역
8104: 게이트 절연막
8105: 게이트 전극
8106a: 측벽 절연물
8106b: 측벽 절연물
8107: 절연물
8108a: 소스 전극
8108b: 드레인 전극

Claims (4)

  1. 반도체 장치로서,
    제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는, 제1 산화물 반도체막, 제1 도전막, 제2 도전막 및 제3 도전막을 포함하고,
    상기 제1 도전막은, 상기 제1 산화물 반도체막의 위에 위치하고,
    상기 제1 도전막은, 상기 제1 산화물 반도체막의 채널 형성 영역과 중첩하는 영역을 포함하고,
    상기 제2 도전막은, 상기 제1 산화물 반도체막과 전기적으로 접속되고,
    상기 제3 도전막은, 상기 제1 산화물 반도체막과 전기적으로 접속되고,
    상기 제2 트랜지스터는, 제2 산화물 반도체막, 제4 도전막, 제5 도전막 및 제6 도전막을 포함하고,
    상기 제4 도전막은, 상기 제2 산화물 반도체막의 위에 위치하고,
    상기 제4 도전막은, 상기 제2 산화물 반도체막의 채널 형성 영역과 중첩하는 영역을 포함하고,
    상기 제5 도전막은, 상기 제2 산화물 반도체막과 전기적으로 접속되고,
    상기 제6 도전막은, 상기 제2 산화물 반도체막과 전기적으로 접속되고,
    상기 제6 도전막은, 상기 제2 산화물 반도체막과 중첩하는 제1 영역과 상기 제2 산화물 반도체막과 중첩하지 않는 제2 영역을 포함하고,
    상기 제1 도전막은, 상기 제2 영역과 절연막을 개재해 중첩하는 영역을 포함하고,
    상기 제1 영역은, 상기 제2 산화물 반도체막의 채널 형성 영역과 중첩하는 영역을 포함하지 않고,
    상기 제1 도전막은, 상기 제5 도전막과 중첩하는 영역을 포함하고,
    상기 제3 도전막은, 상기 제2 산화물 반도체막의 채널 형성 영역과 상기 절연막을 개재해 중첩하는 영역을 포함하는, 반도체 장치.
  2. 반도체 장치로서,
    제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는, 제1 산화물 반도체막, 제1 도전막, 제2 도전막 및 제3 도전막을 포함하고,
    상기 제1 도전막은, 상기 제1 산화물 반도체막의 위에 위치하고,
    상기 제1 도전막은, 상기 제1 산화물 반도체막의 채널 형성 영역과 중첩하는 영역을 포함하고,
    상기 제2 도전막은, 상기 제1 산화물 반도체막과 전기적으로 접속되고,
    상기 제3 도전막은, 상기 제1 산화물 반도체막과 전기적으로 접속되고,
    상기 제2 트랜지스터는, 제2 산화물 반도체막, 제4 도전막, 제5 도전막 및 제6 도전막을 포함하고,
    상기 제4 도전막은, 상기 제2 산화물 반도체막의 위에 위치하고,
    상기 제4 도전막은, 상기 제2 산화물 반도체막의 채널 형성 영역과 중첩하는 영역을 포함하고,
    상기 제5 도전막은, 상기 제2 산화물 반도체막과 전기적으로 접속되고,
    상기 제6 도전막은, 상기 제2 산화물 반도체막과 전기적으로 접속되고,
    상기 제6 도전막은, 상기 제2 산화물 반도체막과 중첩하는 제1 영역과 상기 제2 산화물 반도체막과 중첩하지 않는 제2 영역을 포함하고,
    상기 제1 도전막은, 상기 제2 영역과 절연막을 개재해 중첩하는 영역을 포함하고,
    상기 제1 영역은, 상기 제2 산화물 반도체막의 채널 형성 영역과 중첩하는 영역을 포함하지 않고,
    상기 제1 도전막은, 상기 제5 도전막과 중첩하는 영역을 포함하고,
    상기 제3 도전막은, 상기 제2 산화물 반도체막의 채널 형성 영역과 상기 절연막을 개재해 중첩하는 영역을 포함하고,
    상기 제1 도전막은, 상기 제6 도전막의 아래에 위치하는, 반도체 장치.
  3. 반도체 장치로서,
    제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는, 제1 산화물 반도체막, 제1 도전막, 제2 도전막 및 제3 도전막을 포함하고,
    상기 제1 도전막은, 상기 제1 산화물 반도체막의 위에 위치하고,
    상기 제1 도전막은, 상기 제1 산화물 반도체막의 채널 형성 영역과 중첩하는 영역을 포함하고,
    상기 제2 도전막은, 상기 제1 산화물 반도체막과 전기적으로 접속되고,
    상기 제3 도전막은, 상기 제1 산화물 반도체막과 전기적으로 접속되고,
    상기 제2 트랜지스터는, 제2 산화물 반도체막, 제4 도전막, 제5 도전막 및 제6 도전막을 포함하고,
    상기 제4 도전막은, 상기 제2 산화물 반도체막의 위에 위치하고,
    상기 제4 도전막은, 상기 제2 산화물 반도체막의 채널 형성 영역과 중첩하는 영역을 포함하고,
    상기 제5 도전막은, 상기 제2 산화물 반도체막과 전기적으로 접속되고,
    상기 제6 도전막은, 상기 제2 산화물 반도체막과 전기적으로 접속되고,
    상기 제6 도전막은, 상기 제2 산화물 반도체막과 중첩하는 제1 영역과 상기 제2 산화물 반도체막과 중첩하지 않는 제2 영역을 포함하고,
    상기 제1 도전막은, 상기 제2 영역과 절연막을 개재해 중첩하는 영역을 포함하고,
    상기 제1 영역은, 상기 제2 산화물 반도체막의 채널 형성 영역과 중첩하는 영역을 포함하지 않고,
    상기 제1 도전막은, 상기 제5 도전막과 중첩하는 영역을 포함하고,
    상기 제3 도전막은, 상기 제2 산화물 반도체막의 채널 형성 영역과 상기 절연막을 개재해 중첩하는 영역을 포함하고,
    상기 제3 도전막은, 상기 제2 산화물 반도체막의 아래에 위치하는, 반도체 장치.
  4. 반도체 장치로서,
    제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는, 제1 산화물 반도체막, 제1 도전막, 제2 도전막 및 제3 도전막을 포함하고,
    상기 제1 도전막은, 상기 제1 산화물 반도체막의 위에 위치하고,
    상기 제1 도전막은, 상기 제1 산화물 반도체막의 채널 형성 영역과 중첩하는 영역을 포함하고,
    상기 제2 도전막은, 상기 제1 산화물 반도체막과 전기적으로 접속되고,
    상기 제3 도전막은, 상기 제1 산화물 반도체막과 전기적으로 접속되고,
    상기 제2 트랜지스터는, 제2 산화물 반도체막, 제4 도전막, 제5 도전막 및 제6 도전막을 포함하고,
    상기 제4 도전막은, 상기 제2 산화물 반도체막의 위에 위치하고,
    상기 제4 도전막은, 상기 제2 산화물 반도체막의 채널 형성 영역과 중첩하는 영역을 포함하고,
    상기 제5 도전막은, 상기 제2 산화물 반도체막과 전기적으로 접속되고,
    상기 제6 도전막은, 상기 제2 산화물 반도체막과 전기적으로 접속되고,
    상기 제6 도전막은, 상기 제2 산화물 반도체막과 중첩하는 제1 영역과 상기 제2 산화물 반도체막과 중첩하지 않는 제2 영역을 포함하고,
    상기 제1 도전막은, 상기 제2 영역과 절연막을 개재해 중첩하는 영역을 포함하고,
    상기 제1 영역은, 상기 제2 산화물 반도체막의 채널 형성 영역과 중첩하는 영역을 포함하지 않고,
    상기 제1 도전막은, 상기 제5 도전막과 중첩하는 영역을 포함하고,
    상기 제3 도전막은, 상기 제2 산화물 반도체막의 채널 형성 영역과 상기 절연막을 개재해 중첩하는 영역을 포함하고,
    상기 제1 도전막은, 상기 제6 도전막의 아래에 위치하고,
    상기 제3 도전막은, 상기 제2 산화물 반도체막의 아래에 위치하는, 반도체 장치.
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