TW202105678A - 半導體裝置及包括該半導體裝置的電子裝置 - Google Patents

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岡本佑樹
齋藤聖矢
加藤清
山崎舜平
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Abstract

提供一種新穎結構的半導體裝置。半導體裝置包括：包括第一記憶單元的第一元件層；包括第二記憶單元的第二元件層；以及包括驅動電路的矽基板。第一元件層設置在矽基板和第二元件層之間。第一記憶單元包括第一電晶體及第一電容器。第二記憶單元包括第二電晶體及第二電容器。第一電晶體的源極和汲極中的一個及第二電晶體的源極和汲極中的一個分別與用來電連接到驅動電路的佈線電連接。佈線接觸於第一電晶體所包括的第一半導體層及第二電晶體所包括的第二半導體層，並且設置在相對於矽基板的表面的垂直方向或大致垂直方向上。

Description

半導體裝置及包括該半導體裝置的電子裝置
本說明書說明半導體裝置等。
在本說明書中，半導體裝置是指利用半導體特性的裝置並是指包含半導體元件(電晶體、二極體、光電二極體等)的電路及具有該電路的裝置等。另外，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。例如，作為半導體裝置的例子，有積體電路、具備積體電路的晶片、封裝中容納有晶片的電子構件。另外，記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置等本身是半導體裝置，或者有時包括半導體裝置。
作為可用於電晶體的半導體，金屬氧化物受到關注。被稱為“IGZO”等的In-Ga-Zn氧化物是多元系金屬氧化物的典型例子。藉由對IGZO的研究，發現了既不是單晶也不是非晶的CAAC(c-axis aligned crystalline)結構及nc(nanocrystalline)結構(例如，非專利文獻1)。
報告了在通道形成區域中包括金屬氧化物半導體的電晶體(下面有時稱為“氧化物半導體電晶體”或“OS電晶體”)具有極小的關態電流(例如，非專利文獻1、2)。使用OS電晶體的各種半導體裝置(例如，非專利文獻3、4)被製造。
可以將OS電晶體的製程列入習知的Si電晶體的CMOS製程，並且OS電晶體可以層疊於Si電晶體。例如，在專利文獻1中公開了多個包括OS電晶體的記憶單元陣列的層層疊於設置有Si電晶體的基板上的結構。
[專利文獻1] 美國專利申請公開第2012/0063208號說明書
[非專利文獻1]S.Yamazaki et al.，“Properties of crystalline In-Ga-Zn-oxide semiconductor and its transistor characteristics，” Jpn.J.Appl.Phys.，vol.53，04ED18(2014). [非專利文獻2]K.Kato et al.，“Evaluation of Off-State Current Characteristics of Transistor Using Oxide Semiconductor Material， Indium-Gallium-Zinc Oxide，”Jpn.J.Appl.Phys.，vol.51，021201(2012). [非專利文獻3]S.Amano et al.，“Low Power LC Display Using In-Ga-Zn-Oxide TFTs Based on Variable Frame Frequency，“SID Symp. Dig. Papers，vol.41，pp.626-629(2010). [非專利文獻4]T.Ishizu et al.，“Embedded Oxide Semiconductor Memories：A Key Enabler for Low-Power ULSI，”ECS Tran.，vol.79，pp.149-156(2017).
本發明的一個實施方式的目的之一是提供一種具有新穎結構的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中能夠減少製造成本的具有新穎結構的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中實現低功耗化的具有新穎結構的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中能夠實現裝置的小型化的具有新穎結構的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中電晶體的電特性的變動小且可靠性優異的具有新穎結構的半導體裝置等。
多個目的的描述不妨礙互相目的的存在。本發明的一個實施方式並不需要實現所例示的所有目的。此外，上述列舉的目的以外的目的是從本說明書等的記載自然得知的，而這種目的有可能成為本發明的一個實施方式的目的。
本發明的一個實施方式是一種半導體裝置，包括：包括第一記憶單元的第一元件層；包括第二記憶單元的第二元件層；包括切換電路的第三元件層；以及包括驅動電路的矽基板，其中，第一元件層設置在矽基板和第二元件層之間，第三元件層設置在矽基板和第一元件層之間，第一記憶單元包括第一電晶體及第一電容器，第二記憶單元包括第二電晶體及第二電容器，切換電路包括第三電晶體，該第三電晶體具有控制第一記憶單元或第二記憶單元和驅動電路之間的導通狀態的功能，第一電晶體的源極和汲極中的一個及第二電晶體的源極和汲極中的一個分別與用來電連接到第三電晶體的源極和汲極中的一個的佈線電連接，第三電晶體的源極和汲極中的另一個與驅動電路電連接，並且，佈線接觸於第一電晶體所包括的第一半導體層及第二電晶體所包括的第二半導體層並設置在相對於矽基板的表面的垂直方向或大致垂直方向上。
在本發明的一個實施方式中較佳為一種半導體裝置，其中第一半導體層及第二半導體層分別在通道形成區域中包括金屬氧化物。
在本發明的一個實施方式中較佳為一種半導體裝置，其中第一電容器設置在第一半導體層的下方的層，並且第二電容器設置在第二半導體層的下方的層。
在本發明的一個實施方式中較佳為一種半導體裝置，其中第一電容器設置在第一半導體層的上方的層，並且第二電容器設置在第二半導體層的上方的層。
在本發明的一個實施方式中較佳為一種半導體裝置，其中第一電容器的一個電極設置在與第一半導體層相同的層，第二電容器的一個電極設置在與第二半導體層相同的層。
本發明的一個實施方式是一種半導體裝置，包括：包括第一記憶單元的第一元件層；包括第二記憶單元的第二元件層；包括第一控制電路的第三元件層；以及包括驅動電路的矽基板，其中，上述第一元件層設置在上述矽基板和上述第二元件層之間，上述第三元件層設置在上述矽基板和上述第一元件層之間，上述第一記憶單元包括第一電晶體及第一電容器，上述第二記憶單元包括第二電晶體及第二電容器，上述第一控制電路包括用來將從上述第一記憶單元讀出的信號放大的第三電晶體，第一電晶體的源極和汲極中的一個及第二電晶體的源極和汲極中的一個分別與用來電連接到上述第三電晶體的閘極的第一佈線電連接，第三電晶體的源極和汲極中的一個與用來電連接到上述驅動電路的第二佈線電連接，上述第一佈線接觸於上述第一電晶體所包括的第一半導體層及上述第二電晶體所包括的第二半導體層並設置在相對於上述矽基板的表面的垂直方向或大致垂直方向上，並且，上述第二佈線設置在相對於上述第一佈線的平行方向或大致平行方向上。
在本發明的一個實施方式中較佳為一種半導體裝置，其中上述第一控制電路包括第四電晶體，上述第四電晶體的源極和汲極中的一個與上述第三電晶體的源極和汲極中的一個電連接，並且上述第四電晶體的源極和汲極中的另一個與上述第二佈線電連接。
在本發明的一個實施方式中較佳為一種半導體裝置，其中上述第一控制電路包括第五電晶體及第六電晶體，上述第五電晶體的源極和汲極中的一個與上述第三電晶體的閘極電連接，上述第五電晶體的源極和汲極中的另一個與上述第二佈線電連接，上述第六電晶體的源極和汲極中的一個與上述第三電晶體的源極和汲極中的另一個電連接，上述第六電晶體的源極和汲極中的另一個與接地線電連接。
在本發明的一個實施方式中較佳為一種半導體裝置，其中上述第一半導體層及第二半導體層分別在通道形成區域中包括金屬氧化物。
在本發明的一個實施方式中較佳為一種半導體裝置，其中上述金屬氧化物包含In、Ga及Zn。
在本發明的一個實施方式中較佳為一種半導體裝置，其中上述第一電容器設置在上述第一半導體層的下方的層，並且上述第二電容器設置在上述第二半導體層的下方的層。
在本發明的一個實施方式中較佳為一種半導體裝置，其中上述第一電容器設置在上述第一半導體層的上方的層，並且上述第二電容器設置在上述第二半導體層的上方的層。
在本發明的一個實施方式中較佳為一種半導體裝置，其中上述第一電容器的一個電極設置在與上述第一半導體層相同的層，並且上述第二電容器的一個電極設置在與上述第二半導體層相同的層。
本發明的一個實施方式是一種半導體裝置，包括：包括第一記憶單元的第一元件層；以及包括第二記憶單元的第二元件層，其中，層疊有上述第一元件層及上述第二元件層，上述第一記憶單元包括第一電晶體及第一電容器，上述第二記憶單元包括第二電晶體、第三電晶體及第二電容器，上述第一電晶體的源極和汲極中的一個與上述第一電容器的一個電極電連接，上述第二電晶體的源極和汲極中的一個與上述第三電晶體的閘極及上述第二電容器的一個電極電連接。
在本發明的一個實施方式中較佳為一種半導體裝置，其包括基板，其中上述第二元件層設置在上述基板和上述第一元件層之間。
在本發明的一個實施方式中較佳為一種半導體裝置，其中上述第一電晶體包括第一半導體層，上述第二電晶體包括第二半導體層，並且上述第一半導體層及第二半導體層分別在通道形成區域中包括金屬氧化物。
在本發明的一個實施方式中較佳為一種半導體裝置，其中上述金屬氧化物包含In、Ga及Zn。
注意，本發明的其他實施方式記載於下面所述的實施方式中的說明及圖式中。
本發明的一個實施方式可以提供一種具有新穎結構的半導體裝置等。另外，本發明的一個實施方式可以提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中能夠減少製造成本的具有新穎結構的半導體裝置等。另外，本發明的一個實施方式可以提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中實現低功耗化的具有新穎結構的半導體裝置等。另外，本發明的一個實施方式可以提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中能夠實現裝置的小型化的具有新穎結構的半導體裝置等。另外，本發明的一個實施方式可以提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中電晶體的電特性的變動小且可靠性優異的具有新穎結構的半導體裝置等。
多個效果的記載不妨礙彼此的效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。在本發明的一個實施方式中，上述之外的目的、效果及新穎的特徵可從本說明書中的描述及圖式自然得知。
下面，參照圖式對實施方式進行說明。注意，本發明的一個實施方式不侷限於以下說明，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明的一個實施方式不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
注意，在本說明書等中，“第一”、“第二”、“第三”等序數詞是為了避免組件的混淆而附加的。因此，該序數詞不限制組件的個數。此外，該序數詞不限制組件的順序。另外，例如，在本說明書等中，一個實施方式中的“第一”所指的組件有可能在其他實施方式或申請專利範圍的範圍中被設為“第二”所指的組件。此外，例如，在本說明書等中，一個實施方式中的“第一”所指的組件有可能在其他實施方式或申請專利範圍的範圍中被省略。
在圖式中，有時使用同一符號表示同一要素或具有相同功能的要素、同一材質的要素或同時形成的要素，並有時省略重複說明。
在本說明書中，有時將電源電位VDD簡稱為電位VDD、VDD等。其他組件(例如，信號、電壓、電路、元件、電極及佈線等)也是同樣的。
另外，在多個要素使用同一符號並且需要區別它們時，有時對符號附加“_1”，“_2”，“[n]”，“[m，n]”等用於識別的符號。例如，將第二佈線GL表示為佈線GL[2]。
實施方式1 參照圖1至圖5說明本發明的一個實施方式的半導體裝置及半導體裝置的工作方法的結構例子。
注意，半導體裝置是指利用半導體特性的裝置及包括半導體元件(電晶體、二極體、光電二極體等)的電路及包括該電路的裝置。在本實施方式中說明的半導體裝置可以是被用作利用極小的關態電流的電晶體的記憶體裝置的半導體裝置。
圖1A是示出在本實施方式中說明的半導體裝置的方塊圖。圖1A所示的半導體裝置10包括週邊電路20及記憶單元陣列30。
週邊電路20包括行驅動器21及列驅動器22。有時將行驅動器21及列驅動器22簡單地稱為驅動電路或驅動器。
行驅動器21是具有對字線WL輸出用來驅動記憶單元陣列30的信號的功能的電路。明確而言，行驅動器21具有對字線WL(在圖1A中示出WL_1及WL_N。N為2以上的自然數)傳送字信號的功能。行驅動器21有時被稱為字線側驅動電路。另外，行驅動器21包括用來根據所指定的位址選擇字線WL的解碼器電路及緩衝器電路等。注意，有時將字線WL簡單地稱為佈線。
列驅動器22是具有對位元線BL輸出用來驅動記憶單元陣列30的信號的功能的電路。明確而言，列驅動器22具有對位元線BL(圖1A中的BL_1及BL_2)傳送資料信號的功能。列驅動器22有時被稱為位元線側驅動電路。另外，列驅動器22包括感測放大器、預充電電路、用來根據所指定的位址選擇位元線的解碼器電路等。注意，有時將位元線BL簡單地稱為佈線。另外，在圖式中為了提高易見度，使用粗線或粗虛線等示出位元線BL。
對位元線BL供應的資料信號相當於寫入到記憶單元的信號或從記憶單元讀出的信號。以資料信號為具有對應於資料1或資料0的高位準或低位準的電位的二值信號進行說明。另外，資料信號也可以是三值以上的多值。高位準的電位為VDD，低位準的電位為VSS或接地電位(GND)。作為供應給位元線BL的信號，除了資料信號之外，還有用來讀出資料的預充電電位等。將預充電電位可以設定為VDD/2。
記憶單元陣列30包括多個元件層，例如N個(N為2以上的自然數)元件層34_1至34_N。元件層34_1包括一個以上的記憶單元31_1。記憶單元31_1包括電晶體32_1及電容器33_1。元件層34_N包括一個以上的記憶單元31_N。記憶單元31_N包括電晶體32_N及電容器33_N。注意，將電容器有時稱為電容元件。注意，元件層是設置有電容器或電晶體等的元件的層，並且由導電體、半導體及絕緣體等的構件形成的層。
電晶體32_1至32_N被用作根據供應給字線WL_1至WL_N的字信號控制導通或關閉的開關。電晶體32_1至32_N的各自源極和汲極中的一個與位元線BL中的任一個(圖式中的BL_1)連接。
作為電晶體32_1至32_N，較佳為由在通道形成區域中包括氧化物半導體的電晶體(以下稱為OS電晶體)構成。藉由在本發明的一個實施方式的結構中採用使用包括OS電晶體的記憶單元的結構，在關閉時流過源極和汲極間的洩漏電流(以下稱為關態電流)極少，因此利用該特性，可以將對應於所希望的電壓的電荷保持在連接於源極和汲極中的另一個的電容器33_1至33_N中。換言之，在記憶單元31_1至31_N中，可以長時間保持寫入了的資料。因此，可以降低更新資料的頻率，而實現低功耗化。
加上，在使用OS電晶體的記憶單元31_1至31_N中，藉由電荷的充電或放電，可以進行資料的改寫及讀出，由此在實際上能夠無限次寫入及讀出資料。使用OS電晶體的記憶單元31_1至31_N因為沒有磁力記憶體或電阻式記憶體等引起的原子級的結構的變化，所以具有良好的改寫耐性。另外，使用OS電晶體的記憶單元31_1至31_N即使像快閃記憶體那樣地進行反復改寫工作也沒有起因於電子俘獲中心的增加而導致的不穩定性。
另外，使用OS電晶體的記憶單元31_1至31_N可以自由地配置在設有通道形成區域中包含矽的電晶體(以下稱為Si電晶體)的矽基板上等，因此容易進行集成化。另外，藉由利用與Si電晶體同樣的製造裝置可以製造OS電晶體，因此可以以低成本製造。
另外，OS電晶體在除了閘極電極、源極電極及汲極電極之外還加有背閘極電極的情況下，可以成為4端子的半導體元件。由根據施加到閘極電極或背閘極電極的電壓可以獨立地控制流過源極和汲極間的信號的輸入輸出的電路網構成OS電晶體。因此，可以與LSI相同地進行電路設計。加上，OS電晶體在高溫環境下具有比Si電晶體優越的電特性。明確而言，即使在125℃以上且150℃以下的高溫下也通態電流與關態電流的比率大，因此可以進行良好的切換工作。
另外，圖1A所示的記憶單元可以被稱為將OS電晶體用於記憶體的DOSRAM(Dynamic Oxide Semiconductor Random Access Memory：動態氧化物半導體隨機存取記憶體)。因為由一個電晶體及一個電容器可以構成，所以可以實現記憶體的高密度化。另外，藉由使用OS電晶體，可以延長資料的保持期間。電容器33_1至33_N具有在用作電極的導電體之間夾有絕緣體的結構。注意，作為構成電極的導電體，除了金屬之外還可以使用賦予導電性的半導體層等。另外，將在後面說明詳細內容，然而電容器33_1至33_N可以配置在重疊於電晶體32_1至32_N的上方或下方的位置，或者構成電晶體32_1至32_N的半導體層或電極等的一部分可以被用作電容器33_1至33_N的一個電極。
在圖1A中說明的各結構中，為了說明本發明的一個實施方式中的元件層34_1至34_N，參照圖1B的示意圖進行說明。為了說明圖1A中說明的各結構的配置，圖1B所示的示意圖對應於設定x軸方向、y軸方向及z軸方向的立體圖。注意，為了明確起見，在本說明書中，有時將x軸方向稱為縱深方向，將y軸方向稱為水平方向，將z軸方向稱為垂直方向。
如圖1B所示那樣，元件層34_1至34_N層疊有N個。包括記憶單元31_1至31_N的元件層34_1至34_N分別具有與設置在矽基板11的列驅動器22重疊的區域。如圖1B所示那樣，元件層34_1可以說是設置在矽基板11和元件層34_N之間。
另外，元件層34_1所包括的記憶單元31_1的電晶體和元件層34_N所包括的記憶單元31_N的電晶體經過設置在垂直方向的位元線BL連接。另外，位元線BL與設置在矽基板11的列驅動器22連接。
位元線BL_1以與記憶單元31_1所包括的電晶體的半導體層及記憶單元31_N所包括的電晶體的半導體層接觸的方式設置。或者，位元線BL_1以與記憶單元31_1所包括的電晶體的半導體層的被用作源極或汲極的區域及記憶單元31_N所包括的電晶體的半導體層的被用作源極或汲極的區域接觸的方式設置。或者，位元線BL_1以與如下導電體接觸的方式設置，該導電體是接觸於記憶單元31_1所包括的電晶體的半導體層的被用作源極或汲極的區域的導電體及接觸於記憶單元31_N所包括的電晶體的半導體層的被用作源極或汲極的區域的導電體。換言之，位元線BL可以說是用來使記憶單元31_1所包括的電晶體的源極和汲極中的一個、記憶單元31_N所包括的電晶體的源極和汲極中的一個及列驅動器22在垂直方向上電連接的佈線。
注意，位元線BL可以說是在相對於設有列驅動器22的矽基板11的面的垂直方向或大致垂直方向上延伸地設置。換言之，如圖1B所示那樣，位元線BL與記憶單元31_1所包括的電晶體及記憶單元31_N所包括的電晶體連接，並且在相對於上述矽基板的表面(xy平面)的垂直方向或大致垂直方向’(z方向)上設置。另外，“大致垂直”是指以85度以上且95度以下的角度設置的狀態。
另外，設置在矽基板11的行驅動器21和在元件層34_1至元件層34_N的縱深方向上延伸地設置的字線WL可以具有在經過如下區域連接的結構，亦即不設置元件層34_1至元件層34_N中的記憶單元31_1至31_N的區域，例如元件層34_1至元件層34_N的外周部的開口部。設置在矽基板11的行驅動器21和設置在各元件層的字線WL可以經過設置在元件層34_1至元件層34_N的上方的層的佈線連接。
在本發明的一個實施方式中，作為設置在各元件層的電晶體，使用關態電流極小的OS電晶體。因此，可以降低儲存於記憶單元的資料的更新頻率，可以實現低功耗化了的半導體裝置。OS電晶體可以層疊地設置並向垂直方向上反復利用相同的製程而製造，因此能夠實現製造成本的降低。另外，在本發明的一個實施方式中，構成記憶單元的電晶體也可以不向平面方向而向垂直方向上配置來提高存儲密度，因此能夠實現裝置的小型化。另外，OS電晶體即使在高溫環境下也其電特性的變動比Si電晶體小，因此可以實現在層疊並集成化了時的電晶體的電特性的變動小且被用作可靠性良好的記憶體裝置的半導體裝置。另外，在本發明的一個實施方式中，將從記憶單元陣列延伸地設置的位元線設置為垂直方向，因此可以縮短記憶單元陣列及列驅動器的位元線的長度。由此，可以大幅度地減少位元線的寄生電容，因而使儲存於記憶單元的資料信號多位準也可以讀出電位。
在圖2中示出參照圖1A及圖1B說明的半導體裝置10的平行於垂直方向(z軸方向)的面的剖面的示意圖。
如圖2所示那樣，半導體裝置10也可以採用如下結構，將設置在各層的元件層的記憶單元31_1至31_N和設置在矽基板11的列驅動器22經過在作為最短距離的垂直方向上設置的位元線BL連接。與將位元線BL配置為平面方向的結構相比，雖然增加位元線BL的數量，然而可以減少連接於一個位元線的記憶單元31_1至31_N的數量，因此可以減少位元線BL的寄生電容。由此，即使減少記憶單元31_1至31_N所包括的電容器33_1至33_N的電容，也能夠使電荷移動時發生的位元線BL的電位變動。
另外，因為可以減少記憶單元31_1至31_N所包括的電容器33_1至33_N的電容，所以電容器33_1至33_N可以設置在與電晶體32_1至32_N相同的層。藉由將電容器33_1至33_N設置在與電晶體32_1至32_N相同的層，可以使每一層的元件層34_1至34_N減薄。因此，能夠實現半導體裝置10的小型化。
另外，記憶單元31_1至31_N所包括的電容器33_1至33_N可以採用設置在與電晶體32_1至32_N相同的層的結構，也可以採用其他結構。例如，圖3A所示的示意圖示出元件層34_1至34_N所包括的記憶單元31的電容器33A設置在相對於電晶體32的垂直方向的上方的結構。藉由採用該結構，可以增大電容，因此能夠提高被讀出的資料的可靠性且延長資料的保持時間。另外，在圖3A的結構中，可以在電晶體32的上方配置其一個電極連接到固定電位的電容器33A，因此能夠抑制來自外部的雜訊的影響。
另外，圖3B所示的示意圖示出元件層34_1至34_N所包括的記憶單元31的電容器33B設置在相對於電晶體32的垂直方向的下方的結構。藉由採用該結構，可以增大電容，因此能夠提高被讀出的資料的可靠性且延長資料的保持時間。另外，在圖3B的結構中，可以在電晶體32和列驅動器22之間配置其一個電極連接到固定電位的電容器33B，因此能夠抑制列驅動器22的雜訊給記憶單元31的影響。
圖4示出說明圖1A所說明的包括元件層34_1至34_N的記憶單元陣列30的電路結構例子及與該記憶單元連接的列驅動器22的具體的電路結構例子的電路圖。
在圖4中，作為記憶單元陣列30示出元件層34_1至34_N。在圖4中，作為與位元線BL_A連接的記憶單元示出記憶單元31_N_A。記憶單元31_N_A包括閘極與字線WL_A連接的電晶體32A及電容器33。另外，在圖4中，作為與位元線BL_B連接的記憶單元示出記憶單元31_N_B。記憶單元31_N_B包括閘極與字線WL_B連接的電晶體32B及電容器33。各元件層的電容器33與被供應如接地電位的固定電位的佈線VL連接。
另外，在圖4中，作為列驅動器22所包括的電路，示出位於矽基板一側的預充電電路22_1、感測放大器22_2、選擇開關22_3及寫入讀出電路29。構成預充電電路22_1及感測放大器22_2的電晶體使用Si電晶體。選擇開關22_3也可以使用Si電晶體。
預充電電路22_1由n通道型電晶體24_1至24_3構成。預充電電路22_1是指根據供應給預充電線PCL的預充電信號將位元線BL_A及位元線BL_B預充電至相當於VDD和VSS之間的電位VDD/2的中間電位VPC的電路。
感測放大器22_2由與佈線VHH或佈線VLL連接的p通道型電晶體25_1、25_2及n通道型電晶體25_3、25_4構成。佈線VHH或佈線VLL是具有供應VDD或VSS的功能的佈線。電晶體25_1至25_4是構成反相器環路的電晶體。感測放大器22_2使位元線BL_A及位元線BL_B的電位成為高電源電位VDD或低電源電位VSS，該位元線BL_A及位元線BL_B的電位藉由使字線WL_A及WL_B設定為高位準並選擇記憶單元31_N_A及31_N_B來變化。位元線BL_A及位元線BL_B的電位經過寫入讀出電路29輸出到外部。位元線BL_A及位元線BL_B相當於位元線對。
另外，圖5示出說明圖4所示的電路圖的工作的時序圖。在圖5所示的時序圖中，期間T1對應於初期化工作的期間，期間T2對應於寫入工作的期間，期間T3對應於非訪問時的工作的期間，期間T4對應於讀出工作的期間。注意，在圖5中省略選擇開關22_3所包括的開關23_A、23_B的說明，然而在寫入工作及讀出工作時以成為導通的方式適當地選擇。
圖5中的波形之間付上的箭頭是為了容易理解工作的。信號線中的佈線PCL的高位準(H位準)為VDD。WL的高位準既可以為VHM(＞VDD)，又可以為VDD。
在期間T1中，佈線VPC、佈線VHH及佈線VLL為VDD/2。位元線BL_A被預充電而成為VDD/2。預充電電路22_1進行位元線BL_A的預充電。藉由使佈線PCL設定為高位準(H位準)，進行位元線BL_A(或者位元線BL_B)的預充電和電位的平滑化。
在期間T2中，當有寫入訪問時，使位元線BL_A(或位元線BL_B)從預充電狀態成為浮動狀態。這是藉由使佈線PCL從H位準成為L位準而進行的。將字線WL_A設定為H位準。在WL_A被選擇之後，VHH成為VDD，VLL成為GND。藉由使電晶體32A導通，對位元線BL_A寫入資料DA1。在將字線WL_A設定為L位準之後，開始位元線BL_A(或位元線BL_B)的預充電工作來使位元線BL_A(或位元線BL_B)預充電至VDD/2。
在期間T3中，佈線PCL為H位準，字線WL_A為L位準。VPC、VHH及VLL為VDD/2。位元線對及局部位元線對預充電至VDD/2。藉由將VHH及VLL設定為VDD/2，可以減少感測放大器22_2的洩漏電流。
在期間T4中，當有讀出訪問時，使位元線BL_A(或位元線BL_B)從預充電狀態成為浮動狀態。接著，將字線WL_A設定為H位準來使電晶體32A導通。對位元線BL_A寫入資料DA1。在將字線WL_A設定為H位準之後，VHH成為VDD且VLL成為GND，並且感測放大器22_2被用作差動放大電路而將位元線BL_A的資料DA1放大。位元線BL_A的資料DA1由寫入讀出電路29讀出。
在本發明的一個實施方式的半導體裝置中，作為設置在各元件層的電晶體使用關態電流極小的OS電晶體。OS電晶體可以層疊地設置設有Si電晶體的矽基板上。因此，可以向垂直方向上反復利用相同的製程而製造，從而能夠實現製造成本的降低。另外，在本發明的一個實施方式中，構成記憶單元的電晶體也可以不向平面方向而向垂直方向上配置來提高記憶體密度，因此能夠實現裝置的小型化。
實施方式2 參照圖6至圖10說明本發明的一個實施方式的半導體裝置的結構例子。關於附有與實施方式1相同的符號的結構援用實施方式1的說明，並且有時省略說明。
圖6A示出半導體裝置10A的方塊圖。
週邊電路20包括行驅動器21、列驅動器22及設有切換電路的元件層26。有時將切換電路簡單地稱為驅動電路。切換電路包括具有控制記憶單元和列驅動器之間的導通狀態的功能的電晶體。
設有切換電路的元件層26具有將列驅動器22選擇性地連接到位元線BL的功能。切換電路具有根據從列驅動器22輸出的選擇信號使所指定的位元線和列驅動器22的感測放大器等的驅動電路連接的多工器的功能。切換電路是具有對由切換電路選擇的位元線BL輸出用來驅動記憶單元陣列30的信號的功能的電路。
在圖6A的半導體裝置中，設有切換電路的元件層26可以減少在垂直方向上與列驅動器22連接的位元線BL的數量，縮短資料的寫入時間，並且提高讀出準確度。
另外，構成切換電路的電晶體較佳為OS電晶體。包括使用OS電晶體的切換電路的元件層26可以自由地配置在使用Si電晶體的電路上等，因此容易進行集成化。另外，藉由利用與Si電晶體同樣的製造裝置可以製造OS電晶體，因此可以以低成本製造。
在圖6A說明的各結構中，為了說明本發明的一個實施方式中的元件層34_1至34_N及包括切換電路的元件層26，參照圖6B的示意圖進行說明。為了說明圖6A所說明的各結構的配置，圖6B所示的示意圖對應於設定x軸方向、y軸方向及z軸方向的立體圖。
如圖6B所示那樣，在半導體裝置10A中，在矽基板11上層疊地設置V個(V為1以上的自然數)設有構成切換電路的電晶體的元件層26及N個元件層34_1至元件層34_N，總計為(N+V)個包括OS電晶體的層。元件層34_1至元件層34_N所包括的記憶單元31_1至31_N及設有構成切換電路的電晶體的元件層26分別具有與設置在矽基板11的列驅動器22重疊的區域。如圖6B所示那樣，元件層26可以說是設置在矽基板11和元件層34_1之間。另外，如圖6B所示那樣，元件層34_1可以說是設置在矽基板11和元件層34_N之間。
另外，元件層34_1所包括的記憶單元31_1的電晶體和元件層34_N所包括的記憶單元31_N的電晶體經過設置在垂直方向的位元線BL連接。另外，位元線BL與設有構成切換電路的電晶體的元件層26連接。元件層26與設置在矽基板11的列驅動器22連接。
位元線BL_1以與記憶單元31_1所包括的電晶體的半導體層接觸的方式設置。或者，位元線BL_1以與記憶單元31_1所包括的電晶體的半導體層的被用作源極或汲極的區域接觸的方式設置。或者，位元線BL_1以與記憶單元31_1所包括的電晶體的半導體層的被用作源極或汲極的區域的導電體接觸的方式設置。換言之，位元線BL可以說是用來使記憶單元31_1所包括的電晶體的源極和汲極中的一個、記憶單元31_N所包括的電晶體的源極和汲極中的一個及元件層26在垂直方向上電連接的佈線。
在本發明的一個實施方式中，作為設置在各元件層的電晶體，使用關態電流極小的OS電晶體。因此，可以降低儲存於記憶單元的資料的更新頻率，可以實現低功耗化了的半導體裝置。OS電晶體可以層疊地設置並向垂直方向上反復利用相同的製程而製造，因此能夠實現製造成本的降低。另外，在本發明的一個實施方式中，構成記憶單元的電晶體也可以不向平面方向而向垂直方向上配置來提高存儲密度，因此能夠實現裝置的小型化。另外，OS電晶體即使在高溫環境下也其電特性的變動比Si電晶體小，因此可以實現在層疊並集成化了時的電晶體的電特性的變動小且被用作可靠性良好的記憶體裝置的半導體裝置。
另外，本發明的一個實施方式具備包括切換電路的元件層。切換電路可以減少與列驅動器所包括的感測放大器連接的位元線BL的數量。因此，可以降低位元線BL的負載。切換電路可以減少在垂直方向上與列驅動器連接的位元線BL的數量，縮短資料的寫入時間，並且提高讀出準確度。另外，可以避免不需要的位元線的充放電而能夠實現低功耗化了的半導體裝置。因為可以在感測放大器等的電路正上配置記憶單元，所以可以實現半導體裝置的小型化。另外，即使減少記憶單元所包括的電容器的電容也可以進行工作。另外，在本發明的一個實施方式中，將從記憶單元陣列延伸地設置的位元線設置為垂直方向，因此可以縮短記憶單元陣列及列驅動器的位元線的長度。由此，可以大幅度地減少位元線的寄生電容，因而使儲存於記憶單元的資料信號多位準也可以讀出電位。
在圖7中示出參照圖6A及圖6B說明的半導體裝置10A的平行於垂直方向(z軸方向)的面的剖面的示意圖。
如圖7所示那樣，半導體裝置10A也可以採用如下結構，將設置在各層的元件層的記憶單元31_1至31_N、元件層26和設置在矽基板11的列驅動器22經過在作為最短距離的垂直方向上設置的位元線BL連接。雖然增加包括切換電路27的元件層26的數量，然而可以減少連接於列驅動器22所包括的感測放大器的位元線BL的數量。因此，可以減少位元線BL的負載。
另外，如圖7所示那樣，切換電路27所包括的電晶體28_1至28_n(n為2以上的自然數)可以將根據從列驅動器22輸出的選擇信號MUX被選擇的位元線BL的電位作為信號BL_OUT輸出到列驅動器22。注意，圖7所示的半導體裝置10A可以以單元30_1表示。
在圖8中示出作為記憶單元陣列30，除了元件層34_1至34_N之外還添加包括電晶體28_a及28_b的元件層26的電路圖。在圖8所示的包括電晶體28_a及28_b的元件層26上設置元件層34_1至34_N，位元線BL_A及BL_B設置為垂直方向上。換言之，包括構成週邊電路的一部分的切換電路的元件層可以與元件層34_1至34_N同樣地層疊。位元線BL_A及BL_B與電晶體28_a及28_b的源極和汲極中的一個連接。
另外，在圖8中，作為列驅動器22所包括的電路，示出位於矽基板一側的預充電電路22_1、感測放大器22_2、開關電路22_3及寫入讀出電路29。構成預充電電路22_1及感測放大器22_2的電晶體使用Si電晶體。選擇開關22_3也可以使用Si電晶體。電晶體28_a及28_b的源極和汲極中的另一個與構成預充電電路22_1及感測放大器22_2的電晶體連接。另外，在圖8中示出如下方塊，亦即表示與連接於開關電路22_3所包括的開關電路23_A的佈線連接的元件層34_1至34_N及元件層26的方塊、以及表示與連接於開關電路22_3所包括的開關電路23_B的佈線連接的元件層34_1至34_N及元件層26的方塊。
包括切換電路的元件層26選擇選擇位元線BL_A或BL_B且與連接於預充電電路22_1及感測放大器22_2的一對佈線中的一個及開關23_A連接。此外，在包括另外一對切換電路的元件層26中，選擇位元線BL且與連接於預充電電路22_1及感測放大器22_2的一對佈線中的另一個及開關23_B連接。藉由將與被選擇的位元線連接的記憶單元的字線設定為高位準，預充電了的位元線的電位變化，因此根據該變化與預充電電路22_1及感測放大器22_2連接的一對佈線的電位成為高電源電位VDD或低電源電位VSS。該電位可以經過開關電路22_3及寫入讀出電路29輸出到外部。
如圖8所示那樣，在半導體裝置10A中雖然增加包括切換電路的元件層26的數量，然而可以選擇多個位元線BL中的任一個並與列驅動器22連接。因此，可以使少數量的位元線BL與感測放大器22_2連接，能夠減少位元線BL的負載。
另外，圖7所示的半導體裝置10A中的單元30_1可以採用向垂直方向上層疊地設置的結構。在圖9中示出層疊有圖7所說明的M個單元30_1(單元30_1至30_M，M為2以上)的半導體裝置10A。圖9是半導體裝置的平行於垂直方向(z軸方向)的面的示意圖。換言之，圖9所示的半導體裝置10A具有圖7所示的元件層的疊層的總計為M×(N+V)層的結構。
如圖9所示那樣，在半導體裝置10A中單元30_1至30_M分別包括切換電路27_1至27_M。藉由被輸入選擇信號MUX，切換電路27_1至27_M輸出信號BL_OUT。由以選擇信號SEL可以切換的開關電路98選擇被輸出信號BL_OUT的佈線中的任一個，並且經過與位元線BL不同的佈線GBL與列驅動器22連接。開關電路98可以使用構成切換電路27_1至27_M的OS電晶體。
藉由採用該結構，可以減少單元30_1至30_M的各自元件層34_1至34_N的疊層數。因此，可以縮短單元30_1至30_M的各自的位元線BL的長度，從而可以減少位元線BL的負載。注意，在圖式中為了提高易見度，有時使用粗線或粗虛線等示出佈線GBL。佈線GBL有時被稱為全局位元線。
另外，圖9所示的佈線GBL可以在製造包括OS電晶體的元件層之後設置。例如，如圖10A所示的剖面示意圖那樣，可以製造包括OS電晶體的元件層且在圍繞各元件層的密封層70A的外周形成開口，並且在該開口設置佈線GBL。另外，如圖10A所示的剖面示意圖那樣，可以製造包括OS電晶體的元件層且在包圍各元件層的密封層70B的外周形成開口，並且在該開口設置佈線GBL。另外，在實施方式3中對具備佈線GBL的各元件層的詳細內容進行說明。
在本發明的一個實施方式的半導體裝置中，作為設置在各元件層的電晶體使用關態電流極小的OS電晶體。OS電晶體可以層疊地設置設有Si電晶體的矽基板上。因此，可以向垂直方向上反復利用相同的製程而製造，從而能夠實現製造成本的降低。另外，在本發明的一個實施方式中，構成記憶單元的電晶體也可以不向平面方向而向垂直方向上配置來提高記憶體密度，因此能夠實現裝置的小型化。
另外，本發明的一個實施方式具備包括切換電路的元件層。切換電路可以減少在垂直方向上與列驅動器連接的位元線BL的數量，縮短資料的寫入時間，並且提高讀出準確度。另外，可以避免不需要的位元線的充放電而能夠實現低功耗化了的半導體裝置。
實施方式3 參照圖11至圖24說明本發明的一個實施方式的半導體裝置的結構例子。關於附有與實施方式1相同的符號的結構援用實施方式1的說明，並且有時省略說明。
圖11A示出半導體裝置10B的方塊圖。
週邊電路20包括行驅動器21、列驅動器22及設有控制電路的元件層40。控制電路包括由OS電晶體構成的被用作感測放大器的電路。
設有控制電路的元件層40包括由OS電晶體構成的被用作感測放大器的電路。由OS電晶體構成的感測放大器被用作選擇向各記憶單元的資料信號寫入或讀出、以及包括記憶單元31_1至31_N的單元50_1至50_M的切換電路。對元件層40從列驅動器22供應驅動由OS電晶體構成的感測放大器的控制信號WE、RE、MUX。被用作感測放大器的電路有時被稱為控制電路，這是因為包括用來控制對記憶單元的資料信號的讀出或寫入的電晶體的緣故。
在圖11A的半導體裝置中，控制電路可以被用作放大器。藉由採用該結構，可以在讀出時將位元線BL的微小的電位差放大，而驅動使用Si電晶體的感測放大器。
另外，構成控制電路的電晶體較佳為OS電晶體。包括使用OS電晶體的控制電路的元件層40可以自由地配置在使用Si電晶體的電路上等，因此容易進行集成化。另外，藉由利用與Si電晶體同樣的製造裝置可以製造OS電晶體，因此可以以低成本製造。
在圖11A說明的各結構中，為了說明本發明的一個實施方式中的元件層34_1至34_N及包括控制電路的元件層40，參照圖11B的示意圖進行說明。為了說明圖11A所說明的各結構的配置，圖11B所示的示意圖對應於設定x軸方向、y軸方向及z軸方向的立體圖。
如圖11B所示那樣，在半導體裝置10B中，在矽基板11上層疊地設置V個(V為1以上的自然數)設有構成控制電路的電晶體的元件層40及N個元件層34_1至元件層34_N，總計為(N+V)個包括OS電晶體的層。元件層34_1至元件層34_N所包括的記憶單元31_1至31_N及設有構成控制電路的電晶體的元件層40分別具有與設置在矽基板11的列驅動器22重疊的區域。如圖11B所示那樣，元件層40可以說是設置在矽基板11和元件層34_1之間。另外，如圖11B所示那樣，元件層34_1可以說是設置在矽基板11和元件層34_N之間。
另外，元件層34_1所包括的記憶單元31_1的電晶體和元件層34_N所包括的記憶單元31_N的電晶體經過設置在垂直方向的位元線BL連接。另外，位元線BL與設有構成控制電路的電晶體的元件層40連接。經過與位元線BL另行設置的佈線GBL(未圖示)元件層40與設置在矽基板11的列驅動器22連接。注意，在圖式中為了提高易見度，有時使用粗線或粗虛線等示出佈線GBL。
位元線BL_1以與記憶單元31_1所包括的電晶體的半導體層接觸的方式設置。或者，位元線BL_1以與記憶單元31_1所包括的電晶體的半導體層的被用作源極或汲極的區域接觸的方式設置。或者，位元線BL_1以與記憶單元31_1所包括的電晶體的半導體層的被用作源極或汲極的區域的導電體接觸的方式設置。換言之，位元線BL可以說是用來使記憶單元31_1所包括的電晶體的源極和汲極中的一個、記憶單元31_N所包括的電晶體的源極和汲極中的一個及元件層40在垂直方向上電連接的佈線。
半導體裝置10B既可以包括一種的記憶單元，又可以包括兩種以上的記憶單元。圖12A是示出半導體裝置10C的結構例子的方塊圖，這是半導體裝置10B的變形例子。半導體裝置10C在記憶單元陣列30中除了記憶單元31之外還設置與記憶單元31不同的結構的記憶單元51這一點上與半導體裝置10B不同。半導體裝置10C包括由一個以上的記憶單元51構成的元件層54。
在半導體裝置10C中，將元件層54可以設置在元件層34_i(i為1以上且N-1以下的整數)和元件層34_i+1之間。另外，元件層54也可以設置兩層以上。在半導體裝置10C包括兩層以上的元件層54的情況下，例如在第一元件層54和第二元件層之間既可以設置元件層34，又可以不設置元件層34。
在半導體裝置10C中，行驅動器21經過字線WL2與記憶單元51電連接。半導體裝置10C所包括的行驅動器21具有除了對字線WL之外，還對字線WL2輸出用來驅動記憶單元陣列30的信號的功能。明確而言，行驅動器21具有不僅對字線WL而且還對字線WL2傳送字信號的功能。另外，也可以與具有對字線WL傳送字信號的功能的行驅動器另行設置具有對字線WL2傳送字信號的功能的行驅動器。另外，有時將字線WL2簡單地稱為佈線。
圖12B是示出記憶單元51的結構例子的電路圖。記憶單元51包括電晶體55、電晶體56及電容元件57。
電晶體55的源極和汲極中的一個與電晶體56的閘極電連接。電晶體56的閘極與電容元件57的一個電極電連接。電晶體55的源極和汲極中的另一個及電晶體56的源極和汲極中的一個與佈線BL電連接。電晶體56的源極和汲極中的另一個與佈線SL電連接。電容元件57的另一個電極與佈線CAL電連接。在此，將電晶體55的源極和汲極中的一個、電晶體56的閘極及電容元件57的一個電極電連接的節點稱為節點N。
佈線CAL被用作對電容元件57的另一個電極施加所指定的電位的佈線的功能。使從記憶單元51讀出資料時的佈線CAL的電位與對記憶單元51寫入資料時的佈線CAL的電位及在記憶單元51中儲存資料時的佈線CAL的電位不同。由此，可以使從記憶單元51讀出資料時的電晶體56的外觀上的臨界電壓與在對記憶單元51寫入資料時及在記憶單元51中儲存資料時的電晶體56的外觀上的臨界電壓不同。
在記憶單元51採用圖12B所示的結構的情況下，在對記憶單元51寫入資料時及在記憶單元51中儲存資料時，不管寫入到記憶單元51的資料如何，電流不流過佈線SL和佈線BL之間。另一方面，在從記憶單元51讀出資料時，對應於在記憶單元51中儲存的資料的電流流過佈線SL和佈線BL之間。
電晶體55較佳為OS電晶體。如上所述，OS電晶體的關態電流極小。因此，可以在節點N中長時間保持對應於寫入到記憶單元51的資料的電荷。換言之，在記憶單元51中，可以長時間保持寫入了的資料。因此，可以降低更新資料的頻率，而降低本發明的一個實施方式的半導體裝置的功耗。
另外，使用OS電晶體的記憶單元51可以自由地配置在矽基板上等，因此容易進行集成化。另外，從記憶單元51的集成化的觀點來看，電晶體56較佳為OS電晶體。
電晶體55較佳為包括背閘極電極。藉由控制施加到背閘極電極的電位，可以控制電晶體55的臨界電壓。因此，例如可以增大電晶體55的通態電流，並且可以減少關態電流。注意，在電晶體56為OS電晶體的情況下，較佳為在電晶體56中也設置背閘極電極。
圖12B所示的結構的記憶單元51可以被稱為將OS電晶體用於記憶體的NOSRAM(Nonvolatile Oxide Semiconductor RAM：氧化物半導體非揮發性隨機存取記憶體)。NOSRAM具有可以進行非破壞讀出的特徵。另一方面，在可以用於記憶單元31的DOSRAM讀出所儲存的資料時，進行破壞讀出。
對半導體裝置10C的工作進行說明。從列驅動器22寫入到記憶單元陣列30的資料保持在記憶單元31中。在記憶單元31所儲存的資料中，將讀出頻率高的資料從記憶單元31寫入到記憶單元51。如上所述，使用NOSRAM的記憶單元51可以進行非破壞讀出，因此可以降低更新資料的頻率。因此，可以降低本發明的一個實施方式的半導體裝置的功耗。
另外，節點N的電位不僅根據寫入到記憶單元51的資料，而且根據佈線CAL的電位變動。因此，在對記憶單元51寫入資料之後，藉由調整佈線CAL的電位，可以校正記憶單元51所儲存的資料。例如，在校正記憶單元51所儲存的資料的情況下，可以使從記憶單元51讀出資料時的佈線CAL的電位與在不校正記憶單元51所儲存的資料的情況下從記憶單元51讀出資料時的佈線CAL的電位不同。因此，例如在寫入到記憶單元的資料為影像資料的情況下，半導體裝置10C可以進行影像處理。由此，例如半導體裝置10C可以為影像引擎。
注意，在半導體裝置10C中，i較佳為N/2或其附近的值。由此，例如可以縮短從記憶單元51到記憶單元31_1的佈線距離或從記憶單元51到記憶單元31_N的佈線距離。因此，例如在將資料從記憶單元51寫入到記憶單元31_1或記憶單元31_N時，可以抑制由於佈線BL等的佈線電阻導致的資料電位的下降。
圖13是示出半導體裝置10D的結構例子的方塊圖，這是半導體裝置10C的變形例子。半導體裝置10D在元件層34_1的上級，就是說在元件層34_1和元件層40之間設置元件層54這一點上與半導體裝置10C不同。
半導體裝置10D具有設有感測放大器等的元件層40和元件層54之間的佈線距離短的特徵。因此，可以解決由於記憶單元51的佈線電阻的增加而導致的不容易工作的現象，從而可以容易控制記憶單元51的工作。另外，也可以在元件層34_N的下級，就是說例如在元件層34_N的上方設置元件層54。
圖14是為了說明圖12A所示的半導體裝置10C的各結構的配置，設定x軸方向、y軸方向及z軸方向的立體圖。另外，圖15是為了說明圖13所示的半導體裝置10D的各結構的配置，設定x軸方向、y軸方向及z軸方向的立體圖。
在具有圖14所示的結構的半導體裝置10C及具有圖15所示的結構的半導體裝置10D中，在矽基板11上層疊地設置V個設有構成控制電路的電晶體的元件層40、N個元件層34_1至元件層34_N和一個元件層54，總計為(N+V+1)個包括OS電晶體的層。元件層54所包括的記憶單元51具有與設置在矽基板11的列驅動器22重疊的區域。另外，元件層54也可以設置兩層以上。例如，也可以設置H個(H為1以上的整數)元件層54。在半導體裝置10C設置H個元件層54的情況下，在半導體裝置10C中設置總計為(N+V+H)個包括OS電晶體的層。
圖16是為了說明半導體裝置10E的結構例子的設定x軸方向、y軸方向及z軸方向的立體圖。在半導體裝置10E中，可以在可以包括DOSRAM的元件層34_i和元件層34_i+1之間設置包括感測放大器的元件層40。另外，在元件層34_i和元件層40之間及在元件層40和元件層34_i+1之間分別設置可以包括NOSRAM的元件層541。換言之，可以在兩個元件層34之間設置元件層40及元件層54。另外，在半導體裝置10E中，既可以設置只一個元件層54，又可以設置三個以上的元件層54。
在本發明的一個實施方式中，作為設置在各元件層的電晶體，使用關態電流極小的OS電晶體。因此，可以降低儲存於記憶單元的資料的更新頻率，可以實現低功耗化了的半導體裝置。OS電晶體可以層疊地設置並向垂直方向上反復利用相同的製程而製造，因此能夠實現製造成本的降低。另外，在本發明的一個實施方式中，構成記憶單元的電晶體也可以不向平面方向而向垂直方向上配置來提高存儲密度，因此能夠實現裝置的小型化。另外，OS電晶體即使在高溫環境下也其電特性的變動比Si電晶體小，因此可以實現在層疊並集成化了時的電晶體的電特性的變動小且被用作可靠性良好的記憶體裝置的半導體裝置。
另外，本發明的一個實施方式具備包括控制電路的元件層。控制電路可以被用作放大器。藉由採用該結構，可以在讀出時放大位元線BL的微小的電位差，而驅動使用Si電晶體的感測放大器。可以使使用Si電晶體的感測放大器等的電路小型化，因而可以實現半導體裝置的小型化。另外，即使減少記憶單元所包括的電容器的電容也可以工作。另外，在本發明的一個實施方式中，將從記憶單元陣列延伸地設置的位元線設置為垂直方向，因此可以縮短記憶單元陣列及列驅動器的位元線的長度。由此，可以大幅度地減少位元線的寄生電容，因而使儲存於記憶單元的資料信號多位準也可以讀出電位。另外，在本發明的一個實施方式中可以將儲存於記憶單元的資料作為電流而讀出，因此即使進行多位準也可以容易讀出電位。
在圖17中示出參照圖11A及圖11B說明的半導體裝置10B的平行於垂直方向(z軸方向)的面的剖面的示意圖。
如圖17所示那樣，半導體裝置10B也可以採用如下結構，將設置在各層的元件層的記憶單元31_1至31_N、元件層40和設置在矽基板11的列驅動器22經過在作為最短距離的垂直方向上設置的位元線BL及佈線GBL連接。雖然增加包括構成控制電路的電晶體的元件層40的數量，然而可以減少連接於列驅動器22的設置為垂直方向的佈線數量。藉由減少位元線BL的負載，可以縮短寫入時間且容易讀出資料。
另外，如圖17所示那樣，元件層40所包括的電晶體41至44可以根據從列驅動器22輸出的控制信號WE、RE及選擇信號MUX受到控制。各電晶體可以將位元線BL的電位根據控制信號及選擇信號經過佈線GBL輸出到列驅動器22。另外，圖17所示的半導體裝置10B可以以單元50_1表示。
接著，參照圖18A及圖18B和圖19A及圖19B說明由元件層40所包括的OS電晶體構成的被用作感測放大器的電路的具體的結構例子。
圖18A示出相當於圖17所示的單元50_1的單元50。在圖19A所示的單元50中，元件層40A包括電晶體41至44。電晶體41至44分別由OS電晶體構成並為n通道型電晶體。
電晶體41是在從記憶單元讀出資料信號的期間將佈線GBL放大至對應於位元線BL的電位的構成源極隨耦的電晶體。電晶體42是根據被輸入到閘極的選擇信號MUX控制源極和汲極之間的導通或關閉的被用作開關的電晶體。電晶體43是根據被輸入到閘極的寫入控制信號WE控制源極和汲極之間的導通或關閉的被用作開關的電晶體。電晶體44是根據被輸入到閘極的讀出控制信號RE控制源極和汲極之間的導通或關閉的被用作開關的電晶體。另外，對電晶體44的源極一側施加作為固定電位的接地電位GND。
另外，作為圖18A所示的元件層40A的結構可以適用圖18B、圖19A及圖19B所示的變形例子。作為圖18B的元件層40B的結構，將連接於電晶體43的源極和汲極中的一個的佈線GBL切換為電晶體41的源極和汲極中的一個。圖19A的元件層40C的結構相當於在列驅動器22中執行電晶體42的功能而省略電晶體42的結構。圖19B的元件層40D的結構相當於省略電晶體44的結構。
圖20示出層疊圖17所說明的單元50_1的結構的示意圖。如圖17所示那樣，圖20所示的半導體裝置10B包括設置在各元件層的記憶單元31_1至31_N。在圖20所示的半導體裝置10B中，將記憶單元31_1至31_N和元件層40_1至40_M經過作為最短距離的垂直方向上設置的位元線BL連接，並且經過佈線GBL將元件層40連接於列驅動器22。
另外，圖18所示的半導體裝置10B中的M個單元50_1至50_M可以向垂直方向上層疊。圖18所示的半導體裝置10B在單元50_1至50_M中包括分別具備由OS電晶體構成的被用作感測放大器的電路的元件層40_1至40_M。換言之，圖20所示的半導體裝置10B的結構是圖17所示的元件層的疊層的總計為M×(N+V)個的結構。
圖21示出作為單元50使用圖14所示的半導體裝置10D的結構的示意圖。在單元50_1至單元50_M的各自中，元件層40、元件層54及元件層34_1至元件層34_N向垂直方向上層疊地設置。另外，作為單元50可以使用半導體裝置10C及半導體裝置10E。
在本發明的一個實施方式中，作為設置在各元件層的電晶體，使用關態電流極小的OS電晶體。因此，可以降低儲存於記憶單元的資料的更新頻率，可以實現低功耗化了的半導體裝置。OS電晶體可以層疊地設置並向垂直方向上反復利用相同的製程而製造，因此能夠實現製造成本的降低。另外，在本發明的一個實施方式中，構成記憶單元的電晶體也可以不向平面方向而向垂直方向上配置來提高存儲密度，因此能夠實現裝置的小型化。另外，OS電晶體即使在高溫環境下也其電特性的變動比Si電晶體小，因此可以實現在層疊並集成化了時的電晶體的電特性的變動小且被用作可靠性良好的記憶體裝置的半導體裝置。
另外，本發明的一個實施方式具備包括控制電路的元件層。在控制電路中，將位元線BL連接於電晶體41的閘極，因此電晶體41被用作放大器。藉由採用該結構，可以在讀出時將位元線BL的微小的電位差放大，而驅動使用Si電晶體的感測放大器。可以使使用Si電晶體的感測放大器等的電路小型化，因而可以實現半導體裝置的小型化。另外，即使減少記憶單元所包括的電容器的電容也可以工作。
在圖22中，除了示出被用作記憶單元陣列30的圖17所說明的元件層34_1至34_N之外，還示出包括電晶體41_a、41_b、42_a、42_b、43_a、43_b、44_a及44_b的元件層40。在圖22所示的包括電晶體41_a、41_b、42_a、42_b、43_a、43_b、44_a及44_b的元件層40上設置元件層34_1至34_N，並且在垂直方向上設置位元線BL_A及BL_B。換言之，包括構成週邊電路的一部分的切換電路的元件層可以與元件層34_1至34_N同樣地層疊。位元線BL_A及BL_B與電晶體41_a及41_b的閘極連接。
另外，如圖22所示那樣，元件層40所包括的電晶體42_a、42_b、43_a及43_b與佈線GBL_A及GBL_B連接。與位元線BL_A及BL_B同樣，佈線GBL_A及GBL_B在垂直方向上設置並與列驅動器22所包括的電晶體連接。另外，對元件層40所包括的電晶體42_a、42_b、43_a、43_b、44_a及44_b的閘極供應控制信號WE，RE及MUX。
另外，在圖22中，作為列驅動器22所包括的電路，示出位於矽基板一側的預充電電路22_A、預充電電路22_B、感測放大器22_C、開關電路22_D、開關電路22_E及寫入讀出電路29。構成預充電電路22_A、預充電電路22_B及感測放大器22_C的電晶體使用Si電晶體。構成開關電路22_D及開關電路22_E的開關23_A至23_D也可以使用Si電晶體。電晶體42_a、42_b、43_a及43_b的源極和汲極中的一個與構成預充電電路22_A、預充電電路22_B、感測放大器22_C及開關電路22_D的電晶體連接。
預充電電路22_A由n通道型電晶體24_1至24_3構成。預充電電路22_A是根據供應給預充電線PCL1的預充電信號將位元線BL_A及位元線BL_B預充電至相當於VDD和VSS之間的電位VDD/2的中間電位VPC的電路。
預充電電路22_B由n通道型電晶體24_4至24_6構成。預充電電路22_B是根據供應給預充電線PCL2的預充電信號將佈線GBL_A及佈線GBL_B預充電至相當於VDD和VSS間的電位VDD/2的中間電位VPC的電路。
感測放大器22_C由與佈線VHH或佈線VLL連接的p通道型電晶體25_1、25_2及n通道型電晶體25_3、25_4構成。佈線VHH或佈線VLL是具有供應VDD或VSS的功能的佈線。電晶體25_1至25_4是構成反相器環路的電晶體。感測放大器22_C根據位元線BL_A及位元線BL_B的電位的變化使佈線GBL_A及佈線GBL_B的電位成為高電源電位VDD或低電源電位VSS，該位元線BL_A及位元線BL_B的電位藉由將字線WL_A、WL_B設定為高位準並選擇記憶單元31_N_A、31_N_B而變化。佈線GBL_A及佈線GBL_B的電位經過開關電路22_D、開關電路22_E及寫入讀出電路25輸出到外部。位元線BL_A和位元線BL_B及佈線GBL_A和佈線GBL_B相當於位元線對。寫入/讀出電路25根據信號EN_data被控制資料信號的寫入。
開關電路22_D是控制感測放大器22_C和佈線GBL_A及佈線GBL_B之間的導通狀態的電路。開關電路22_D藉由控制切換信號CSEL1可以切換導通或關閉。在開關23_A及23_B為n通道電晶體的情況下，切換信號CSEL1為高位準時開關23_A及23_B成為導通，而為低位準時開關23_A及23_B成為關閉。開關電路22_E是用來控制寫入讀出電路29和連接於感測放大器22_C的位元線對之間的導通狀態的電路。開關電路22_D藉由控制切換信號CSEL1可以切換導通或關閉。與開關23_A及23_B同樣，開關23_C及23_D藉由控制切換信號CSEL2切換導通或關閉，即可。
另外，在圖23中示出說明圖22所示的電路圖的工作的時序圖。在圖23所示的時序圖中，期間T11對應於寫入工作的期間、期間T12對應於位元線BL的預充電工作的期間、期間T13對應於佈線GBL的預充電工作的期間、期間T14對應於電荷共用(charge sharing)工作的期間、期間T15對應於讀出待機工作的期間、期間T16對應於讀出工作的期間。
在期間T11中，使連接於要寫入資料信號的記憶單元所包括的電晶體的閘極的字線成為高位準。此時，使控制信號WE及信號EN_data成為高位準，並且將資料信號經過佈線GBL及位元線BL寫入到記憶單元。
在期間T12中，為了對位元線BL進行預充電，在控制信號WE成為高位準的狀態下，使預充電線PCL1成為高位準。位元線BL預充電至預充電電位。在期間T12中，較佳為使對感測放大器22_C供應電源電壓的佈線VHH或佈線VLL都成為VDD/2而抑制起因於貫通電流的功耗。
在期間T13中，為了對佈線GBL進行預充電，使預充電線PCL2成為高位準。佈線GBL預充電至預充電電位。在期間T13中，藉由使佈線VHH及佈線VLL都成為VDD，可以對負載大的佈線GBL短時間內進行預充電。
在期間T14中，為了進行使對位元線BL及佈線GBL預充電了的電荷平衡化的電荷共用，使控制信號WL及控制信號MUX成為高位準。位元線BL及佈線GBL成為等電位。在期間T14中，較佳為使對感測放大器22_C供應電源電壓的佈線VHH或佈線VLL都成為VDD/2而抑制起因於貫通電流的功耗。
在期間T15中，使控制信號RE成為高位準。根據位元線BL的電位，電流流過電晶體41，並且根據該電流量，佈線GBL的電位變動。藉由使切換信號CSEL1成為低位準來防止佈線GBL的電位的變動不受到感測放大器22_C的影響。佈線VHH或佈線VLL與期間T14中的佈線VHH或佈線VLL同樣。
在期間T16中，藉由使切換信號CSEL1成為高位準，利用連接於感測放大器22_C的位元線對將佈線GBL的電位的變動放大，來讀出寫入到記憶單元的資料信號。
另外，在採用圖18B的元件層40B的電路結構的情況下，圖17所示的半導體裝置10B可以改寫為圖24所示的電路圖。在圖24中，抽出各單元所包括的元件層40_1至40_M的電晶體42並示出由該電晶體42構成的切換電路49。換言之，元件層40_1至40_M藉由選擇由該切換電路49選擇的元件層40_1至40_M中的任一個所選擇的記憶單元31_1至31_M中的任一個，可以進行資料信號的寫入或讀出。
在本發明的一個實施方式的半導體裝置中，作為設置在各元件層的電晶體使用關態電流極小的OS電晶體。OS電晶體可以層疊地設置設有Si電晶體地矽基板上。因此，可以向垂直方向上反復利用相同的製程而製造，從而能夠實現製造成本的降低。另外，在本發明的一個實施方式中，構成記憶單元地電晶體也可以不向平面方向而向垂直方向上配置來提高記憶體密度的，因此能夠實現裝置的小型化。
另外，本發明的一個實施方式具備包括控制電路的元件層。在控制電路中，將位元線BL連接於電晶體41的閘極，因此電晶體41被用作放大器。藉由採用該結構，可以在讀出時將位元線BL的微小的電位差放大，而驅動使用Si電晶體的感測放大器。可以使使用Si電晶體的感測放大器等的電路小型化，因而可以實現半導體裝置的小型化。另外，即使減少記憶單元所包括的電容器的電容也可以工作。
實施方式4 參照圖25至圖29說明在本發明的一個實施方式的半導體裝置及半導體裝置的工作方法的結構例子。關於附有與實施方式1相同的符號的結構援用實施方式1的說明，並且有時省略說明。
圖25A是示出在本實施方式中說明的半導體裝置的方塊圖。圖1A所示的半導體裝置10F包括週邊電路20及記憶單元陣列30。
記憶單元陣列30包括多層或單層的元件層34。元件層34包括一個以上的記憶單元31_1至31_N(N為2以上的自然數)。記憶單元31_1包括電晶體32_1及電容器33_1。記憶單元31_N包括電晶體32_N及電容器33_N。注意，將電容器有時稱為電容元件。注意，元件層是設置有電容器或電晶體等的元件的層，並且由導電體、半導體及絕緣體等的構件形成的層。
在圖25A中說明的各結構中，為了說明本發明的一個實施方式中的元件層34，參照圖25B的示意圖進行說明。為了說明圖25A中說明的各結構的配置，圖25B所示的示意圖對應於設定x軸方向、y軸方向及z軸方向的立體圖。
如圖25B所示那樣，包括記憶單元31_1至31_N的元件層34具有與設置在矽基板11的列驅動器22重疊的區域。
元件層34所包括的記憶單元31_1的電晶體經過在垂直方向上設置的位元線BL_1與列驅動器22連接。元件層34所包括的記憶單元31_N的電晶體經過在垂直方向上設置的位元線BL_N與列驅動器22連接。位元線BL_1及BL_N、以及其他位元線BL與設置在矽基板11的列驅動器22連接。
在本發明的一個實施方式中，作為設置在各元件層的電晶體，使用關態電流極小的OS電晶體。因此，可以降低儲存於記憶單元的資料的更新頻率，可以實現低功耗化了的半導體裝置。OS電晶體可以層疊地設置並向垂直方向上反復利用相同的製程而製造，因此能夠實現製造成本的降低。另外，在本發明的一個實施方式中，構成記憶單元的電晶體也可以不向平面方向而向垂直方向上配置來提高存儲密度，因此能夠實現裝置的小型化。另外，OS電晶體即使在高溫環境下也其電特性的變動比Si電晶體小，因此可以實現在層疊並集成化了時的電晶體的電特性的變動小且被用作可靠性良好的記憶體裝置的半導體裝置。另外，在本發明的一個實施方式中，將從記憶單元陣列延伸地設置的位元線設置為垂直方向，因此可以縮短記憶單元陣列及列驅動器的位元線的長度。由此，可以大幅度地減少位元線的寄生電容，因而使儲存於記憶單元的資料信號多位準也可以讀出電位。
在圖26中示出參照圖25A及圖25B說明的半導體裝置10F的平行於垂直方向(z軸方向)的面的剖面的示意圖。
如圖26所示那樣，半導體裝置10F也可以採用如下結構，將設置在元件層34的記憶單元31_1至31_N和設置在矽基板11的列驅動器22經過作為最短距離的垂直方向上設置的位元線BL連接。與將位元線配置為平面方向的結構相比，雖然增加位元線的數量，然而可以減少連接於一個位元線的記憶單元的數量，因此可以減少位元線的寄生電容。由此，即使減少記憶單元所包括的電容器的電容，也能夠使電荷移動時發生的位元線的電位變動。
另外，因為可以減少記憶單元31_1至31_N所包括的電容器33_1至33_N的電容，所以電容器33_1至33_N可以設置在與電晶體32_1至32_N相同的層。藉由將電容器33_1至33_N設置在與電晶體32_1至32_N相同的層，可以使每一層的元件層34_1至34_N減薄。因此，能夠實現半導體裝置10F的小型化。
另外，記憶單元31_1至31_N所包括的電容器33_1至33_N可以採用設置在與電晶體32_1至32_N相同的層的結構，也可以採用其他結構。例如，圖27A所示的示意圖示出元件層34_1至34_N所包括的記憶單元31的電容器33A設置在相對於電晶體32的垂直方向的上方的結構。藉由採用該結構，可以增大電容，因此能夠提高被讀出的資料的可靠性且延長資料的保持時間。另外，在圖27A的結構中，可以在電晶體32的上方配置其一個電極連接到固定電位的電容器33A，因此能夠抑制來自外部的雜訊的影響。
另外，圖27B所示的示意圖示出元件層34_1至34_N所包括的記憶單元31的電容器33B設置在相對於電晶體32的垂直方向的下方的結構。藉由採用該結構，可以增大電容，因此能夠提高被讀出的資料的可靠性且延長資料的保持時間。另外，在圖27B的結構中，可以在電晶體32和列驅動器22之間配置其一個電極連接到固定電位的電容器33B，因此能夠抑制列驅動器22的雜訊給記憶單元31的影響。
圖28示出說明圖25A所說明的包括元件層34的記憶單元陣列30的電路結構例子及與該記憶單元連接的列驅動器22的具體的電路結構例子的電路圖。
在圖28中，作為記憶單元陣列30示出元件層34。在圖28中，作為與位元線BL_A連接的記憶單元示出記憶單元31_N_A。記憶單元31_N_A包括閘極與字線WL_A連接的電晶體32A及電容器33。另外，在圖28中，作為與位元線BL_B連接的記憶單元示出記憶單元31_N_B。記憶單元31_N_B包括閘極與字線WL_B連接的電晶體32B及電容器33。各元件層的電容器33與被供應如接地電位的固定電位的佈線VL連接。
另外，在圖28中，作為列驅動器22所包括的電路，示出位於矽基板一側的預充電電路22_1、感測放大器22_2、開關電路22_3及寫入讀出電路29。構成預充電電路22_1及感測放大器22_2的電晶體使用Si電晶體。選擇開關22_3也可以使用Si電晶體。
另外，圖29示出說明圖28所示的電路圖的工作的時序圖。在圖29所示的時序圖中，期間T1對應於初期化工作的期間，期間T2對應於寫入工作的期間，期間T3對應於非訪問時的工作的期間，期間T4對應於讀出工作的期間。
在本發明的一個實施方式的半導體裝置中，作為設置在各元件層的電晶體使用關態電流極小的OS電晶體。OS電晶體可以層疊地設置設有Si電晶體的矽基板上。因此，可以向垂直方向上反復利用相同的製程而製造，從而能夠實現製造成本的降低。另外，在本發明的一個實施方式中，構成記憶單元的電晶體也可以不向平面方向而向垂直方向上配置來提高記憶體密度，因此能夠實現裝置的小型化。
實施方式5 在本實施方式中，參照圖30說明可以適用於上述實施方式1所說明的半導體裝置10的電路的變形例子。
在上述說明的元件層34_1至34_N所包括的記憶單元中，作為電晶體圖示不具有背閘極電極的頂閘極結構或底閘極結構的電晶體，然而電晶體32的結構不侷限於此。例如，如圖30所示，記憶單元31所包括的電晶體可以為具有連接於背閘極電極線BGL的背閘極電極的電晶體32。藉由採用圖30所示的結構，可以容易從外部控制電晶體32的臨界電壓等的電特性。
實施方式6 在本實施方式中，參照圖31說明可以適用於上述實施方式2所說明的半導體裝置10A的電路的變形例子。
作為上述說明的構成元件層26的切換電路的電晶體圖示不具有背閘極電極的頂閘極結構或底閘極結構的電晶體，然而電晶體的結構不侷限於此。例如，如圖31所示，構成切換電路27的電晶體可以為具有連接於背閘極電極線BGL的背閘極電極的電晶體28。藉由採用圖31所示的結構，可以容易從外部控制電晶體28的臨界電壓等的電特性。
實施方式7 在本實施方式中，參照圖32說明可以適用於上述實施方式3所說明的半導體裝置10B的電路的變形例子。
在上述說明的元件層34_1至34_N所包括的記憶單元中，作為電晶體圖示不具有背閘極電極的頂閘極結構或底閘極結構的電晶體，然而電晶體32的結構不侷限於此。例如，如圖32所示，記憶單元31所包括的電晶體可以為具有連接於背閘極電極線BGL的背閘極電極的電晶體32。藉由採用圖32所示的結構，可以容易從外部控制電晶體32的臨界電壓等的電特性。
實施方式8 在本實施方式中，參照圖33說明可以適用於上述實施方式4所說明的半導體裝置的電路的變形例子。
在上述說明的元件層34所包括的記憶單元中，作為電晶體圖示不具有背閘極電極的頂閘極結構或底閘極結構的電晶體，然而電晶體32的結構不侷限於此。例如，如圖33所示，記憶單元31所包括的電晶體可以為具有連接於背閘極電極線BGL的背閘極電極的電晶體32。藉由採用圖33所示的結構，可以容易從外部控制電晶體32的臨界電壓等的電特性。
實施方式9 下面說明被用作根據本發明的一個實施方式的記憶體裝置的半導體裝置的一個例子。
圖34是示出在包括設置在半導體基板311的電路的元件層411上層疊地設置記憶體單元470(記憶體單元470_1至記憶體單元470_m：m為2以上的自然數)的半導體裝置的例子的圖。在圖34中，層疊元件層411和元件層411上的多個記憶體單元470，在多個記憶體單元470中，分別設置電晶體層413(電晶體層413_1至電晶體層413_m)及各電晶體層413上的多個記憶體裝置層415(記憶體裝置層415_1至記憶體裝置層415_n：n為2以上的自然數)的例子。另外，作為各記憶體單元470示出電晶體層413上設有記憶體裝置層415的例子，然而本實施方式不侷限於此。既可以在多個記憶體裝置層415上設置電晶體層413，又可以在電晶體層413的上方及下方設置記憶體裝置層415。
元件層411可以包括設置在半導體基板311的電晶體300且被用作半導體裝置的電路(有時稱為週邊電路)。作為電路的例子，可以舉出列驅動器、行驅動器、列解碼器、行解碼器、感測放大器、預充電電路、放大電路、字線驅動電路、輸出電路及控制邏輯電路等。
電晶體層413可以包括電晶體200T且被用作控制各記憶體單元470的電路。記憶體裝置層415包括記憶體裝置420。本實施方式所示的記憶體裝置420包括電晶體200M及電容元件292。
另外，關於上述m值沒有特別的限制，然而為2以上且100以下，較佳為2以上且50以下，更佳為2以上且10以下。另外，關於上述n值，沒有特別的限制，然而為2以上且100以下，較佳為2以上且50以下，更佳為2以上且10以下。另外，關於上述m和n的積為4以上且256以下，較佳為4以上且128以下，更佳為4以上且64以下。
另外，圖34示出記憶體單元所包括的電晶體200T及電晶體200M的通道長度方向的剖面圖。
如圖34所示那樣，在半導體基板311設置電晶體300，在電晶體300上設置記憶體單元470所包括的電晶體層413及記憶體裝置層415，並且在一個記憶體單元470中電晶體層413所包括的電晶體200T和記憶體裝置層415所包括的記憶體裝置420藉由多個導電體424電連接，電晶體300和各記憶體單元470中的電晶體層413所包括的電晶體200T藉由導電體426電連接。此外，藉由與電晶體200T的源極、汲極及閘極中的任一個電連接的導電體428，導電體426較佳為與電晶體200T電連接。導電體424較佳為設置在記憶體裝置層415的各層中。另外，導電體426較佳為設置在電晶體層413及記憶體裝置層415的各層中。
另外，較佳為在導電體424的側面及導電體426的側面設置抑制水或氫等的雜質或氧的透過的絕緣體。將在後面說明其詳細內容。作為這種絕緣體，較佳為使用例如氮化矽、氧化鋁或氮氧化矽等。
記憶體裝置420包括電晶體200M及電容元件292，電晶體200M具有與電晶體層413所包括的電晶體200T同樣的結構。另外，優勢將電晶體200T及電晶體200M總稱為電晶體200。
在此，較佳為在電晶體200中將被用作氧化物半導體的金屬氧化物(以下有時稱為氧化物半導體)用於包含形成通道的區域(以下有時稱為通道形成區域)的半導體。
例如，作為氧化物半導體較佳為使用In-M-Zn氧化物(元素M為選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢或鎂等中的一種或多種)等金屬氧化物。另外，作為氧化物半導體較佳為使用氧化銦、In-Ga氧化物及In-Zn氧化物。注意，藉由使用銦比率高的組成的氧化物半導體，可以提高電晶體的通態電流或場效移動率等。
由於將氧化物半導體用於通道形成區域的電晶體200的非導通狀態下的洩漏電流極小，所以可以提供低功耗的半導體裝置。此外，由於氧化物半導體可以利用濺射法等形成，所以可以用於構成高集成型半導體裝置的電晶體200。
另一方面，在使用氧化物半導體的電晶體中，其電特性因氧化物半導體中的雜質及氧空位(也稱為VO ：oxygen vacancy)而變動，因此該電晶體容易具有常開啟特性(該特性是指在不對閘極電極施加電壓的情況下通道也存在且電流流過電晶體)。
於是，較佳為使用雜質濃度及缺陷態密度得到減少的氧化物半導體。注意，在本說明書等中，將雜質濃度低且缺陷態密度低的情況稱為高純度本質或實質上高純度本質。
因此，較佳為儘可能減少氧化物半導體中的雜質濃度。另外，作為氧化物半導體中的雜質，例如有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
特別是，作為包含在氧化物半導體中的雜質的氫有時在氧化物半導體中形成氧空位。此外，氫進入氧空位中的缺陷(下面有時稱為VO H)可能會生成成為載子的電子。再者，氫的一部分可能會與鍵合於金屬原子的氧起反應而生成成為載子的電子。
因此，使用包含多量的氫的氧化物半導體的電晶體容易具有常開啟特性。此外，因為氧化物半導體中的氫因受熱、電場等作用而容易移動，所以當氧化物半導體包含多量的氫時可能會導致電晶體的可靠性降低。
由此，作為用於電晶體200的氧化物半導體，較佳為使用氫等雜質及氧空位得到減少的高純度本質的氧化物半導體。
＜密封結構＞ 於是，為了抑制從外部混入的雜質，較佳為使用抑制雜質的擴散的材料(下面也稱為對雜質具有阻擋性的材料)來密封電晶體200。
注意，在本說明書中，阻擋性是指抑制所對應的物質的擴散的功能(也可以說透過性低)。或者，是指俘獲並固定所對應的物質(也稱為吸雜)的功能。
例如，作為具有抑制氫及氧的擴散的功能的材料，有氧化鋁、氧化鉿、氧化鎵、銦鎵鋅氧化物、氮化矽或氮氧化矽等。特別是，氮化矽或氮氧化矽對氫具有高阻擋性，所以較佳為被用作密封材料。
例如，作為具有俘獲並固定氫的功能的材料，有氧化鋁、氧化鉿、氧化鎵、銦鎵鋅氧化物等金屬氧化物。
作為具有阻擋性的層，在電晶體300和電晶體200之間較佳為設置絕緣體211、絕緣體212及絕緣體214。對絕緣體211、絕緣體212、及絕緣體214中的至少一個使用抑制氫等雜質的擴散或透過的材料，可以抑制包含在半導體基板311及電晶體300等中的氫或水等雜質擴散到電晶體200中。另外，藉由對絕緣體211、絕緣體212及絕緣體214中的至少一個使用抑制氧的透過的材料，可以抑制包含在電晶體200的通道或電晶體層413中的氧擴散到元件層411中。例如，作為絕緣體211及絕緣體212使用抑制氫或水等雜質的透過的材料，作為絕緣體214較佳為使用抑制氧的透過的材料。另外，作為絕緣體214較佳為使用吸收並積存氫的特性的材料。例如，作為絕緣體211及絕緣體212可以使用氮化矽及氮氧化矽等的氮化物。例如，作為絕緣體214可以使用氧化鋁、氧化鉿、氧化鎵及銦鎵鋅氧化物等的金屬氧化物。尤其較佳的是，作為絕緣體214使用氧化鋁。
另外，在電晶體層413及記憶體裝置層415的側面，就是說在記憶體單元470的側面較佳為設置絕緣體287，並且在記憶體單元470的頂面較佳為設置絕緣體282。此時，絕緣體282較佳為與絕緣體287接觸，絕緣體287較佳為與絕緣體211、絕緣體212及絕緣體214中的至少一個接觸。作為絕緣體287及絕緣體282較佳為使用可用於絕緣體214的材料。
另外，較佳為以覆蓋絕緣體282及絕緣體287的方式設置絕緣體283及絕緣體284，絕緣體283較佳為與絕緣體211、絕緣體212及絕緣體214中的至少一個接觸。在圖34中，絕緣體287與絕緣體214的側面、絕緣體212的側面及絕緣體211的頂面及側面接觸，絕緣體283與絕緣體287的頂面及側面及絕緣體211的頂面接觸的例子，然而本實施方式不侷限於此。絕緣體287也可以與絕緣體214的側面及絕緣體212的頂面及側面接觸，絕緣體283也可以與絕緣體287的頂面及側面及絕緣體212的頂面接觸。作為絕緣體282及絕緣體287較佳為使用可用於絕緣體211及絕緣體212的材料。
在上述結構中，作為絕緣體287及絕緣體282較佳為使用抑制氧的透過的材料。另外，作為絕緣體287及絕緣體282更佳為使用具有俘獲並固定氫的特性的材料。藉由在與電晶體200鄰接的一側使用具有俘獲並固定氫的功能的材料，電晶體200或記憶體單元470中的氫被絕緣體214、絕緣體287及絕緣體282俘獲並固定，因此可以降低電晶體200中的氫濃度。另外，作為絕緣體283及絕緣體284，較佳為使用抑制氫或水等雜質的透過的材料。
藉由採用上述結構，記憶體單元470由絕緣體211、絕緣體212、絕緣體214、絕緣體287、絕緣體282、絕緣體283及絕緣體284圍繞。明確而言，記憶體單元470由絕緣體214、絕緣體287及絕緣體282(有時記載為第一結構體)圍繞，記憶體單元470及第一結構體由絕緣體211、絕緣體212、絕緣體283及絕緣體284(有時記載為第二結構體)圍繞。另外，如此有時將由兩層以上的多個結構體圍繞記憶體單元470的結構稱為嵌套結構。在此，將記憶體單元470由多個結構體圍繞的情況記載為記憶體單元470被多個絕緣體密封的情況。
另外，第二結構體隔著第一結構體密封電晶體200。因此，第二結構體可以抑制存在於第二結構體外部的氫擴散到第二結構體內部(電晶體200一側)。也就是說，第一結構體可以高效地俘獲並固定存在於第二結構體的內部結構中的氫。
作為上述結構，明確而言，第一結構體可以使用氧化鋁等金屬氧化物，而第二結構體可以使用氮化矽等氮化物。更明確而言，較佳為在電晶體200和氮化矽膜之間配置氧化鋁膜。
再者，作為用於結構體的材料，藉由適當地設定成膜條件可以降低膜中的氫濃度。
一般來說，採用CVD法形成的膜的覆蓋性比採用濺射法形成的膜的覆蓋性高。另一方面，用於CVD法的化合物氣體在很多情況下包含氫，因此採用CVD法形成的膜的含氫量比採用濺射法形成的膜的含氫量多。
因此，例如，與電晶體200鄰接的膜較佳為使用其氫濃度得到降低的膜(明確而言，採用濺射法形成的膜)。另一方面，在作為抑制雜質的擴散的膜使用其覆蓋性高且其膜中的氫濃度較高的膜(明確而言，採用CVD法形成的膜)時，較佳為在電晶體200和其氫濃度較高且其覆蓋性高的膜之間配置具有俘獲並固定氫的功能且氫濃度被降低了的膜。
也就是說，作為與電晶體200鄰接地配置的膜，較佳為使用膜中的氫濃度較低的膜。另一方面，較佳為將氫濃度較高的膜與電晶體200分開配置。
作為上述結構，明確而言，在使用採用CVD法形成的氮化矽膜密封電晶體200時，較佳為在電晶體200和採用CVD法形成的氮化矽膜之間配置採用濺射法形成的氧化鋁膜。更佳的是，較佳為在採用CVD法形成的氮化矽膜和採用濺射法形成的氧化鋁膜之間配置採用濺射法形成的氮化矽膜。
另外，在採用CVD法進行成膜的情況下，也可以藉由使用不包含氫原子或氫原子含量少的化合物氣體進行成膜來降低包含在所形成的膜中的氫的濃度。
另外，較佳為在各電晶體層413和記憶體裝置層415之間或各記憶體裝置層415之間設置絕緣體282及絕緣體214。另外，較佳為在絕緣體282和絕緣體214之間設置絕緣體296。作為絕緣體296可以使用與絕緣體283及絕緣體284同樣的材料。另外，可以使用氧化矽或氧氮化矽。另外，可以使用公知的絕緣性材料。在此，絕緣體282、絕緣體296及絕緣體214也可以是構成電晶體200的要素。絕緣體282、絕緣體296及絕緣體214兼作電晶體200的組件，可以減少半導體裝置的製造所需的製程數量，因此是較佳的。
另外，較佳為設置在各電晶體層413和記憶體裝置層415之間或在各記憶體裝置層415之間的絕緣體282、絕緣體296及絕緣體214各自的側面較佳為與絕緣體287接觸。藉由採用這種結構，電晶體層413及記憶體裝置層415分別由絕緣體282、絕緣體296、絕緣體214、絕緣體287、絕緣體283及絕緣體284圍繞並密封。
另外，也可以在絕緣體284的周圍設置絕緣體274。另外，也可以以嵌入設置於絕緣體274、絕緣體284、絕緣體283及絕緣體211的方式形成導電體430。導電體430與電晶體300，亦即元件層411所包括的電路電連接。
另外，在記憶體裝置層415中，電容元件292設置在與電晶體200M相同的層，因此可以使記憶體裝置420的高度和電晶體200M的高度相同程度因而能夠抑制各記憶體裝置層415的高度過大。由此，比較容易地增加記憶體裝置層415的數量。例如，也可以將由電晶體層413及記憶體裝置層415構成的層層疊為100個左右。
＜電晶體200＞ 參照圖35A說明可用於電晶體層413所包括的電晶體200T及記憶體裝置420所包括的電晶體200M的電晶體200。
如圖35A所示那樣，電晶體200包括絕緣體216、導電體205(導電體205a及導電體205b)、絕緣體222、絕緣體224、氧化物230(氧化物230a、氧化物230b及氧化物230c)、導電體242(導電體242a、及導電體242b)、氧化物243(氧化物243a及氧化物243b)、絕緣體272、絕緣體273、絕緣體250、導電體260(導電體260a及導電體260b)。
另外，在絕緣體214上設置絕緣體216及導電體205，並且在絕緣體273上設置絕緣體280及絕緣體282。將絕緣體214、絕緣體280及絕緣體282可以看作構成電晶體200的一部分。
另外，本發明的一個實施方式的半導體裝置包括與電晶體200電連接並被用作插頭的導電體240(導電體240a及導電體240b)。另外，也可以以與被用作導電體240的側面接觸的方式設置絕緣體241(絕緣體241a及絕緣體241b)。另外，在絕緣體282上及導電體240上設置有與導電體240電連接並被用作佈線的導電體246(導電體246a及導電體246b)。
另外，導電體240a及導電體240b較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，導電體240a及導電體240b可以具有疊層結構。
當導電體240採用疊層結構時，較佳為使用具有抑制水或氫等雜質及氧的透過的功能的導電材料。例如，較佳為使用鉭、氮化鉭、鈦、氮化鈦、釕或氧化釕等。此外，可以以單層或疊層使用具有抑制水或氫等雜質及氧的透過的功能的導電材料。藉由使用該導電材料，可以進一步減少從絕緣體280等擴散的水或氫等雜質經過導電體240a及導電體240b混入氧化物230中。此外，可以防止添加到絕緣體280的氧被吸收到導電體240a及導電體240b。
另外，作為以與導電體240的側面接觸的方式設置的絕緣體241，例如可以使用氮化矽、氧化鋁或氮氧化矽等。因為絕緣體241以與絕緣體272、絕緣體273、絕緣體280及絕緣體282接觸的方式設置，所以可以抑制來自絕緣體280等的水或氫等雜質經過導電體240a及導電體240b混入氧化物230中。特別是，氮化矽因對氫具有高阻擋性而是較佳的。此外，可以防止絕緣體280所包含的氧被導電體240a及導電體240b吸收。
導電體246較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，該導電體可以具有疊層結構，例如，可以具有鈦或氮化鈦與上述導電材料的疊層結構。另外，該導電體可以以嵌入設置於絕緣體的開口中的方式形成。
在電晶體200中，導電體260被用作電晶體的第一閘極，而導電體205被用作電晶體的第二閘極。此外，導電體242a及導電體242b被用作源極電極或汲極電極。
氧化物230被用作包括通道形成區域的半導體。
絕緣體250被用作第一閘極絕緣體。絕緣體222及絕緣體224被用作第二閘極絕緣體。
在此，在圖35A所示的電晶體200中，在設置於絕緣體280、絕緣體273、絕緣體272及導電體242等的開口部中隔著氧化物230c及絕緣體250自對準地形成導電體260。
也就是說，導電體260隔著氧化物230c及絕緣體250以嵌入設置於包括絕緣體280等的開口的方式形成，因此，在導電體242a和導電體242b之間的區域不需要進行導電體260的對準。
在此，較佳為在形成於絕緣體280等的開口內設置氧化物230c。因此，絕緣體250及導電體260包括隔著氧化物230c與氧化物230b和氧化物230a的疊層結構重疊的區域。藉由採用該結構，可以連續形成氧化物230c及絕緣體250，從而可以保持氧化物230和絕緣體250的介面的清潔。因此，介面散射給載子傳導帶來的影響減少，從而電晶體200可以得到高通態電流及高頻率特性。
在圖35A所示的電晶體200中，導電體260的底面及側面與絕緣體250接觸。此外，絕緣體250的底面及側面與氧化物230c接觸。
另外，如圖35A所示，電晶體200具有絕緣體282和氧化物230c直接接觸的結構。藉由採用該結構，可以抑制絕緣體280所包含的氧向導電體260擴散。
因此，可以將絕緣體280所包含的氧藉由氧化物230c高效地供應到氧化物230a及氧化物230b，從而可以減少氧化物230a及氧化物230b中的氧空位來提高電晶體200的電特性及可靠性。
下面，說明根據本發明的一個實施方式的包括電晶體200的半導體裝置的詳細結構。
另外，較佳為在電晶體200中將被用作氧化物半導體的金屬氧化物(下面，有時稱為氧化物半導體)用於包括通道形成區域的氧化物230(氧化物230a、氧化物230b及氧化物230c)。
例如，被用作氧化物半導體的金屬氧化物的能隙為2eV以上，較佳為2.5eV以上。藉由使用能隙較寬的金屬氧化物，可以使電晶體200的非導通狀態下的洩漏電流(關態電流)為極小。藉由採用這種電晶體，可以提供低功耗的半導體裝置。
明確而言，作為氧化物230較佳為使用In-M-Zn氧化物(元素M為選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種)等金屬氧化物。特別是，作為元素M可以使用鋁、鎵、釔或錫。此外，作為氧化物230也可以使用In-M氧化物、In-Zn氧化物或M-Zn氧化物。
如圖35A所示，氧化物230較佳為包括絕緣體224上的氧化物230a、氧化物230a上的氧化物230b以及配置在氧化物230b上且其至少一部分與氧化物230b的頂面接觸的氧化物230c。在此，較佳為以其側面與氧化物243a、氧化物243b、導電體242a、導電體242b、絕緣體272、絕緣體273及絕緣體280接觸的方式設置氧化物230c。
也就是說，氧化物230包括氧化物230a、氧化物230a上的氧化物230b及氧化物230b上的氧化物230c。當在氧化物230b下設置有氧化物230a時，可以抑制雜質從形成在氧化物230a下的結構物擴散到氧化物230b。當在氧化物230b上設置有氧化物230c時，可以抑制雜質從形成在氧化物230c的上方的結構物擴散到氧化物230b。
注意，在電晶體200中，在通道形成區域及其附近層疊有氧化物230a、氧化物230b及氧化物230c的三層，但是本發明不侷限於此。例如，可以設置氧化物230b的單層、氧化物230b與氧化物230a的兩層結構、氧化物230b與氧化物230c的兩層結構或者四層以上的疊層結構。例如，也可以使氧化物230c具有兩層結構來形成四層的疊層結構。
另外，氧化物230較佳為具有由各金屬原子的原子個數比互不相同的氧化物構成的疊層結構。明確而言，用於氧化物230a的金屬氧化物的構成元素中的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物的構成元素中的元素M的原子個數比。另外，用於氧化物230a的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的相對於In的元素M的原子個數比。另外，用於氧化物230b的金屬氧化物中的相對於元素M的In的原子個數比較佳為大於用於氧化物230a的金屬氧化物中的相對於元素M的In的原子個數比。另外，氧化物230c可以使用可用於氧化物230a或氧化物230b的金屬氧化物。
明確而言，作為氧化物230a使用In：Ga：Zn=1：3：4[原子個數比]或其附近的組成、或者1：1：0.5[原子個數比]或其附近的組成的金屬氧化物，即可。
另外，作為氧化物230b，使用In：Ga：Zn=4：2：3[原子個數比]或其附近的組成、或者1：1：1[原子個數比]或其附近的組成的金屬氧化物，即可。另外，作為氧化物230b也可以使用In：Ga：Zn=5：1：3[原子個數比]或其附近的組成、或者In：Ga：Zn=10：1：3[原子個數比]或其附近的組成的金屬氧化物。另外，作為氧化物230b也可以使用In-Zn氧化物(例如，In：Zn=2：1[原子個數比]或其附近的組成、In：Zn=5：1[原子個數比]或其附近的組成、或者In：Zn=10：1[原子個數比]或其附近的組成)。另外，作為氧化物230b也可以使用In氧化物。
另外，作為氧化物230c，使用In：Ga：Zn=1：3：4[原子個數比或其附近的組成]、Ga：Zn=2：1[原子個數比]或其附近的組成、或者Ga：Zn=2：5[原子個數比]或其附近的組成的金屬氧化物，即可。另外，作為氧化物230c使用可用於氧化物230b的材料，並且以單層或疊層設置。例如，作為氧化物230c具有疊層結構時的具體例子，可以舉出In：Ga：Zn=4：2：3[原子個數比]或其附近的組成和In：Ga：Zn=1：3：4[原子個數比]或其附近的組成的疊層結構、Ga：Zn=2：1[原子個數比]或其附近的組成和In：Ga：Zn=4：2：3[原子個數比]或其附近的組成的疊層結構、Ga：Zn=2：5[原子個數比]或其附近的組成和In：Ga：Zn=4：2：3[原子個數比]或其附近的組成的疊層結構、以及氧化鎵和In：Ga：Zn=4：2：3[原子個數比]或其附近的組成的疊層結構等。
注意，也可以使實施方式1所示的記憶單元陣列30所包括的OS電晶體的結構和元件層40所包括的OS電晶體的結構不同。例如，作為設置在記憶單元陣列30的OS電晶體所包括的氧化物230c使用In：Ga：Zn=4：2：3[原子個數比]或其附近的組成的金屬氧化物，並且作為設置在元件層40的OS電晶體所包括的氧化物230c使用In：Ga：Zn=5：1：3[原子個數比]或其附近的組成、In：Ga：Zn=10：1：3[原子個數比]或其附近的組成、In：Zn=10：1[原子個數比]或其附近的組成、In：Zn=5：1[原子個數比]或其附近的組成、In：Zn=2：1[原子個數比]或其附近的組成的金屬氧化物，即可。
另外，在氧化物230b及氧化物230c中，藉由提高膜中的銦的比率，可以提高電晶體的通態電流或場效移動率等，所以是較佳的。另外，上述的附近的組成包括所希望的原子個數比的±30%的範圍。
另外，氧化物230b也可以具有結晶性。例如，較佳為使用下述CAAC-OS(c-axis aligned crystalline oxide semiconductor)。CAAC-OS等的具有結晶性的氧化物具有雜質及缺陷(氧空位等)少的結晶性高且緻密的結構。因此，可以抑制源極電極或汲極電極從氧化物230b抽出氧。此外，即使進行加熱處理也可以減少從氧化物230b被抽出的氧，所以電晶體200對製程中的高溫度(所謂熱積存：thermal budget)也很穩定。
導電體205以與氧化物230及導電體260重疊的方式配置。另外，導電體205較佳為以嵌入絕緣體216中的方式設置。
在導電體205被用作閘極的情況下，藉由獨立地改變供應到導電體205的電位而不使其與施加到導電體260的電位聯動，可以控制電晶體200的臨界電壓(Vth)。尤其是，藉由對導電體205施加負電位，可以使電晶體200的Vth更大且可以減小關態電流。因此，與不對導電體205施加負電位時相比，在對導電體205施加負電位的情況下，可以減小對導電體260施加的電位為0V時的汲極電流。
另外，如圖35A所示，導電體205較佳為比氧化物230中的不與導電體242a及導電體242b重疊的區域大。在此，雖然未圖示，然而導電體205較佳為延伸到氧化物230的通道寬度方向上比氧化物230a及氧化物230b外側的區域。就是說，較佳為在氧化物230的通道寬度方向的側面的外側，導電體205和導電體260隔著絕緣體重疊。藉由將導電體205設置得大，可以在形成導電體205後的製程的使用電漿的處理中，有時可以緩和局部帶電(也稱為電荷積聚(charge up))。但是，本發明的一個實施方式不侷限於此。只要導電體205至少與位於導電體242a和導電體242b之間的氧化物230重疊即可。
此外，以絕緣體224的底面為標準，氧化物230a及氧化物230b和導電體260不重疊的區域中的導電體260的底面較佳為位於比氧化物230b的底面低的位置。
雖然未圖示，然而在通道寬度方向上藉由使被用作閘極的導電體260具有隔著氧化物230c及絕緣體250覆蓋通道形成區域的氧化物230b的側面及頂面的結構，容易使從導電體260產生的電場作用於形成在氧化物230b中的通道形成區域整體。因此，可以增大電晶體200的通態電流來提高頻率特性。在本說明書中，將由導電體260及導電體205的電場電圍繞通道形成區域的電晶體的結構稱為surrounded channel(S-channel)結構。
導電體205a較佳為抑制水或氫等雜質及氧的透過的導電體。例如，可以使用鈦、氮化鈦、鉭或氮化鉭。此外，導電體205b較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，雖然示出具有兩層結構的導電體205，但是導電體205也可以採用三層以上的多層結構。
在此，藉由作為氧化物半導體、位於氧化物半導體的下層的絕緣體或導電體、及位於氧化物半導體的上層的絕緣體或導電體，以不暴露於大氣的方式連續地形成不同種類的膜，可以形成雜質(尤其是氫、水)濃度得到降低的實質上高純度本質的氧化物半導體膜，所以是較佳的。
絕緣體222、絕緣體272及絕緣體273中的至少一個較佳為被用作抑制水或氫等雜質從基板一側或上方混入電晶體200中的阻擋絕緣膜。因此，作為絕緣體222、絕緣體272及絕緣體273中的至少一個較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2 O、NO、NO2 等)、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的絕緣材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)的絕緣材料。
例如，作為絕緣體273較佳為使用氮化矽或氮氧化矽等，而作為絕緣體222及絕緣體272較佳為使用氧化鋁或氧化鉿等。
由此，可以抑制水或氫等雜質隔著絕緣體222向電晶體200一側擴散。或者，可以抑制絕緣體224等所包含的氧隔著絕緣體222向基板一側擴散。
此外，還可以抑制水或氫等雜質從隔著絕緣體272及絕緣體273配置的絕緣體280等向電晶體200一側擴散。如此，較佳為採用由具有抑制水或氫等雜質及氧的擴散的功能的絕緣體272及絕緣體273圍繞電晶體200的結構。
在此，與氧化物230接觸的絕緣體224較佳為藉由加熱使氧脫離。在本說明書中，有時將藉由加熱脫離的氧稱為過量氧。例如，作為絕緣體224可以適當地使用氧化矽或氧氮化矽等。藉由以與氧化物230接觸的方式設置包含過量氧的絕緣體，可以減少氧化物230中的氧空位，從而可以提高電晶體200的可靠性。
明確而言，作為絕緣體224，較佳為使用藉由加熱使部分氧脫離的氧化物材料。藉由加熱使氧脫離的氧化物是指在熱脫附譜(TDS(Thermal Desorption Spectroscopy))分析中氧分子的脫離量為1.0×1018 molecules/cm3 以上，較佳為1.0×1019 molecules/cm3 以上，進一步較佳為2.0×1019 molecules/cm3 以上，或者3.0×1020 molecules/cm3 以上的氧化物膜。另外，進行上述TDS分析時的膜的表面溫度較佳為在100℃以上且700℃以下，或者100℃以上且400℃以下的範圍內。
絕緣體222較佳為被用作抑制水或氫等雜質從基板一側混入電晶體200中的阻擋絕緣膜。例如，絕緣體222的氫透過性較佳為比絕緣體224低。藉由由絕緣體222及絕緣體283圍繞絕緣體224及氧化物230等，可以抑制水或氫等雜質從外部進入電晶體200中。
再者，絕緣體222較佳為具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)。例如，絕緣體222的氧透過性較佳為比絕緣體224低。藉由使絕緣體222具有抑制氧或雜質的擴散的功能，可以減少氧化物230所具有的氧擴散到絕緣體220的下側，所以是較佳的。此外，可以抑制導電體205與絕緣體224及氧化物230所具有的氧起反應。
絕緣體222較佳為使用包含作為絕緣材料的鋁和鉿中的一個或兩個的氧化物的絕緣體。作為包含鋁和鉿中的一個或兩個的氧化物的絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。當使用這種材料形成絕緣體222時，絕緣體222被用作抑制氧從氧化物230釋放或氫等雜質從電晶體200的周圍部進入氧化物230的層。
或者，例如也可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。或者，也可以對上述絕緣體進行氮化處理。或者，還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽。
此外，作為絕緣體222，例如也可以以單層或疊層使用包含氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3 )或(Ba，Sr)TiO3 (BST)等所謂的high-k材料的絕緣體。例如，在絕緣體222為疊層的情況下，使用依次形成氧化鋯、氧化鋁和氧化鋯的三層的疊層或依次形成氧化鋯、氧化鋁、氧化鋯和氧化鋁的四層的疊層等，即可。另外，作為絕緣體222可以使用包含鉿及鋯的化合物等。在進行半導體裝置的微型化及高積體化時，因為用於閘極絕緣體及電容元件的電介質的薄膜化，有時產生電晶體或電容元件的洩漏電流等的問題。藉由作為被用作用於閘極絕緣體及電容元件的電介質的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位且確保電容元件的電容。
另外，絕緣體222及絕緣體224也可以具有兩層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料構成的疊層結構。
此外，也可以在氧化物230b和被用作源極電極或汲極電極的導電體242(導電體242a及導電體242b)之間配置氧化物243(氧化物243a及氧化物243b)。由於導電體242不與氧化物230b接觸，可以抑制導電體242吸收氧化物230b的氧。也就是說，藉由防止導電體242的氧化，可以抑制導電體242的導電率下降。因此，氧化物243較佳為具有抑制導電體242的氧化的功能。
當在被用作源極電極或汲極電極的導電體242和氧化物230b之間配置具有抑制氧透過的功能的氧化物243時，導電體242和氧化物230b之間的電阻下降，所以是較佳的。藉由採用這種結構，可以提高電晶體200的電特性及電晶體200的可靠性。
作為氧化物243，也可以使用具有選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、或鎂等中的一種或多種的元素M的金屬氧化物。特別是，作為元素M較佳為使用鋁、鎵、釔或錫。氧化物243中的元素M的濃度較佳為比氧化物230b高。另外，作為氧化物243，還可以使用氧化鎵。此外，作為氧化物243，還可以使用In-M-Zn氧化物等金屬氧化物。明確而言，用於氧化物243的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的相對於In的元素M的原子個數比。此外，氧化物243的厚度較佳為0.5nm以上且5nm以下，較佳為1nm以上且3nm以下。另外，氧化物243較佳為具有結晶性。當氧化物243具有結晶性時，能夠更好地抑制氧化物230釋放氧。例如，當氧化物243具有六方晶等結晶結構時，有時可以抑制氧化物230釋放氧。
另外，不必須設置氧化物243。在此情況下，因導電體242(導電體242a及導電體242b)和氧化物230接觸而氧化物230中的氧擴散到導電體242中，由此導電體242有時被氧化。導電體242的導電率因氧化而下降的可能性變高。注意，也可以將氧化物230中的氧向導電體242擴散的情況稱為導電體242吸收氧化物230中的氧。
此外，當氧化物230中的氧擴散到導電體242(導電體242a及導電體242b)時，導電體242a和氧化物230b之間及導電體242b和氧化物230b之間可能會形成不必要的層。因為該不必要的層包含比導電體242多的氧，所以推測該不必要的層具有絕緣性。此時，可以認為導電體242、該不必要的層和氧化物230b的三層結構是由金屬-絕緣體-半導體構成的三層結構，有時也將其稱為MIS(Metal-Insulator-Semiconductor)結構或以MIS結構為主的二極體結構。
注意，上述不必要的層不侷限於形成在導電體242和氧化物230b之間，例如，不必要的層會形成在導電體242和氧化物230c之間或者導電體242和氧化物230b之間及導電體242和氧化物230c之間。
在氧化物243上設置被用作源極電極及汲極電極的導電體242(導電體242a及導電體242b)。導電體242的厚度例如可以為1nm以上且50nm以下，較佳為2nm以上且25nm以下。
作為導電體242，較佳為使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶和鑭中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等。例如，較佳為使用氮化鉭、氮化鈦、鎢、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。另外，氮化鉭、氮化鈦、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物是不容易氧化的導電材料或者吸收氧也維持導電性的材料，所以是較佳的。
與導電體242頂面接觸地設置有絕緣體272，並且絕緣體272較佳為被用作障壁層。藉由採用該結構，可以抑制導電體242吸收絕緣體280所包含的過量氧。此外，藉由抑制導電體242的氧化，可以抑制電晶體200和佈線之間的接觸電阻的增加。由此，可以對電晶體200賦予良好的電特性及可靠性。
因此，絕緣體272較佳為具有抑制氧的擴散的功能。例如，絕緣體272較佳為具有抑制來自絕緣體280的氧的擴散的功能。作為絕緣體272，例如較佳為形成包含鋁和鉿中的一者或兩者的氧化物的絕緣體。此外，作為絕緣體272，例如，可以使用包含氮化鋁的絕緣體。
如圖35A所示，絕緣體272與導電體242b的頂面的一部分及導電體242b的側面接觸。雖然未圖示，但是絕緣體272與導電體242a的頂面的一部分及導電體242a的側面接觸。另外，在絕緣體272上配置有絕緣體273。藉由採用該結構，例如可以抑制添加到絕緣體280的氧被導電體242吸收。
絕緣體250被用作閘極絕緣體。絕緣體250較佳為與氧化物230c的頂面接觸地配置。絕緣體250可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。
與絕緣體224同樣地，絕緣體250較佳為使用藉由加熱釋放氧的絕緣體形成。藉由作為絕緣體250以與氧化物230c的頂面接觸的方式設置藉由加熱釋放氧的絕緣體，可以高效地對氧化物230b的通道形成區域供應氧。與絕緣體224同樣，較佳為降低絕緣體250中的水或氫等雜質的濃度。絕緣體250的厚度較佳為1nm以上且20nm以下。
另外，也可以在絕緣體250與導電體260之間設置金屬氧化物。該金屬氧化物較佳為抑制氧從絕緣體250擴散到導電體260。藉由設置抑制氧的擴散的金屬氧化物，可以抑制氧從絕緣體250擴散到導電體260。換言之，可以抑制供應到氧化物230的氧量的減少。另外，可以抑制因絕緣體250中的氧導致導電體260被氧化。
另外，該金屬氧化物有時被用作閘極絕緣體的一部分。因此，在將氧化矽或氧氮化矽等用於絕緣體250的情況下，作為該金屬氧化物較佳為使用作為相對介電常數高的high-k材料的金屬氧化物。藉由使閘極絕緣體具有絕緣體250與該金屬氧化物的疊層結構，可以形成具有熱穩定性且相對介電常數高的疊層結構。因此，可以在保持閘極絕緣體的物理厚度的同時降低在電晶體工作時施加的閘極電位。另外，可以減少被用作閘極絕緣體的絕緣體的等效氧化物厚度(EOT)。
明確而言，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺和鎂等中的一種或兩種以上的金屬氧化物。特別是，較佳為使用作為包含鋁及鉿中的一者或兩者的氧化物的絕緣體的氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。
或者，該金屬氧化物有時被用作閘極的一部分。在此情況下，較佳為將包含氧的導電材料設置在通道形成區域一側。藉由將包含氧的導電材料設置在通道形成區域一側，從該導電材料脫離的氧容易被供應到通道形成區域。
尤其是，作為被用作閘極的導電體，較佳為使用含有包含在形成通道的金屬氧化物中的金屬元素及氧的導電材料。此外，也可以使用含有上述金屬元素及氮的導電材料。此外，可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物。此外，也可以使用包含氮的銦鎵鋅氧化物。藉由使用上述材料，有時可以俘獲形成通道的金屬氧化物所包含的氫。或者，有時可以俘獲從外部的絕緣體等混入的氫。
雖然在圖35A中，導電體260具有兩層結構，但是也可以具有單層結構或三層以上的疊層結構。
作為導電體260a較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2 O、NO、NO2 等)、銅原子等雜質的擴散的功能的導電材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
此外，當導電體260a具有抑制氧的擴散的功能時，可以抑制絕緣體250所包含的氧使導電體260b氧化而導致導電率的下降。作為具有抑制氧的擴散的功能的導電材料，例如，較佳為使用鉭、氮化鉭、釕或氧化釕等。
此外，作為導電體260b較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，由於導電體260還被用作佈線，所以較佳為使用導電性高的導電體。例如，可以使用以鎢、銅或鋁為主要成分的導電材料。另外，導電體260b可以具有疊層結構，例如可以具有鈦或氮化鈦與上述導電材料的疊層結構。
＜＜金屬氧化物＞＞ 作為氧化物230，較佳為使用被用作氧化物半導體的金屬氧化物。以下，將說明可用於根據本發明的氧化物230的金屬氧化物。
金屬氧化物較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。另外，除此之外，較佳為還包含鎵、釔、錫等。或者，也可以包含硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢或鎂等中的一種或多種。
在此，估計為金屬氧化物是具有銦、元素M及鋅的In-M-Zn氧化物(元素M為選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種)的情況。特別是，作為元素M可以使用鋁、鎵、釔或錫。
注意，在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物(metal oxide)。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
＜電晶體300＞ 使用圖35B說明電晶體300。電晶體300設置在半導體基板311上，並包括：用作閘極的導電體316、用作閘極絕緣體的絕緣體315、由半導體基板311的一部分構成的半導體區域313；以及用作源極區或汲極區的低電阻區域314a及低電阻區域314b。電晶體300可以是p通道型或n通道型。
在此，在圖35B所示的電晶體300中，形成通道的半導體區域313(半導體基板311的一部分)具有凸形狀。此外，以隔著絕緣體315覆蓋半導體區域313的側面及頂面的方式設置導電體316。此外，導電體316可以使用調整功函數的材料。因為利用半導體基板311的凸部，所以這種電晶體300也被稱為FIN型電晶體。此外，也可以以與凸部的上表面接觸的方式具有用來形成凸部的遮罩的絕緣體。此外，雖然在此示出對半導體基板311的一部分進行加工來形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸部的半導體膜。
注意，圖35B所示的電晶體300的結構只是一個例子，不侷限於上述結構，根據電路結構或驅動方法使用適當的電晶體即可。
＜記憶體裝置420＞ 接著，參照圖36A說明圖34所示的記憶體裝置420。另外，關於記憶體裝置420所包括的電晶體200M，省略與電晶體200重複的說明。
在記憶體裝置420中，電晶體200M的導電體242a被用作電容元件292的電極中的一個，絕緣體272及絕緣體273被用作電介質。以隔著絕緣體272及絕緣體273與導電體242a重疊的方式設置導電體290，並且被用作電容元件292的電極中的另一個。導電體290也可以被用作鄰接的記憶體裝置420所包括的電容元件292的電極中的另一個。另外，導電體290也可以與鄰接的記憶體裝置420所包括的導電體290電連接。
導電體290以隔著絕緣體272及絕緣體273配置在導電體242a的頂面及導電體242a的側面。此時，與利用導電體242a和導電體290重疊的面積而得到的電容相比，電容元件292可以得到更大的電容，所以是較佳的。
導電體424與導電體242b電連接，並且隔著導電體205與位於下方的層的導電體424電連接。
作為電容元件292的電介質可以使用氮化矽、氮氧化矽、氧化鋁及氧化鉿等。另外，可以使用這些材料的疊層。在電容元件292的電介質具有疊層結構的情況下，可以使用氧化鋁和氮化矽的疊層、氧化鉿和氧化矽的疊層。在此，疊層的上下沒有限定。例如，可以在氧化鋁上層疊氮化矽，也可以在氮化矽上層疊氧化鋁。
另外，作為電容元件292的電介質，可以使用具有比上述材料更高的介電常數的氧化鋯。作為電容元件292的電介質，既可以作為單層使用氧化鋯，又可以作為疊層的一部分使用氧化鋯。例如，可以使用氧化鋯和氧化鋁的疊層。另外，作為電容元件292的電介質可以使用三層的疊層，作為第一層及第三層使用氧化鋯，作為第一層及第三層之間的第二層使用氧化鋁。
作為電容元件292的電介質使用具有高介電常數的氧化鋯，可以減少在記憶體裝置420中電容元件292佔有的面積。因此，可以減少記憶體裝置420所需要的面積，因而能夠提高位元成本(bit cost)，這是較佳的。
另外，作為導電體290可以使用可用於導電體205、導電體242、導電體260及導電體424等的材料。
在本實施方式中示出隔著導電體424對稱地配置電晶體200M及電容元件292的例子。如此，藉由配置一對電晶體200M及電容元件292，可以減少與電晶體200M電連接的導電體424的數量。因此，可以減少記憶體裝置420所需要的面積，因而能夠提高位元成本，這是較佳的。
在絕緣體241設置在導電體424的側面的情況下，導電體424與導電體242b的頂面的至少一部分連接。
藉由使用導電體424及導電體205，可以記憶體單元470中的電晶體200T與記憶體裝置420電連接。
＜記憶體裝置420的變形例子1＞ 接著，參照圖36B作為記憶體裝置420的變形例子說明記憶體裝置420A。記憶體裝置420A包括電晶體200M及與電晶體200M電連接的電容元件292A。電容元件292A設置在電晶體200M的下方。
在記憶體裝置420A中，導電體242a配置在形成於氧化物243a、氧化物230b、氧化物230a、絕緣體224及絕緣體222的開口中並且在開口底部與導電體205電連接。導電體205與電容元件292A電連接。
電容元件292A包括被用作電極中的一個的導電體294、被用作電介質的絕緣體295及被用作電極中的另一個的導電體297。導電體297隔著絕緣體295與導電體294重疊。另外，導電體297與導電體205電連接。
在設置在絕緣體296上的絕緣體298中形成的開口的底部及側面配置導電體294，以覆蓋絕緣體298及導電體294的方式設置絕緣體295。另外，導電體297以嵌入設置於絕緣體295所具有的凹部的方式形成。
另外，以嵌入設置於絕緣體296的方式形成導電體299，並且導電體299與導電體294電連接。導電體299也可以與鄰接的記憶體裝置420A的導電體294電連接。
導電體297以隔著絕緣體295配置在導電體294的頂面及導電體294的側面。此時，與利用導電體294和導電體297重疊的面積而得到的電容相比，電容元件292A可以得到更大的電容，所以是較佳的。
作為被用作電容元件292A的電介質的絕緣體295，可以使用氮化矽、氮氧化矽、氧化鋁及氧化鉿等。另外，可以使用這些材料的疊層。在絕緣體295具有疊層結構的情況下，可以使用氧化鋁和氮化矽的疊層、氧化鉿和氧化矽的疊層。在此，疊層的上下沒有限定。例如，可以在氧化鋁上層疊氮化矽，也可以在氮化矽上層疊氧化鋁。
另外，作為絕緣體295，可以使用具有比上述材料更高的介電常數的氧化鋯。作為絕緣體295，既可以使用單層的氧化鋯，又可以作為疊層的一部分使用氧化鋯。例如，可以使用氧化鋯和氧化鋁的疊層。另外，作為絕緣體295可以使用三層的疊層，作為第一層及第三層使用氧化鋯，作為第一層及第三層之間的第二層使用氧化鋁。
作為絕緣體295使用具有高介電常數的氧化鋯，可以減少在記憶體裝置420A中電容元件292A佔有的面積。因此，可以減少記憶體裝置420A所需要的面積，因而能夠提高位元成本，這是較佳的。
另外，作為導電體297、導電體294及導電體299可以使用可用於導電體205、導電體242、導電體260及導電體424等的材料。
另外，作為絕緣體298可以使用可用於絕緣體214、絕緣體216、絕緣體224及絕緣體280等的材料。
＜記憶體裝置420的變形例子2＞ 接著，參照圖36C作為記憶體裝置420的變形例子說明記憶體裝置420B。記憶體裝置420B包括電晶體200M及與電晶體200M電連接的電容元件292B。電容元件292B設置在電晶體200M的上方。
電容元件292B包括被用作電極中的一個的導電體276、被用作電介質的絕緣體277及被用作電極中的另一個的導電體278。導電體278隔著絕緣體277與導電體276重疊。
在絕緣體282上設置絕緣體275，在形成於絕緣體275、絕緣體282、絕緣體280、絕緣體273及絕緣體272的開口的底部及側面設置導電體276。絕緣體277以覆蓋絕緣體282及導電體276的方式設置。另外，以在絕緣體277所具有的凹部中與導電體276重疊的方式設置導電體278，其至少一部分隔著絕緣體277設置在絕緣體275上。導電體278也可以被用作鄰接的記憶體裝置420B所包括的電容元件292B的電極中的另一個。另外，導電體278也可以與鄰接的記憶體裝置420B所包括的導電體278電連接。
導電體278以隔著絕緣體277配置在導電體276的頂面及導電體276的側面。此時，與利用導電體276和導電體278重疊的面積而得到的電容相比，電容元件292B可以得到更大的電容，所以是較佳的。
另外，也可以以嵌入設置於導電體278所具有的凹部的方式形成絕緣體279。
被用作電容元件292B的電介質的絕緣體277，可以使用氮化矽、氮氧化矽、氧化鋁及氧化鉿等。另外，可以使用這些材料的疊層。在絕緣體277具有疊層結構的情況下，可以使用氧化鋁和氮化矽的疊層、氧化鉿和氧化矽的疊層。在此，疊層的上下沒有限定。例如，可以在氧化鋁上層疊氮化矽，也可以在氮化矽上層疊氧化鋁。
另外，作為絕緣體277，可以使用具有比上述材料更高的介電常數的氧化鋯。作為絕緣體277，既可以使用單層的氧化鋯，又可以作為疊層的一部使用氧化鋯。例如，可以使用氧化鋯和氧化鋁的疊層。另外，作為絕緣體277可以使用三層的疊層，作為第一層及第三層使用氧化鋯，作為第一層及第三層之間的第二層使用氧化鋁。
作為絕緣體277使用具有高介電常數的氧化鋯，可以減少在記憶體裝置420B中電容元件292B佔有的面積。因此，可以減少記憶體裝置420B所需要的面積，因而能夠提高位元成本。
另外，作為導電體276及導電體278，可以使用可用於導電體205、導電體242、導電體260及導電體424等的材料。
另外，作為絕緣體275及絕緣體279可以使用可用於絕緣體214、絕緣體216、絕緣體224及絕緣體280等的材料。
＜記憶體裝置420和電晶體200T的連接＞ 在圖34中的以點劃線圍繞的區域422中，雖然記憶體裝置420經過導電體424及導電體205與電晶體200T的閘極電連接，然而本實施方式不侷限於此。
圖37示出記憶體裝置420經過導電體424、導電體205、導電體246b及導電體240b與被用作電晶體200T的源極及汲極中的一個的導電體242b電連接的例子。
如此，根據電晶體層413所包括的電路的功能，可以決定記憶體裝置420和電晶體200T的連接方法。
圖38示出記憶體單元470包括具有電晶體200T的電晶體層413及四層的記憶體裝置層415(記憶體裝置層415_1至記憶體裝置層415_4)的例子。
記憶體裝置層415_1至記憶體裝置層415_4分別包括多個記憶體裝置420。
記憶體裝置420經過導電體424及導電體205與不同的記憶體裝置層415所包括的記憶體裝置420及電晶體層413所具有的電晶體200T電連接。
記憶體單元470由絕緣體211、絕緣體212、絕緣體214、絕緣體287、絕緣體282、絕緣體283及絕緣體284密封。在絕緣體284的周囲設置絕緣體274。另外，絕緣體274、絕緣體284、絕緣體283及絕緣體211設有導電體430並與元件層411電連接。
另外，在密封結構的內部設有絕緣體280。絕緣體280具有由於加熱釋放氧的功能。另外，絕緣體280具有過量氧區域。
另外，絕緣體211、絕緣體283及絕緣體284較佳為對氫具有高阻擋性的材料。另外，絕緣體214、絕緣體282及絕緣體287較佳為俘獲氫或固定氫的材料。
例如，作為上述對氫具有高阻擋性的材料舉出氮化矽或氮氧化矽等。另外，作為上述俘獲氫或固定氫的材料可以舉出氧化鋁、氧化鉿、以及包含鋁及鉿的氧化物(鋁酸鉿)等。
注意，在本說明書中，阻擋性是指抑制所對應的物質的擴散的功能(也可以說透過性低)。或者，是指俘獲並固定所對應的物質(也稱為吸雜)的功能。
另外，對用於絕緣體211、絕緣體212、絕緣體214、絕緣體287、絕緣體282、絕緣體283及絕緣體284的材料的結晶結構沒有特別的限制，然而採用具有非晶性或結晶性的結構，即可。例如，作為俘獲氫或固定氫的材料，較佳為使用非晶性氧化鋁膜。與結晶性高的氧化鋁相比，有時非晶性氧化鋁所俘獲及固定的氫量大。
在此，可以估計為對絕緣體280的氧化物半導體中的氫的擴散，絕緣體280中的過量氧具有如下模型。
存在於氧化物半導體中的氫經過接觸於氧化物半導體的絕緣體280擴散到其他結構體。絕緣體280中的過量氧與氧化物半導體中的氧起反應而成為OH鍵合，該氫擴散到絕緣體280中。當具有OH鍵合的氫原子到達俘獲氫或固定氫的材料(典型為絕緣體282)時，氫原子與鍵合於絕緣體282中的原子(例如，金屬原子等)的氧原子起反應並在絕緣體282中俘獲或固定。另一方面，具有OH鍵合的過量氧的氧原子被估計為作為過量氧殘留在絕緣體280中。換言之，在該氫的擴散時絕緣體280中的過量氧發揮架橋的作用的可能性高。
為了滿足上述模型，重要的要素之一是半導體裝置的製程。
作為一個例子，在氧化物半導體形成包含過量氧的絕緣體280之後形成絕緣體282。然後，較佳為進行加熱處理。明確而言，在包含氧的氛圍、包含氮的氛圍或氧和氮的混合氛圍下以350℃以上，較佳為400℃以上的溫度進行該加熱處理。加熱處理的時間為1個小時以上，較佳為4個小時以上，更佳為8個小時以上。
藉由上述加熱處理，氧化物半導體中的氫可以經過絕緣體280、絕緣體282及絕緣體287擴散到外部。換言之，可以減少存在於氧化物半導體及該氧化物半導體附近的氫的絕對量。
在上述加熱處理之後形成絕緣體283及絕緣體284。因為絕緣體283及絕緣體284是具有對氫的高阻擋性的材料，所以可以抑制擴散到外部的氫或存在於外部的氫侵入內部，明確而言，氧化物半導體或絕緣體280一側。
注意，雖然關於上述加熱處理示出在形成絕緣體282之後進行的例子，然而不侷限於此。例如，可以在形成電晶體層413之後或者在形成記憶體裝置層415_1至記憶體裝置層415_3之後分別進行上述加熱處理。此外，在藉由上述加熱處理將氫擴散到外部時，將氫擴散到電晶體層413的上方或橫方向。與此同樣，在形成記憶體裝置層415_1至記憶體裝置層415_3之後進行加熱處理的情況下，氫擴散到上方或橫方向。
另外，在上述製程中，藉由絕緣體211和絕緣體283接觸來形成上述密封結構。
如上所述那樣，藉由採用上述結構及上述製程，可以提供使用減少了氫濃度的氧化物半導體的半導體裝置。因此，可以提供一種可靠性良好的半導體裝置。另外，根據本發明的一個實施方式可以提供一種具有良好的電特性的半導體裝置。
圖39A至圖39C示出導電體424的配置與圖38不同的例子的圖。圖39A示出從頂面看記憶體裝置420時的佈局圖，圖39B示出在圖39A中以點劃線A1-A2表示的部分的剖面圖，圖39C示出在圖39A中以點劃線B1-B2表示的部分的剖面圖。另外，在圖39A中，為了明確起見，省略表示導電體205。在設置導電體205的情況下，導電體205包括與導電體260及導電體424重疊的區域。
如圖39A所示那樣，設有導電體424的開口，亦即導電體424，除了重疊於氧化物230a及氧化物230b的區域之外，還設置在氧化物230a及氧化物230b的外側。在圖39A中示出導電體424突出到氧化物230a及氧化物230b的B2一側的方式設置的例子，然而本實施方式不侷限於此。導電體424既可以以突出到氧化物230a及氧化物230b的B1一側的方式設置，又可以以突出到B1一側及B2一側的兩者的方式設置。
圖39B及圖39C示出在記憶體裝置層415_p-1上層疊記憶體裝置層415_p的例子(p為2以上且n以下的自然數)。記憶體裝置層415_p-1所包括的記憶體裝置420經過導電體424及導電體205與記憶體裝置層415_p所包括的記憶體裝置420電連接。
圖39B示出在記憶體裝置層415_p-1中導電體424與記憶體裝置層415_p-1中的導電體242及記憶體裝置層415_p中的導電體205連接的例子。在此，導電體424在導電體242、氧化物243、氧化物230b及氧化物230a的B2一側的外側與記憶體裝置層415_p-1的導電體205連接。
在圖39C中，導電體424沿著導電體242、氧化物243、氧化物230b及氧化物230a的B2一側的側面形成，並且經過在絕緣體280、絕緣體273、絕緣體272、絕緣體224及絕緣體222形成的開口與導電體205電連接。在此，在圖39B中，以虛線示出導電體424沿著導電體242、氧化物243、氧化物230b及氧化物230a的B2一側的側面形成的例子。另外，有時在導電體242、氧化物243、氧化物230b、氧化物230a、絕緣體224及絕緣體222的B2一側的側面和導電體424之間形成絕緣體241。
藉由將導電體424設置在不與導電體242等重疊的區域，記憶體裝置420可以與設置在不同的記憶體裝置層415的記憶體裝置420電連接。另外，記憶體裝置420也可以與設置在電晶體層413的電晶體200T電連接。
此外，在將導電體424被用作位元線時，藉由在不與導電體242等重疊的區域也設置導電體424，可以擴大在B1-B2方向上相鄰的記憶體裝置420的位元線的距離。如圖39A所示那樣，導電體242上的導電體424之間的距離為d1，然而比氧化物230a下方的層，亦即位於絕緣體224及絕緣體222形成的開口中的導電體424之間的距離為d2，因此d2比d1大。與在B1-B2方向上相鄰的導電體424之間的距離為d1的情況相比，藉由將一部分的距離設定為d2可以減少導電體424的寄生電容。藉由減少導電體424的寄生電容，可以減少電容元件292所需的電容，所以是較佳的。
在記憶體裝置420中設置被用作兩個記憶單元的共同位元線的導電體424。藉由適當地調整被用作電介質的介電常數或位元線間的寄生電容，可以縮小各記憶單元的單元尺寸。在此，關於以通道長度為30nm(也稱為30nm節點)時的記憶單元的單元尺寸的估計、位元密度的估計及位元成本的估計進行說明。另外，在下面說明的圖40A至圖40D中，為了明確起見，省略表示導電體205。在設置導電體205的情況下，導電體205包括與導電體260及導電體424重疊的區域。
在圖40A中示出作為電容元件的電介質，依次層疊10nm的厚度的氧化鉿及其上1nm的氧化矽，在記憶體裝置420所包括的各記憶單元的導電體242、氧化物243、氧化物230a和氧化物230b之間形成狹縫，並且以與導電體242及該狹縫重疊的方式設置被用作位元線的導電體424的例子。將藉由這種方法而得到的記憶單元432稱為單元A。
單元A中的單元尺寸為45.25F2 。
在圖40B中示出作為電容元件的電介質，依次層疊第一氧化鋯、其上的氧化鋁、以及其上的第二氧化鋯，在記憶體裝置420所包括的各記憶單元的導電體242、氧化物243、氧化物230a和氧化物230b之間形成狹縫，並且以與導電體242及該狹縫重疊的方式設置被用作位元線的導電體424的例子。將藉由這種方法而得到的記憶單元433稱為單元B。
因為單元B的作為電容元件的電介質的介電常數比單元A高，所以可以縮小電容元件的面積。因此，在單元B中，與單元A相比，可以減小單元尺寸。單元B中的單元尺寸為25.53F2 。
單元A及單元B對應於圖34、圖36A至圖36C及圖37所示的記憶體裝置420、記憶體裝置420A或記憶體裝置420B所包括的記憶單元。
在圖40C中示出作為電容元件的電介質，依次層疊第一氧化鋯、其上的氧化鋁及其上的第二氧化鋯，各記憶單元共同具有記憶體裝置420所包括的導電體242、氧化物243、氧化物230a及氧化物230b，並且以與導電體242重疊的一部分及導電體242的外側的一部分重疊的方式設置被用作位元線的導電體424的例子。將藉由這種方法而得到的記憶單元434稱為單元C。
與導電體242的上方相比，在比氧化物230a下方的層中單元C中的導電體424之間的距離更大。因此，可以減少導電體424的寄生電容，並且可以縮小電容元件的面積。另外，在導電體242、氧化物243、氧化物230a及氧化物230b不形成狹縫。由此，與單元A及單元B相比，單元C可以縮小單元尺寸。單元C中的單元尺寸為17.20F2 。
在圖40D中示出在單元C中不設置導電體205及絕緣體216的例子。將這種記憶單元435稱為單元D。
藉由在單元D中不設置導電體205及絕緣體216，可以減薄記憶體裝置420的厚度。因此，可以減薄包括記憶體裝置420的記憶體裝置層415，可以降低層疊多個記憶體裝置層415的記憶體單元470的高度。在將導電體424及導電體205看作位元線時，可以在記憶體單元470中縮短位元線。因為可以縮短位元線，減少位元線的寄生負載，從而進一步地減少導電體424的寄生電容，而可以縮小電容元件的面積。另外，在導電體242、氧化物243、氧化物230a及氧化物230b不形成狹縫。由此，與單元A、單元B及單元C相比，單元D可以縮小單元尺寸。單元D中的單元尺寸為15.12F2 。
單元C及單元D對應於圖39A至圖39C所示的記憶體裝置420所包括的記憶單元。
在此，估計單元A至單元D、以及單元D中進行多位準的單元E的位元密度及位元成本Cb 。另外，對所得到的估計與現在市售的DRAM中的位元密度及位元成本的估計值進行比較。
利用公式1估計本發明的一個實施方式的半導體裝置中的位元成本Cb 。
[公式1]
Figure 02_image001
在此，n表示記憶體裝置層的疊層的數量、Pc 作為共同部分主要表示元件層411的圖案化次數、Ps 表示記憶體裝置層415及電晶體層413的每一個的圖案化次數、Dd 表示DRAM的位元密度、D3d 表示一個記憶體裝置層415的位元密度、Pd 表示DRAM的圖案化次數。注意，Pd 包括由於縮減而發生的增加量。
表1示出市售的DRAM的位元密度的估計值及本發明的一個實施方式的半導體裝置的位元密度的估計值。另外，市售的DRAM的製程節點具有18nm及1Xnm的兩種。另外，以本發明的一個實施方式的半導體裝置的製程節點為30nm，估計單元A至單元E中的記憶體裝置層的疊層的數量分別為5層、10層及20層的位元密度。
[表1]
DRAM 本發明的一個實施方式的記憶體裝置
製造廠 A公司 B公司 -
製程節點 18 nm 1X nm 30nm
疊層的數量 - - 5 10 20
位元密度 [Gb/mm2] (*)為估計值 0.19 (*) 0.14 (*) 單元A 0.05 0.10 0.20
單元B 0.09 0.17 0.35
單元C 0.13 0.26 0.52
單元D 0.15 0.29 0.59
單元E 0.30 0.59 1.18
表2示出估計市售的DRAM的位元成本與本發明的一個實施方式的半導體裝置的相對位元成本的結果。注意，在位元成本的比較中使用製程節點為1Xnm的DRAM。另外，以本發明的一個實施方式的半導體裝置的製程節點為30nm，估計單元A至單元D中的記憶體裝置層的疊層的數量分別為5層、10層及20層的位元密度。
[表2]
DRAM 本發明的一個實施方式的記憶體裝置
製造廠 A公司 B公司 -
製程節點 18 nm 1X nm 30nm
疊層的數量 - - 5 10 20
在將B公司的位元密度為1時的相對位元成本 - 1 單元A 1.7 1.3 1.2
單元B 0.9 0.7 0.7
單元C 0.6 0.5 0.4
單元D 0.5 0.4 0.3
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式10 在本實施方式中，說明可用於上述實施方式中說明的OS電晶體的金屬氧化物(下面稱為氧化物半導體)。
金屬氧化物較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。另外，除此之外，較佳為還包含鋁、鎵、釔或錫等。另外，也可以包含選自硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂及鈷等中的一種或多種。
＜結晶結構的分類＞ 首先，對氧化物半導體中的結晶結構的分類參照圖41A進行說明。圖41A是說明氧化物半導體，典型為IGZO(包含In、Ga及Zn的金屬氧化物)的結晶結構的分類的圖。
如圖41A所示那樣，氧化物半導體大致分為“Amorphous(無定形)”、“Crystalline(結晶性)”、“Crystal(結晶)”。另外，在“Amorphous”中包含completely amorphous。另外，在“Crystalline”中包含CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)及CAC(cloud-aligned composite)。另外，在“Crystalline”的分類中不包含single crystal(單晶)、poly crystal(多晶)及completely amorphous。另外，“Crystal”的分類中包含single crystal及poly crystal。
另外，圖41A所示的外框線被加粗的部分中的結構是介於“Amorphous(無定形)”與“Crystal(結晶)”之間的中間狀態，是屬於新穎的邊界區域(New crystalline phase)的結構。就是說，將該結構可以說是與在能量性上不穩定的“Amorphous(無定形)”或”Crystal(結晶)”完全不同的結構。
另外，可以使用X射線繞射(XRD：X-Ray Diffraction)光譜對膜或基板的結晶結構進行評價。在此，圖41B示出被分類為“Crystalline”的CAAC-IGZO膜的藉由GIXD(Grazing-Incidence XRD)測量而得到的XRD光譜(縱軸表示以任意單位(a.u.)表示的強度(Intensity))。另外，將GIXD法也稱為薄膜法或Seemann-Bohlin法。下面，將藉由圖41B所示的GIXD測量而得到的XRD光譜簡單地記為XRD光譜。另外，圖41B所示的CAAC-IGZO膜的組成是In：Ga：Zn=4：2：3[原子個數比]附近。另外，圖41B所示的CAAC-IGZO膜的厚度為500nm。
如圖41B所示，在CAAC-IGZO膜的XRD光譜中檢測出表示明確的結晶性的峰值。明確而言，在CAAC-IGZO膜的XRD光譜中，2θ=31°附近檢測出表示c軸配向的峰值。另外，如圖41B所示那樣，2θ=31°附近的峰值在以檢測出峰值強度的角度為軸時左右非對稱。
另外，可以使用奈米束電子繞射法(NBED：Nano Beam Electron Diffraction)觀察的繞射圖案(也稱為奈米束電子繞射圖案)對膜或基板的結晶結構進行評價。圖41C示出CAAC-IGZO膜的繞射圖案。圖41C是將電子束向平行於基板的方向入射的NBED觀察的繞射圖案。另外，圖41C所示的CAAC-IGZO膜的組成是In：Ga：Zn=4：2：3[原子個數比]附近。另外，在奈米束電子繞射法中，進行束徑為1nm的電子繞射法。
如圖41C所示那樣，在CAAC-IGZO膜的繞射圖案中觀察到表示c軸配向的多個斑點。
＜＜氧化物半導體的結構＞＞ 另外，在注目於氧化物半導體的結晶結構的情況下，有時氧化物半導體的分類與圖41A不同。例如，氧化物半導體可以分類為單晶氧化物半導體和除此之外的非單晶氧化物半導體。作為非單晶氧化物半導體，例如可以舉出上述CAAC-OS及nc-OS。另外，在非單晶氧化物半導體中包含多晶氧化物半導體、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
在此，對上述CAAC-OS、nc-OS及a-like OS的詳細內容進行說明。
[CAAC-OS] CAAC-OS是包括多個結晶區域的氧化物半導體，該多個結晶區域的c軸配向於特定的方向。另外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法線方向、或者CAAC-OS膜的表面的法線方向。另外，結晶區域是具有原子排列的週期性的區域。注意，在將原子排列看作晶格排列時結晶區域也是晶格排列一致的區域。再者，CAAC-OS具有在a-b面方向上多個結晶區域連接的區域，有時該區域具有畸變。另外，畸變是指在多個結晶區域連接的區域中，晶格排列一致的區域和其他晶格排列一致的區域之間的晶格排列的方向變化的部分。換言之，CAAC-OS是指c軸配向並在a-b面方向上沒有明顯的配向的氧化物半導體。
另外，上述多個結晶區域的每一個由一個或多個微小結晶(最大徑小於10nm的結晶)構成。在結晶區域由一個微小結晶構成的情況下，該結晶區域的最大徑小於10nm。另外，結晶區域由多個微小結晶構成的情況下，有時該結晶區域的尺寸為幾十nm左右。
另外，在In-M-Zn氧化物(元素M為選自鋁、鎵、釔、錫及鈦等中的一種或多種)中，CAAC-OS有包括含有層疊有銦(In)及氧的層(以下、In層)、含有元素M、鋅(Zn)及氧的層(以下、(M，Zn)層)的層狀結晶結構(也稱為層狀結構)的趨勢。另外，銦和元素M可以彼此置換。因此，有時(M，Zn)層包含銦。另外，有時In層包含元素M。注意，有時In層包含Zn。該層狀結構例如在高解析度TEM影像中被觀察作為晶格像。
例如，當對CAAC-OS膜使用XRD裝置進行結構分析時，在使用θ/2θ掃描的Out-of-plane XRD測量中，在2θ=31°或其附近檢測出c軸配向的峰值。注意，表示c軸配向的峰值的位置(2θ值)有時根據構成CAAC-OS的金屬元素的種類、組成等變動。
另外，例如，在CAAC-OS膜的電子繞射圖案中觀察到多個亮點(斑點)。另外，在以透過樣本的入射電子束的斑點(也稱為直接斑點)為對稱中心時，某一個斑點和其他斑點被觀察在點對稱的位置。
在從上述特定的方向觀察結晶區域的情況下，雖然該結晶區域中的晶格排列基本上是六方晶格，但是單位晶格並不侷限於正六角形，有是非正六角形的情況。另外，在上述畸變中，有時具有五角形、七角形等晶格排列。另外，在CAAC-OS的畸變附近觀察不到明確的晶界(grain boundary)。也就是說，晶格排列的畸變抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變，亦即a-b面方向上的氧原子的排列的低密度或因金屬原子被取代而使原子間的鍵合距離產生變化。
另外，確認到明確的晶界的結晶結構被稱為所謂的多晶(polycrystal)。晶界成為再結合中心而載子被俘獲，因而有可能導致電晶體的通態電流的降低、場效移動率的降低等。因此，確認不到明確的晶界的CAAC-OS是對電晶體的半導體層提供具有優異的結晶結構的結晶性氧化物之一。注意，為了構成CAAC-OS，較佳為包含Zn的結構。例如，與In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能夠進一步地抑制晶界的發生，所以是較佳的。
CAAC-OS是結晶性高且確認不到明確的晶界的氧化物半導體。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。另外，氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧空位等)少的氧化物半導體。因此，包含CAAC-OS的氧化物半導體的物理性質穩定。因此，包含CAAC-OS的氧化物半導體具有高耐熱性及高可靠性。此外，CAAC-OS對製程中的高溫度(所謂熱積存；thermal budget)也很穩定。由此，藉由在OS電晶體中使用CAAC-OS，可以擴大製程的彈性。
[nc-OS] 在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。換言之，nc-OS具有微小的結晶。另外，例如，該微小的結晶的尺寸為1nm以上且10nm以下，尤其為1nm以上且3nm以下，將該微小的結晶稱為奈米晶。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。例如，在對nc-OS膜使用XRD裝置進行結構分析時，在使用θ/2θ掃描的Out-of-plane XRD測量中，不檢測出表示結晶性的峰值。此外，在對nc-OS膜進行使用其束徑比奈米晶大(例如，50nm以上)的電子射線的電子繞射(也稱為選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於或小於奈米晶的尺寸(例如1nm以上且30nm以下)的電子射線的電子繞射(也稱為奈米束電子射線)的情況下，有時得到在以直接斑點為中心的環狀區域內觀察到多個斑點的電子繞射圖案。
[a-like OS] a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。另外，a-like OS的膜中的氫濃度比nc-OS及CAAC-OS的膜中的氫濃度高。
＜＜氧化物半導體的結構＞＞ 接著，所說明上述的CAC-OS的詳細內容。另外，說明CAC-OS與材料構成有關。
[CAC-OS] CAC-OS例如是指包含在金屬氧化物中的元素不均勻地分佈的構成，其中包含不均勻地分佈的元素的材料的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且3nm以下或近似的尺寸。注意，在下面也將在金屬氧化物中一個或多個金屬元素不均勻地分佈且包含該金屬元素的區域混合的狀態稱為馬賽克狀或補丁(patch)狀，該區域的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分開為第一區域與第二區域而成為馬賽克狀且該第一區域分佈於膜中的結構(下面也稱為雲狀)。就是說，CAC-OS是指具有該第一區域和該第二區域混合的結構的複合金屬氧化物。
在此，將相對於構成In-Ga-Zn氧化物的CAC-OS的金屬元素的In、Ga及Zn的原子個數比的每一個記為[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一區域是其[In]大於CAC-OS膜的組成中的[In]的區域。另外，第二區域是其[Ga]大於CAC-OS膜的組成中的[Ga]的區域。另外，例如，第一區域是其[In]大於第二區域中的[In]且其[Ga]小於第二區域中的[Ga]的區域。另外，第二區域是其[Ga]大於第一區域中的[Ga]且其[In]小於第一區域中的[In]的區域。
明確而言，上述第一區域是以銦氧化物或銦鋅氧化物等為主要成分的區域。另外，上述第二區域是以鎵氧化物或鎵鋅氧化物等為主要成分的區域。換言之，可以將上述第一區域稱為以In為主要成分的區域。另外，可以將上述第二區域稱為以Ga為主要成分的區域。
注意，有時觀察不到上述第一區域和上述第二區域的明確的邊界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根據藉由能量色散型X射線分析法(EDX：Energy Dispersive X-ray spectroscopy)取得的EDX面分析影像(EDX-mapping)，可確認到具有以In為主要成分的區域(第一區域)及以Ga為主要成分的區域(第二區域)不均勻地分佈而混合的結構。
在將CAC-OS用於電晶體的情況下，藉由起因於第一區域的導電性和起因於第二區域的絕緣性的互補作用，可以使CAC-OS具有開關功能(控制導通/關閉的功能)。換言之，在CAC-OS的材料的一部分中具有導電性的功能且在另一部分中具有絕緣性的功能，在材料的整體中具有半導體的功能。藉由使導電性的功能和絕緣性的功能分離，可以最大限度地提高各功能。因此，藉由將CAC-OS用於電晶體，可以實現高通態電流(Ion )、高場效移動率(μ)及良好的切換工作。
氧化物半導體具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、CAC-OS、nc-OS、CAAC-OS中的兩種以上。
＜具有氧化物半導體的電晶體＞ 在此，說明將上述氧化物半導體用於電晶體的情況。
藉由將上述氧化物半導體用於電晶體，可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
較佳為將載子濃度低的氧化物半導體用於電晶體。例如，氧化物半導體中的載子濃度可以為1×1017 cm-3 以下，較佳為1×1015 cm-3 以下，更佳為1×1013 cm-3 以下，進一步較佳為1×1011 cm-3 以下，更進一步較佳為低於1×1010 cm-3 ，且1×10-9 cm-3 以上。在以降低氧化物半導體膜的載子濃度為目的的情況下，可以降低氧化物半導體膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。另外，有時將載子濃度低的氧化物半導體稱為“高純度本質”或“實質上高純度本質的氧化物半導體”。
因為高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷態密度，所以有可能具有較低的陷阱態密度。
此外，被氧化物半導體的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道形成區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
＜雜質＞ 在此，說明氧化物半導體中的各雜質的影響。
在氧化物半導體包含第14族元素之一的矽或碳時，在氧化物半導體中形成缺陷能階。因此，將氧化物半導體中或氧化物半導體的介面附近的矽或碳的濃度(藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測得的濃度)設定為2×1018 atoms/cm3 以下，較佳為2×1017 atoms/cm3 以下。
另外，當氧化物半導體包含鹼金屬或鹼土金屬時，有時形成缺陷能階而形成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物半導體的電晶體容易具有常開啟特性。因此，使藉由SIMS測得的氧化物半導體中的鹼金屬或鹼土金屬的濃度為1×1018 atoms/cm3 以下，較佳為2×1016 atoms/cm3 以下。
當氧化物半導體包含氮時，容易產生作為載子的電子，使載子濃度增高，而n型化。其結果是，在將包含氮的氧化物半導體用於半導體的電晶體容易具有常開啟特性。或者，在氧化物半導體包含氮時，有時形成陷阱能階。其結果，有時電晶體的電特性不穩定。因此，將利用SIMS測得的氧化物半導體中的氮濃度設定為低於5×1019 atoms/cm3 ，較佳為5×1018 atoms/cm3 以下，更佳為1×1018 atoms/cm3 以下，進一步較佳為5×1017 atoms/cm3 以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧空位。當氫進入該氧空位時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能地減少氧化物半導體中的氫。明確而言，在氧化物半導體中，將利用SIMS測得的氫濃度設定為低於1×1020 atoms/cm3 ，較佳為低於1×1019 atoms/cm3 ，更佳為低於5×1018 atoms/cm3 ，進一步較佳為低於1×1018 atoms/cm3 。
藉由將雜質被充分降低的氧化物半導體用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式11 在本實施方式中，說明實施方式1至實施方式4所記載的半導體裝置10、10A、10B及10F中的週邊電路20的詳細內容。
圖42是表示被用作記憶體裝置的半導體裝置的結構例子的方塊圖。半導體裝置10E包括週邊電路20及記憶單元陣列30。週邊電路20包括行解碼器71、字線驅動電路72、列驅動器22、輸出電路73及控制邏輯電路74。注意，可以將行解碼器71及字線驅動電路72用於在實施方式1等中說明的行驅動器。
列驅動器22包括列解碼器81、預充電電路82、放大電路83及寫入電路84。預充電電路82具有對佈線BL等進行預充電的功能。放大電路83具有將從佈線BL讀出的資料信號放大的功能。被放大的資料信號藉由輸出電路73作為數位的資料信號RDATA輸出到半導體裝置10E的外部。
對半導體裝置10E從外部供應作為電源電壓的低電源電壓(VSS)、週邊電路20用高電源電壓(VDD)及記憶單元陣列30用高電源電壓(VIL)。
對半導體裝置10E從外部輸入控制信號(CE、WE、RE)、位址信號ADDR及資料信號WDATA。將位址信號ADDR輸入到行解碼器71及列解碼器81，將WDATA輸入到寫入電路84。
控制邏輯電路74對來自外部的輸入信號(CE、WE、RE)進行處理來生成行解碼器71及列解碼器81的控制信號。CE是晶片賦能信號，WE是寫入賦能信號，並且RE是讀出賦能信號。控制邏輯電路74所處理的信號不侷限於此，也可以根據需要輸入其他的控制信號。例如，輸入用來判定不良位元的控制信號來決定從特定的記憶單元的位址讀出的資料信號作為不良位元。
上述各電路或各信號可以根據需要適當地使用。
一般而言，作為電腦等中的半導體裝置，根據其用途可以使用各種記憶體裝置。圖43示出各種記憶體裝置的階層。越是上層的記憶體裝置越被要求更快的存取速度，越是下層的記憶體裝置越被要求更大的存儲電容和更高的記錄密度。在圖43中，從最上層依次示出CPU等運算處理裝置中作為暫存器一起安裝的記憶體、SRAM(Static Random Access Memory)、DRAM(Dynamic Random Access Memory)以及3D NAND記憶體。
因為CPU等運算處理裝置中作為暫存器一起安裝的記憶體用於運算結果的暫時儲存等，所以來自運算處理裝置訪問的頻率高。因此，被要求比儲存電容器快的工作速度。此外，暫存器具有保持運算處理裝置的設定資訊等的功能。
SRAM例如用於快取記憶體。快取記憶體具有將保持在主記憶體中的資訊的一部分複製並保持的功能。藉由將使用頻率高的資料複製在快取記憶體中，可以提高對資料訪問的速度。
DRAM例如用於主記憶體。主記憶體具有保持從存儲(storage)讀出的程式或資料的功能。DRAM的記錄密度大約為0.1至0.3Gbit/mm2 。
3D NAND記憶體例如用於存儲。存儲具有保持需要長期保存的資料和運算處理裝置所使用的各種程式等的功能。因此，與更快的工作速度相比，存儲被要求更大的存儲電容和更高的記錄密度。用於存儲的記憶體裝置的記錄密度大約為0.6至6.0Gbit/mm2 。
本發明的一個實施方式的記憶體裝置的工作速度快且能夠長期間保持資料。本發明的一個實施方式的記憶體裝置可以用作位於包括快取記憶體的階層和主記憶體的階層的兩者的邊界區域901的記憶體裝置。此外，本發明的一個實施方式的記憶體裝置可以用作位於包括主記憶體的階層和存儲的階層的兩者的邊界區域902的記憶體裝置。
實施方式12 在本實施方式中，對組裝有上述實施方式所示的半導體裝置等的電子構件及電子裝置的功耗進行說明。
圖44A及圖44B示出說明DRAM及DOSRAM的功耗的圖。圖44A示出DRAM、DOSRAM1及DOSRAM2的功耗，圖44B示出DRAM及DOSRAM2的功耗。
另外，圖44A及圖B是設想各種使用方法而估計的結果。注意，在圖44A中表示設想活動模式為10%(設想使用電子裝置等時的活動模式為一天的10%)且待機模式為90%的一般的DRAM及本發明的一個實施方式的電子裝置(DOSRAM1及DOSRAM2)而估計的結果。另外，在圖44B中表示設想活動模式為1%(設想使用電子裝置等時的活動模式為一天1%)且待機模式為99%的一般的DRAM及本發明的一個實施方式的電子裝置(DOSRAM2)而估計的結果。
另外，在圖44A及圖44B中，縱軸表示以任意單位(A.U.)表示的功耗(Power consumption)。另外，在圖44A中，橫軸表示DRAM、DOSRAM1及DOSRAM2，在圖44B中，橫軸表示DRAM及DOSRAM2。
另外，在圖44A及圖44B中，圖表的下側表示Active時的功耗，中間表示Stanby時的功耗，上側表示Refresh時的功耗。
另外，DOSRAM2是設想在待機時對DOSRAM1進行電源閘控的。
如圖44A所示那樣，可知與一般的DRAM相比本發明的一個實施方式的電子裝置(DOSRAM1及DOSRAM2)的功耗量低。尤其可以估計為與一般的DRAM相比，DOSRAM2具有75%的功耗降低效果。
另外，如圖44B所示那樣，在活動模式為1%的情況下，與一般的DRAM相比，可以估計為本發明的一個實施方式的電子裝置(DOSRAM2)具有95%的功耗降低的效果。
如上所述，藉由本發明的一個實施方式可以提供降低功耗量的半導體裝置或電子裝置。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式13 本實施方式示出安裝有上述實施方式所示的半導體裝置等的電子構件及電子裝置的例子。
＜電子構件＞ 首先，參照圖45A和圖45B對組裝有半導體裝置10等的電子構件的例子進行說明。
圖45A示出電子構件700及安裝有電子構件700的基板(安裝基板704)的立體圖。圖45A所示的電子構件700在模子711中包括在矽基板11上層疊元件層34的半導體裝置10。在圖45A中，為了示出電子構件700的內部，在圖式中省略其一部分。電子構件700在模子711的外側包括連接盤(land)712。連接盤712與電極焊盤713電連接，電極焊盤713藉由線714與半導體裝置10電連接。電子構件700例如安裝於印刷電路板702。藉由組合多個這樣電子構件並使其分別在印刷電路板702上電連接，由此完成安裝基板704。
圖45B示出電子構件730的立體圖。電子構件730是SiP(System in package：系統封裝)或MCM(Multi Chip Module：多晶片封裝)的一個例子。在電子構件730中，封裝基板732(印刷電路板)上設置有插板(interposer)731，插板731上設置有半導體裝置735及多個記憶體裝置100。
在電子構件730中示出將半導體裝置10用作寬頻記憶體(HBM：High Bandwidth Memory：高寬頻記憶體)的例子。另外，半導體裝置735可以使用CPU、GPU、FPGA等積體電路(半導體裝置)。
封裝基板732可以使用陶瓷基板、塑膠基板或玻璃環氧基板等。插板731可以使用矽插板、樹脂插板等。
插板731包括多個佈線並具有電連接端子間距不同的多個積體電路的功能。多個佈線由單層或多層構成。另外，插板731具有將設置於插板731上的積體電路與設置於封裝基板732上的電極電連接的功能。因此，有時也將插板稱為“重佈線基板(rewiring substrate)”或“中間基板”。另外，有時藉由在插板731中設置貫通電極，藉由該貫通電極使積體電路與封裝基板732電連接。另外，在使用矽插板的情況下，也可以使用TSV(Through Silicon Via：矽通孔)作為貫通電極。
作為插板731較佳為使用矽插板。由於矽插板不需要設置主動元件，所以可以以比積體電路更低的成本製造。另一方面，矽插板的佈線形成可以在半導體製程中進行，因此很容易形成在使用樹脂插板時很難形成的微細佈線。
在HBM中，為了實現寬記憶體頻寬需要連接許多佈線。為此，要求安裝HBM的插板上能夠高密度地形成微細的佈線。因此，作為安裝HBM的插板較佳為使用矽插板。
另外，在使用矽插板的SiP或MCM等中，不容易發生因積體電路與插板間的膨脹係數的不同而導致的可靠性下降。另外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不良。尤其較佳為將矽插板用於其中多個積體電路並排配置於插板上的2.5D封裝(2.5D安裝)。
另外，也可以與電子構件730重疊地設置散熱器(散熱板)。在設置散熱器的情況下，較佳為使設置於插板731上的積體電路的高度一致。例如，在本實施方式所示的電子構件730中，較佳為使半導體裝置10與半導體裝置735的高度一致。
為了將電子構件730安裝在其他的基板上，可以在封裝基板732的底部設置電極733。圖45B示出用焊球形成電極733的例子。藉由在封裝基板732的底部以矩陣狀設置焊球，可以實現BGA(Ball Grid Array：球柵陣列)安裝。另外，電極733也可以使用導電針形成。藉由在封裝基板732的底部以矩陣狀設置導電針，可以實現PGA(Pin Grid Array：針柵陣列)安裝。
電子構件730可以藉由各種安裝方式安裝在其他基板上，而不侷限於BGA及PGA。例如，可以採用SPGA(Staggered Pin Grid Array：交錯針柵陣列)、LGA(Land Grid Array：地柵陣列)、QFP(Quad Flat Package：四面扁平封裝)、QFJ(Quad Flat J-leaded package：四側J形引腳扁平封裝)或QFN(Quad Flat Non-leaded package：四側無引腳扁平封裝)等安裝方法。
＜電子裝置＞ 接著，參照圖46對安裝有上述電子構件的電子裝置的例子進行說明。
機器人7100包括照度感測器、麥克風、照相機、揚聲器、顯示器、各種感測器(紅外線感測器、超聲波感測器、加速度感測器、壓電感測器、光感測器、陀螺儀感測器等)及移動機構等。電子構件730包括處理器等並具有控制這些週邊設備的功能。例如，電子構件700具有儲存感測器測得的資料的功能。
麥克風具有檢測使用者的聲音及周圍的聲音等音訊信號的功能。另外，揚聲器具有發出聲音及警告音等音訊信號的功能。機器人7100可以分析藉由麥克風輸入的音訊信號，從揚聲器發出所需要的音訊信號。機器人7100可以藉由使用麥克風及揚聲器與使用者交流。
照相機具有拍攝機器人7100的周圍的影像的功能。另外，機器人7100具有使用移動機構移動的功能。機器人7100可以藉由使用照相機拍攝周圍的影像而分析該影像，判斷移動時的障礙物的有無等。
飛行物7120包括螺旋槳、照相機及電池等，並具有自主飛行功能。電子構件730具有控制這些週邊設備的功能。
例如，用照相機拍攝的影像資料儲存至電子構件700。電子構件730可以藉由分析影像資料，判斷移動時的障礙物的有無等。另外，利用電子構件730可以藉由電池的蓄電容量的變化推測電池的剩餘電量。
掃地機器人7140包括配置在頂面的顯示器、配置在側面的多個照相機、刷子、操作按鈕及各種感測器等。雖然未圖示，但是掃地機器人7300安裝有輪胎、吸入口等。掃地機器人7300可以自動行走，檢測垃圾，可以從底面的吸入口吸引垃圾。
例如，電子構件730可以藉由分析照相機所拍攝的影像，判斷牆壁、家具或步階等障礙物的有無。另外，在藉由影像分析檢測出佈線等可能會纏繞在刷子上的物體的情況下，可以停止刷子的旋轉。
汽車7160包括引擎、輪胎、制動器、轉向裝置、照相機等。例如，電子構件730根據導航資訊、速度、引擎的狀態、排檔的選擇狀態、制動器的使用頻率等資料，進行使汽車7160的行駛狀態最佳化的控制。例如，照相機拍攝的影像資料儲存至電子構件700。
電子構件700及/或電子構件730可以安裝在電視接收(TV)裝置7200、智慧手機7210、PC7220(個人電腦)、7230、遊戲機7240、遊戲機7260等中。
例如，設置在TV裝置7200內的電子構件730可以用作影像引擎。例如，電子構件730可以進行雜訊去除、解析度的上變頻(up-conversion)等影像處理。
智慧手機7210是可攜式資訊終端的一個例子。智慧手機7210包括麥克風、照相機、揚聲器、各種感測器及顯示部。電子構件730控制這些週邊設備。
PC7220、PC7230分別是筆記本型PC、桌上型PC的例子。鍵盤7232及顯示器裝置7233可以以無線或有線連接到PC7230。遊戲機7240是可攜式遊戲機的例子。遊戲機7260是固定式遊戲機的例子。遊戲機7260以無線或有線與控制器7262連接。可以對控制器7262安裝電子構件700及/或電子構件730。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
(關於本說明書等的記載的注釋) 下面，對上述實施方式及實施方式中的各結構的說明附加注釋。
各實施方式所示的結構可以與其他實施方式等所示的結構適當地組合而構成本發明的一個實施方式。另外，當在一個實施方式中示出多個結構例子時，可以適當地組合這些結構例子。
另外，可以將某一實施方式中說明的內容(或其一部分)應用/組合/替換成該實施方式中說明的其他內容(或其一部分)及/或另一個或多個其他實施方式中說明的內容(或其一部分)。
注意，實施方式中說明的內容是指各實施方式中利用各種圖式所說明的內容或者利用說明書所記載的文章而說明的內容。
另外，藉由將某一實施方式中示出的圖式(或其一部分)與該圖式的其他部分、該實施方式中示出的其他圖式(或其一部分)及/或另一個或多個其他實施方式中示出的圖式(或其一部分)組合，可以構成更多圖。
在本說明書等中，根據功能對組件進行分類並在方塊圖中以彼此獨立的方塊表示。然而，在實際的電路等中難以根據功能對組件進行分類，有時一個電路涉及到多個功能或者多個電路涉及到一個功能。因此，方塊圖中的方塊的分割不侷限於說明書中說明的組件，而可以根據情況適當地不同。
為了便於說明，在圖式中，任意示出尺寸、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。圖式是為了明確起見而示意性地示出的，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。
此外，圖式等所圖示的組件的位置關係是相對性的。因此，在參照圖式說明組件的情況下，為了方便起見，有時使用表示位置關係的“上”、“下”等詞句。組件的位置關係不侷限於本說明書所記載的內容，根據情況可以適當地改換詞句。
在本說明書等中，在說明電晶體的連接關係時，使用“源極和汲極中的一個”(第一電極或第一端子)、“源極和汲極中的另一個”(第二電極或第二端子)的表述。這是因為電晶體的源極和汲極根據電晶體的結構或工作條件等改變的緣故。注意，根據情況可以將電晶體的源極和汲極適當地換稱為源極(汲極)端子或源極(汲極)電極等。
另外，在本說明書等中，“電極”或“佈線”不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”被形成為一體的情況等。
另外，在本說明書等中，可以適當地對電壓和電位進行換稱。電壓是指與參考電位的電位差，例如在參考電位為地電壓(接地電壓)時，可以將電壓換稱為電位。接地電位不一定意味著0V。注意，電位是相對的，對佈線等供應的電位有時根據參考電位而變化。
在本說明書等中，節點可以根據電路結構或裝置結構等換稱為端子、佈線、電極、導電層、導電體或雜質區域等。另外，端子、佈線等也可以換稱為節點。
在本說明書等中，A與B連接是指A與B電連接。在此，A與B電連接是指在A和B之間存在有物件(開關、電晶體元件或二極體等的元件、或者包含該元件及佈線的電路等)時可以傳送A及B的電信號的連接。注意，A與B電連接的情況包括A與B直接連接的情況。在此，A與B直接連接是指不經過上述物件而經過A和B之間的佈線(或者電極)等傳送A及B的電信號的連接。換言之，直接連接是指在使用等效電路表示時可以看作相同的電路圖的連接。
在本說明書等中，開關是指具有藉由變為導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過的功能的元件。或者，開關是指具有選擇並切換電流路徑的功能的元件。
在本說明書等中，例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極重疊的區域或者形成通道的區域中的源極和汲極之間的距離。
在本說明書等中，例如，通道寬度是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域、或者形成通道的區域中的源極和汲極相對的部分的長度。
在本說明書等中，根據情況或狀態，可以互相調換“膜”和“層”等詞句。例如，有時可以將“導電層”調換為“導電膜”。此外，有時可以將“絕緣膜”調換為“絕緣層”。
BL_1:位元線 DA1:資料 PCL1:預充電線 PCL2:預充電線 T1:期間 T2:期間 T3:期間 T4:期間 T11:期間 T12:期間 T13:期間 T14:期間 T15:期間 T16:期間 WL_N:字線 WL_1:字線 WL2:字線 10:半導體裝置 10A:半導體裝置 10B:半導體裝置 10C:半導體裝置 10D:半導體裝置 10E:半導體裝置 10F:半導體裝置 11:矽基板 20:週邊電路 21:行驅動器 22:列驅動器 22_A:預充電電路 22_B:預充電電路 22_C:感測放大器 22_D:開關電路 22_E:開關電路 22_1:預充電電路 22_2:感測放大器 22_3:開關電路 23_A:開關 23_B:開關 23_C:開關 23_D:開關 24_1:電晶體 24_3:電晶體 24_4:電晶體 24_6:電晶體 25:電路 25_1:電晶體 25_2:電晶體 25_3:電晶體 25_4:電晶體 26:元件層 27:電路 27_M:電路 27_1:電路 28:電晶體 28_a:電晶體 28_b:電晶體 28_n:電晶體 28_1:電晶體 29:電路 30:記憶單元陣列 30_M:單元 30_1:單元 31:記憶單元 31_M:記憶單元 31_N:記憶單元 31_N_A:記憶單元 31_N_B:記憶單元 31_1:記憶單元 31_1_A:記憶單元 31_1_B:記憶單元 32:電晶體 32_N:電晶體 32_1:電晶體 32A:電晶體 32B:電晶體 33:電容器 33_N:電容器 33_1:電容器 33A:電容器 33B:電容器 34:元件層 34_i:元件層 34_N:元件層 34_1:元件層 40:元件層 40_M:元件層 40_1:元件層 40A:元件層 40B:元件層 40C:元件層 40D:元件層 41:電晶體 41_a:電晶體 41_b:電晶體 42:電晶體 42_a:電晶體 42_b:電晶體 43:電晶體 43_a:電晶體 43_b:電晶體 44:電晶體 44_a:電晶體 44_b:電晶體 49:電路 50:單元 50_M:單元 50_1:單元 51:記憶單元 54:元件層 55:電晶體 56:電晶體 57:電容元件 70A:密封層 70B:密封層 71:行解碼器 72:字線驅動電路 73:輸出電路 74:控制邏輯電路 81:列解碼器 82:預充電電路 83:放大電路 84:電路 98:開關電路 100:記憶體裝置 200:電晶體 200M:電晶體 200T:電晶體 205:導電體 205a:導電體 205b:導電體 211:絕緣體 212:絕緣體 214:絕緣體 216:絕緣體 222:絕緣體 224:絕緣體 230:氧化物 230a:氧化物 230b:氧化物 230c:氧化物 240:導電體 240a:導電體 240b:導電體 241:絕緣體 241a:絕緣體 241b:絕緣體 242:導電體 242a:導電體 242b:導電體 243:氧化物 243a:氧化物 243b:氧化物 246:導電體 246a:導電體 246b:導電體 250:絕緣體 260:導電體 260a:導電體 260b:導電體 272:絕緣體 273:絕緣體 274:絕緣體 275:絕緣體 276:導電體 277:絕緣體 278:導電體 279:絕緣體 280:絕緣體 282:絕緣體 283:絕緣體 284:絕緣體 287:絕緣體 290:導電體 292:電容元件 292A:電容元件 292B:電容元件 294:導電體 295:絕緣體 296:絕緣體 297:導電體 298:絕緣體 299:導電體 300:電晶體 311:半導體基板 313:半導體區域 314a:低電阻區域 314b:低電阻區域 315:絕緣體 316:導電體 411:元件層 413:電晶體層 413_m:電晶體層 413_1:電晶體層 415:記憶體裝置層 415_n:記憶體裝置層 415_p:記憶體裝置層 415_p-1:記憶體裝置層 415_1:記憶體裝置層 415_3:記憶體裝置層 415_4:記憶體裝置層 420:記憶體裝置 420A:記憶體裝置 420B:記憶體裝置 422:區域 424:導電體 426:導電體 428:導電體 430:導電體 432:記憶單元 433:記憶單元 434:記憶單元 435:記憶單元 470:記憶體單元 470_m:記憶體單元 470_1:記憶體單元 700:電子構件 702:印刷電路板 704:安裝基板 711:模子 712:連接盤 713:電極焊盤 714:線 730:電子構件 731:插板 732:封裝基板 733:電極 735:半導體裝置 901:邊界區域 902:邊界區域 7100:機器人 7120:飛行物 7140:掃地機器人 7160:汽車 7200:TV裝置 7210:智慧手機 7220:PC 7230:PC 7232:鍵盤 7233:顯示器裝置 7240:遊戲機 7260:遊戲機 7262:控制器 7300:掃地機器人
在圖式中： [圖1A]是示出半導體裝置的結構例子的方塊圖且[圖1B]是示出其示意圖； [圖2]是示出半導體裝置的結構例子的示意圖； [圖3A]是示出半導體裝置的結構例子的示意圖且[圖3B]是其示意圖； [圖4]是示出半導體裝置的結構例子的電路圖； [圖5]是示出半導體裝置的結構例子的時序圖； [圖6A]是示出半導體裝置的結構例子的方塊圖且[圖6B]是其示意圖； [圖7]是示出半導體裝置的結構例子的示意圖； [圖8]是示出半導體裝置的結構例子的電路圖； [圖9]是示出半導體裝置的結構例子的示意圖； [圖10A]是示出半導體裝置的結構例子的示意圖且[圖10B]是其示意圖； [圖11A]是示出半導體裝置的結構例子的方塊圖且[圖11B]是其示意圖； [圖12A]是示出半導體裝置的結構例子的方塊圖且[圖12B]是其電路圖； [圖13]是示出半導體裝置的結構例子的方塊圖； [圖14]是示出半導體裝置的結構例子的示意圖； [圖15]是示出半導體裝置的結構例子的示意圖； [圖16]是示出半導體裝置的結構例子的示意圖； [圖17]是示出半導體裝置的結構例子的示意圖； [圖18A]是示出半導體裝置的結構例子的電路圖且[圖18B]是其電路圖； [圖19A]是示出半導體裝置的結構例子的電路圖且[圖19B]是其電路圖； [圖20]是示出半導體裝置的結構例子的電路圖； [圖21]是示出半導體裝置的結構例子的電路圖； [圖22]是示出半導體裝置的結構例子的電路圖； [圖23]是示出半導體裝置的結構例子的時序圖； [圖24]是示出半導體裝置的結構例子的電路圖； [圖25A]是示出半導體裝置的結構例子的方塊圖且[圖25B]是其示意圖； [圖26]是示出半導體裝置的結構例子的示意圖； [圖27A]是示出半導體裝置的結構例子的示意圖且[圖27B]是其示意圖； [圖28]是示出半導體裝置的結構例子的電路圖； [圖29]是示出半導體裝置的結構例子的時序圖； [圖30]是說明半導體裝置的結構例子的示意圖； [圖31]是示出半導體裝置的結構例子的示意圖； [圖32]是示出半導體裝置的結構例子的示意圖； [圖33]是說明半導體裝置的結構例子的示意圖； [圖34]是示出半導體裝置的結構例子的剖面示意圖； [圖35A]是示出半導體裝置的結構例子的剖面示意圖且[圖35B]是其剖面示意圖； [圖36A]是示出半導體裝置的結構例子的剖面示意圖，[圖36B]是其剖面示意圖且[圖36C]是其剖面示意圖； [圖37]是示出半導體裝置的結構例子的剖面示意圖； [圖38]是示出半導體裝置的結構例子的剖面示意圖； [圖39A]是示出半導體裝置的結構例子的俯視圖，[圖39B]是其剖面示意圖且[圖39C]是其剖面示意圖； [圖40A]至[圖40D]是示出半導體裝置的結構例子的俯視圖； [圖41A]是說明IGZO的結晶結構的分類的圖，[圖41B]是說明CAAC-IGZO膜的XRD光譜的圖且[圖41C]是說明CAAC-IGZO膜的奈米束電子繞射圖案的圖； [圖42]是說明半導體裝置的結構例子的方塊圖； [圖43]是示出半導體裝置的結構例子的示意圖； [圖44A]是示出半導體裝置的結構例子的圖表且[圖44B]是其圖表； [圖45A]是說明電子構件的一例的示意圖且[圖45B]是其示意圖； [圖46]是示出電子裝置的例子的圖。
BL_1:位元線
BL_2:位元線
WL_N:字線
WL_1:字線
10:半導體裝置
20:週邊電路
21:行驅動器
22:列驅動器
30:記憶單元陣列
31_N:記憶單元
31_1:記憶單元
32_N:電晶體
32_1:電晶體
33_N:電容器
33_1:電容器
34_N:元件層
34_1:元件層

Claims (17)

  1. 一種半導體裝置，包括： 包括第一記憶單元的第一元件層； 包括第二記憶單元的第二元件層； 包括切換電路的第三元件層；以及 包括驅動電路的矽基板， 其中，該第一元件層設置在該矽基板和該第二元件層之間， 該第三元件層設置在該矽基板和該第一元件層之間， 該第一記憶單元包括第一電晶體及第一電容器， 該第二記憶單元包括第二電晶體及第二電容器， 該切換電路包括第三電晶體，該第三電晶體具有控制該第一記憶單元或該第二記憶單元和該驅動電路之間的導通狀態的功能， 第一電晶體的源極和汲極中的一個及第二電晶體的源極和汲極中的一個分別與用來電連接到該第三電晶體的源極和汲極中的一個的佈線電連接， 第三電晶體的源極和汲極中的另一個與該驅動電路電連接， 並且，該佈線接觸於該第一電晶體所包括的第一半導體層及該第二電晶體所包括的第二半導體層並設置在相對於該矽基板的表面的垂直方向或大致垂直方向上。
  2. 根據申請專利範圍第1項之半導體裝置， 其中該第一半導體層及第二半導體層分別在通道形成區域中包括金屬氧化物。
  3. 根據申請專利範圍第1或2項之半導體裝置， 其中該第一電容器設置在該第一半導體層的下方的層， 並且該第二電容器設置在該第二半導體層的下方的層。
  4. 根據申請專利範圍第1或2項之半導體裝置， 其中該第一電容器設置在該第一半導體層的上方的層， 並且該第二電容器設置在該第二半導體層的上方的層。
  5. 根據申請專利範圍第1或2項之半導體裝置， 該第一電容器的一個電極設置在與該第一半導體層相同的層， 該第二電容器的一個電極設置在與該第二半導體層相同的層。
  6. 一種半導體裝置，包括： 包括第一記憶單元的第一元件層； 包括第二記憶單元的第二元件層； 包括第一控制電路的第三元件層；以及 包括驅動電路的矽基板， 其中，該第一元件層設置在該矽基板和該第二元件層之間， 該第三元件層設置在該矽基板和該第一元件層之間， 該第一記憶單元包括第一電晶體及第一電容器， 該第二記憶單元包括第二電晶體及第二電容器， 該第一控制電路包括用來將從該第一記憶單元讀出的信號放大的第三電晶體， 第一電晶體的源極和汲極中的一個及第二電晶體的源極和汲極中的一個分別與用來電連接到該第三電晶體的閘極的第一佈線電連接， 第三電晶體的源極和汲極中的一個與用來電連接到該驅動電路的第二佈線電連接， 該第一佈線接觸於該第一電晶體所包括的第一半導體層及該第二電晶體所包括的第二半導體層並設置在相對於該矽基板的表面的垂直方向或大致垂直方向上， 並且，該第二佈線設置在相對於該第一佈線的平行方向或大致平行方向上。
  7. 根據申請專利範圍第6項之半導體裝置， 其中該第一控制電路包括第四電晶體， 該第四電晶體的源極和汲極中的一個與該第三電晶體的源極和汲極中的一個電連接， 並且該第四電晶體的源極和汲極中的另一個與該第二佈線電連接。
  8. 根據申請專利範圍第6或7項之半導體裝置， 其中該第一控制電路包括第五電晶體及第六電晶體， 該第五電晶體的源極和汲極中的一個與該第三電晶體的閘極電連接， 該第五電晶體的源極和汲極中的另一個與該第二佈線電連接， 該第六電晶體的源極和汲極中的一個與該第三電晶體的源極和汲極中的另一個電連接， 並且該第六電晶體的源極和汲極中的另一個與接地線電連接。
  9. 根據申請專利範圍第6至8中任一項之半導體裝置， 其中該第一半導體層及第二半導體層分別在通道形成區域中包括金屬氧化物。
  10. 根據申請專利範圍第9項之半導體裝置， 其中該金屬氧化物包含In、Ga及Zn。
  11. 根據申請專利範圍第6至10中任一項之半導體裝置， 其中該第一電容器設置在該第一半導體層的下方的層， 並且該第二電容器設置在該第二半導體層的下方的層。
  12. 根據申請專利範圍第6至11中任一項之半導體裝置， 其中該第一電容器設置在該第一半導體層的上方的層， 並且該第二電容器設置在該第二半導體層的上方的層。
  13. 根據申請專利範圍第6至11中任一項之半導體裝置， 其中該第一電容器的一個電極設置在與該第一半導體層相同的層， 並且該第二電容器的一個電極設置在與該第二半導體層相同的層。
  14. 一種半導體裝置，包括： 包括第一記憶單元的第一元件層；以及 包括第二記憶單元的第二元件層， 其中，層疊有該第一元件層及該第二元件層， 該第一記憶單元包括第一電晶體及第一電容器， 該第二記憶單元包括第二電晶體、第三電晶體及第二電容器， 該第一電晶體的源極和汲極中的一個與該第一電容器的一個電極電連接， 該第二電晶體的源極和汲極中的一個與該第三電晶體的閘極、及該第二電容器的一個電極電連接。
  15. 根據申請專利範圍第14項之半導體裝置，其包括基板， 其中該第二元件層設置在該基板和該第一元件層之間。
  16. 根據申請專利範圍第14或15項之半導體裝置， 其中該第一電晶體包括第一半導體層， 該第二電晶體包括第二半導體層， 並且該第一半導體層及第二半導體層分別在通道形成區域中包括金屬氧化物。
  17. 根據申請專利範圍第16項之半導體裝置， 其中該金屬氧化物包含In、Ga及Zn。
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