JP7462575B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7462575B2
JP7462575B2 JP2020567657A JP2020567657A JP7462575B2 JP 7462575 B2 JP7462575 B2 JP 7462575B2 JP 2020567657 A JP2020567657 A JP 2020567657A JP 2020567657 A JP2020567657 A JP 2020567657A JP 7462575 B2 JP7462575 B2 JP 7462575B2
Authority
JP
Japan
Prior art keywords
transistor
oxide
conductor
insulator
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020567657A
Other languages
English (en)
Other versions
JPWO2020152522A1 (ja
JPWO2020152522A5 (ja
Inventor
達也 大貫
裕人 八窪
佑樹 岡本
聖矢 齋藤
清 加藤
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JPWO2020152522A1 publication Critical patent/JPWO2020152522A1/ja
Publication of JPWO2020152522A5 publication Critical patent/JPWO2020152522A5/ja
Priority to JP2024050247A priority Critical patent/JP2024083377A/ja
Application granted granted Critical
Publication of JP7462575B2 publication Critical patent/JP7462575B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

特許法第３０条第２項適用 〔刊行物名〕 ｉｎｔｅｒｎａｔｉｏｎａｌ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ｍｅｅｔｉｎｇ ２０１８ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ， ３１２－３１５ 発行年月日 平成３０年１２月１日 〔集会名〕 ２０１８ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ 開催日 平成３０年１２月１日－５日
本明細書は、半導体装置等について説明する。
本明細書において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
トランジスタに適用可能な半導体として金属酸化物が注目されている。“ＩＧＺＯ”、“イグゾー”などと呼ばれるＩｎ－Ｇａ－Ｚｎ酸化物は、多元系金属酸化物の代表的なものである。ＩＧＺＯに関する研究において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（例えば、非特許文献１）。
チャネル形成領域に金属酸化物半導体を有するトランジスタ（以下、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）は、極小オフ電流であることが報告されている（例えば、非特許文献１、２）。ＯＳトランジスタが用いられた様々な半導体装置が作製されている（例えば、非特許文献３、４）。
ＯＳトランジスタの製造プロセスは、従来のＳｉトランジスタとのＣＭＯＳプロセスに組み込むことができ、ＯＳトランジスタはＳｉトランジスタに積層することが可能である。例えば特許文献１では、ＯＳトランジスタを有するメモリセルアレイの層をＳｉトランジスタが設けられた基板上に複数積層した構成について開示している。
米国特許出願公開第２０１２／００６３２０８号明細書
Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ－Ｇａ－Ｚｎ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ａｎｄ ｉｔｓ ｔｒａｎｓｉｓｔｏｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ ｅｔ ａｌ．，"Ｅｖａｌｕａｔｉｏｎ ｏｆ Ｏｆｆ－Ｓｔａｔｅ Ｃｕｒｒｅｎｔ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｔｒａｎｓｉｓｔｏｒ Ｕｓｉｎｇ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｔｅｒｉａｌ，Ｉｎｄｉｕｍ－Ｇａｌｌｉｕｍ－Ｚｉｎｃ Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）． Ｓ．Ａｍａｎｏ ｅｔ ａｌ．，"Ｌｏｗ Ｐｏｗｅｒ ＬＣ Ｄｉｓｐｌａｙ Ｕｓｉｎｇ Ｉｎ－Ｇａ－Ｚｎ－Ｏｘｉｄｅ ＴＦＴｓ Ｂａｓｅｄ ｏｎ Ｖａｒｉａｂｌｅ Ｆｒａｍｅ Ｆｒｅｑｕｅｎｃｙ，"ＳＩＤ Ｓｙｍｐ．Ｄｉｇ．Ｐａｐｅｒｓ，ｖｏｌ．４１，ｐｐ．６２６－６２９（２０１０）． Ｔ．Ｉｓｈｉｚｕ ｅｔ ａｌ．，"Ｅｍｂｅｄｄｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｉｅｓ：Ａ Ｋｅｙ Ｅｎａｂｌｅｒ ｆｏｒ Ｌｏｗ－Ｐｏｗｅｒ ＵＬＳＩ，"ＥＣＳ Ｔｒａｎ．，ｖｏｌ．７９，ｐｐ．１４９－１５６（２０１７）．
本発明の一形態は、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、製造コストの低減を図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において低消費電力化に優れた、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、トランジスタの電気特性の変動が小さく信頼性に優れた、新規な構成の半導体装置等を提供することを課題の一とする。
複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書の記載から、自ずと明らかとなり、このような課題も、本発明の一形態の課題となり得る。
本発明の一態様は、第１メモリセルを有する第１の素子層と、第２メモリセルを有する第２の素子層と、切り替え回路を有する第３の素子層と、駆動回路を有するシリコン基板と、を有し、第１の素子層は、シリコン基板と第２の素子層との間に設けられ、第３の素子層は、シリコン基板と第１の素子層との間に設けられ、第１メモリセルは、第１トランジスタと、第１キャパシタと、を有し、第２メモリセルは、第２トランジスタと、第２キャパシタと、を有し、切り替え回路は、第１メモリセル又は第２メモリセルと、駆動回路と、の間の導通状態を制御する機能を有する第３トランジスタを有し、第１トランジスタのソース又はドレインの一方、および第２トランジスタのソース又はドレインの一方は、それぞれ第３トランジスタのソース又はドレインの一方と電気的に接続するための配線に電気的に接続され、第３トランジスタのソース又はドレインの他方は、駆動回路に電気的に接続され、配線は、第１トランジスタが有する第１半導体層および第２トランジスタが有する第２半導体層に接し、且つシリコン基板の表面に対して垂直方向または概略垂直方向に設けられる、半導体装置である。
本発明の一態様において、第１半導体層および第２半導体層は、それぞれチャネル形成領域に金属酸化物を有する、半導体装置が好ましい。
本発明の一態様において、第１キャパシタは、第１半導体層の下層に設けられ、第２キャパシタは、第２半導体層の下層に設けられる、半導体装置が好ましい。
本発明の一態様において、第１キャパシタは、第１半導体層の上層に設けられ、第２キャパシタは、第２半導体層の上層に設けられる、半導体装置が好ましい。
本発明の一態様において、第１キャパシタの一方の電極は、第１半導体層と同じ層に設けられ、第２キャパシタの一方の電極は、第２半導体層と同じ層に設けられる、半導体装置が好ましい。
本発明の一態様は、第１メモリセルを有する第１の素子層と、第２メモリセルを有する第２の素子層と、第１制御回路を有する第３の素子層と、駆動回路を有するシリコン基板と、を有し、前記第１の素子層は、前記シリコン基板と前記第２の素子層との間に設けられ、前記第３の素子層は、前記シリコン基板と前記第１の素子層との間に設けられ、前記第１メモリセルは、第１トランジスタと、第１キャパシタと、を有し、前記第２メモリセルは、第２トランジスタと、第２キャパシタと、を有し、前記第１制御回路は、前記第１メモリセルから読み出される信号を増幅するための第３トランジスタを有し、第１トランジスタのソースまたはドレインの一方、および第２トランジスタのソースまたはドレインの一方は、それぞれ前記第３トランジスタのゲートと電気的にするための第１配線に電気的に接続され、第３トランジスタのソースまたはドレインの一方は、前記駆動回路に電気的にするための第２配線に電気的に接続され、前記第１配線は、前記第１トランジスタが有する第１半導体層および前記第２トランジスタが有する第２半導体層に接し、且つ前記シリコン基板の表面に対して垂直方向または概略垂直方向に設けられ、前記第２配線は、前記第１配線に対して平行な方向または概略平行な方向に設けられる、半導体装置である。
本発明の一態様において、前記第１制御回路は、第４トランジスタを有し、前記第４トランジスタのソースまたはドレインの一方は、前記第３トランジスタのソースまたはドレインの一方に電気的に接続され、前記第４トランジスタのソースまたはドレインの他方は、前記第２配線に電気的に接続される、半導体装置が好ましい。
本発明の一態様において、前記第１制御回路は、第５トランジスタおよび第６トランジスタを有し、前記第５トランジスタのソースまたはドレインの一方は、前記第３トランジスタのゲートに電気的に接続され、前記第５トランジスタのソースまたはドレインの他方は、前記第２配線に電気的に接続され、前記第６トランジスタのソースまたはドレインの一方は、前記第３トランジスタのソースまたはドレインの他方に電気的に接続され、前記第６トランジスタのソースまたはドレインの他方は、グラウンド線に電気的に接続される、半導体装置が好ましい。
本発明の一態様において、前記第１半導体層および第２半導体層は、それぞれチャネル形成領域に金属酸化物を有する、半導体装置が好ましい。
本発明の一態様において、前記金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、半導体装置が好ましい。
本発明の一態様において、前記第１キャパシタは、前記第１半導体層の下層に設けられ、前記第２キャパシタは、前記第２半導体層の下層に設けられる、半導体装置が好ましい。
本発明の一態様において、前記第１キャパシタは、前記第１半導体層の上層に設けられ、前記第２キャパシタは、前記第２半導体層の上層に設けられる、半導体装置が好ましい。
本発明の一態様において、前記第１キャパシタの一方の電極は、前記第１半導体層と同じ層に設けられ、前記第２キャパシタの一方の電極は、前記第２半導体層と同じ層に設けられる、半導体装置が好ましい。
本発明の一態様は、第１のメモリセルを有する第１の素子層と、第２のメモリセルを有する第２の素子層と、を有し、前記第１の素子層と、前記第２の素子層と、は積層して設けられ、前記第１のメモリセルは、第１トランジスタと、第１キャパシタと、を有し、前記第２のメモリセルは、第２トランジスタと、第３トランジスタと、第２キャパシタと、を有し、前記第１トランジスタのソースまたはドレインの一方は、前記第１キャパシタの一方の電極と電気的に接続され、前記第２トランジスタのソースまたはドレインの一方は、前記第３トランジスタのゲート、および前記第２キャパシタの一方の電極と電気的に接続される、半導体装置である。
本発明の一態様において、基板を有し、前記第２の素子層は、前記基板と前記第１の素子層との間に設けられる、半導体装置が好ましい。
本発明の一態様において、前記第１トランジスタは、第１半導体層を有し、前記第２トランジスタは、第２半導体層を有し、前記第１半導体層および第２半導体層は、それぞれチャネル形成領域に金属酸化物を有する、半導体装置が好ましい。
本発明の一態様において、前記金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、半導体装置が好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
本発明の一形態は、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、製造コストの低減を図ることができる、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において低消費電力に優れた、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、トランジスタの電気特性の変動が小さく信頼性に優れた、新規な構成の半導体装置等を提供することができる。
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
図１は、半導体装置の構成例を示す（Ａ）ブロック図および（Ｂ）模式図である。 図２は、半導体装置の構成例を示す模式図である。 図３は、半導体装置の構成例を示す（Ａ）模式図および（Ｂ）模式図である。 図４は、半導体装置の構成例を示す回路図である。 図５は、半導体装置の構成例を示すタイミングチャートである。 図６は、半導体装置の構成例を示す（Ａ）ブロック図および（Ｂ）模式図である。 図７は、半導体装置の構成例を示す模式図である。 図８は、半導体装置の構成例を示す回路図である。 図９は、半導体装置の構成例を示す模式図である。 図１０は、半導体装置の構成例を示す（Ａ）模式図および（Ｂ）模式図である。 図１１は、半導体装置の構成例を示す（Ａ）ブロック図および（Ｂ）模式図である。 図１２は、半導体装置の構成例を示す（Ａ）ブロック図および（Ｂ）回路図である。 図１３は、半導体装置の構成例を示すブロック図である。 図１４は、半導体装置の構成例を示す模式図である。 図１５は、半導体装置の構成例を示す模式図である。 図１６は、半導体装置の構成例を示す模式図である。 図１７は、半導体装置の構成例を示す模式図である。 図１８は、半導体装置の構成例を示す（Ａ）回路図および（Ｂ）回路図である。 図１９は、半導体装置の構成例を示す（Ａ）回路図および（Ｂ）回路図である。 図２０は、半導体装置の構成例を示す回路図である。 図２１は、半導体装置の構成例を示す回路図である。 図２２は、半導体装置の構成例を示す回路図である。 図２３は、半導体装置の構成例を示すタイミングチャートである。 図２４は、半導体装置の構成例を示す回路図である。 図２５は、半導体装置の構成例を示す（Ａ）ブロック図および（Ｂ）模式図である。 図２６は、半導体装置の構成例を示す模式図である。 図２７は、半導体装置の構成例を示す（Ａ）模式図および（Ｂ）模式図である。 図２８は、半導体装置の構成例を示す回路図である。 図２９は、半導体装置の構成例を示すタイミングチャートである。 図３０は、半導体装置の構成例を説明する模式図である。 図３１は、半導体装置の構成例を示す模式図である。 図３２は、半導体装置の構成例を示す模式図である。 図３３は、半導体装置の構成例を説明する模式図である。 図３４は、半導体装置の構成例を示す断面模式図である。 図３５は、半導体装置の構成例を示す（Ａ）断面模式図および（Ｂ）断面模式図である。 図３６は、半導体装置の構成例を示す（Ａ）断面模式図、（Ｂ）断面模式図および（Ｃ）断面模式図である。 図３７は、半導体装置の構成例を示す断面模式図である。 図３８は、半導体装置の構成例を示す断面模式図である。 図３９は、半導体装置の構成例を示す（Ａ）上面図、（Ｂ）断面模式図および（Ｃ）断面模式図である。 図４０は、半導体装置の構成例を示す（Ａ）乃至（Ｄ）上面図である。 図４１は、（Ａ）ＩＧＺＯの結晶構造の分類を説明する図、（Ｂ）ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルを説明する図、（Ｃ）ＣＡＡＣ－ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。 図４２は、半導体装置の構成例を説明するブロック図である。 図４３は、半導体装置の構成例を示す概念図である。 図４４は、半導体装置の構成例を示す（Ａ）グラフおよび（Ｂ）グラフである。 図４５は、電子部品の一例を説明する（Ａ）模式図、（Ｂ）模式図である。 図４６は、電子機器の例を示す図である。
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
本明細書において、例えば、電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、”＿２”、”［ｎ］”、”［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、２番目の配線ＧＬを配線ＧＬ［２］と記載する。
（実施の形態１）
本発明の一態様である半導体装置、および半導体装置の動作方法の構成例について、図１乃至図５を参照して説明する。
なお半導体装置は半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置である。本実施の形態で説明する半導体装置は、極小オフ電流のトランジスタを利用した記憶装置として機能する半導体装置として機能させることができる。
図１（Ａ）は本実施の形態で説明する半導体装置のブロック図である。図１（Ａ）に示す半導体装置１０は、周辺回路２０およびメモリセルアレイ３０を有する。
周辺回路２０は、ロウドライバ２１およびカラムドライバ２２を有する。ロウドライバ２１およびカラムドライバ２２は、単に駆動回路またはドライバという場合がある。
ロウドライバ２１は、ワード線ＷＬにメモリセルアレイ３０を駆動するための信号を出力する機能を有する回路である。具体的にロウドライバ２１は、ワード線ＷＬ（図１（Ａ）ではＷＬ＿１およびＷＬ＿Ｎを図示。Ｎは２以上の自然数）にワード信号を伝える機能を有する。ロウドライバ２１は、ワード線側駆動回路という場合がある。なおロウドライバ２１は、指定されたアドレスに応じたワード線ＷＬを選択するためのデコーダ回路、およびバッファ回路等を含む。なおワード線ＷＬは、単に配線と呼ぶ場合がある。
カラムドライバ２２は、ビット線ＢＬにメモリセルアレイ３０を駆動するための信号を出力する機能を有する回路である。具体的にカラムドライバ２２は、ビット線ＢＬ（図１（Ａ）ではＢＬ＿１およびＢＬ＿２）にデータ信号を伝える機能を有する。カラムドライバ２２は、ビット線側駆動回路という場合がある。なおカラムドライバ２２は、センスアンプ、プリチャージ回路、指定されたアドレスに応じたビット線を選択するためのデコーダ回路等を含む。なおビット線ＢＬは、単に配線と呼ぶ場合がある。なお図面において、ビット線ＢＬは、視認性を高めるため、太線あるいは太い点線等で図示する場合がある。
ビット線ＢＬに与えられるデータ信号は、メモリセルに書き込まれる信号、またはメモリセルから読み出される信号に相当する。データ信号は、データ１又はデータ０に対応するハイレベル又はローレベルの電位を有する二値の信号として説明する。なおデータ信号は、３値以上の多値でもよい。ハイレベルの電位はＶＤＤ、ローレベルの電位はＶＳＳ、あるいはグラウンド電位（ＧＮＤ）である。ビット線ＢＬに与えられる信号としては、データ信号の他、データを読み出すためのプリチャージ電位等がある。プリチャージ電位はＶＤＤ／２とすることができる。
メモリセルアレイ３０は、複数、例えばＮ層（Ｎは２以上の自然数）の素子層３４＿１乃至３４＿Ｎを有する。素子層３４＿１は、１以上のメモリセル３１＿１を有する。メモリセル３１＿１は、トランジスタ３２＿１およびキャパシタ３３＿１を有する。素子層３４＿Ｎは、１以上のメモリセル３１＿Ｎを有する。メモリセル３１＿Ｎは、トランジスタ３２＿Ｎおよびキャパシタ３３＿Ｎを有する。なおキャパシタは、容量素子と呼ぶ場合がある。なお素子層は、キャパシタやトランジスタなどの素子が設けられる層であり、導電体、半導体、絶縁体等の部材で構成される層である。
トランジスタ３２＿１乃至３２＿Ｎは、ワード線ＷＬ＿１乃至ＷＬ＿Ｎに与えられるワード信号に応じてオンまたはオフが制御されるスイッチとして機能する。トランジスタ３２＿１乃至３２＿Ｎは、それぞれ、ソース又はドレインの一方が、ビット線ＢＬのいずれか一（図中、ＢＬ＿１）に接続される。
トランジスタ３２＿１乃至３２＿Ｎとして、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタという）で構成されることが好ましい。本発明の一態様の構成では、ＯＳトランジスタを有するメモリセルを用いる構成とすることで、オフ時にソースとドレイン間を流れるリーク電流（以下、オフ電流）が極めて低い特性を利用して、所望の電圧に応じた電荷をソース又はドレインの他方にあるキャパシタ３３＿１乃至３３＿Ｎに保持させることができる。つまり、メモリセル３１＿１乃至３１＿Ｎにおいて、一旦書き込んだデータを長時間保持することができる。そのため、データリフレッシュの頻度を下げ、低消費電力化を図ることができる。
加えてＯＳトランジスタを用いたメモリセル３１＿１乃至３１＿Ｎでは、電荷の充電又は放電することによってデータの書き換えおよび読み出しが可能となるため、実質的に無制限回のデータの書き込みおよび読み出しが可能である。ＯＳトランジスタを用いたメモリセル３１＿１乃至３１＿Ｎは、磁気メモリあるいは抵抗変化型メモリなどのように原子レベルでの構造変化を伴わないため、書き換え耐性に優れている。またＯＳトランジスタを用いたメモリセル３１＿１乃至３１＿Ｎは、フラッシュメモリのように繰り返し書き換え動作を行っても電子捕獲中心の増加による不安定性が認められない。
またＯＳトランジスタを用いたメモリセル３１＿１乃至３１＿Ｎは、チャネル形成領域にシリコンを含むトランジスタ（以下、Ｓｉトランジスタ）を有するシリコン基板上などに自由に配置可能であるため、集積化を容易に行うことができる。またＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製することが可能であるため、低コストで作製可能である。
またＯＳトランジスタは、ゲート電極、ソース電極およびドレイン電極に加えて、バックゲート電極を含むと、４端子の半導体素子とすることができる。ＯＳトランジスタは、ゲート電極またはバックゲート電極に与える電圧に応じて、ソースとドレインとの間を流れる信号の入出力が独立制御可能な電気回路網で構成することができる。そのため、ＬＳＩと同一思考で回路設計を行うことができる。加えてＯＳトランジスタは、高温環境下において、Ｓｉトランジスタよりも優れた電気特性を有する。具体的には、１２５℃以上１５０℃以下といった高温下においてもオン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。
なお図１（Ａ）に示すメモリセルは、ＯＳトランジスタをメモリに用いたＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ぶことができる。一つのトランジスタ、及び一つの容量で構成することができるため、メモリの高密度化を実現できる。また、ＯＳトランジスタを用いることで、データの保持期間を長くすることができる。キャパシタ３３＿１乃至３３＿Ｎは、電極となる導電体の間に絶縁体を挟んだ構成となる。なお電極を構成する導電体としては、金属の他、導電性を付与した半導体層などを用いることができる。また詳細は後述するが、キャパシタ３３＿１乃至３３＿Ｎをトランジスタ３２＿１乃至３２＿Ｎの上方または下方の重なる位置に配置する他、トランジスタ３２＿１乃至３２＿Ｎを構成する半導体層あるいは電極等の一部をキャパシタ３３＿１乃至３３＿Ｎの一方の電極として用いることができる。
図１（Ａ）で説明した各構成において、本発明の一態様にある素子層３４＿１乃至３４＿Ｎについて説明するため、図１（Ｂ）に図示する模式図を用いて説明する。図１（Ｂ）に示す模式図は、図１（Ａ）で説明した各構成の配置を説明するため、ｘ軸、ｙ軸、ｚ軸方向を規定した斜視図に対応する。なお理解を容易にするため、明細書中、ｘ軸方向を奥行き方向、ｙ軸方向を水平方向、ｚ軸方向を垂直方向と呼ぶ場合がある。
図１（Ｂ）に図示するように素子層３４＿１乃至３４＿Ｎは、Ｎ層で積層して設けられる。メモリセル３１＿１乃至３１＿Ｎを有する素子層３４＿１乃至３４＿Ｎは、それぞれシリコン基板１１に設けられたカラムドライバ２２と重なる領域を有する。図１（Ｂ）に図示するように素子層３４＿１は、シリコン基板１１と素子層３４＿Ｎとの間に設けられるともいえる。
また素子層３４＿１が有するメモリセル３１＿１のトランジスタと、素子層３４＿Ｎが有するメモリセル３１＿Ｎのトランジスタと、は、垂直方向に設けられたビット線ＢＬを介して接続される。またビット線ＢＬは、シリコン基板１１に設けられたカラムドライバ２２に接続される。
ビット線ＢＬ＿１は、メモリセル３１＿１が有するトランジスタの半導体層およびメモリセル３１＿Ｎが有するトランジスタの半導体層に接して設けられる。あるいはビット線ＢＬ＿１は、メモリセル３１＿１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域、およびメモリセル３１＿Ｎが有するトランジスタの半導体層のソースまたはドレインとして機能する領域、に接して設けられる。あるいはビット線ＢＬ＿１は、メモリセル３１＿１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体、およびメモリセル３１＿Ｎが有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体、に接して設けられる。つまりビット線ＢＬは、メモリセル３１＿１が有するトランジスタのソース又はドレインの一方と、メモリセル３１＿Ｎが有するトランジスタのソース又はドレインの一方と、カラムドライバ２２と、を垂直方向で電気的にするための配線であるといえる。
なおビット線ＢＬは、カラムドライバ２２が設けられるシリコン基板１１の面に垂直方向または概略垂直方向に延びて設けられるということができる。つまり図１（Ｂ）に図示するようにビット線ＢＬは、メモリセル３１＿１が有するトランジスタおよびメモリセル３１＿Ｎが有するトランジスタに接続され、且つ前記シリコン基板の表面（ｘｙ平面）に対して垂直方向または概略垂直方向’（ｚ方向）に設けられる。なお「概略垂直」とは、８５度以上９５度以下の角度で配置されている状態をいう。
なおシリコン基板１１に設けられたロウドライバ２１と、素子層３４＿１乃至素子層３４＿Ｎの奥行き方向に延びて設けられるワード線ＷＬとは、素子層３４＿１乃至素子層３４＿Ｎにおけるメモリセル３１＿１乃至３１＿Ｎが設けられていない領域、例えば素子層３４＿１乃至素子層３４＿Ｎの外周部における開口部を介して接続する構成とすればよい。シリコン基板１１に設けられたロウドライバ２１と、各素子層に設けられたワード線ＷＬと、の接続は、素子層３４＿１乃至素子層３４＿Ｎの上層に設けられる配線を介して行ってもよい。
本発明の一形態は、各素子層に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスタを用いる。そのため、メモリセルに保持するデータのリフレッシュ頻度を低減することができ、低消費電力化が図られた半導体装置とすることができる。ＯＳトランジスタは、積層して設けることができ、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。またＯＳトランジスタは、高温環境下においてもＳｉトランジスタと比べて電気特性の変動が小さいため、積層且つ集積化した際のトランジスタの電気特性の変動が小さく信頼性に優れた記憶装置として機能する半導体装置とすることができる。また本発明の一態様は、メモリセルアレイから延びて設けられるビット線を垂直方向に設けることで、メモリセルアレイとカラムドライバとのビット線の長さを短くできる。そのため、ビット線の寄生容量を大幅に削減できるため、メモリセルに保持するデータ信号を多値化しても電位を読み出すことができる。
図２では、図１（Ａ）および図１（Ｂ）を用いて説明した半導体装置１０の垂直方向（ｚ軸方向）に平行な面の断面の模式図について示す。
図２に図示するように半導体装置１０は、各層の素子層に設けられたメモリセル３１＿１乃至３１＿Ｎと、シリコン基板１１に設けられるカラムドライバ２２と、を最短距離である垂直方向に設けられるビット線ＢＬを介して接続する構成とすることができる。ビット線ＢＬを平面方向に配置する構成と比べて、ビット線ＢＬの本数が増えるものの、１本のビット線に接続されるメモリセル３１＿１乃至３１＿Ｎの数を少なくすることができるため、ビット線ＢＬの寄生容量を小さくできる。そのため、メモリセル３１＿１乃至３１＿Ｎが有するキャパシタ３３＿１乃至３３＿Ｎの容量を小さくしても、電荷の移動に伴うビット線ＢＬの電位を変動させることができる。
またメモリセル３１＿１乃至３１＿Ｎが有するキャパシタ３３＿１乃至３３＿Ｎの容量を小さくすることができるため、キャパシタ３３＿１乃至３３＿Ｎをトランジスタ３２＿１乃至３２＿Ｎと同じ層に設けることができる。キャパシタ３３＿１乃至３３＿Ｎをトランジスタ３２＿１乃至３２＿Ｎと同じ層に設ける構成とすることで、一層毎の素子層３４＿１乃至３４＿Ｎを薄くすることができる。そのため、半導体装置１０の小型化を図ることができる。
なおメモリセル３１＿１乃至３１＿Ｎが有するキャパシタ３３＿１乃至３３＿Ｎは、トランジスタ３２＿１乃至３２＿Ｎと同じ層に設ける構成でもよいが、他の構成でもよい。例えば、図３（Ａ）に示す模式図では、素子層３４＿１乃至３４＿Ｎが有するメモリセル３１のキャパシタ３３Ａがトランジスタ３２に対して、垂直方向で上方に設けられる構成を表している。当該構成とすることで、容量を大きくすることができるため、読み出されるデータの信頼性、データの保持時間の向上を図ることができる。加えて図３（Ａ）の構成ではトランジスタ３２の上方に固定電位に一方の電極が接続されたキャパシタ３３Ａの電極を配置することができるため、外部からのノイズの影響を抑制することができる。
また図３（Ｂ）に示す模式図は、素子層３４＿１乃至３４＿Ｎが有するメモリセル３１のキャパシタ３３Ｂがトランジスタ３２に対して、垂直方向で下方に設けられる構成を表している。当該構成とすることで、容量を大きくすることができるため、読み出されるデータの信頼性、データの保持時間の向上を図ることができる。加えて図３（Ｂ）の構成ではトランジスタ３２と、カラムドライバ２２と、の間に固定電位に一方の電極が接続されたキャパシタ３３Ｂの電極を配置することができるため、カラムドライバ２２のノイズのメモリセル３１への影響を抑制することができる。
図４は、図１（Ａ）で説明した、素子層３４＿１乃至３４＿Ｎを有するメモリセルアレイ３０の回路構成例と、当該メモリセルに接続されるカラムドライバ２２の具体的な回路構成例と、について説明する回路図である。
図４にはメモリセルアレイ３０として素子層３４＿１乃至３４＿Ｎを図示している。図４では、ビット線ＢＬ＿Ａに接続されたメモリセルとしてメモリセル３１＿Ｎ＿Ａを図示している。メモリセル３１＿Ｎ＿Ａは、ゲートがワード線ＷＬ＿Ａに接続されたトランジスタ３２Ａとキャパシタ３３を有している。また図４では、ビット線ＢＬ＿Ｂに接続されたメモリセルとしてメモリセル３１＿Ｎ＿Ｂを図示している。メモリセル３１＿Ｎ＿Ｂは、ゲートがワード線ＷＬ＿Ｂに接続されたトランジスタ３２Ｂとキャパシタ３３を有している。各素子層のキャパシタ３３は、固定電位、例えばグラウンド電位が与えられる配線ＶＬに接続される。
また図４には、カラムドライバ２２が有する回路として、シリコン基板側にあるプリチャージ回路２２＿１、センスアンプ２２＿２、選択スイッチ２２＿３、書き込み読み出し回路２９を示している。プリチャージ回路２２＿１およびセンスアンプ２２＿２を構成するトランジスタは、Ｓｉトランジスタを用いる。選択スイッチ２２＿３についてもＳｉトランジスタを用いることができる。
プリチャージ回路２２＿１は、ｎチャネル型のトランジスタ２４＿１乃至２４＿３で構成される。プリチャージ回路２２＿１は、プリチャージ線ＰＣＬに与えられるプリチャージ信号に応じて、ビット線ＢＬ＿Ａおよびビット線ＢＬ＿ＢをＶＤＤとＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
センスアンプ２２＿２は、配線ＶＨＨまたは配線ＶＬＬに接続された、ｐチャネル型のトランジスタ２５＿１、２５＿２およびｎチャネル型のトランジスタ２５＿３、２５＿４で構成される。配線ＶＨＨまたは配線ＶＬＬは、ＶＤＤ又はＶＳＳを与える機能を有する配線である。トランジスタ２５＿１乃至２５＿４は、インバータループを構成するトランジスタである。センスアンプ２２＿２は、ワード線ＷＬ＿Ａ、ＷＬ＿Ｂをハイレベルとしてメモリセル３１＿Ｎ＿Ａ、３１＿Ｎ＿Ｂを選択することで変化するビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂの電位を高電源電位ＶＤＤまたは低電源電位ＶＳＳにする。ビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂの電位は、書き込み読み出し回路２９を介して外部に出力することができる。ビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂは、ビット線対に相当する。
また図５では、図４に示す回路図の動作を説明するためのタイミングチャートを示す。図５に示すタイミングチャートにおいて、期間Ｔ１は初期化の動作、期間Ｔ２は書き込みの動作、期間Ｔ３は非アクセス時の動作、期間Ｔ４は読み出しの動作を説明する期間に対応する。なお図５の説明では、選択スイッチ２２＿３が有するスイッチ２３＿Ａ、２３＿Ｂの説明を省略するが、書き込みの動作、および読み出しの動作時において、適宜オンとなるよう選択される。
図５において、波形間に付された矢印は、動作の理解を容易にするためのものである。信号線のうち、配線ＰＣＬの高レベル（Ｈレベル）はＶＤＤである。ＷＬの高レベルはＶＨＭ（＞ＶＤＤ）であるが、ＶＤＤとしてもよい。
期間Ｔ１では、配線ＶＰＣ、配線ＶＨＨおよび配線ＶＬＬはＶＤＤ／２とされる。ビット線ＢＬ＿Ａはプリチャージされ、ＶＤＤ／２とする。ビット線ＢＬ＿Ａのプリチャージはプリチャージ回路２２＿１によって行われる。配線ＰＣＬを高レベル（Ｈレベル）にすることで、ビット線ＢＬ＿Ａ（あるいはビット線ＢＬ＿Ｂ）のプリチャージと電位の平滑化が行われる。
期間Ｔ２では、書き込みアクセスがあると、ビット線ＢＬ＿Ａ（あるいはビット線ＢＬ＿Ｂ）をプリチャージ状態から浮遊状態にする。これは配線ＰＣＬをＨレベルからＬレベルにすることで行われる。ワード線ＷＬ＿ＡをＨレベルにする。ＷＬ＿Ａが選択された後、ＶＨＨはＶＤＤとされ、ＶＬＬはＧＮＤとされる。トランジスタ３２Ａがオンになることで、ビット線ＢＬ＿ＡにデータＤＡ１が書き込まれる。ワード線ＷＬ＿ＡをＬレベルにした後、ビット線ＢＬ＿Ａ（あるいはビット線ＢＬ＿Ｂ）のプリチャージ動作を開始し、これらをＶＤＤ／２にプリチャージしている。
期間Ｔ３では、配線ＰＣＬはＨレベルであり、ワード線ＷＬ＿ＡはＬレベルである。ＶＰＣ、ＶＨＨおよびＶＬＬはＶＤＤ／２である。ビット線対およびローカルビット線対はＶＤＤ／２にプリチャージされている。ＶＨＨ、ＶＬＬをＶＤＤ／２にしておくことで、センスアンプ２２＿２のリーク電流を低減することができる。
期間Ｔ４では、読み出しアクセスがあると、ビット線ＢＬ＿Ａ（あるいはビット線ＢＬ＿Ｂ）をプリチャージ状態から浮遊状態にする。次に、ワード線ＷＬ＿ＡをＨレベルにして、トランジスタ３２Ａをオンにする。ビット線ＢＬ＿Ａには、データＤＡ１が書き込まれることとなる。ワード線ＷＬ＿ＡをＨレベルした後、ＶＨＨをＶＤＤにし、かつＶＬＬをＧＮＤにし、センスアンプ２２＿２を差動増幅回路として機能させ、ビット線ＢＬ＿ＡのデータＤＡ１を増幅する。ビット線ＢＬ＿ＡのデータＤＡ１は書き込み読み出し回路２９によって読み出される。
本発明の一形態の半導体装置は、各素子層に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスタを用いる。ＯＳトランジスタは、Ｓｉトランジスタが設けられるシリコン基板上に積層して設けることができる。そのため、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。
（実施の形態２）
本発明の一態様である半導体装置の構成例について、図６乃至図１０を参照して説明する。実施の形態１と同じ符号を付した構成については、実施の形態１の説明を援用し、説明を省略する場合がある。
図６（Ａ）には、半導体装置１０Ａのブロック図を示す。
周辺回路２０は、ロウドライバ２１、カラムドライバ２２および切り替え回路が設けられる素子層２６を有する。切り替え回路は、単に駆動回路という場合がある。切り替え回路は、メモリセルと、カラムドライバと、の間の導通状態を制御する機能を有するトランジスタを有する。
切り替え回路が設けられる素子層２６は、カラムドライバ２２をビット線ＢＬに選択的に接続する機能を有する。切り替え回路は、カラムドライバ２２から出力される選択信号に応じて、所定のビット線とカラムドライバ２２のセンスアンプなどの駆動回路とを接続するマルチプレクサとしての機能を有する。切り替え回路は、切り替え回路で選択されたビット線ＢＬにメモリセルアレイ３０を駆動するための信号を出力する機能を有する回路である。
図６（Ａ）の半導体装置において、切り替え回路が設けられる素子層２６は、垂直方向において、カラムドライバ２２に接続されたビット線ＢＬの本数を低減し、データの書き込み時間の短縮、読み出し精度の向上を図ることができる。
また切り替え回路を構成するトランジスタは、ＯＳトランジスタであることが好ましい。ＯＳトランジスタを用いた切り替え回路を有する素子層２６は、Ｓｉトランジスタを用いた回路上などに自由に配置可能であるため、集積化を容易に行うことができる。またＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製することが可能であるため、低コストで作製可能である。
図６（Ａ）で説明した各構成において、本発明の一態様にある素子層３４＿１乃至３４＿Ｎおよび切り替え回路を有する素子層２６について説明するため、図６（Ｂ）に図示する模式図を用いて説明する。図６（Ｂ）に示す模式図は、図６（Ａ）で説明した各構成の配置を説明するため、ｘ軸、ｙ軸、ｚ軸方向を規定した斜視図に対応する。
図６（Ｂ）に図示するように半導体装置１０Ａにおいて、切り替え回路を構成するトランジスタが設けられる素子層２６がＶ層（Ｖは１以上の自然数）、素子層３４＿１乃至素子層３４＿ＮがＮ層あり、合計（Ｎ＋Ｖ）層のＯＳトランジスタを有する層がシリコン基板１１上に積層して設けられる。素子層３４＿１乃至素子層３４＿Ｎが有するメモリセル３１＿１乃至３１＿Ｎ、および切り替え回路を構成するトランジスタが設けられる素子層２６は、それぞれシリコン基板１１に設けられたカラムドライバ２２と重なる領域を有する。図６（Ｂ）に図示するように素子層２６は、シリコン基板１１と素子層３４＿１との間に設けられるともいえる。また図６（Ｂ）に図示するように素子層３４＿１は、シリコン基板１１と素子層３４＿Ｎとの間に設けられるともいえる。
また素子層３４＿１が有するメモリセル３１＿１のトランジスタと、素子層３４＿Ｎが有するメモリセル３１＿Ｎのトランジスタと、は、垂直方向に設けられたビット線ＢＬを介して接続される。またビット線ＢＬは、切り替え回路を構成するトランジスタが設けられる素子層２６に接続される。素子層２６は、シリコン基板１１に設けられたカラムドライバ２２に接続される。
ビット線ＢＬ＿１は、メモリセル３１＿１が有するトランジスタの半導体層に接して設けられる。あるいはビット線ＢＬ＿１は、メモリセル３１＿１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいはビット線ＢＬ＿１は、メモリセル３１＿１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまりビット線ＢＬは、メモリセル３１＿１が有するトランジスタのソース又はドレインの一方と、メモリセル３１＿Ｎが有するトランジスタのソース又はドレインの一方と、素子層２６と、を垂直方向で電気的にするための配線であるといえる。
本発明の一形態は、各素子層に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスタを用いる。そのため、メモリセルに保持するデータのリフレッシュ頻度を低減することができ、低消費電力化が図られた半導体装置とすることができる。ＯＳトランジスタは、積層して設けることができ、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。またＯＳトランジスタは、高温環境下においてもＳｉトランジスタと比べて電気特性の変動が小さいため、積層且つ集積化した際のトランジスタの電気特性の変動が小さく信頼性に優れた記憶装置として機能する半導体装置とすることができる。
加えて本発明の一形態は切り替え回路を有する素子層を備えている。切り替え回路は、カラムドライバが有するセンスアンプに接続されたビット線ＢＬの本数を低減することができる。そのため、ビット線ＢＬの負荷を低減することができる。切り替え回路は、垂直方向において、カラムドライバに接続されたビット線ＢＬの本数を低減し、データの書き込み時間の短縮、読み出し精度の向上を図ることができる。また、不要なビット線を充放電することを避けることができ、低消費電力化が図られた半導体装置とすることができる。センスアンプ等の回路の直上にメモリセルを配置することが可能なため、半導体装置の小型化を図ることができる。またメモリセルが有するキャパシタの容量を小さくしても動作させることが可能となる。また本発明の一態様は、メモリセルアレイから延びて設けられるビット線を垂直方向に設けることで、メモリセルアレイとカラムドライバとのビット線の長さを短くできる。そのため、ビット線の寄生容量を大幅に削減できるため、メモリセルに保持するデータ信号の多値化しても電位を読み出すことができる。
図７では、図６（Ａ）および図６（Ｂ）を用いて説明した半導体装置１０Ａの垂直方向（ｚ軸方向）に平行な面の断面の模式図について示す。
図７に図示するように半導体装置１０Ａは、各層の素子層に設けられたメモリセル３１＿１乃至３１＿Ｎと、素子層２６と、シリコン基板１１に設けられるカラムドライバ２２と、を最短距離である垂直方向に設けられるビット線ＢＬを介して接続する構成とすることができる。切り替え回路２７を有する素子層２６の数が増えるものの、カラムドライバ２２が有するセンスアンプに接続されたビット線ＢＬの本数を低減することができる。そのため、ビット線ＢＬの負荷を低減することができる。
また図７に図示するように切り替え回路２７が有するトランジスタ２８＿１乃至２８＿ｎ（ｎは２以上の自然数）は、カラムドライバ２２から出力される選択信号ＭＵＸに応じて選択されたビット線ＢＬの電位を信号ＢＬ＿ＯＵＴとしてカラムドライバ２２に出力することができる。なお図７に示す半導体装置１０Ａは、ユニット３０＿１として表すことができる。
図８には、メモリセルアレイ３０として素子層３４＿１乃至３４＿Ｎの他、トランジスタ２８＿ａ、２８＿ｂを有する素子層２６を加えた回路図を図示している。図８に図示するトランジスタ２８＿ａ、２８＿ｂを有する素子層２６上には、素子層３４＿１乃至３４＿Ｎが設けられ、ビット線ＢＬ＿ＡおよびＢＬ＿Ｂが垂直方向に設けられる。つまり周辺回路の一部を構成する切り替え回路を有する素子層は、素子層３４＿１乃至３４＿Ｎと同様に積層して設けることができる。ビット線ＢＬ＿ＡおよびＢＬ＿Ｂは、トランジスタ２８＿ａ、２８＿ｂのソース又はドレインの一方に接続される。
また図８には、カラムドライバ２２が有する回路として、シリコン基板側にあるプリチャージ回路２２＿１、センスアンプ２２＿２、スイッチ回路２２＿３、および書き込み読み出し回路２９を示している。プリチャージ回路２２＿１およびセンスアンプ２２＿２を構成するトランジスタは、Ｓｉトランジスタを用いる。選択スイッチ２２＿３についてもＳｉトランジスタを用いることができる。トランジスタ２８＿ａ、２８＿ｂのソース又はドレインの他方は、プリチャージ回路２２＿１およびセンスアンプ２２＿２を構成するトランジスタに接続される。また図８では、スイッチ回路２２＿３が有するスイッチ回路２３＿Ａに接続される配線に接続される素子層３４＿１乃至３４＿Ｎ、および素子層２６を表すブロックの他、スイッチ回路２２＿３が有するスイッチ回路２３＿Ｂに接続される配線に接続される素子層３４＿１乃至３４＿Ｎ、および素子層２６を表すブロックを図示している。
切り替え回路を有する素子層２６では、ビット線ＢＬ＿ＡまたはＢＬ＿Ｂを選択して、プリチャージ回路２２＿１およびセンスアンプ２２＿２に接続される一対の配線の一方、およびスイッチ２３＿Ａに接続される。またもう一対の切り替え回路を有する素子層２６でも、ビット線ＢＬを選択して、プリチャージ回路２２＿１およびセンスアンプ２２＿２に接続される一対の配線の他方、およびスイッチ２３＿Ｂに接続される。選択されたビット線に接続された、メモリセルのワード線をハイレベルとして選択することでプリチャージされたビット線の電位が変化し、当該変化に応じてプリチャージ回路２２＿１およびセンスアンプ２２＿２に接続された一対の配線の電位が高電源電位ＶＤＤまたは低電源電位ＶＳＳとなる。当該電位は、スイッチ回路２２＿３および書き込み読み出し回路２９を介して外部に出力することができる。
図８に図示するように半導体装置１０Ａは、切り替え回路を有する素子層２６の数が増えるものの、複数のビット線ＢＬのいずれか一を選択して、カラムドライバ２２に接続することができる。そのため、少ない本数のビット線ＢＬをセンスアンプ２２＿２に接続する構成とすることができ、ビット線ＢＬの負荷を低減することができる。
なお図７で図示した半導体装置１０Ａにおけるユニット３０＿１は、垂直方向に積層して設ける構成とすることができる。図９には、図７で説明したユニット３０＿１をＭ段（ユニット３０＿１乃至３０＿Ｍ、Ｍは２以上）積層した構成の半導体装置１０Ａを図示する。図９は、半導体装置の垂直方向（ｚ軸方向）に平行な面の断面の模式図に相当する。つまり図９に示す半導体装置１０Ａの構成は、図７で図示した素子層の積層を、合計Ｍ×（Ｎ＋Ｖ）層とした構成である。
図９に図示するように半導体装置１０Ａは、ユニット３０＿１乃至３０＿Ｍにおいて、それぞれ切り替え回路２７＿１乃至２７＿Ｍを備える。切り替え回路２７＿１乃至２７＿Ｍは、選択信号ＭＵＸが入力されることで信号ＢＬ＿ＯＵＴを出力する。信号ＢＬ＿ＯＵＴが出力される複数の配線のいずれか一は、選択信号ＳＥＬで切り替え可能なスイッチ回路９８で選択され、ビット線ＢＬとは異なる配線ＧＢＬを介してカラムドライバ２２に接続される。なおスイッチ回路９８は、切り替え回路２７＿１乃至２７＿Ｍを構成するＯＳトランジスタを用いることができる。
当該構成とすることで、ユニット３０＿１乃至３０＿Ｍそれぞれの素子層３４＿１乃至３４＿Ｎの積層数を削減することができる。そのため、ユニット３０＿１乃至３０＿Ｍそれぞれのビット線ＢＬの長さを短くすることができ、ビット線ＢＬの負荷を低減することができる。なお図面において、配線ＧＢＬは、視認性を高めるため、太線あるいは太い点線等で図示する場合がある。配線ＧＢＬは、グローバルビット線と呼ぶ場合がある。
なお図９に示す配線ＧＢＬは、ＯＳトランジスタを有する素子層を作製した後に、設けることが可能である。例えば、図１０（Ａ）に図示する断面図の模式図のように、ＯＳトランジスタを有する素子層を作製し、各素子層を取り囲む封止層７０Ａの外周に開口を設けて、当該開口に配線ＧＢＬを設けることができる。あるいは、図１０（Ａ）に図示する断面図の模式図のように、ＯＳトランジスタを有する素子層を作製し、各素子層を一括して取り囲む封止層７０Ｂの外周に開口を設けて、当該開口に配線ＧＢＬを設けることができる。なお配線ＧＢＬを備えた各素子層の詳細については、実施の形態３で詳述する。
本発明の一形態の半導体装置は、各素子層に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスタを用いる。ＯＳトランジスタは、Ｓｉトランジスタが設けられるシリコン基板上に積層して設けることができる。そのため、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。
加えて本発明の一形態は、切り替え回路を有する素子層を備えている。切り替え回路は、垂直方向において、カラムドライバに接続されたビット線ＢＬの本数を低減し、データの書き込み時間の短縮、読み出し精度の向上を図ることができる。また、不要なビット線を充放電することを避けることができ、低消費電力化が図られた半導体装置とすることができる。
（実施の形態３）
本発明の一態様である半導体装置の構成例について、図１１乃至図２４を参照して説明する。実施の形態１と同じ符号を付した構成については、実施の形態１の説明を援用し、説明を省略する場合がある。
図１１（Ａ）には、半導体装置１０Ｂのブロック図を示す。
周辺回路２０は、ロウドライバ２１と、カラムドライバ２２と、制御回路が設けられる素子層４０と、を有する。制御回路は、ＯＳトランジスタで構成されるセンスアンプとして機能する回路を有する。
制御回路が設けられる素子層４０は、ＯＳトランジスタで構成されるセンスアンプとして機能する回路を有する。ＯＳトランジスタで構成されるセンスアンプは、各メモリセルへのデータ信号の書き込みまたは読み出しの他、メモリセル３１＿１乃至３１＿Ｎを含むユニット５０＿１乃至５０＿Ｍを選択するための切り替え回路として機能する。素子層４０には、カラムドライバ２２からＯＳトランジスタで構成されるセンスアンプを駆動するための制御信号ＷＥ，ＲＥ，ＭＵＸが与えられる。センスアンプとして機能する回路は、メモリセルへのデータ信号の読み出しまたは書き込みを制御するためのトランジスタを有するため、制御回路という場合がある。
図１１（Ａ）の半導体装置において、制御回路は、増幅器として機能させることができる。当該構成にすることで、読み出し時にビット線ＢＬのわずかな電位差を増幅して、Ｓｉトランジスタを用いたセンスアンプを駆動することができる。
また制御回路を構成するトランジスタは、ＯＳトランジスタであることが好ましい。ＯＳトランジスタを用いた制御回路を有する素子層４０は、Ｓｉトランジスタを用いた回路上などに自由に配置可能であるため、集積化を容易に行うことができる。またＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製することが可能であるため、低コストで作製可能である。
図１１（Ａ）で説明した各構成において、本発明の一態様にある素子層３４＿１乃至３４＿Ｎおよび制御回路を有する素子層４０について説明するため、図１１（Ｂ）に図示する模式図を用いて説明する。図１１（Ｂ）に示す模式図は、図１１（Ａ）で説明した各構成の配置を説明するため、ｘ軸、ｙ軸、ｚ軸方向を規定した斜視図に対応する。
図１１（Ｂ）に図示するように半導体装置１０Ｂにおいて、制御回路を構成するトランジスタが設けられる素子層４０がＶ層（Ｖは１以上の自然数）、素子層３４＿１乃至素子層３４＿ＮがＮ層あり、合計（Ｎ＋Ｖ）層のＯＳトランジスタを有する層がシリコン基板１１上に積層して設けられる。素子層３４＿１乃至素子層３４＿Ｎが有するメモリセル３１＿１乃至３１＿Ｎ、および制御回路を構成するトランジスタが設けられる素子層４０は、それぞれシリコン基板１１に設けられたカラムドライバ２２と重なる領域を有する。図１１（Ｂ）に図示するように素子層４０は、シリコン基板１１と素子層３４＿１との間に設けられるともいえる。また図１１（Ｂ）に図示するように素子層３４＿１は、シリコン基板１１と素子層３４＿Ｎとの間に設けられるともいえる。
また素子層３４＿１が有するメモリセル３１＿１のトランジスタと、素子層３４＿Ｎが有するメモリセル３１＿Ｎのトランジスタと、は、垂直方向に設けられたビット線ＢＬを介して接続される。またビット線ＢＬは、制御回路を構成するトランジスタが設けられる素子層４０に接続される。素子層４０は、ビット線ＢＬとは別に設けられた配線ＧＢＬ（図示せず）を介して、シリコン基板１１に設けられたカラムドライバ２２に接続される。なお図面において、配線ＧＢＬは、視認性を高めるため、太線あるいは太い点線等で図示する場合がある。
ビット線ＢＬ＿１は、メモリセル３１＿１が有するトランジスタの半導体層に接して設けられる。あるいはビット線ＢＬ＿１は、メモリセル３１＿１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいはビット線ＢＬ＿１は、メモリセル３１＿１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまりビット線ＢＬは、メモリセル３１＿１が有するトランジスタのソースまたはドレインの一方と、メモリセル３１＿Ｎが有するトランジスタのソースまたはドレインの一方と、素子層４０と、を垂直方向で電気的にするための配線であるといえる。
半導体装置１０Ｂは、１種類のメモリセルを有しているが、２種類以上のメモリセルを有していてもよい。図１２（Ａ）は、半導体装置１０Ｃの構成例を示すブロック図であり、半導体装置１０Ｂの変形例である。半導体装置１０Ｃは、メモリセルアレイ３０にメモリセル３１の他、メモリセル３１と異なる構成であるメモリセル５１が設けられる点が半導体装置１０Ｂと異なる。半導体装置１０Ｃは、１以上のメモリセル５１により構成されている素子層５４を有する。
半導体装置１０Ｃにおいて、素子層５４は素子層３４＿ｉ（ｉは１以上Ｎ－１以下の整数）と素子層３４＿ｉ＋１との間に設けることができる。なお、素子層５４は２層以上設けられていてもよい。半導体装置１０Ｃが素子層５４を２層以上有する場合、例えば第１の素子層５４と第２の素子層との間には素子層３４が設けられていてもよいし、設けられていなくてもよい。
半導体装置１０Ｃでは、ロウドライバ２１はワード線ＷＬ２を介してメモリセル５１と電気的に接続されている。半導体装置１０Ｃが有するロウドライバ２１は、ワード線ＷＬの他、ワード線ＷＬ２にメモリセルアレイ３０を駆動するための信号を出力する機能を有する。具体的にロウドライバ２１は、ワード線ＷＬだけでなく、ワード線ＷＬ２にワード信号を伝える機能を有する。なお、ワード線ＷＬ２にワード信号を伝える機能を有するロウドライバを、ワード線ＷＬにワード信号を伝える機能を有するロウドライバとは別に設けてもよい。また、ワード線ＷＬ２は、単に配線と呼ぶ場合がある。
図１２（Ｂ）は、メモリセル５１の構成例を示す回路図である。メモリセル５１は、トランジスタ５５と、トランジスタ５６と、容量素子５７と、を有する。
トランジスタ５５のソースまたはドレインの一方は、トランジスタ５６のゲートと電気的に接続されている。トランジスタ５６のゲートは、容量素子５７の一方の電極と電気的に接続されている。トランジスタ５５のソースまたはドレインの他方、およびトランジスタ５６のソースまたはドレインの一方は、配線ＢＬと電気的に接続されている。トランジスタ５６のソースまたはドレインの他方は、配線ＳＬと電気的に接続されている。容量素子５７の他方の電極は、配線ＣＡＬと電気的に接続されている。ここで、トランジスタ５５のソースまたはドレインの一方と、トランジスタ５６のゲートと、容量素子５７の一方の電極と、が電気的に接続されるノードをノードＮとする。
配線ＣＡＬは、容量素子５７の他方の電極に所定の電位を印加するための配線としての機能を有する。メモリセル５１からデータを読み出す際の配線ＣＡＬの電位を、メモリセル５１にデータを書き込む際、およびメモリセル５１にデータを保持している最中の配線ＣＡＬの電位と異ならせる。これにより、メモリセル５１からデータを読み出す際のトランジスタ５６の見かけのしきい値電圧を、メモリセル５１にデータを書き込む際、およびメモリセル５１にデータを保持している最中のトランジスタ５６の見かけのしきい値電圧と異ならせることができる。
メモリセル５１が図１２（Ｂ）に示す構成である場合、メモリセル５１にデータを書き込む際、およびメモリセル５１にデータを保持している最中は、メモリセル５１に書き込まれたデータによらず、配線ＳＬと配線ＢＬとの間に電流が流れない。一方、メモリセル５１からデータを読み出す際は、配線ＳＬと配線ＢＬとの間に、メモリセル５１に保持されたデータに対応する電流が流れる。
トランジスタ５５は、ＯＳトランジスタとすることが好ましい。前述のように、ＯＳトランジスタはオフ電流が極めて低い。よって、メモリセル５１に書き込まれたデータに対応する電荷を、ノードＮに長時間保持させることができる。つまり、メモリセル５１において、一旦書き込んだデータを長時間保持することができる。そのため、データリフレッシュの頻度を下げ、本発明の一態様の半導体装置の消費電力を低減させることができる。
またＯＳトランジスタを用いたメモリセル５１は、シリコン基板上などに自由に配置可能であるため、集積化を容易に行うことができる。なお、メモリセル５１の集積化の観点から、トランジスタ５６をＯＳトランジスタとすることが好ましい。
トランジスタ５５は、バックゲート電極を有することが好ましい。バックゲート電極に印加する電位を制御することで、トランジスタ５５のしきい値電圧を制御することができる。これにより、例えばトランジスタ５５のオン電流を大きくし、オフ電流を小さくすることができる。なお、トランジスタ５６がＯＳトランジスタである場合は、トランジスタ５６にもバックゲート電極を設けることが好ましい。
図１２（Ｂ）に示す構成のメモリセル５１は、ＯＳトランジスタをメモリに用いたＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ）と呼ぶことができる。ＮＯＳＲＡＭは、非破壊読み出しを行うことができるという特徴を有する。一方、メモリセル３１に適用することができるＤＯＳＲＡＭは、保持されたデータを読み出す際は破壊読み出しを行う。
半導体装置１０Ｃの動作について説明する。カラムドライバ２２からメモリセルアレイ３０に書き込まれるデータは、メモリセル３１に保持される。メモリセル３１に保持されたデータのうち、読み出し頻度が高いデータは、メモリセル３１からメモリセル５１に書き移す。前述のように、ＮＯＳＲＡＭであるメモリセル５１は非破壊読み出しを行うことができるので、データリフレッシュの頻度を下げることができる。よって、本発明の一態様の半導体装置の消費電力を低減させることができる。
また、ノードＮの電位は、メモリセル５１に書き込まれたデータだけでなく、配線ＣＡＬの電位に応じて変動する。このため、メモリセル５１にデータを書き込んだ後、配線ＣＡＬの電位を調整することにより、メモリセル５１に保持されたデータを補正することができる。例えば、メモリセル５１に保持されたデータを補正する場合、メモリセル５１からデータを読み出す際の配線ＣＡＬの電位を、メモリセル５１に保持されたデータを補正しない場合にメモリセル５１からデータを読み出す際の配線ＣＡＬの電位と異ならせることができる。よって、例えばメモリセルに書き込まれたデータが画像データである場合、半導体装置１０Ｃは画像処理を行うことができる。したがって、半導体装置１０Ｃは、例えば画像エンジンとすることができる。
なお、半導体装置１０Ｃにおいて、ｉはＮ／２、またはその近傍の値とすることが好ましい。これにより、例えばメモリセル５１からメモリセル３１＿１までの配線距離、またはメモリセル５１からメモリセル３１＿Ｎまでの配線距離を短くすることができる。これにより、メモリセル５１から例えばメモリセル３１＿１、またはメモリセル３１＿Ｎにデータを書き移す際の、配線ＢＬ等の配線抵抗によるデータ電位の低下を抑制することができる。
図１３は、半導体装置１０Ｄの構成例を示すブロック図であり、半導体装置１０Ｃの変形例である。半導体装置１０Ｄの構成は、素子層３４＿１の前、つまり素子層３４＿１と素子層４０との間に素子層５４が設けられている点が、半導体装置１０Ｃの構成と異なる。
半導体装置１０Ｄは、センスアンプ等が設けられる素子層４０と、素子層５４と、の間の配線距離が短いという特徴を有する。これにより、メモリセル５１の配線抵抗の増加に起因する動作のし難さを解消することが可能となり、メモリセル５１の動作の制御を行いやすくなる。なお、素子層３４＿Ｎの後、つまり例えば素子層３４＿Ｎの上に素子層５４を設けてもよい。
図１４は、図１２（Ａ）に示す半導体装置１０Ｃの各構成の配置を説明するため、ｘ軸、ｙ軸、ｚ軸方向を規定した斜視図である。また、図１５は、図１３に示す半導体装置１０Ｄの各構成の配置を説明するため、ｘ軸、ｙ軸、ｚ軸方向を規定した斜視図である。
図１４に示す構成の半導体装置１０Ｃ、および図１５に示す構成の半導体装置１０Ｄにおいて、制御回路を構成するトランジスタが設けられる素子層４０がでＶ層、素子層３４＿１乃至素子層３４＿ＮがＮ層、素子層５４が１層あり、合計（Ｎ＋Ｖ＋１）層のＯＳトランジスタを有する層がシリコン基板１１上に積層して設けられる。素子層５４が有するメモリセル５１は、シリコン基板１１に設けられたカラムドライバ２２と重なる領域を有する。なお、素子層５４は２層以上設けてもよい。例えば、素子層５４をＨ層（Ｈは１以上の整数）設けてもよい。半導体装置１０Ｃに素子層５４をＨ層設ける場合、半導体装置１０Ｃには、合計（Ｎ＋Ｖ＋Ｈ）層のＯＳトランジスタを有する層が設けられる。
図１６は、半導体装置１０Ｅの構成例を説明する、ｘ軸、ｙ軸、ｚ軸方向を規定した斜視図である。半導体装置１０Ｅでは、ＤＯＳＲＡＭを有することができる素子層３４＿ｉと素子層３４＿ｉ＋１との間に、センスアンプを有する素子層４０を設けることができる。また、素子層３４＿ｉと素子層４０との間、素子層４０と素子層３４＿ｉ＋１との間にそれぞれＮＯＳＲＡＭを有することができる素子層５４１を設けることができる。つまり、２つの素子層３４の間に素子層４０および素子層５４を設けることができる。なお、半導体装置１０Ｅでは、素子層５４を１層だけ設けてもよいし、３層以上設けてもよい。
本発明の一形態は、各素子層に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスタを用いる。そのため、メモリセルに保持するデータのリフレッシュ頻度を低減することができ、低消費電力化が図られた半導体装置とすることができる。ＯＳトランジスタは、積層して設けることができ、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。またＯＳトランジスタは、高温環境下においてもＳｉトランジスタと比べて電気特性の変動が小さいため、積層且つ集積化した際のトランジスタの電気特性の変動が小さく信頼性に優れた記憶装置として機能する半導体装置とすることができる。
加えて本発明の一形態は制御回路を有する素子層を備えている。制御回路は、増幅器として機能させることができる。当該構成にすることで、読み出し時にビット線ＢＬのわずかな電位差を増幅して、Ｓｉトランジスタを用いたセンスアンプを駆動することができる。Ｓｉトランジスタを用いたセンスアンプ等の回路を小型化できるため、半導体装置の小型化を図ることができる。またメモリセルが有するキャパシタの容量を小さくしても動作させることが可能となる。また本発明の一態様は、メモリセルアレイから延びて設けられるビット線を垂直方向に設けることで、メモリセルアレイとカラムドライバとのビット線の長さを短くできる。そのため、ビット線の寄生容量を大幅に削減できるため、メモリセルに保持するデータ信号の多値化しても電位を読み出すことができる。また本発明の一態様は、メモリセルに保持されたデータを電流として読み出すことができるため、多値化してもデータの読み出しを容易に行うことができる。
図１７では、図１１（Ａ）および図１１（Ｂ）を用いて説明した半導体装置１０Ｂの垂直方向（ｚ軸方向）に平行な面の断面の模式図について示す。
図１７に図示するように半導体装置１０Ｂは、各層の素子層に設けられたメモリセル３１＿１乃至３１＿Ｎと、素子層４０と、シリコン基板１１に設けられるカラムドライバ２２と、を最短距離である垂直方向に設けられるビット線ＢＬおよび配線ＧＢＬを介して接続する構成とすることができる。制御回路を構成するトランジスタを有する素子層４０の数が増えるものの、カラムドライバ２２に接続する垂直方向に設けられた配線の本数を低減することができる。ビット線ＢＬの負荷が低減されることで、書き込み時間の短縮や、データを読み出しやすくすること、ができる。
また図１７に図示するように素子層４０が有するトランジスタ４１乃至４４は、カラムドライバ２２から出力される制御信号ＷＥ、ＲＥ、および選択信号ＭＵＸに応じて制御される。各トランジスタは、制御信号および選択信号に応じて、配線ＧＢＬを介してビット線ＢＬの電位をカラムドライバ２２に出力することができる。なお図１７に示す半導体装置１０Ｂは、ユニット５０＿１として表すことができる。
次いで素子層４０が有するＯＳトランジスタで構成されるセンスアンプとして機能する回路の具体的な構成例について、図１８（Ａ）、（Ｂ）および図１９（Ａ）、（Ｂ）を参照して説明する。
図１８（Ａ）には、図１７で示すユニット５０＿１に相当するユニット５０を示す。図１９（Ａ）に示すユニット５０において、素子層４０Ａは、トランジスタ４１乃至４４を有する。トランジスタ４１乃至４４はそれぞれＯＳトランジスタで構成することができ、ｎチャネル型のトランジスタとして図示している。
トランジスタ４１は、メモリセルからデータ信号を読み出す期間において、ビット線ＢＬの電位に応じた電位に配線ＧＢＬを増幅するための、ソースフォロワを構成するトランジスタである。トランジスタ４２は、ゲートに入力された選択信号ＭＵＸに応じて、ソースとドレインとの間のオンまたはオフを制御するスイッチとして機能するトランジスタである。トランジスタ４３は、ゲートに入力された書き込み制御信号ＷＥに応じて、ソースとドレインとの間のオンまたはオフを制御するスイッチとして機能するトランジスタである。トランジスタ４４は、ゲートに入力された読出し制御信号ＲＥに応じて、ソースとドレインとの間のオンまたはオフを制御するスイッチとして機能するトランジスタである。なおトランジスタ４４のソース側は、固定電位であるグラウンド電位ＧＮＤが与えられる。
なお図１８（Ａ）に示す素子層４０Ａの構成は、図１８（Ｂ）および図１９（Ａ）、（Ｂ）に示す変形例を適用可能である。図１８（Ｂ）の素子層４０Ｂは、トランジスタ４３のソースまたはドレインの一方の接続を、配線ＧＢＬからトランジスタ４１のソースまたはドレインの一方に切り替えた構成である。図１９（Ａ）の素子層４０Ｃは、トランジスタ４２の機能をカラムドライバ２２で行うことで、トランジスタ４２を省略した構成に相当する。図１９（Ｂ）の素子層４０Ｄは、トランジスタ４４を省略した構成に相当する。
図２０には、図１７で説明したユニット５０＿１を積層した構成の模式図を示す。図１７で図示するように、図２０に図示する半導体装置１０Ｂは、各素子層に設けられたメモリセル３１＿１乃至３１＿Ｎを有する。図２０に図示する半導体装置１０Ｂは、メモリセル３１＿１乃至３１＿Ｎと、素子層４０＿１乃至４０＿Ｍと、を最短距離である垂直方向に設けられるビット線ＢＬを介して接続し、配線ＧＢＬを介して素子層４０をカラムドライバ２２に接続する構成とする。
なお図１８で図示した半導体装置１０ＢにおけるＭ段のユニット５０＿１乃至５０＿Ｍは、垂直方向に積層して設ける構成とすることができる。図１８に図示するように半導体装置１０Ｂは、ユニット５０＿１乃至５０＿Ｍにおいて、それぞれＯＳトランジスタで構成されるセンスアンプとして機能する回路を備える素子層４０＿１乃至４０＿Ｍを有する。つまり図２０に示す半導体装置１０Ｂの構成は、図１７で図示した素子層の積層を、合計Ｍ×（Ｎ＋Ｖ）層とした構成である。
図２１には、ユニット５０として図１４に示す半導体装置１０Ｄを適用した構成の模式図を示す。ユニット５０＿１乃至ユニット５０＿Ｍのそれぞれについて、素子層４０と、素子層５４と、素子層３４＿１乃至素子層３４＿Ｎとが垂直方向に積層して設けられる。なお、ユニット５０として半導体装置１０Ｃおよび半導体装置１０Ｅを適用してもよい。
本発明の一形態は、各素子層に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスタを用いる。そのため、メモリセルに保持するデータのリフレッシュ頻度を低減することができ、低消費電力化が図られた半導体装置とすることができる。ＯＳトランジスタは、積層して設けることができ、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。またＯＳトランジスタは、高温環境下においてもＳｉトランジスタと比べて電気特性の変動が小さいため、積層且つ集積化した際のトランジスタの電気特性の変動が小さく信頼性に優れた記憶装置として機能する半導体装置とすることができる。
加えて本発明の一形態は制御回路を有する素子層を備えている。制御回路では、ビット線ＢＬをトランジスタ４１のゲートに接続するため、トランジスタ４１を増幅器として機能させることができる。当該構成にすることで、読み出し時にビット線ＢＬのわずかな電位差を増幅して、Ｓｉトランジスタを用いたセンスアンプを駆動することができる。Ｓｉトランジスタを用いたセンスアンプ等の回路を小型化できるため、半導体装置の小型化を図ることができる。またメモリセルが有するキャパシタの容量を小さくしても動作させることが可能となる。
図２２には、メモリセルアレイ３０として機能する図１７で説明した素子層３４＿１乃至３４＿Ｎを図示している以外に、トランジスタ４１＿ａ、４１＿ｂ、４２＿ａ、４２＿ｂ、４３＿ａ、４３＿ｂ、４４＿ａ、４４＿ｂを有する素子層４０を図示している。図２２に図示するトランジスタ４１＿ａ、４１＿ｂ、４２＿ａ、４２＿ｂ、４３＿ａ、４３＿ｂ、４４＿ａ、４４＿ｂを有する素子層４０上には、素子層３４＿１乃至３４＿Ｎが設けられ、ビット線ＢＬ＿ＡおよびＢＬ＿Ｂが垂直方向に設けられる。つまり周辺回路の一部を構成する切り替え回路を有する素子層は、素子層３４＿１乃至３４＿Ｎと同様に積層して設けることができる。ビット線ＢＬ＿ＡおよびＢＬ＿Ｂは、トランジスタ４１＿ａ、４１＿ｂのゲートに接続される。
また図２２において、素子層４０が有するトランジスタ４２＿ａ、４２＿ｂ、４３＿ａ、４３＿ｂは、配線ＧＢＬ＿ＡおよびＧＢＬ＿Ｂと接続される。配線ＧＢＬ＿ＡおよびＧＢＬ＿Ｂは、ビット線ＢＬ＿ＡおよびＢＬ＿Ｂと同様に垂直方向に設けられ、カラムドライバ２２が有するトランジスタに接続される。また素子層４０が有するトランジスタ４２＿ａ、４２＿ｂ、４３＿ａ、４３＿ｂ、４４＿ａ、４４＿ｂのゲートには、制御信号ＷＥ，ＲＥ，ＭＵＸが与えられる。
また図２２には、カラムドライバ２２が有する回路として、シリコン基板側にあるプリチャージ回路２２＿Ａ、プリチャージ回路２２＿Ｂ、センスアンプ２２＿Ｃ、スイッチ回路２２＿Ｄ、スイッチ回路２２＿Ｅおよび書き込み読み出し回路２９を示している。プリチャージ回路２２＿Ａ、プリチャージ回路２２＿Ｂおよびセンスアンプ２２＿Ｃを構成するトランジスタには、Ｓｉトランジスタを用いる。スイッチ回路２２＿Ｄ、スイッチ回路２２＿Ｅを構成するスイッチ２３＿Ａ乃至２３＿ＤもＳｉトランジスタを用いることができる。トランジスタ４２＿ａ、４２＿ｂ、４３＿ａ、４３＿ｂのソースまたはドレインの一方は、プリチャージ回路２２＿Ａ、プリチャージ回路２２＿Ｂ、センスアンプ２２＿Ｃ、スイッチ回路２２＿Ｄを構成するトランジスタに接続される。
プリチャージ回路２２＿Ａは、ｎチャネル型のトランジスタ２４＿１乃至２４＿３で構成される。プリチャージ回路２２＿Ａは、プリチャージ線ＰＣＬ１に与えられるプリチャージ信号に応じて、ビット線ＢＬ＿Ａおよびビット線ＢＬ＿ＢをＶＤＤとＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
プリチャージ回路２２＿Ｂは、ｎチャネル型のトランジスタ２４＿４乃至２４＿６で構成される。プリチャージ回路２２＿Ｂは、プリチャージ線ＰＣＬ２に与えられるプリチャージ信号に応じて、配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿ＢをＶＤＤとＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
センスアンプ２２＿Ｃは、配線ＶＨＨまたは配線ＶＬＬに接続された、ｐチャネル型のトランジスタ２５＿１、２５＿２およびｎチャネル型のトランジスタ２５＿３、２５＿４で構成される。配線ＶＨＨまたは配線ＶＬＬは、ＶＤＤまたはＶＳＳを与える機能を有する配線である。トランジスタ２５＿１乃至２５＿４は、インバータループを構成するトランジスタである。センスアンプ２２＿Ｃは、ワード線ＷＬ＿Ａ、ＷＬ＿Ｂをハイレベルとしてメモリセル３１＿Ｎ＿Ａ、３１＿Ｎ＿Ｂを選択することで変化するビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂの電位に応じて配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂの電位を高電源電位ＶＤＤまたは低電源電位ＶＳＳとする。配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂの電位は、スイッチ回路２２＿Ｄおよびスイッチ回路２２＿Ｅ、および書き込み／読出し回路２５を介して外部に出力することができる。ビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂ、ならびに配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂは、ビット線対に相当する。書き込み／読出し回路２５は、信号ＥＮ＿ｄａｔａに応じて、データ信号の書き込みが制御される。
スイッチ回路２２＿Ｄは、センスアンプ２２＿Ｃと配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂとの間の導通状態を制御するための回路である。スイッチ回路２２＿Ｄは、切り替え信号ＣＳＥＬ１の制御によってオンまたはオフが切り替えられる。スイッチ２３＿Ａおよび２３＿Ｂが、ｎチャネルトランジスタの場合、切り替え信号ＣＳＥＬ１がハイレベルのときスイッチ２３＿Ａおよび２３＿Ｂがオン、ローレベルのときスイッチ２３＿Ａおよび２３＿Ｂがオフとなる。スイッチ回路２２＿Ｅは、書き込み読み出し回路２９と、センスアンプ２２＿Ｃに接続されるビット線対と、の間の導通状態を制御するための回路である。スイッチ回路２２＿Ｄは、切り替え信号ＣＳＥＬ１の制御によってオンまたはオフが切り替えられる。スイッチ２３＿Ｃおよび２３＿Ｄは、スイッチ２３＿Ａおよび２３＿Ｂと同様に、ＣＳＥＬ２の制御によってオンまたはオフを切り替えればよい。
また図２３では、図２２に示す回路図の動作を説明するためのタイミングチャートを示す。図２３に示すタイミングチャートにおいて、期間Ｔ１１は書き込みの動作、期間Ｔ１２はビット線ＢＬのプリチャージ動作、期間Ｔ１３は配線ＧＢＬのプリチャージ動作、期間Ｔ１４はチャージシェアリングの動作、期間Ｔ１５は読み出し待機の動作、期間Ｔ１６は読み出しの動作、を説明する期間に対応する。
期間Ｔ１１は、データ信号を書き込みたいメモリセルが有するトランジスタのゲートに接続されたワード線をハイレベルとする。このとき、制御信号ＷＥ，および信号ＥＮ＿ｄａｔａをハイレベルとし、データ信号を配線ＧＢＬおよびビット線ＢＬを介してメモリセルに書き込む。
期間Ｔ１２は、ビット線ＢＬをプリチャージするため、制御信号ＷＥをハイレベルとした状態で、プリチャージ線ＰＣＬ１をハイレベルとする。ビット線ＢＬは、プリチャージ電位にプリチャージされる。期間Ｔ１２において、センスアンプ２２＿Ｃに電源電圧を供給する配線ＶＨＨまたは配線ＶＬＬは、共にＶＤＤ／２として貫通電流による消費電力を抑制することが好ましい。
期間Ｔ１３は、配線ＧＢＬをプリチャージするため、プリチャージ線ＰＣＬ２をハイレベルとする。配線ＧＢＬは、プリチャージ電位にプリチャージされる。期間Ｔ１３において、配線ＶＨＨおよび配線ＶＬＬは、共にＶＤＤとすることで、負荷の大きい配線ＧＢＬを短時間でプリチャージすることができる。
期間Ｔ１４は、ビット線ＢＬおよび配線ＧＢＬにプリチャージされた電荷を平衡化するためのチャージシェアリングのため、制御信号ＷＬおよび制御信号ＭＵＸをハイレベルとする。ビット線ＢＬと配線ＧＢＬとが等電位となる。期間Ｔ１４において、センスアンプ２２＿Ｃに電源電圧を供給する配線ＶＨＨまたは配線ＶＬＬは、共にＶＤＤ／２として貫通電流による消費電力を抑制することが好ましい。
期間Ｔ１５は、制御信号ＲＥをハイレベルとする。ビット線ＢＬの電位に応じて、トランジスタ４１に電流が流れ、当該電流量に応じて配線ＧＢＬの電位が変動する期間である。切り替え信号ＣＳＥＬ１をローレベルとして、配線ＧＢＬの電位の変動がセンスアンプ２２＿Ｃの影響を受けないようにする。配線ＶＨＨまたは配線ＶＬＬは、期間Ｔ１４と同様である。
期間Ｔ１６は、切り替え信号ＣＳＥＬ１をハイレベルとして、配線ＧＢＬの電位の変動をセンスアンプ２２＿Ｃに接続されたビット線対で増幅することでメモリセルに書き込まれたデータ信号を読み出す。
なお図１７に図示する半導体装置１０Ｂの構成は、図１８（Ｂ）の素子層４０Ｂの回路構成を採用する場合、図２４に図示する回路図のように書き換えることができる。図２４では、各ユニットが有する素子層４０＿１乃至４０＿Ｍのトランジスタ４２を抜き出して、当該トランジスタ４２で構成される切り替え回路４９を図示している。つまり素子層４０＿１乃至４０＿Ｍは、当該切り替え回路４９で選択された素子層４０＿１乃至４０＿Ｍのいずれか一によって選択されたメモリセル３１＿１乃至３１＿Ｍのいずれか一を選択してデータ信号の書き込みまたは読み出しを行うことができる。
本発明の一形態の半導体装置は、各素子層に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスを用いる。ＯＳトランジスタは、Ｓｉトランジスタが設けられるシリコン基板上に積層して設けることができる。そのため、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。
加えて本発明の一形態は、制御回路を有する素子層を備えている。制御回路は、ビット線ＢＬをトランジスタ４１のゲートに接続するため、トランジスタ４１を増幅器として機能させることができる。当該構成にすることで、読み出し時にビット線ＢＬのわずかな電位差を増幅して、Ｓｉトランジスタを用いたセンスアンプを駆動することができる。Ｓｉトランジスタを用いたセンスアンプ等の回路を小型化できるため、半導体装置の小型化を図ることができる。またメモリセルが有するキャパシタの容量を小さくしても動作させることが可能となる。
（実施の形態４）
本発明の一態様である半導体装置、および半導体装置の動作方法の構成例について、図２５乃至図２９を参照して説明する。実施の形態１と同じ符号を付した構成については、実施の形態１の説明を援用し、説明を省略する場合がある。
図２５（Ａ）は本実施の形態で説明する半導体装置のブロック図である。図１（Ａ）に示す半導体装置１０Ｆは、周辺回路２０およびメモリセルアレイ３０を有する。
メモリセルアレイ３０は、複数、或いは単層の素子層３４を有する。素子層３４は、１以上のメモリセル３１＿１乃至３１＿Ｎ（Ｎは２以上の自然数）を有する。メモリセル３１＿１は、トランジスタ３２＿１およびキャパシタ３３＿１を有する。メモリセル３１＿Ｎは、トランジスタ３２＿Ｎおよびキャパシタ３３＿Ｎを有する。なおキャパシタは、容量素子と呼ぶ場合がある。なお素子層は、キャパシタやトランジスタなどの素子が設けられる層であり、導電体、半導体、絶縁体等の部材で構成される層である。
図２５（Ａ）で説明した各構成において、本発明の一態様にある素子層３４について説明するため、図２５（Ｂ）に図示する模式図を用いて説明する。図２５（Ｂ）に示す模式図は、図２５（Ａ）で説明した各構成の配置を説明するため、ｘ軸、ｙ軸、ｚ軸方向を規定した斜視図に対応する。
図２５（Ｂ）に図示するようにメモリセル３１＿１乃至３１＿Ｎを有する素子層３４は、シリコン基板１１に設けられたカラムドライバ２２と重なる領域を有する。
素子層３４が有するメモリセル３１＿１のトランジスタは、垂直方向に設けられたビット線ＢＬ＿１を介してカラムドライバ２２と接続される。素子層３４が有するメモリセル３１＿Ｎのトランジスタは、垂直方向に設けられたビット線ＢＬ＿Ｎを介してカラムドライバ２２と接続される。ビット線ＢＬ＿１およびＢＬ＿Ｎ、ならびにその他のビット線ＢＬは、シリコン基板１１に設けられたカラムドライバ２２に接続される。
本発明の一形態は、各素子層に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスタを用いる。そのため、メモリセルに保持するデータのリフレッシュ頻度を低減することができ、低消費電力化が図られた半導体装置とすることができる。ＯＳトランジスタは、積層して設けることができ、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。またＯＳトランジスタは、高温環境下においてもＳｉトランジスタと比べて電気特性の変動が小さいため、積層且つ集積化した際のトランジスタの電気特性の変動が小さく信頼性に優れた記憶装置として機能する半導体装置とすることができる。また本発明の一態様は、メモリセルアレイから延びて設けられるビット線を垂直方向に設けることで、メモリセルアレイとカラムドライバとのビット線の長さを短くできる。そのため、ビット線の寄生容量を大幅に削減できるため、メモリセルに保持するデータ信号を多値化しても電位を読み出すことができる。
図２６では、図２５（Ａ）および図２５（Ｂ）を用いて説明した半導体装置１０Ｆの垂直方向（ｚ軸方向）に平行な面の断面の模式図について示す。
図２６に図示するように半導体装置１０Ｆは、素子層３４に設けられたメモリセル３１＿１乃至３１＿Ｎと、シリコン基板１１に設けられるカラムドライバ２２と、を最短距離である垂直方向に設けられるビット線ＢＬを介して接続する構成とすることができる。ビット線を平面方向に配置する構成と比べて、ビット線の本数が増えるものの、１本のビット線に接続されるメモリセルの数を少なくすることができるため、ビット線の寄生容量を小さくできる。そのため、メモリセルが有するキャパシタの容量を小さくしても、電荷の移動に伴うビット線の電位を変動させることができる。
またメモリセル３１＿１乃至３１＿Ｎが有するキャパシタ３３＿１乃至３３＿Ｎの容量を小さくすることができるため、キャパシタ３３＿１乃至３３＿Ｎをトランジスタ３２＿１乃至３２＿Ｎと同じ層に設けることができる。キャパシタ３３＿１乃至３３＿Ｎをトランジスタ３２＿１乃至３２＿Ｎと同じ層に設ける構成とすることで、一層毎の素子層３４＿１乃至３４＿Ｎを薄くすることができる。そのため、半導体装置１０Ｆの小型化を図ることができる。
なおメモリセル３１＿１乃至３１＿Ｎが有するキャパシタ３３＿１乃至３３＿Ｎは、トランジスタ３２＿１乃至３２＿Ｎと同じ層に設ける構成でもよいが、他の構成でもよい。例えば、図２７（Ａ）に示す模式図では、素子層３４＿１乃至３４＿Ｎが有するメモリセル３１のキャパシタ３３Ａがトランジスタ３２に対して、垂直方向で上方に設けられる構成を表している。当該構成とすることで、容量を大きくすることができるため、読み出されるデータの信頼性、データの保持時間の向上を図ることができる。加えて図２７（Ａ）の構成ではトランジスタ３２の上方に固定電位に一方の電極が接続されたキャパシタ３３Ａの電極を配置することができるため、外部からのノイズの影響を抑制することができる。
また図２７（Ｂ）に示す模式図は、素子層３４＿１乃至３４＿Ｎが有するメモリセル３１のキャパシタ３３Ｂがトランジスタ３２に対して、垂直方向で下方に設けられる構成を表している。当該構成とすることで、容量を大きくすることができるため、読み出されるデータの信頼性、データの保持時間の向上を図ることができる。加えて図２７（Ｂ）の構成ではトランジスタ３２と、カラムドライバ２２と、の間に固定電位に一方の電極が接続されたキャパシタ３３Ｂの電極を配置することができるため、カラムドライバ２２のノイズのメモリセル３１への影響を抑制することができる。
図２８は、図２５（Ａ）で説明した、素子層３４を有するメモリセルアレイ３０の回路構成例と、当該メモリセルに接続されるカラムドライバ２２の具体的な回路構成例と、について説明する回路図である。
図２８にはメモリセルアレイ３０として素子層３４を図示している。図２８では、ビット線ＢＬ＿Ａに接続されたメモリセルとしてメモリセル３１＿Ｎ＿Ａを有している。メモリセル３１＿Ｎ＿Ａは、ゲートがワード線ＷＬ＿Ａに接続されたトランジスタ３２Ａとキャパシタ３３を図示している。また図２８では、ビット線ＢＬ＿Ｂに接続されたメモリセルとしてメモリセル３１＿Ｎ＿Ｂを有している。メモリセル３１＿Ｎ＿Ｂは、ゲートがワード線ＷＬ＿Ｂに接続されたトランジスタ３２Ｂとキャパシタ３３を図示している。各素子層のキャパシタ３３は、固定電位、例えばグラウンド電位が与えられる配線ＶＬに接続される。
また図２８には、カラムドライバ２２が有する回路として、シリコン基板側にあるプリチャージ回路２２＿１、センスアンプ２２＿２、スイッチ回路２２＿３、書き込み読み出し回路２９を示している。プリチャージ回路２２＿１およびセンスアンプ２２＿２を構成するトランジスタは、Ｓｉトランジスタを用いる。選択スイッチ２２＿３についてもＳｉトランジスタを用いることができる。
また図２９では、図２８に示す回路図の動作を説明するためのタイミングチャートを示す。図２９に示すタイミングチャートにおいて、期間Ｔ１は初期化の動作、期間Ｔ２は書き込みの動作、期間Ｔ３は非アクセス時の動作、期間Ｔ４は読み出しの動作を説明する期間に対応する。
本発明の一形態の半導体装置は、各素子層に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスタを用いる。ＯＳトランジスタは、Ｓｉトランジスタが設けられるシリコン基板上に積層して設けることができる。そのため、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。
（実施の形態５）
本実施の形態では、上記実施の形態１で説明した半導体装置１０に適用可能な回路の変形例について、図３０を参照して説明する。
上記説明した素子層３４＿１乃至３４＿Ｎが有するメモリセルにおいて、トランジスタはバックゲート電極がないトップゲート構造またはボトムゲート構造のトランジスタとして図示したが、トランジスタ３２の構造はこれに限らない。例えば、図３０に図示するように、メモリセル３１が有するトランジスタは、バックゲート電極線ＢＧＬに接続されたバックゲート電極を有するトランジスタ３２としてもよい。図３０の構成とすることで、トランジスタ３２のしきい値電圧などの電気特性を外部より制御しやすくすることができる。
（実施の形態６）
本実施の形態では、上記実施の形態２で説明した半導体装置１０Ａに適用可能な回路の変形例について、図３１を参照して説明する。
上記説明した素子層２６の切り替え回路を構成するトランジスタは、バックゲート電極がないトップゲート構造またはボトムゲート構造のトランジスタとして図示したが、トランジスタの構造はこれに限らない。例えば、図３１に図示するように、切り替え回路２７を構成するトランジスタは、バックゲート電極線ＢＧＬに接続されたバックゲート電極を有するトランジスタ２８としてもよい。図３１の構成とすることで、トランジスタ２８のしきい値電圧などの電気特性を外部より制御しやすくすることができる。
（実施の形態７）
本実施の形態では、上記実施の形態３で説明した半導体装置１０Ｂに適用可能な回路の変形例について、図３２を参照して説明する。
上記説明した素子層３４＿１乃至３４＿Ｎが有するメモリセルにおいて、トランジスタはバックゲート電極がないトップゲート構造またはボトムゲート構造のトランジスタとして図示したが、トランジスタ３２の構造はこれに限らない。例えば、図３２に図示するように、メモリセル３１が有するトランジスタは、バックゲート電極線ＢＧＬに接続されたバックゲート電極を有するトランジスタ３２としてもよい。図３２の構成とすることで、トランジスタ３２のしきい値電圧などの電気特性を外部より制御しやすくすることができる。
（実施の形態８）
本実施の形態では、上記実施の形態４で説明した半導体装置に適用可能な回路の変形例について、図３３を参照して説明する。
上記説明した素子層３４が有するメモリセルにおいて、トランジスタはバックゲート電極がないトップゲート構造またはボトムゲート構造のトランジスタとして図示したが、トランジスタ３２の構造はこれに限らない。例えば、図３３に図示するように、メモリセル３１が有するトランジスタは、バックゲート電極線ＢＧＬに接続されたバックゲート電極を有するトランジスタ３２としてもよい。図３３の構成とすることで、トランジスタ３２のしきい値電圧などの電気特性を外部より制御しやすくすることができる。
（実施の形態９）
以下では、本発明の一態様に係る記憶装置として機能する半導体装置の一例について説明する。
図３４は、半導体基板３１１に設けられた回路を有する素子層４１１上に、メモリユニット４７０（メモリユニット４７０＿１乃至メモリユニット４７０＿ｍ：ｍは２以上の自然数）が積層して設けられた半導体装置の例を示す図である。図３４では、素子層４１１と、素子層４１１上にメモリユニット４７０が複数積層されており、複数のメモリユニット４７０には、それぞれトランジスタ層４１３（トランジスタ層４１３＿１乃至トランジスタ層４１３＿ｍ）と、各トランジスタ層４１３上の、複数のメモリデバイス層４１５（メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿ｎ：ｎは２以上の自然数）が設けられる例を示している。なお、各メモリユニット４７０では、トランジスタ層４１３上にメモリデバイス層４１５が設けられる例を示しているが、本実施の形態ではこれに限定されない。複数のメモリデバイス層４１５上にトランジスタ層４１３を設けてもよいし、トランジスタ層４１３の上下にメモリデバイス層４１５が設けられてもよい。
素子層４１１は、半導体基板３１１に設けられたトランジスタ３００を有し、半導体装置の回路（周辺回路と呼ぶ場合がある）として機能することができる。回路の例としては、カラムドライバ、ロウドライバ、カラムデコーダ、ロウデコーダ、センスアンプ、プリチャージ回路、増幅回路、ワード線ドライバ回路、出力回路、コントロールロジック回路などが挙げられる。
トランジスタ層４１３は、トランジスタ２００Ｔを有し、各メモリユニット４７０を制御する回路として機能することができる。メモリデバイス層４１５は、メモリデバイス４２０を有する。本実施の形態に示すメモリデバイス４２０は、トランジスタ２００Ｍと容量素子２９２を有する。
なお、上記ｍの値については、特に制限は無いが２以上１００以下、好ましくは２以上５０以下、さらに好ましくは、２以上１０以下である。また、上記ｎの値については、特に制限は無いが２以上１００以下、好ましくは２以上５０以下、さらに好ましくは、２以上１０以下である。また、上記ｍとｎの積は、４以上２５６以下、好ましくは４以上１２８以下、さらに好ましくは４以上６４以下である。
また、図３４は、メモリユニットに含まれるトランジスタ２００Ｔ、およびトランジスタ２００Ｍのチャネル長方向の断面図を示す。
図３４に示すように、半導体基板３１１にトランジスタ３００が設けられ、トランジスタ３００上には、メモリユニット４７０が有するトランジスタ層４１３とメモリデバイス層４１５が設けられ、一つのメモリユニット４７０内でトランジスタ層４１３が有するトランジスタ２００Ｔと、メモリデバイス層４１５が有するメモリデバイス４２０は、複数の導電体４２４により電気的に接続され、トランジスタ３００と、各メモリユニット４７０におけるトランジスタ層４１３が有するトランジスタ２００Ｔは、導電体４２６により電気的に接続される。また、導電体４２６は、トランジスタ２００Ｔのソース、ドレイン、ゲートのいずれか一と電気的に接続する導電体４２８を介して、トランジスタ２００Ｔと電気的に接続することが好ましい。導電体４２４は、メモリデバイス層４１５の各層に設けられることが好ましい。また、導電体４２６は、トランジスタ層４１３、およびメモリデバイス層４１５の各層に設けられることが好ましい。
また、詳細は後述するが、導電体４２４の側面、および導電体４２６の側面には、水または水素などの不純物や、酸素の透過を抑制する絶縁体を設けることが好ましい。このような絶縁体として、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどを用いればよい。
メモリデバイス４２０は、トランジスタ２００Ｍと容量素子２９２を有し、トランジスタ２００Ｍは、トランジスタ層４１３が有するトランジスタ２００Ｔと同様の構造とすることができる。また、トランジスタ２００Ｔとトランジスタ２００Ｍをまとめてトランジスタ２００と称する場合がある。
ここで、トランジスタ２００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む半導体に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
酸化物半導体として、例えば、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物半導体として、酸化インジウム、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物を用いてもよい。なお、インジウムの比率が高い組成の酸化物半導体とすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
一方、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物および酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）によって、その電気特性が変動し、ノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。
そこで、不純物濃度、および欠陥準位密度が低減された酸化物半導体を用いるとよい。なお、本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。
従って、酸化物半導体中の不純物濃度はできる限り低減されていることが好ましい。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、酸化物半導体に含まれる不純物としての水素は、酸化物半導体中に酸素欠損を形成する場合がある。また、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）は、キャリアとなる電子を生成する場合がある。さらに、水素の一部が金属原子と結合する酸素と反応し、キャリアとなる電子を生成する場合がある。
従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
従って、トランジスタ２００に用いる酸化物半導体は、水素などの不純物、および酸素欠損が低減された高純度真性な酸化物半導体を用いることが好ましい。
＜封止構造＞
そこで、外部からの不純物混入を抑制するために、不純物の拡散を抑制する材料（以下、不純物に対するバリア性材料ともいう）を用いて、トランジスタ２００を封止するとよい。
なお、本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
例えば、水素、および酸素に対する拡散を抑制する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどがある。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
また、例えば、水素を捕獲、および固着する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物がある。
トランジスタ３００とトランジスタ２００の間には、バリア性を有する層として、絶縁体２１１、絶縁体２１２、および絶縁体２１４が設けられることが好ましい。絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つに水素などの不純物の拡散や透過を抑制する材料を用いることで、半導体基板３１１、トランジスタ３００などに含まれる水素や水等の不純物がトランジスタ２００に拡散することを抑制できる。また、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つに酸素の透過を抑制する材料を用いることで、トランジスタ２００のチャネル、またはトランジスタ層４１３に含まれる酸素が素子層４１１に拡散することを抑制できる。例えば、絶縁体２１１、および絶縁体２１２として水素や水などの不純物の透過を抑制する材料を用い、絶縁体２１４として酸素の透過を抑制する材料を用いることが好ましい。また、絶縁体２１４として水素を吸い取り、吸蔵する特性を有する材料を用いることがさらに好ましい。絶縁体２１１、および絶縁体２１２として、例えば、窒化シリコン、窒化酸化シリコンなどの窒化物を用いることができる。絶縁体２１４として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物を用いることができる。特に、絶縁体２１４として、酸化アルミニウムを用いることが好ましい。
また、トランジスタ層４１３およびメモリデバイス層４１５の側面、すなわちメモリユニット４７０の側面には絶縁体２８７が設けられることが好ましく、メモリユニット４７０の上面には絶縁体２８２が設けられることが好ましい。このとき絶縁体２８２は、絶縁体２８７と接することが好ましく、絶縁体２８７は、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つと接することが好ましい。絶縁体２８７、および絶縁体２８２として、絶縁体２１４に用いることができる材料を用いることが好ましい。
また、絶縁体２８２、および絶縁体２８７を覆うように絶縁体２８３、および絶縁体２８４が設けられることが好ましく、絶縁体２８３は、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つと接することが好ましい。図３４では、絶縁体２８７が絶縁体２１４の側面、絶縁体２１２の側面、および絶縁体２１１の上面および側面と接し、絶縁体２８３が絶縁体２８７の上面および側面、および絶縁体２１１の上面と接する例を示しているが、本実施の形態はこれに限らない。絶縁体２８７が絶縁体２１４の側面、および絶縁体２１２の上面および側面と接し、絶縁体２８３が絶縁体２８７の上面および側面、および絶縁体２１２の上面と接していてもよい。絶縁体２８２、および絶縁体２８７として、絶縁体２１１、および絶縁体２１２に用いることができる材料を用いることが好ましい。
上記構造において、絶縁体２８７、および絶縁体２８２として酸素の透過を抑制する材料を用いることが好ましい。また、絶縁体２８７、および絶縁体２８２として水素を捕獲、および固着する特性を有する材料を用いることがさらに好ましい。トランジスタ２００に近接する側に、水素を捕獲、および固着する機能を有する材料を用いることで、トランジスタ２００中、またはメモリユニット４７０中の水素は、絶縁体２１４、絶縁体２８７、および絶縁体２８２に、捕獲、および固着されるため、トランジスタ２００中の水素濃度を低減することができる。また、絶縁体２８３、および絶縁体２８４として水素や水などの不純物の透過を抑制する材料を用いることが好ましい。
以上のような構造とすることで、メモリユニット４７０は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４により囲われる。より具体的には、メモリユニット４７０は、絶縁体２１４、絶縁体２８７、および絶縁体２８２（第１の構造体と表記する場合がある）により囲われ、メモリユニット４７０、および第１の構造体は、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４（第２の構造体と表記する場合がある）により囲われる。また、このようにメモリユニット４７０を２層以上の複数の構造体により囲う構造を入れ子構造と呼ぶ場合がある。ここで、メモリユニット４７０が複数の構造体により囲われることを、メモリユニット４７０が複数の絶縁体により封止されると表記する場合がある。
また、第２の構造体は、第１の構造体を介して、トランジスタ２００を封止する。従って、第２の構造体の外方に存在する水素は、第２の構造体により、第２の構造体の内部（トランジスタ２００側）への拡散が、抑制される。つまり、第１の構造体は、第２の構造体の内部構造に存在する水素を、効率よく捕獲し、固着することができる。
上記構造として、具体的には、第１の構造体には酸化アルミニウムなどの金属酸化物を用い、第２の構造体には窒化シリコンなどの窒化物を用いることができる。より、具体的には、トランジスタ２００と、窒化シリコン膜との間に、酸化アルミニウム膜を配置するとよい。
さらに、構造体に用いる材料は、成膜条件を適宜設定することにより、膜中の水素濃度を低減することができる。
一般的に、ＣＶＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、被覆性が高い。一方で、ＣＶＤ法に用いる化合物ガスは、水素を含む場合が多く、ＣＶＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、水素の含有量が多い。
従って、例えば、トランジスタ２００と近接する膜に、膜中の水素濃度が低減された膜（具体的にはスパッタリング法を用いて成膜した膜）を用いるとよい。一方で、不純物の拡散を抑制する膜として、被膜性が高い一方で膜中の水素濃度が比較的高い膜（具体的にはＣＶＤ法を用いて成膜した膜）を用いる場合、トランジスタ２００と、水素濃度が比較的高い一方で被膜性が高い膜との間に、水素を捕獲、および固着する機能を有し、かつ水素濃度が低減された膜を配置するとよい。
つまり、トランジスタ２００に近接して配置する膜は、膜中の水素濃度が比較的低い膜を用いるとよい。一方で、膜中の水素濃度が比較的高い膜は、トランジスタ２００から遠隔して配置するとよい。
上記構造として、具体的には、トランジスタ２００を、ＣＶＤ法を用いて成膜した窒化シリコンを用いて封止する場合、トランジスタ２００と、ＣＶＤ法を用いて成膜した窒化シリコン膜との間に、スパッタリング法を用いて成膜した酸化アルミニウム膜を配置するとよい。さらに好ましくは、ＣＶＤ法を用いて成膜した窒化シリコン膜と、スパッタリング法を用いて成膜した酸化アルミニウム膜との間に、スパッタリング法を用いて成膜した窒化シリコン膜を配置するとよい。
なお、ＣＶＤ法を用いて成膜する場合、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いて成膜することで、成膜した膜に含まれる水素濃度を低減してもよい。
また、各トランジスタ層４１３とメモリデバイス層４１５の間、または各メモリデバイス層４１５の間にも、絶縁体２８２、および絶縁体２１４が設けられることが好ましい。また、絶縁体２８２、および絶縁体２１４の間に絶縁体２９６が設けられることが好ましい。絶縁体２９６は、絶縁体２８３、および絶縁体２８４と同様の材料を用いることができる。または、酸化シリコン、酸化窒化シリコンを用いることができる。または、公知の絶縁性材料を用いてもよい。ここで、絶縁体２８２、絶縁体２９６、および絶縁体２１４は、トランジスタ２００を構成する要素であってもよい。絶縁体２８２、絶縁体２９６、および絶縁体２１４がトランジスタ２００の構成要素を兼ねることで、半導体装置の作製にかかる工程数を削減できるため好ましい。
また、各トランジスタ層４１３とメモリデバイス層４１５の間、または各メモリデバイス層４１５の間に設けられる絶縁体２８２、絶縁体２９６、および絶縁体２１４それぞれの側面は、絶縁体２８７と接することが好ましい。このような構造とすることで、トランジスタ層４１３およびメモリデバイス層４１５は、それぞれ絶縁体２８２、絶縁体２９６、絶縁体２１４、絶縁体２８７、絶縁体２８３、および絶縁体２８４により囲われ、封止される。
また、絶縁体２８４の周囲には、絶縁体２７４を設けてもよい。また、絶縁体２７４、絶縁体２８４、絶縁体２８３、および絶縁体２１１に埋め込むように導電体４３０を設けてもよい。導電体４３０は、トランジスタ３００、すなわち素子層４１１に含まれる回路と電気的に接続する。
また、メモリデバイス層４１５では、容量素子２９２がトランジスタ２００Ｍと同じ層に形成されているため、メモリデバイス４２０の高さをトランジスタ２００Ｍと同程度にすることができ、各メモリデバイス層４１５の高さが過剰に大きくなるのを抑制することができる。これにより、比較的容易に、メモリデバイス層４１５の数を増やすことができる。例えば、トランジスタ層４１３、およびメモリデバイス層４１５からなる積層を１００層程度にしてもよい。
＜トランジスタ２００＞
図３５（Ａ）を用いて、トランジスタ層４１３が有するトランジスタ２００Ｔ、およびメモリデバイス４２０が有するトランジスタ２００Ｍに用いることができるトランジスタ２００について説明する。
図３５（Ａ）に示すように、トランジスタ２００は、絶縁体２１６と、導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、絶縁体２２２と、絶縁体２２４と、酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と、酸化物２４３（酸化物２４３ａ、および酸化物２４３ｂ）と、絶縁体２７２と、絶縁体２７３と、絶縁体２５０と、導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、を有する。
また、絶縁体２１６、および導電体２０５は、絶縁体２１４上に設けられ、絶縁体２７３上には絶縁体２８０、および絶縁体２８２が設けられる。絶縁体２１４、絶縁体２８０、および絶縁体２８２は、トランジスタ２００の一部を構成しているとみなすことができる。
また、本発明の一態様の半導体装置は、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）を有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）を設けてもよい。また、絶縁体２８２上、および導電体２４０上には、導電体２４０と電気的に接続し、配線として機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）が設けられる。
また、導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。
また、導電体２４０を積層構造とする場合、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０などから拡散する水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのをさらに低減することができる。また、絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
また、導電体２４０の側面に接して設けられる絶縁体２４１としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどを用いればよい。絶縁体２４１は、絶縁体２７２、絶縁体２７３、絶縁体２８０、および絶縁体２８２に接して設けられるので、絶縁体２８０などから水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
導電体２４６は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
トランジスタ２００において、導電体２６０は、トランジスタの第１のゲートとして機能し、導電体２０５は、トランジスタの第２のゲートとして機能する。また、導電体２４２ａ、および導電体２４２ｂは、ソース電極またはドレイン電極として機能する。
酸化物２３０は、チャネル形成領域を有する半導体として機能する。
絶縁体２５０は、第１のゲート絶縁体として機能し、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁体として機能する。
ここで、図３５（Ａ）に示すトランジスタ２００は、絶縁体２８０、絶縁体２７３、絶縁体２７２、導電体２４２などに設けた開口部内に、導電体２６０が、酸化物２３０ｃおよび絶縁体２５０を介して、自己整合的に形成される。
つまり、導電体２６０は、酸化物２３０ｃおよび絶縁体２５０を介して、絶縁体２８０などに設けた開口を埋めるように形成されるため、導電体２４２ａと導電体２４２ｂの間の領域に、導電体２６０の位置合わせが不要となる。
ここで、絶縁体２８０などに設けた開口内に、酸化物２３０ｃを設けることが好ましい。従って、絶縁体２５０、および導電体２６０は、酸化物２３０ｃを介して、酸化物２３０ｂ、および酸化物２３０ａの積層構造と重畳する領域を有する。当該構造とすることで、酸化物２３０ｃと絶縁体２５０とを連続成膜により形成することが可能となるため、酸化物２３０と絶縁体２５０との界面を清浄に保つことができる。従って、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。
また、図３５（Ａ）に示すトランジスタ２００は、導電体２６０の底面、および側面が絶縁体２５０に接する。また、絶縁体２５０の底面、および側面は、酸化物２３０ｃと接する。
また、トランジスタ２００は、図３５（Ａ）に示すように、絶縁体２８２と、酸化物２３０ｃとが、直接接する構造となっている。当該構造とすることで、絶縁体２８０に含まれる酸素の導電体２６０への拡散を抑制することができる。
従って、絶縁体２８０に含まれる酸素は、酸化物２３０ｃを介して、酸化物２３０ａおよび酸化物２３０ｂへ効率よく供給することができるので、酸化物２３０ａ中および酸化物２３０ｂ中の酸素欠損を低減し、トランジスタ２００の電気特性および信頼性を向上させることができる。
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
例えば、酸化物半導体として機能する金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。エネルギーギャップの大きい金属酸化物を用いることで、トランジスタ２００の非導通状態におけるリーク電流（オフ電流）を極めて小さくすることができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
具体的には、酸化物２３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物２３０として、Ｉｎ－Ｍ酸化物、Ｉｎ－Ｚｎ酸化物、またはＭ－Ｚｎ酸化物を用いてもよい。
図３５（Ａ）に示すように、酸化物２３０は、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。ここで、酸化物２３０ｃの側面は、酸化物２４３ａ、酸化物２４３ｂ、導電体２４２ａ、導電体２４２ｂ、絶縁体２７２、絶縁体２７３、および絶縁体２８０に接して設けられていることが好ましい。
つまり、酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
なお、トランジスタ２００では、チャネル形成領域と、その近傍において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。例えば、酸化物２３０ｃを２層構造にして、４層の積層構造を設ける構成にしてもよい。
また、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、または１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。
また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、または１：１：１［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、またはＩｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成の金属酸化物を用いてもよい。また、酸化物２３０ｂとして、Ｉｎ－Ｚｎ酸化物（例えば、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝５：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｚｎ＝１０：１［原子数比］もしくはその近傍の組成）を用いてもよい。また、酸化物２３０ｂとして、Ｉｎ酸化物を用いてもよい。
また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比もしくはその近傍の組成］、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、またはＧａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｃに、酸化物２３０ｂに用いることのできる材料を適用し、単層または積層で設けてもよい。例えば、酸化物２３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、酸化ガリウムと、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造などが挙げられる。
なお、実施の形態１に示す、メモリセルアレイ３０が有するＯＳトランジスタの構成と、素子層４０が有するＯＳトランジスタの構成と、を異ならせてもよい。例えば、メモリセルアレイ３０に設けられるＯＳトランジスタが有する酸化物２３０ｃには、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用い、素子層４０に設けられるＯＳトランジスタが有する酸化物２３０ｃには、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝１０：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝５：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。
また、酸化物２３０ｂ、酸化物２３０ｃにおいて、膜中のインジウムの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため、好適である。また、上述した近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
また、酸化物２３０ｂは、結晶性を有していてもよい。例えば、後述するＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。また、加熱処理を行っても、酸化物２３０ｂから酸素が、引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１６に埋め込まれて設けることが好ましい。
導電体２０５がゲート電極として機能する場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
なお、導電体２０５は、図３５（Ａ）に示すように、酸化物２３０の導電体２４２ａおよび導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。ここで図示しないが、導電体２０５は、酸化物２３０のチャネル幅方向において酸化物２３０ａ、および酸化物２３０ｂよりも外側の領域まで延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。導電体２０５を大きく設けることによって、導電体２０５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャージアップと言う）の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体２０５は、少なくとも導電体２４２ａと、導電体２４２ｂとの間に位置する酸化物２３０と重畳すればよい。
また、絶縁体２２４の底面を基準として、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さは、酸化物２３０ｂの底面の高さより低い位置に配置されていることが好ましい。
図示しないが、チャネル幅方向において、ゲートとして機能する導電体２６０は、チャネル形成領域の酸化物２３０ｂの側面および上面を酸化物２３０ｃおよび絶縁体２５０を介して覆う構造とすることにより、導電体２６０から生じる電界を、酸化物２３０ｂに生じるチャネル形成領域全体に作用させやすくなる。従って、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。本明細書において、導電体２６０、および導電体２０５の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体２０５ａは、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いることができる。また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５を２層で図示したが、３層以上の多層構造としてもよい。
ここで、酸化物半導体と、酸化物半導体の下層に位置する絶縁体、または導電体と、酸化物半導体の上層に位置する絶縁体、または導電体とを、大気開放を行わずに、異なる膜種を連続成膜することで、不純物（特に、水素、水）の濃度が低減された、実質的に高純度真性である酸化物半導体膜を成膜することができるので好ましい。
絶縁体２２２、および絶縁体２７２および絶縁体２７３の少なくとも一つは、水または水素などの不純物が、基板側から、または、上方からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２２２、絶縁体２７２、および絶縁体２７３の少なくとも一つは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
例えば、絶縁体２７３として、窒化シリコンまたは窒化酸化シリコンなどを用い、絶縁体２２２および絶縁体２７２として、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
これにより、水または水素などの不純物が絶縁体２２２を介して、トランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２２２を介して基板側に、拡散するのを抑制することができる。
また、水または水素などの不純物が、絶縁体２７２および絶縁体２７３を介して配置されている絶縁体２８０などからトランジスタ２００側に拡散するのを抑制することができる。このように、トランジスタ２００を、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体２７２、および絶縁体２７３で取り囲む構造とすることが好ましい。
ここで、酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体２２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
絶縁体２２２は、水または水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２２２は、絶縁体２２４より水素透過性が低いことが好ましい。絶縁体２２２、および絶縁体２８３によって、絶縁体２２４および酸化物２３０などを囲むことにより、外方から水または水素などの不純物がトランジスタ２００に侵入することを抑制することができる。
さらに、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁体２２２は、絶縁体２２４より酸素透過性が低いことが好ましい。絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素が、絶縁体２２２より下側へ拡散することを低減できるので、好ましい。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体２２２を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いれば良い。また、絶縁体２２２としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
また、酸化物２３０ｂと、ソース電極またはドレイン電極として機能する導電体２４２（導電体２４２ａよび導電体２４２ｂ）と、の間に酸化物２４３（酸化物２４３ａおよび酸化物２４３ｂ）を配置してもよい。導電体２４２と、酸化物２３０ｂとが接しない構成となるので、導電体２４２が、酸化物２３０ｂの酸素を吸収することを抑制できる。つまり、導電体２４２の酸化を防止することで、導電体２４２の導電率の低下を抑制することができる。従って、酸化物２４３は、導電体２４２の酸化を抑制する機能を有することが好ましい。
ソース電極やドレイン電極として機能する導電体２４２と酸化物２３０ｂとの間に酸素の透過を抑制する機能を有する酸化物２４３を配置することで、導電体２４２と、酸化物２３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ２００の電気特性およびトランジスタ２００の信頼性を向上させることができる。
酸化物２４３として、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種からなる元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物２４３は、酸化物２３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物２４３として、酸化ガリウムを用いてもよい。また、酸化物２４３として、Ｉｎ－Ｍ－Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物２４３に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２４３の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは、１ｎｍ以上３ｎｍ以下である。また、酸化物２４３は、結晶性を有すると好ましい。酸化物２４３が結晶性を有する場合、酸化物２３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物２４３としては、六方晶などの結晶構造であれば、酸化物２３０中の酸素の放出を抑制できる場合がある。
なお、酸化物２４３は必ずしも設けなくてもよい。その場合、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と酸化物２３０とが接することで、酸化物２３０中の酸素が導電体２４２へ拡散し、導電体２４２が酸化する場合がある。導電体２４２が酸化することで、導電体２４２の導電率が低下する蓋然性が高い。なお、酸化物２３０中の酸素が導電体２４２へ拡散することを、導電体２４２が酸化物２３０中の酸素を吸収する、と言い換えることができる。
また、酸化物２３０中の酸素が導電体２４２（導電体２４２ａ、および導電体２４２ｂ）へ拡散することで、導電体２４２ａと酸化物２３０ｂとの間、および、導電体２４２ｂと酸化物２３０ｂとの間に異層が形成される場合がある。当該異層は、導電体２４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体２４２と、当該異層と、酸化物２３０ｂとの３層構造は、金属－絶縁体－半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
なお、上記異層は、導電体２４２と酸化物２３０ｂとの間に形成されることに限られず、例えば、異層が、導電体２４２と酸化物２３０ｃとの間に形成される場合や、導電体２４２と酸化物２３０ｂとの間、および導電体２４２と酸化物２３０ｃとの間に形成される場合がある。
酸化物２４３上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
絶縁体２７２は、導電体２４２上面に接して設けられており、バリア層として機能することが好ましい。当該構成にすることで、導電体２４２による、絶縁体２８０が有する過剰酸素の吸収を抑制することができる。また、導電体２４２の酸化を抑制することで、トランジスタ２００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
従って、絶縁体２７２は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２７２は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体２７２としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。また、絶縁体２７２としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。
図３５（Ａ）に示すように、絶縁体２７２は、導電体２４２ｂの上面の一部、および導電体２４２ｂの側面と接する。また、図示しないが、絶縁体２７２は、導電体２４２ａの上面の一部、および導電体２４２ａの側面と接する。また、絶縁体２７２上に絶縁体２７３が配置されている。このようにすることで、例えば絶縁体２８０に添加された酸素が、導電体２４２吸収されることを抑制することができる。
絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
絶縁体２２４と同様に、絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ－ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
または、当該金属酸化物は、ゲートの一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲートとして機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
導電体２６０は、図３５（Ａ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
＜＜金属酸化物＞＞
酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）である場合を考える。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
＜トランジスタ３００＞
図３５（Ｂ）を用いてトランジスタ３００を説明する。トランジスタ３００は、半導体基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、半導体基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
ここで、図３５（Ｂ）に示すトランジスタ３００はチャネルが形成される半導体領域３１３（半導体基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板３１１の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板３１１の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図３５（Ｂ）に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
＜メモリデバイス４２０＞
次に、図３６（Ａ）を用いて、図３４に示すメモリデバイス４２０について説明する。なお、メモリデバイス４２０が有するトランジスタ２００Ｍについて、トランジスタ２００と重複する説明は省略する。
メモリデバイス４２０において、トランジスタ２００Ｍの導電体２４２ａは、容量素子２９２の電極の一方として機能し、絶縁体２７２、および絶縁体２７３は、誘電体として機能する。絶縁体２７２、および絶縁体２７３を間に挟み、導電体２４２ａと重畳するように導電体２９０が設けられ、容量素子２９２の電極の他方として機能する。導電体２９０は、隣接するメモリデバイス４２０が有する容量素子２９２の電極の他方として用いてもよい。または、導電体２９０は、隣接するメモリデバイス４２０が有する導電体２９０と電気的に接続してもよい。
導電体２９０は、絶縁体２７２および絶縁体２７３を間に挟み、導電体２４２ａの上面および導電体２４２ａの側面にも配置される。このとき容量素子２９２は、導電体２４２ａと導電体２９０が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
導電体４２４は、導電体２４２ｂと電気的に接続し、かつ導電体２０５を介して下層に位置する導電体４２４と電気的に接続する。
容量素子２９２の誘電体として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。容量素子２９２の誘電体を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
また、容量素子２９２の誘電体として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。容量素子２９２の誘電体として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、容量素子２９２の誘電体を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
容量素子２９２の誘電体として高い誘電率を有する酸化ジルコニウムを用いることで、容量素子２９２がメモリデバイス４２０に占める面積を削減できる。そのため、メモリデバイス４２０に必要な面積を削減でき、ビットコストを向上させることができ好ましい。
また、導電体２９０として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
本実施の形態では、導電体４２４を間に挟み、トランジスタ２００Ｍおよび容量素子２９２が対称に配置される例を示している。このように一対のトランジスタ２００Ｍおよび容量素子２９２を配置することにより、トランジスタ２００Ｍと電気的に接続する導電体４２４の数を減らすことができる。そのため、メモリデバイス４２０に必要な面積を削減でき、ビットコストを向上させることができ好ましい。
導電体４２４の側面に絶縁体２４１が設けられている場合、導電体４２４は、導電体２４２ｂの上面の少なくとも一部と接続する。
導電体４２４および導電体２０５を用いることで、メモリユニット４７０内のトランジスタ２００Ｔとメモリデバイス４２０を電気的に接続することができる。
＜メモリデバイス４２０の変形例１＞
次に、図３６（Ｂ）を用いて、メモリデバイス４２０の変形例として、メモリデバイス４２０Ａを説明する。メモリデバイス４２０Ａは、トランジスタ２００Ｍと、トランジスタ２００Ｍと電気的に接続する容量素子２９２Ａを有する。容量素子２９２Ａは、トランジスタ２００Ｍの下方に設けられる。
メモリデバイス４２０Ａでは、導電体２４２ａは、酸化物２４３ａ、酸化物２３０ｂ、酸化物２３０ａ、絶縁体２２４、および絶縁体２２２に設けられた開口内に配置され、該開口底部で導電体２０５と電気的に接続する。導電体２０５は、容量素子２９２Ａと電気的に接続する。
容量素子２９２Ａは、電極の一方として機能する導電体２９４と、誘電体として機能する絶縁体２９５と、電極の他方として機能する導電体２９７を有する。導電体２９７は、絶縁体２９５を間に挟み、導電体２９４と重畳する。また、導電体２９７は、導電体２０５と電気的に接続する。
導電体２９４は、絶縁体２９６上に設けられた絶縁体２９８に形成された開口の底部および側面に設けられ、絶縁体２９５は、絶縁体２９８、および導電体２９４を覆うように設けられる。また、導電体２９７は、絶縁体２９５が有する凹部に埋め込まれるように設けられる。
また、絶縁体２９６に埋め込まれるように導電体２９９が設けられており、導電体２９９は、導電体２９４と電気的に接続する。導電体２９９は、隣接するメモリデバイス４２０Ａの導電体２９４と電気的に接続してもよい。
導電体２９７は、絶縁体２９５を間に挟み、導電体２９４の上面および導電体２９４の側面にも配置される。このとき容量素子２９２Ａは、導電体２９４と導電体２９７が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
容量素子２９２Ａの誘電体として機能する絶縁体２９５として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。絶縁体２９５を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
また、絶縁体２９５として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。絶縁体２９５として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、絶縁体２９５を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
絶縁体２９５として高い誘電率を有する酸化ジルコニウムを用いることで、容量素子２９２Ａがメモリデバイス４２０Ａに占める面積を削減できる。そのため、メモリデバイス４２０Ａに必要な面積を削減でき、ビットコストを向上させることができ好ましい。
また、導電体２９７、導電体２９４、および導電体２９９として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
また、絶縁体２９８として、絶縁体２１４、絶縁体２１６、絶縁体２２４、および絶縁体２８０などに用いることができる材料を用いることができる。
＜メモリデバイス４２０の変形例２＞
次に、図３６（Ｃ）を用いて、メモリデバイス４２０の変形例として、メモリデバイス４２０Ｂを説明する。メモリデバイス４２０Ｂは、トランジスタ２００Ｍと、トランジスタ２００Ｍと電気的に接続する容量素子２９２Ｂを有する。容量素子２９２Ｂは、トランジスタ２００Ｍの上方に設けられる。
容量素子２９２Ｂは、電極の一方として機能する導電体２７６と、誘電体として機能する絶縁体２７７と、電極の他方として機能する導電体２７８を有する。導電体２７８は、絶縁体２７７を間に挟み、導電体２７６と重畳する。
絶縁体２８２上に絶縁体２７５が設けられ、導電体２７６は、絶縁体２７５、絶縁体２８２、絶縁体２８０、絶縁体２７３、および絶縁体２７２に形成された開口の底部および側面に設けられる。絶縁体２７７は、絶縁体２８２および導電体２７６を覆うように設けられる。また、導電体２７８は、絶縁体２７７が有する凹部内で導電体２７６と重畳するように設けられ、少なくともその一部は、絶縁体２７７を介して絶縁体２７５上に設けられる。導電体２７８は、隣接するメモリデバイス４２０Ｂが有する容量素子２９２Ｂの電極の他方として用いてもよい。または、導電体２７８は、隣接するメモリデバイス４２０Ｂが有する導電体２７８と電気的に接続してもよい。
導電体２７８は、絶縁体２７７を間に挟み、導電体２７６の上面および導電体２７６の側面にも配置される。このとき容量素子２９２Ｂは、導電体２７６と導電体２７８が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
また、導電体２７８が有する凹部を埋め込むように絶縁体２７９を設けてもよい。
容量素子２９２Ｂの誘電体として機能する絶縁体２７７として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。絶縁体２７７を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
また、絶縁体２７７として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。絶縁体２７７として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、絶縁体２７７を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
絶縁体２７７として高い誘電率を有する酸化ジルコニウムを用いることで、容量素子２９２Ｂがメモリデバイス４２０Ｂに占める面積を削減できる。そのため、メモリデバイス４２０Ｂに必要な面積を削減でき、ビットコストを向上させることができ好ましい。
また、導電体２７６、および導電体２７８として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
また、絶縁体２７５、および絶縁体２７９として、絶縁体２１４、絶縁体２１６、絶縁体２２４、および絶縁体２８０などに用いることができる材料を用いることができる。
＜メモリデバイス４２０とトランジスタ２００Ｔとの接続＞
図３４において一点鎖線で囲んだ領域４２２にて、メモリデバイス４２０は、導電体４２４および導電体２０５を介してトランジスタ２００Ｔのゲートと電気的に接続されているが、本実施の形態はこれに限らない。
図３７は、メモリデバイス４２０が、導電体４２４、導電体２０５、導電体２４６ｂ、および導電体２４０ｂを介してトランジスタ２００Ｔのソースおよびドレインの一方として機能する導電体２４２ｂと電気的に接続する例を示している。
このように、トランジスタ層４１３が有する回路の機能に応じてメモリデバイス４２０とトランジスタ２００Ｔの接続方法を決定することができる。
図３８は、メモリユニット４７０がトランジスタ２００Ｔを有するトランジスタ層４１３と、４層のメモリデバイス層４１５（メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿４）を有する例を示す。
メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿４は、それぞれ複数のメモリデバイス４２０を有する。
メモリデバイス４２０は、導電体４２４、および導電体２０５を介して異なるメモリデバイス層４１５が有するメモリデバイス４２０、およびトランジスタ層４１３が有するトランジスタ２００Ｔと電気的に接続する。
メモリユニット４７０は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４により封止される。絶縁体２８４の周囲には絶縁体２７４が設けられる。また、絶縁体２７４、絶縁体２８４、絶縁体２８３、および絶縁体２１１には導電体４３０が設けられ、素子層４１１と電気的に接続する。
また、封止構造の内部には、絶縁体２８０が設けられる。絶縁体２８０は、加熱により酸素を放出する機能を有する。または、絶縁体２８０は、過剰酸素領域を有する。
なお、絶縁体２１１、絶縁体２８３、および絶縁体２８４は、水素に対するブロッキング性が高い機能を有する材料であると好適である。また、絶縁体２１４、絶縁体２８２、および絶縁体２８７は、水素を捕獲、または水素を固着する機能を有する材料であると好適である。
例えば、上記水素に対するブロッキング性が高い機能を有する材料は、窒化シリコン、または窒化酸化シリコンなどが挙げられる。また、上記水素を捕獲、または水素を固着する機能を有する材料は、酸化アルミニウム、酸化ハフニウム、並びにアルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などが挙げられる。
なお、本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
なお、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４に用いる材料の結晶構造については、特に限定は無いが、非晶質または結晶性を有する構造とすればよい。例えば、水素を捕獲、または水素を固着する機能を有する材料として、非晶質の酸化アルミニウム膜を用いると好適である。非晶質の酸化アルミニウムは、結晶性の高い酸化アルミニウムよりも、水素の捕獲、および固着する量が大きい場合がある。
ここで、絶縁体２８０中の過剰酸素は、絶縁体２８０と接する酸化物半導体中の水素の拡散に対し、下記のようなモデルが考えられる。
酸化物半導体中に存在する水素は、酸化物半導体に接する絶縁体２８０を介して、他の構造体へと拡散する。絶縁体２８０中の過剰酸素が酸化物半導体中の酸素と反応しＯＨ結合となり、当該水素は絶縁体２８０中を拡散する。ＯＨ結合を有した水素原子は、水素を捕獲、または水素を固着する機能を有する材料（代表的には、絶縁体２８２）に到達した際に、水素原子は絶縁体２８２中の原子（例えば、金属原子など）と結合した酸素原子と反応し、絶縁体２８２中に捕獲、または固着する。一方、ＯＨ結合を有していた過剰酸素の酸素原子は、過剰酸素として絶縁体２８０中に残ると推測される。つまり、当該水素の拡散において、絶縁体２８０中の過剰酸素が、橋渡し的な役割を担う蓋然性が高い。
上記のモデルを満たすためには、半導体装置の作製プロセスが重要な要素の一つとなる。
一例として、酸化物半導体に、過剰酸素を有する絶縁体２８０を形成し、その後、絶縁体２８２を形成する。そのあとに、加熱処理を行うことが好ましい。当該加熱処理は、具体的には、酸素を含む雰囲気、窒素を含む雰囲気、または酸素と窒素の混合雰囲雰囲気にて、３５０℃以上、好ましくは４００℃以上の温度で行う。加熱処理の時間は、１時間以上、好ましくは４時間以上、さらに好ましくは８時間以上とする。
上記の加熱処理によって、酸化物半導体中の水素が、絶縁体２８０、絶縁体２８２、および絶縁体２８７を介して、外方に拡散することができる。つまり、酸化物半導体、および当該酸化物半導体近傍に存在する水素の絶対量を低減することができる。
上記加熱処理のあと、絶縁体２８３、および絶縁体２８４を形成する。絶縁体２８３、および絶縁体２８４は、水素に対するブロッキング性が高い機能を有する材料であるため、外方に拡散させた水素、または外部に存在する水素を、内部、具体的には、酸化物半導体、または絶縁体２８０側に入り込むのを抑制することができる。
なお、上記の加熱処理については、絶縁体２８２を形成したあとに行う構成について、例示したが、これに限定されない。例えば、トランジスタ層４１３の形成後、またはメモリデバイス層４１５＿１乃至メモリデバイス層４１５＿３の形成後に、それぞれ上記加熱処理を行ってもよい。また、上記加熱処理によって、水素を外方に拡散させる際には、トランジスタ層４１３の上方または横方向に水素が拡散される。同様に、メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿３形成後に加熱処理をする場合においては、水素は上方または横方向に拡散される。
なお、上記の作製プロセスにおいて、絶縁体２１１と、絶縁体２８３と、が接着することで、上述した封止構造が形成される。
以上のように、上記の構造、および上記の作製プロセスとすることで、水素濃度が低減された酸化物半導体を用いた半導体装置を提供することができる。従って、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
図３９（Ａ）乃至図３９（Ｃ）は、導電体４２４の配置が図３８と異なる例を示す図である。図３９（Ａ）は、メモリデバイス４２０を上面から見たときのレイアウト図を示し、図３９（Ｂ）は、図３９（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図であり、図３９（Ｃ）は、図３９（Ａ）にＢ１－Ｂ２の一点鎖線で示す部位の断面図である。なお、図３９（Ａ）では、図の理解を容易にするため、導電体２０５の図示を省略する。導電体２０５を設ける場合、導電体２０５は、導電体２６０、および導電体４２４と重畳する領域を有する。
図３９（Ａ）に示すように、導電体４２４が設けられる開口、すなわち導電体４２４は、酸化物２３０ａ、および酸化物２３０ｂと重畳する領域だけでなく、酸化物２３０ａ、および酸化物２３０ｂの外側にも設けられている。図３９（Ａ）では、導電体４２４が酸化物２３０ａ、および酸化物２３０ｂのＢ２側にはみ出すように設けられる例を示しているが、本実施の形態はこれに限定されない。導電体４２４は酸化物２３０ａ、および酸化物２３０ｂのＢ１側にはみ出すように設けられてもよいし、Ｂ１側およびＢ２側の両方ににはみ出すように設けられてもよい。
図３９（Ｂ）、および図３９（Ｃ）は、メモリデバイス層４１５＿ｐ－１の上にメモリデバイス層４１５＿ｐが積層される例を示す（ｐは、２以上ｎ以下の自然数）。メモリデバイス層４１５＿ｐ－１が有するメモリデバイス４２０は、導電体４２４、および導電体２０５を介して、メモリデバイス層４１５＿ｐが有するメモリデバイス４２０と電気的に接続する。
図３９（Ｂ）では、メモリデバイス層４１５＿ｐ－１において、導電体４２４は、メモリデバイス層４１５＿ｐ－１の導電体２４２、およびメモリデバイス層４１５＿ｐの導電体２０５と接続する例を示している。ここで、導電体４２４は、導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の外側でメモリデバイス層４１５＿ｐ－１の導電体２０５とも接続している。
図３９（Ｃ）では、導電体４２４が導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の側面に沿って形成され、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、および絶縁体２２２に形成された開口を介して導電体２０５と電気的に接続されていることがわかる。ここで、導電体４２４が導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の側面に沿って設けられる例を図３９（Ｂ）では点線で示している。また、導電体２４２、酸化物２４３、酸化物２３０ｂ、酸化物２３０ａ、絶縁体２２４、および絶縁体２２２のＢ２側の側面と導電体４２４の間には、絶縁体２４１が形成される場合がある。
導電体４２４を導電体２４２などと重ならない領域にも設けることで、メモリデバイス４２０は、異なるメモリデバイス層４１５に設けられたメモリデバイス４２０と電気的に接続することができる。また、メモリデバイス４２０は、トランジスタ層４１３に設けられたトランジスタ２００Ｔとも電気的に接続することができる。
また、導電体４２４をビット線としたとき、導電体４２４を導電体２４２などと重ならない領域にも設けることで、Ｂ１－Ｂ２方向で隣り合うメモリデバイス４２０のビット線の距離を拡げることができる。図３９（Ａ）に示すように、導電体２４２上における導電体４２４同士の間隔は、ｄ１であるが、酸化物２３０ａより下層、すなわち絶縁体２２４、および絶縁体２２２に形成された開口内に位置する導電体４２４同士の間隔はｄ２となり、ｄ２はｄ１よりも大きくなる。Ｂ１－Ｂ２方向で隣り合う導電体４２４同士の間隔がｄ１である場合に比べ、一部の間隔をｄ２とすることで、導電体４２４の寄生容量を低減することができる。導電体４２４の寄生容量を低減することで、容量素子２９２に必要な容量を低減できるため好ましい。
メモリデバイス４２０では、２つのメモリセルに対して共通のビット線として機能する導電体４２４を設けている。容量に用いられる誘電体の誘電率や、ビット線間の寄生容量を適宜調整することで、各メモリセルのセルサイズを縮小できる。ここでは、チャネル長を３０ｎｍ（３０ｎｍノードともいう）としたときのメモリセルのセルサイズの見積もり、ビット密度の見積もり、およびビットコストの見積もりについて説明する。なお、以下で説明する図４０（Ａ）乃至図４０（Ｄ）では、図の理解を容易にするため、導電体２０５の図示を省略する。導電体２０５を設ける場合、導電体２０５は、導電体２６０、および導電体４２４と重畳する領域を有する。
図４０（Ａ）は、容量素子の誘電体として、１０ｎｍの厚さの酸化ハフニウムとその上に１ｎｍの酸化シリコンを順に積層し、メモリデバイス４２０が有する各メモリセルの導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂの間にはスリットが設けられ、導電体２４２および該スリットと重畳するようにビット線として機能する導電体４２４が設けられる例を示す。このようにして得られたメモリセル４３２をセルＡと呼ぶ。
セルＡにおけるセルサイズは、４５．２５Ｆ２である。
図４０（Ｂ）は、容量素子の誘電体として、第１の酸化ジルコニウムと、その上に酸化アルミニウムと、その上に第２の酸化ジルコニウムを順に積層し、メモリデバイス４２０が有する各メモリセルの導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂの間にはスリットが設けられ、導電体２４２および該スリットと重畳するようにビット線として機能する導電体４２４が設けられる例を示す。このようにして得られたメモリセル４３３をセルＢと呼ぶ。
セルＢは、セルＡと比較して容量に用いる誘電体の誘電率が高いため、容量素子の面積を縮小できる。よって、セルＢでは、セルＡと比較して、セルサイズを縮小できる。セルＢにおけるセルサイズは、２５．５３Ｆ２である。
セルＡ、およびセルＢは、図３４、図３６（Ａ）乃至図３６（Ｃ）、および図３７に示すメモリデバイス４２０、メモリデバイス４２０Ａ、またはメモリデバイス４２０Ｂが有するメモリセルに対応する。
図４０（Ｃ）は、容量素子の誘電体として、第１の酸化ジルコニウムと、その上に酸化アルミニウムと、その上に第２の酸化ジルコニウムを積層し、メモリデバイス４２０が有する導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂを各メモリセルが共有し、導電体２４２と重畳する一部、および導電体２４２の外側の一部と重畳するようにビット線として機能する導電体４２４が設けられる例を示す。このようにして得られたメモリセル４３４をセルＣと呼ぶ。
セルＣにおける導電体４２４の間隔は、導電体２４２の上方と比較して、酸化物２３０ａより下層において広くなる。そのため、導電体４２４の寄生容量を低減することができ、容量素子の面積を縮小できる。また、導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂにスリットを設けない。以上より、セルＣでは、セルＡおよびセルＢと比較して、セルサイズを縮小できる。セルＣにおけるセルサイズは、１７．２０Ｆ２である。
図４０（Ｄ）は、セルＣにおいて導電体２０５および絶縁体２１６を設けない例を示す。このようなメモリセル４３５をセルＤと呼ぶ。
セルＤにおいて導電体２０５および絶縁体２１６を設けないことで、メモリデバイス４２０を薄くすることができる。そのため、メモリデバイス４２０を有するメモリデバイス層４１５を薄くすることができ、メモリデバイス層４１５を複数積層したメモリユニット４７０の高さを低くすることができる。導電体４２４および導電体２０５をビット線とみなしたとき、メモリユニット４７０内でビット線を短くすることができる。ビット線を短くできるため、ビット線の寄生負荷が低減され、導電体４２４の寄生容量をさらに低減することができ、容量素子の面積を縮小できる。また、導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂにスリットを設けない。以上より、セルＤでは、セルＡ、セルＢ、およびセルＣと比較して、セルサイズを縮小できる。セルＤにおけるセルサイズは、１５．１２Ｆ２である。
セルＣ、およびセルＤは、図３９（Ａ）乃至図３９（Ｃ）に示すメモリデバイス４２０が有するメモリセルに対応する。
ここで、セルＡ乃至セルＤ、およびセルＤにおいて多値化を行ったセルＥについてビット密度、およびビットコストＣｂの見積もりを行った。また、得られた見積もりについて現在市販されているＤＲＡＭにおけるビット密度、およびビットコストの予想値と比較した。
本発明の一態様の半導体装置におけるビットコストＣｂは、数式１を用いて見積もった。
Figure 0007462575000001
ここで、ｎはメモリデバイス層の積層数、Ｐｃは共通部分として主に素子層４１１のパターニング回数、Ｐｓはメモリデバイス層４１５およびトランジスタ層４１３の１層あたりのパターニング回数、ＤｄはＤＲＡＭのビット密度、Ｄ３ｄはメモリデバイス層４１５の１層のビット密度、ＰｄはＤＲＡＭのパターニング回数を示す。ただし、Ｐｄにおいて、スケーリングに伴う増加分を含む。
表１に、市販されているＤＲＡＭのビット密度の予想値、および本発明の一態様の半導体装置のビット密度の見積もりを示す。なお、市販されているＤＲＡＭは、プロセスノードが１８ｎｍ、および１Ｘｎｍの２種類である。また、本発明の一態様の半導体装置のプロセスノードは３０ｎｍとし、セルＡ乃至セルＥにおけるメモリデバイス層の積層数を５層、１０層、および２０層としてビット密度の見積もりを行った。
Figure 0007462575000002
表２に、市販されているＤＲＡＭのビットコストから、本発明の一態様の半導体装置の相対ビットコストを見積もった結果を示す。なお、ビットコストの比較には、プロセスノードが１ＸｎｍのＤＲＡＭを用いた。また、本発明の一態様の半導体装置のプロセスノードは３０ｎｍとし、セルＡ乃至セルＤにおけるメモリデバイス層の積層数を５層、１０層、および２０層として見積もりを行った。
Figure 0007462575000003
本実施の形態に示す構成は、他の実施の形態などに示す構成と適宜組み合わせて用いることができる。
（実施の形態１０）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図４１（Ａ）を用いて説明を行う。図４１（Ａ）は、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図４１（Ａ）に示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ－ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
なお、図４１（Ａ）に示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図４１（Ｂ）に示す（縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図４１（Ｂ）に示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図４１（Ｂ）に示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図４１（Ｂ）に示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
図４１（Ｂ）に示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図４１（Ｂ）に示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図４１（Ｃ）に示す。図４１（Ｃ）は、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図４１（Ｃ）に示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図４１（Ｃ）に示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図４１（Ａ）とは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ－３以下、好ましくは１×１０１５ｃｍ－３以下、さらに好ましくは１×１０１３ｃｍ－３以下、より好ましくは１×１０１１ｃｍ－３以下、さらに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体を呼ぶ場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１１）
本実施の形態では、実施の形態１乃至４に記載の半導体装置１０、１０Ａ、１０Ｂ、１０Ｆにおける周辺回路２０の詳細について説明する。
図４２は、メモリ装置として機能する半導体装置の構成例を示すブロック図である。半導体装置１０Ｅは、周辺回路２０、およびメモリセルアレイ３０を有する。周辺回路２０は、ロウデコーダ７１、ワード線ドライバ回路７２、カラムドライバ２２、出力回路７３、コントロールロジック回路７４を有する。なおロウデコーダ７１およびワード線ドライバ回路７２は、実施の形態１等で説明したロウドライバに適用することができる。
カラムドライバ２２は、カラムデコーダ８１、プリチャージ回路８２、増幅回路８３、および書き込み回路８４を有する。プリチャージ回路８２は、配線ＢＬなどをプリチャージする機能を有する。増幅回路８３は、配線ＢＬから読み出されたデータ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路７３を介して、デジタルのデータ信号ＲＤＡＴＡとして半導体装置１０Ｅの外部に出力される。
半導体装置１０Ｅには、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路２０用の高電源電圧（ＶＤＤ）、メモリセルアレイ３０用の高電源電圧（ＶＩＬ）が供給される。
また半導体装置１０Ｅには、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ロウデコーダ７１およびカラムデコーダ８１に入力され、ＷＤＡＴＡは書き込み回路８４に入力される。
コントロールロジック回路７４は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ロウデコーダ７１、カラムデコーダ８１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路７４が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。例えば不良ビットを判定するための制御信号を入力し、特定のメモリセルのアドレスから読み出されるデータ信号を不良ビットとして特定してもよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置（メモリ）が用いられる。図４３に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図４３では、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、３Ｄ ＮＡＮＤメモリを示している。
ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
ＳＲＡＭは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻繁が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
３Ｄ ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
本発明の一態様の記憶装置として機能する半導体装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様の半導体装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する半導体装置として好適に用いることができる。また、本発明の一態様の半導体装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する半導体装置として好適に用いることができる。
（実施の形態１２）
本実施の形態では、上記実施の形態に示す半導体装置などが組み込まれた電子部品および電子機器の消費電力について説明を行う。
図４４（Ａ）、（Ｂ）に、ＤＲＡＭ及びＤＯＳＲＡＭの消費電力を説明する図を示す。図４４（Ａ）はＤＲＡＭ、ＤＯＳＲＡＭ１、及びＤＯＳＲＡＭ２の消費電力を、図４４（Ｂ）はＤＲＡＭ、及びＤＯＳＲＡＭ２の消費電力を、それぞれ示す。
なお、図４４（Ａ）、（Ｂ）は、様々な使用方法を想定し見積もりを行った結果である。なお、図４４（Ａ）では、アクティブモード１０％（電子機器などの使用状況における、アクティブモードが１日の１０％を想定）、スタンバイモード９０％と想定した場合の一般的なＤＲＡＭ、及び本発明の一態様の電子機器（ＤＯＳＲＡＭ１、ＤＯＳＲＡＭ２）を想定し見積もりを行なった結果を示している。また、図４４（Ｂ）では、アクティブモード１％（電子機器などの使用状況における、アクティブモードが１日の１％を想定）、スタンバイモード９９％と想定した場合の一般的なＤＲＡＭ、及び本発明の一態様の電子機器（ＤＯＳＲＡＭ２）を想定し見積もりを行なった結果を示している。
なお、図４４（Ａ）、（Ｂ）では、縦軸は消費電力（Ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ）を任意単位（Ａ．Ｕ．）で表している。また、図４４（Ａ）では、横軸はをＤＲＡＭ、ＤＯＳＲＡＭ１、及びＤＯＳＲＡＭ２を示し、図４４（Ｂ）では、横軸はＤＲＡＭ、ＤＯＳＲＡＭ２を示している。
また、図４４（Ａ）、（Ｂ）において、グラフ中の下段はＡｃｔｉｖｅ時の消費電力を、中段はＳｔａｎｂｙ時の消費電力を、上段はＲｅｆｒｅｓｈ時の消費電力を、それぞれ表している。
なお、ＤＯＳＲＡＭ２とは、スタンバイ時において、ＤＯＳＲＡＭ１に対しパワーゲーティングを実施することを想定したものである。
図４４（Ａ）に示すように、一般的なＤＲＡＭに比べて、本発明の一態様の電子機器（ＤＯＳＲＡＭ１、ＤＯＳＲＡＭ２）は消費電力量が低いことが分かる。特に、ＤＯＳＲＡＭ２は、一般的なＤＲＡＭと比較し７５％の電力削減効果が見積もられる。
また、図４４（Ｂ）に示すように、アクティブモード１％の場合においては、一般的なＤＲＡＭに比べて、本発明の一態様の電子機器（ＤＯＳＲＡＭ２）は９５％の電力削減効果が見積もられる。
以上のように、本発明の一態様により、消費電力量が削減された半導体装置、または電子機器を提供することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１３）
本実施の形態は、上記実施の形態に示す半導体装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
まず、半導体装置１０等が組み込まれた電子部品の例を、図４５（Ａ）および（Ｂ）を用いて説明を行う。
図４５（Ａ）に電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図４５（Ａ）に示す電子部品７００は、モールド７１１内にシリコン基板１１上に素子層３４が積層された半導体装置１０を有している。図４５（Ａ）は、電子部品７００の内部を示すために、一部を図に反映していない。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置１０とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
図４５（Ｂ）に電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置１００が設けられている。
電子部品７３０では、半導体装置１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
パッケージ基板７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置１０と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図４５（Ｂ）では、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
次に、上記電子部品を備えた電子機器の例について図４６を用いて説明を行う。
ロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７３０はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品７００はセンサで取得されたデータを記憶する機能を有する。
マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００において、は、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット７１００の周囲を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７３０はこれら周辺機器を制御する機能を有する。
例えば、カメラで撮影した画像データは、電子部品７００に記憶される。電子部品７３０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品７３０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７３００には、タイヤ、吸い込み口等が備えられている。掃除ロボット７３００は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
例えば、電子部品７３０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７３０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７００に記憶される。
電子部品７００および／または電子部品７３０は、ＴＶ装置７２００（テレビジョン受像装置）、スマートフォン７２１０、ＰＣ（パーソナルコンピュータ）７２２０、７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。
例えば、ＴＶ装置７２００に内蔵された電子部品７３０は画像エンジンとして機能させることができる。例えば、電子部品７３０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７３０によってこれら周辺機器が制御される。
ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７００および／または電子部品７３０を組み込むこともできる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（本明細書等の記載に関する付記）
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態あるいは実施例に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面等において図示する構成要素の位置関係は、相対的である。従って、図面を参照して構成要素を説明する場合、位置関係を示す「上に」、「下に」等の語句は便宜的に用いられる場合がある。構成要素の位置関係は、本明細書の記載内容に限定されず、状況に応じて適切に言い換えることができる。
本明細書等において、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
また本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間の配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
ＢＬ＿１：ビット線、ＤＡ１：データ、ＰＣＬ１：プリチャージ線、ＰＣＬ２：プリチャージ線、Ｔ１：期間、Ｔ２：期間、Ｔ３：期間、Ｔ４：期間、Ｔ１１：期間、Ｔ１２：期間、Ｔ１３：期間、Ｔ１４：期間、Ｔ１５：期間、Ｔ１６：期間、ＷＬ＿Ｎ：ワード線、ＷＬ＿１：ワード線、ＷＬ２：ワード線、１０：半導体装置、１０Ａ：半導体装置、１０Ｂ：半導体装置、１０Ｃ：半導体装置、１０Ｄ：半導体装置、１０Ｅ：半導体装置、１０Ｆ：半導体装置、１１：シリコン基板、２０：周辺回路、２１：ロウドライバ、２２：カラムドライバ、２２＿Ａ：プリチャージ回路、２２＿Ｂ：プリチャージ回路、２２＿Ｃ：センスアンプ、２２＿Ｄ：スイッチ回路、２２＿Ｅ：スイッチ回路、２２＿１：プリチャージ回路、２２＿２：センスアンプ、２２＿３：スイッチ回路、２３＿Ａ：スイッチ、２３＿Ｂ：スイッチ、２３＿Ｃ：スイッチ、２３＿Ｄ：スイッチ、２４＿１：トランジスタ、２４＿３：トランジスタ、２４＿４：トランジスタ、２４＿６：トランジスタ、２５：回路、２５＿１：トランジスタ、２５＿２：トランジスタ、２５＿３：トランジスタ、２５＿４：トランジスタ、２６：素子層、２７：回路、２７＿Ｍ：回路、２７＿１：回路、２８：トランジスタ、２８＿ａ：トランジスタ、２８＿ｂ：トランジスタ、２８＿ｎ：トランジスタ、２８＿１：トランジスタ、２９：回路、３０：メモリセルアレイ、３０＿Ｍ：ユニット、３０＿１：ユニット、３１：メモリセル、３１＿Ｍ：メモリセル、３１＿Ｎ：メモリセル、３１＿Ｎ＿Ａ：メモリセル、３１＿Ｎ＿Ｂ：メモリセル、３１＿１：メモリセル、３１＿１＿Ａ：メモリセル、３１＿１＿Ｂ：メモリセル、３２：トランジスタ、３２＿Ｎ：トランジスタ、３２＿１：トランジスタ、３２Ａ：トランジスタ、３２Ｂ：トランジスタ、３３：キャパシタ、３３＿Ｎ：キャパシタ、３３＿１：キャパシタ、３３Ａ：キャパシタ、３３Ｂ：キャパシタ、３４：素子層、３４＿ｉ：素子層、３４＿Ｎ：素子層、３４＿１：素子層、４０：素子層、４０＿Ｍ：素子層、４０＿１：素子層、４０Ａ：素子層、４０Ｂ：素子層、４０Ｃ：素子層、４０Ｄ：素子層、４１：トランジスタ、４１＿ａ：トランジスタ、４１＿ｂ：トランジスタ、４２：トランジスタ、４２＿ａ：トランジスタ、４２＿ｂ：トランジスタ、４３：トランジスタ、４３＿ａ：トランジスタ、４３＿ｂ：トランジスタ、４４：トランジスタ、４４＿ａ：トランジスタ、４４＿ｂ：トランジスタ、４９：回路、５０：ユニット、５０＿Ｍ：ユニット、５０＿１：ユニット、５１：メモリセル、５４：素子層、５５：トランジスタ、５６：トランジスタ、５７：容量素子、７０Ａ：封止層、７０Ｂ：封止層、７１：ロウデコーダ、７２：ワード線ドライバ回路、７３：出力回路、７４：コントロールロジック回路、８１：カラムデコーダ、８２：プリチャージ回路、８３：増幅回路、８４：回路、９８：スイッチ回路、１００：記憶装置、２００：トランジスタ、２００Ｍ：トランジスタ、２００Ｔ：トランジスタ、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２１１：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｃ：酸化物、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２ｂ：導電体、２４３：酸化物、２４３ａ：酸化物、２４３ｂ：酸化物、２４６：導電体、２４６ａ：導電体、２４６ｂ：導電体、２５０：絶縁体、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２７２：絶縁体、２７３：絶縁体、２７４：絶縁体、２７５：絶縁体、２７６：導電体、２７７：絶縁体、２７８：導電体、２７９：絶縁体、２８０：絶縁体、２８２：絶縁体、２８３：絶縁体、２８４：絶縁体、２８７：絶縁体、２９０：導電体、２９２：容量、２９２Ａ：容量、２９２Ｂ：容量、２９４：導電体、２９５：絶縁体、２９６：絶縁体、２９７：導電体、２９８：絶縁体、２９９：導電体、３００：トランジスタ、３１１：半導体基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、４１１：素子層、４１３：トランジスタ層、４１３＿ｍ：トランジスタ層、４１３＿１：トランジスタ層、４１５：メモリデバイス層、４１５＿ｎ：メモリデバイス層、４１５＿ｐ：メモリデバイス層、４１５＿ｐ－１：メモリデバイス層、４１５＿１：メモリデバイス層、４１５＿３：メモリデバイス層、４１５＿４：メモリデバイス層、４２０：メモリデバイス、４２０Ａ：メモリデバイス、４２０Ｂ：メモリデバイス、４２２：領域、４２４：導電体、４２６：導電体、４２８：導電体、４３０：導電体、４３２：メモリセル、４３３：メモリセル、４３４：メモリセル、４３５：メモリセル、４７０：メモリユニット、４７０＿ｍ：メモリユニット、４７０＿１：メモリユニット、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、９０１：境界領域、９０２：境界領域、７１００：ロボット、７１２０：飛行体、７１４０：掃除ロボット、７１６０：自動車、７２００：ＴＶ装置、７２１０：スマートフォン、７２２０：ＰＣ、７２３０：ＰＣ、７２３２：キーボード、７２３３：モニタ装置、７２４０：ゲーム機、７２６０：ゲーム機、７２６２：コントローラ、７３００：掃除ロボット

Claims (5)

  1. 第１メモリセルと第２メモリセルとを有する第１の素子層を有し、
    第３メモリセルと第４メモリセルとを有する第２の素子層を有し、
    前記第１メモリセルを制御する機能と、前記第２メモリセルを制御する機能と、前記第３メモリセルを制御する機能と、前記第４メモリセルを制御する機能と、を有する第３の素子層を有し、
    駆動回路を有するシリコン基板を有し、
    第１配線と第２配線とを有し、
    前記シリコン基板の上に前記第３の素子層が設けられ、
    前記第３の素子層の上に前記第１の素子層が設けられ、
    前記第１の素子層の上に前記第２の素子層が設けられ、
    前記第１メモリセルは、第１トランジスタと、第１キャパシタと、を有し、
    前記第２メモリセルは、第２トランジスタと、第２キャパシタと、を有し、
    前記第３メモリセルは、第３トランジスタと、第３キャパシタと、を有し、
    前記第４メモリセルは、第４トランジスタと、第４キャパシタと、を有し、
    前記第３の素子層は、第５トランジスタを有し、
    前記駆動回路は、第６トランジスタを有し、
    前記第１配線は、前記第１トランジスタのソース又はドレインの一方、前記第２トランジスタのソース又はドレインの一方、前記第３トランジスタのソース又はドレインの一方、および前記第４トランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１配線は、前記第５トランジスタのゲートと電気的に接続され、
    前記第２配線は、前記第５トランジスタのソース又はドレインの一方と電気的に接続され、
    前記第２配線は、前記第６トランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１配線は、前記第１トランジスタのチャネル形成領域及び前記第２トランジスタのチャネル形成領域を有する第１半導体層および前記第３トランジスタのチャネル形成領域及び前記第４トランジスタのチャネル形成領域を有する第２半導体層に接し、且つ前記シリコン基板の表面に対して垂直方向または概略垂直方向に設けられ、
    前記第１半導体層および前記第２半導体層は、それぞれチャネル形成領域にＩｎと、Ｇａと、Ｚｎと、を含む金属酸化物を有し、
    前記第２配線は、前記シリコン基板の表面に対して垂直方向または概略垂直方向に設けられる、半導体装置。
  2. 請求項１において、
    第７メモリセルと第８メモリセルとを有する第４の素子層と、を有し、
    第９メモリセルと第１０メモリセルとを有する第５の素子層と、を有し、
    前記第７メモリセルを制御する機能と、前記第８メモリセルを制御する機能と、前記第９メモリセルを制御する機能と、前記第１０メモリセルを制御する機能と、を有する第６の素子層を有し、
    前記第２の素子層の上に前記第６の素子層が設けられ、
    前記第６の素子層の上に前記第４の素子層が設けられ、
    前記第４の素子層の上に前記第５の素子層が設けられ、
    前記第７メモリセルは、第７トランジスタと、第７キャパシタと、を有し、
    前記第８メモリセルは、第８トランジスタと、第８キャパシタと、を有し、
    前記第９メモリセルは、第９トランジスタと、第９キャパシタと、を有し、
    前記第１０メモリセルは、第１０トランジスタと、第１０キャパシタと、を有し、
    前記第６の素子層は、第１１トランジスタを有し、
    第３配線が設けられ、
    前記第３配線は、前記第７トランジスタのソース又はドレインの一方、前記第８トランジスタのソース又はドレインの一方、前記第９トランジスタのソース又はドレインの一方、および前記第１０トランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３配線は、前記第１１トランジスタのゲートと電気的に接続され、
    前記第２配線は、前記第１１トランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３配線は、前記第７トランジスタのチャネル形成領域及び前記第８トランジスタのチャネル形成領域を有する第３半導体層および前記第９トランジスタのチャネル形成領域及び前記第１０トランジスタのチャネル形成領域を有する第４半導体層に接し、且つ前記シリコン基板の表面に対して垂直方向または概略垂直方向に設けられ、
    前記第３半導体層および前記第４半導体層は、それぞれチャネル形成領域にＩｎと、Ｇａと、Ｚｎと、を含む金属酸化物を有する、半導体装置。
  3. 請求項１又は２において、
    前記第１キャパシタは、前記第１半導体層の下層に設けられ、
    前記第３キャパシタは、前記第２半導体層の下層に設けられる、半導体装置。
  4. 請求項１又は２において、
    前記第１キャパシタは、前記第１半導体層の上層に設けられ、
    前記第３キャパシタは、前記第２半導体層の上層に設けられる、半導体装置。
  5. 請求項１又は２において、
    前記第１キャパシタの一方の電極は、前記第１半導体層と同じ層に設けられ、
    前記第３キャパシタの一方の電極は、前記第２半導体層と同じ層に設けられる、半導体装置。
JP2020567657A 2019-01-25 2019-11-19 半導体装置 Active JP7462575B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024050247A JP2024083377A (ja) 2019-01-25 2024-03-26 半導体装置

Applications Claiming Priority (11)

Application Number Priority Date Filing Date Title
JP2019011692 2019-01-25
JP2019011688 2019-01-25
JP2019011691 2019-01-25
JP2019011688 2019-01-25
JP2019011692 2019-01-25
JP2019011691 2019-01-25
JP2019011690 2019-01-25
JP2019011690 2019-01-25
JP2019013505 2019-01-29
JP2019013505 2019-01-29
PCT/IB2019/059906 WO2020152522A1 (ja) 2019-01-25 2019-11-19 半導体装置および当該半導体装置を有する電気機器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2024050247A Division JP2024083377A (ja) 2019-01-25 2024-03-26 半導体装置

Publications (3)

Publication Number Publication Date
JPWO2020152522A1 JPWO2020152522A1 (ja) 2020-07-30
JPWO2020152522A5 JPWO2020152522A5 (ja) 2022-11-14
JP7462575B2 true JP7462575B2 (ja) 2024-04-05

Family

ID=71736829

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2020567657A Active JP7462575B2 (ja) 2019-01-25 2019-11-19 半導体装置
JP2024050247A Withdrawn JP2024083377A (ja) 2019-01-25 2024-03-26 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2024050247A Withdrawn JP2024083377A (ja) 2019-01-25 2024-03-26 半導体装置

Country Status (6)

Country Link
US (1) US12426378B2 (ja)
JP (2) JP7462575B2 (ja)
KR (1) KR20210120003A (ja)
CN (1) CN113330552A (ja)
TW (2) TW202537448A (ja)
WO (1) WO2020152522A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7330986B2 (ja) * 2018-08-31 2023-08-22 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の動作方法
CN113424310A (zh) 2019-02-22 2021-09-21 株式会社半导体能源研究所 具有错误检测功能的存储装置、半导体装置以及电子设备
CN114258586A (zh) 2019-08-22 2022-03-29 株式会社半导体能源研究所 存储单元及存储装置
CN115274664B (zh) * 2021-04-30 2025-09-16 华为技术有限公司 一种三维存储器、芯片封装结构及电子设备
TWI807494B (zh) * 2021-11-19 2023-07-01 鯨鏈科技股份有限公司 晶圓對晶圓技術之輸入及輸出電路與使用其晶片裝置
US12014796B2 (en) * 2022-02-11 2024-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of operating the same
JPWO2023242665A1 (ja) 2022-06-16 2023-12-21
CN115103510A (zh) * 2022-06-20 2022-09-23 山东大学 对称内植压电智能层的复合材料智能结构及其制备方法
CN117352489A (zh) 2022-06-21 2024-01-05 长鑫存储技术有限公司 半导体结构及其制造方法、存储芯片、电子设备
US20240032281A1 (en) * 2022-07-20 2024-01-25 Invention And Collaboration Laboratory Pte. Ltd. Memory cell structure
TW202431604A (zh) * 2022-09-09 2024-08-01 日商半導體能源研究所股份有限公司 半導體裝置
CN120019435A (zh) 2022-10-13 2025-05-16 株式会社半导体能源研究所 半导体装置
WO2024089570A1 (ja) * 2022-10-28 2024-05-02 株式会社半導体エネルギー研究所 半導体装置
CN116863974B (zh) * 2023-09-05 2023-11-21 北京超弦存储器研究院 半导体器件及电子设备
WO2025219839A1 (ja) * 2024-04-19 2025-10-23 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法
CN118314936B (zh) * 2024-06-06 2024-09-06 北京超弦存储器研究院 存储器及访问方法、电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000312006A (ja) 1999-02-26 2000-11-07 Seiko Epson Corp 半導体装置の製造方法及び電気光学装置の製造方法並びに半導体装置及び電気光学装置
JP2004056140A (ja) 2002-07-23 2004-02-19 Hewlett-Packard Development Co Lp キュービック・メモリ・アレイ
JP2012119048A (ja) 2010-09-29 2012-06-21 Semiconductor Energy Lab Co Ltd 半導体メモリ装置およびその駆動方法
JP2013065638A (ja) 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
JP2015181159A (ja) 2014-03-07 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
JP2016192578A (ja) 2010-11-12 2016-11-10 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3603229B2 (ja) 1994-02-09 2004-12-22 富士通株式会社 半導体記憶装置
JP2000312005A (ja) 1999-02-26 2000-11-07 Seiko Epson Corp 半導体装置の製造方法及び電気光学装置の製造方法並びに半導体装置及び電気光学装置
US6643159B2 (en) 2002-04-02 2003-11-04 Hewlett-Packard Development Company, L.P. Cubic memory array
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI539453B (zh) 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
US8513773B2 (en) 2011-02-02 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Capacitor and semiconductor device including dielectric and N-type semiconductor
KR102107591B1 (ko) * 2012-07-18 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 소자 및 프로그래머블 로직 디바이스
JP6347704B2 (ja) 2013-09-18 2018-06-27 株式会社半導体エネルギー研究所 半導体装置
JP6560508B2 (ja) 2014-03-13 2019-08-14 株式会社半導体エネルギー研究所 半導体装置
TWI767772B (zh) 2014-04-10 2022-06-11 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
US9583177B2 (en) 2014-12-10 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including memory device
US9589611B2 (en) 2015-04-01 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
US9728243B2 (en) * 2015-05-11 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic component including the same
US9627034B2 (en) 2015-05-15 2017-04-18 Semiconductor Energy Laboratory Co., Ltd. Electronic device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000312006A (ja) 1999-02-26 2000-11-07 Seiko Epson Corp 半導体装置の製造方法及び電気光学装置の製造方法並びに半導体装置及び電気光学装置
JP2004056140A (ja) 2002-07-23 2004-02-19 Hewlett-Packard Development Co Lp キュービック・メモリ・アレイ
JP2012119048A (ja) 2010-09-29 2012-06-21 Semiconductor Energy Lab Co Ltd 半導体メモリ装置およびその駆動方法
JP2016192578A (ja) 2010-11-12 2016-11-10 株式会社半導体エネルギー研究所 半導体装置
JP2013065638A (ja) 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
JP2015181159A (ja) 2014-03-07 2015-10-15 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
TWI863940B (zh) 2024-12-01
US12426378B2 (en) 2025-09-23
WO2020152522A1 (ja) 2020-07-30
KR20210120003A (ko) 2021-10-06
TW202537448A (zh) 2025-09-16
JPWO2020152522A1 (ja) 2020-07-30
JP2024083377A (ja) 2024-06-21
US20220085073A1 (en) 2022-03-17
CN113330552A (zh) 2021-08-31
TW202105678A (zh) 2021-02-01

Similar Documents

Publication Publication Date Title
JP7462575B2 (ja) 半導体装置
JP7615370B2 (ja) 半導体装置
JP7702530B2 (ja) 半導体装置
JP7639207B2 (ja) 半導体装置
JP7693072B2 (ja) 記憶装置
JP7711279B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A80 Written request to apply exceptions to lack of novelty of invention

Free format text: JAPANESE INTERMEDIATE CODE: A801

Effective date: 20210715

A80 Written request to apply exceptions to lack of novelty of invention

Free format text: JAPANESE INTERMEDIATE CODE: A80

Effective date: 20210719

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221103

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221103

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240319

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240326

R150 Certificate of patent or registration of utility model

Ref document number: 7462575

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150