JPWO2020152522A5 - 半導体装置 - Google Patents

Claims (6)

1. 第１メモリセルと第２メモリセルとを有する第１の素子層と、
   第３メモリセルと第４メモリセルとを有する第２の素子層と、
   切り替え回路を有する第３の素子層と、
   駆動回路を有するシリコン基板と、を有し、
   前記第１の素子層は、前記シリコン基板と前記第２の素子層との間に設けられ、
   前記第３の素子層は、前記シリコン基板と前記第１の素子層との間に設けられ、
   前記第１メモリセルは、第１トランジスタと、第１キャパシタと、を有し、
   前記第２メモリセルは、第２トランジスタと、第２キャパシタと、を有し、
   前記第３メモリセルは、第３トランジスタと、第３キャパシタと、を有し、
   前記第４メモリセルは、第４トランジスタと、第４キャパシタと、を有し、
   前記切り替え回路は、前記第１メモリセル乃至前記第４メモリセルと、前記駆動回路と、の間の導通状態を制御する機能を有する第５トランジスタを有し、
   前記第１トランジスタのソース又はドレインの一方、前記第２トランジスタのソース又はドレインの一方、前記第３トランジスタのソース又はドレインの一方、および前記第４トランジスタのソース又はドレインの一方は、それぞれ前記第５トランジスタのソース又はドレインの一方と電気的に接続するための配線に電気的に接続され、
   前記第５トランジスタのソース又はドレインの他方は、前記駆動回路に電気的に接続され、
   前記配線は、前記第１トランジスタのチェネル形成領域及び前記第２トランジスタのチャネル形成領域を有する第１半導体層および前記第３トランジスタのチェネル形成領域及び前記第４トランジスタのチャネル形成領域を有する第２半導体層に接し、且つ前記シリコン基板の表面に対して垂直方向または概略垂直方向に設けられる、半導体装置。
2. 請求項１において、
   前記第１半導体層および第２半導体層は、それぞれチャネル形成領域に金属酸化物を有する、半導体装置。
3. 請求項２において、
   前記金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記第１キャパシタは、前記第１半導体層の下層に設けられ、
   前記第３キャパシタは、前記第２半導体層の下層に設けられる、半導体装置。
5. 請求項１乃至請求項３のいずれか一において、
   前記第１キャパシタは、前記第１半導体層の上層に設けられ、
   前記第３キャパシタは、前記第２半導体層の上層に設けられる、半導体装置。
6. 請求項１乃至請求項３のいずれか一において、
   前記第１キャパシタの一方の電極は、前記第１半導体層と同じ層に設けられ、
   前記第３キャパシタの一方の電極は、前記第２半導体層と同じ層に設けられる、半導体装置。