JP2024083377A5 - - Google Patents

Claims (1)

1. 第１メモリセルと第２メモリセルとを有する第１の素子層を有し、
   第３メモリセルと第４メモリセルとを有する第２の素子層を有し、
   前記第１メモリセルを制御する機能と、前記第２メモリセルを制御する機能と、前記第３メモリセルを制御する機能と、前記第４メモリセルを制御する機能と、を有する第３の素子層を有し、
   駆動回路を有するシリコン基板を有し、
   第１配線と第２配線とを有し、
   前記シリコン基板の上に前記第３の素子層が設けられ、
   前記第３の素子層の上に前記第１の素子層が設けられ、
   前記第１の素子層の上に前記第２の素子層が設けられ、
   前記第１メモリセルは、第１トランジスタと、第１キャパシタと、を有し、
   前記第２メモリセルは、第２トランジスタと、第２キャパシタと、を有し、
   前記第３メモリセルは、第３トランジスタと、第３キャパシタと、を有し、
   前記第４メモリセルは、第４トランジスタと、第４キャパシタと、を有し、
   前記第３の素子層は、第５トランジスタを有し、
   前記駆動回路は、第６トランジスタを有し、
   前記第１配線は、前記第１トランジスタのソース又はドレインの一方、前記第２トランジスタのソース又はドレインの一方、前記第３トランジスタのソース又はドレインの一方、および前記第４トランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１配線は、前記第５トランジスタのゲートと電気的に接続され、
   前記第２配線は、前記第５トランジスタのソース又はドレインの一方と電気的に接続され、
   前記第２配線は、前記第６トランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１配線は、前記第１トランジスタのチャネル形成領域及び前記第２トランジスタのチャネル形成領域を有する第１半導体層および前記第３トランジスタのチャネル形成領域及び前記第４トランジスタのチャネル形成領域を有する第２半導体層に接し、且つ前記シリコン基板の表面に対して垂直方向または概略垂直方向に設けられ、
   前記第１半導体層および前記第２半導体層は、それぞれチャネル形成領域に酸化インジウムを有し、
   前記第２配線は、前記シリコン基板の表面に対して垂直方向または概略垂直方向に設けられる、半導体装置。