JP2024083377A5 - - Google Patents
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Claims (1)
- 第1メモリセルと第2メモリセルとを有する第1の素子層を有し、
第3メモリセルと第4メモリセルとを有する第2の素子層を有し、
前記第1メモリセルを制御する機能と、前記第2メモリセルを制御する機能と、前記第3メモリセルを制御する機能と、前記第4メモリセルを制御する機能と、を有する第3の素子層を有し、
駆動回路を有するシリコン基板を有し、
第1配線と第2配線とを有し、
前記シリコン基板の上に前記第3の素子層が設けられ、
前記第3の素子層の上に前記第1の素子層が設けられ、
前記第1の素子層の上に前記第2の素子層が設けられ、
前記第1メモリセルは、第1トランジスタと、第1キャパシタと、を有し、
前記第2メモリセルは、第2トランジスタと、第2キャパシタと、を有し、
前記第3メモリセルは、第3トランジスタと、第3キャパシタと、を有し、
前記第4メモリセルは、第4トランジスタと、第4キャパシタと、を有し、
前記第3の素子層は、第5トランジスタを有し、
前記駆動回路は、第6トランジスタを有し、
前記第1配線は、前記第1トランジスタのソース又はドレインの一方、前記第2トランジスタのソース又はドレインの一方、前記第3トランジスタのソース又はドレインの一方、および前記第4トランジスタのソース又はドレインの一方と電気的に接続され、
前記第1配線は、前記第5トランジスタのゲートと電気的に接続され、
前記第2配線は、前記第5トランジスタのソース又はドレインの一方と電気的に接続され、
前記第2配線は、前記第6トランジスタのソース又はドレインの一方と電気的に接続され、
前記第1配線は、前記第1トランジスタのチャネル形成領域及び前記第2トランジスタのチャネル形成領域を有する第1半導体層および前記第3トランジスタのチャネル形成領域及び前記第4トランジスタのチャネル形成領域を有する第2半導体層に接し、且つ前記シリコン基板の表面に対して垂直方向または概略垂直方向に設けられ、
前記第1半導体層および前記第2半導体層は、それぞれチャネル形成領域に酸化インジウムを有し、
前記第2配線は、前記シリコン基板の表面に対して垂直方向または概略垂直方向に設けられる、半導体装置。
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