KR940010348A - 반도체 메모리장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 제1의 전송트랜지스터 제1의 구동트랜지스터로 구성되는 제1의 인버터, 및 제2의 전송트랜지스터와 제2의 구동트랜지스터로 구성되는 제2의 인버터가 플립플롭을 이루는 동시에, 제1의 부하소자와 제1의 구동트랜지스터로 구성되는 제3의 인버터, 및 제2의 부하소자와 제2의 구동트랜지스터로 구성되는 제4의 인버터가 플립플롭으로 연결되는 구조로 형성된 메모리셀에 있어서, 상기 제1의 전송트랜지스터의 게이트 및 제2의 전송트랜지스터의 게이트와 워드라인이 서로 다른 도전층에 형성되어 있는 것을 특징으로 자는 반도체 메모리장치의 구조 및 그 제조방법을 제공한다. 따라서, 종래의 디자인-룰로 레이아웃의 마아진이 획기적으로 좋아질 뿐만아니라 셀 면적을 최대로 감소시킬 수 있다.

Description

반도체 메모리장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 내지 제11도는 전송트랜지스터의 게이트와 워드라인을 각각 다른 층에 형성한 본 발명에 의한 반도체 메모리장치의 레이아웃.

Claims (20)

  1. 제1의 전송트랜지스터와 제1의 구동트랜지스터로 구성되는 제1의 인버터, 및 제2의 전송트랜지스터와 제2의구동트랜지스터로 구성되는 제2의 인버터가 플립플롭을 이루는 동시에, 제1의 부하소자와 제1의 구동트랜지스터로 구성되는 제3의 인버터, 및 제2의 부하소자와 제2의 구동트랜지스터로 구성되는 제4의 인버터가 플립플롭으로 연결되는 구조로 형성된 메모리셀에 있어서, 상기 제1의 전송트랜지스터의 게이트 및 제2의 전송트랜지스터의 게이트와 워드라인이 서로 다른 도전층에 형성되어 있는 것을 특징으로 하는 반도체 메모리장치의 구조.
  2. 제1항에 있어서, 상기 제1의 전송트랜스터의 게이트 및 제2의 전송트랜지스터의 게이트는 제1의 도전층에 배치되고, 상기 워드라인은 제2의 도전층에 배치되는 것을 특징으로 하는 반도체 메모리장치의 구조.
  3. 제1항에 있어서, 상기 제1의 전송트랜지스터의 게이트는 일측으로 이웃하는 셀의 제1의 전송트랜지스터의 게이트와 연결되고 상기 제2의 전송트랜지스터의 게이트는 타측으로 이웃하는 셀의 제2의 전송트랜지스터의 게이트와 연결되며, 연결된 각각이 다른 이웃하는 셀과는 격리되는 것을 특징으로 하는 반도체 메모리장치의 구조.
  4. 제3항에 있어서, 상기 전송트랜지스터의 게이트들은 셀 외측에 각각 형성되며, 셀 내측에는 구동트랜지스터의 게이트들이 형성되어 있는 것을 특징으로 하는 반도체 메모리장지의 구조.
  5. 제4항에 있어서, 상기 구동트랜지스터의 게이트들은 제1의 도전층에 형성되며, 상기 전송트랜지스터의 게이트들과는 수직한 방향으로 배치되는 것을 특징으로 하는 반도체 메모리장치의 구조.
  6. 제2항에 있어서, 상기 전송트랜지스터의 게이트들은 워드라인과는 평행한 방향으로 배치되는 것을 특징으로 하는 반도체 메모리장치의 구조.
  7. 제6항에 있어서, 상기 제2의 도전층에는 워드라인과 평행한 방향으로 배치되도록 접지선이 형성되는 것을 특징으로 하는 반도체 메모리장치의 구조.
  8. 제1항에 있어서, 부하소자로 PMOS 박막트랜지스터가 형성된 것을 특징으로 하는 반도체 메모리장치의 구조.
  9. 제8항에 있어서, 상기 PMOS 박막트랜지스터는 보텀게이트 구조인 것을 특징으로 하는 반도체 메모리장치의 구조.
  10. 제8항에 있어서, 상기 PMOS 박막 트랜지스터는 상부게이트(Top gate) 구조인 것을 특징으로 하는 반도체 메모리장치의 구조.
  11. 제8항에 있어서, 상기 PMOS 박막 트랜지스터는 이중게이트(double gate) 구조인 것을 특징으로 하는 반도체 메모리장치.
  12. 제3항에 있어서, 상기 메모리셀은 일측 혹은 타측으로 이웃하는 메모리셀과 정대칭을 이루는 것을 특징으로 하는 반도체 메모리장치의 구조.
  13. 제1항에 있어서, 상기 메모리셀은 대칭구조로 형성된 것을 특징으로 하는 반도체 메모리장치의 구조.
  14. 제1항에 있어서, 부하소자로 고저항의 다결정실리콘이 형성된 것은 특징으로 하는 반도체 메모리장치의 구조.
  15. 반도체기판에 필드산화막을 형성하여 제1의 활성영역 및 제2의 활성영역을 형성하는 공정; 전면에 게이트산화막과 제1의 도전층을 형성한 후 패터닝하여 제1의 활성영역을 가로지르고 일측으로는 이웃하는 셀의 제1의전송트랜지스터의 게이트와 연결되는 형태의 1의 전송트랜지스터의 게이트와 연결되는 형태의 제1의 전송트랜지스터의 게이트, 제1의 활성영역을 가로지르며 상기 제1의 전송트랜지스터의 게이트와 수직방향으로 배치되는 제1의 구동트랜지스터의 게이트, 제2의 활성영역을 가로지르고 타측으로 이웃하는 셀의 제2의 전송트랜지스터의 게이트와 연결되는 형태의 제2의 전송트랜지스터의 게이트, 및 제2의 활성영역을 가로지르며 상기 제2의 전송트랜지스터의 게이트와 수직방향으로 배치되는 제2의 구동트랜지스터의 게이트들 형성하는 공정; 전면에 불순물을 주입하여 트랜지스터들의 소오스영역 및 드레인영역을 형성하는 고정; 전면에 제1의 절연층을 형성하는 공정; 제1의 절연층을 부분적으로 제거하여 제1의 전송트랜지스터의 게이트 상에는 제1의 콘택홀, 제1의 구동트랜지스터의 소오스영역 상에는 제2의 콘택홀, 제2의 구동트랜지스터의 소오스영역 상에는 제3의 콘택홀, 및 제2의 전송트랜지스터의 게이트 상에는 제4의 콘택홀을 형성하는 공정; 및 전면에 제2의 도전층을 증착한 후 패터닝하여 제1의 콘택홀을 채우고 상기 제1의 전송트랜지스터의 게이트에 대해 평행한 방향으로 배치되는 제1의 워드라인, 제2의 콘택홀 및 제3의 콘택홀을 채우며 상기 제1의 워드라인에 대해 평행한 방향으로 배치되는 제1의 일정전원선, 및 제4의 콘택홀을 채우고 상기 제2의 전송트랜지스터의 게이트에 대해 평행한 방향으로 배치되는 제2의 워드라인을 형성하는 공정을 포함하는 반도체 메모리장치의 제조방법.
  16. 제15항에 있어서, 제1의 워드라인, 제1의 일정전원선 및 제2의 워드라인을 형성하는공정 이 후에, 전면에 제2의 절연층을 형성하는 공정; 제2의 절연층을 부분적으로 제거하여 제1의 전송트랜지스터의 드레인영역 상에는 제5의 콘택홀, 제1의 전송트랜지스터의 소오스영역 또는 제1의 구동트랜지스터의 드레인, 및 제2의 구동트랜지스터의 게이트 상에는 제6의 콘택홀, 제2의 전송트랜지스터의 소오스영역 또는 제2의 구동트랜지스터의 드레인 영역, 및 제1의 구동트랜지스터에 게이트 상에는 제7의 콘택홀, 및 제2의 전송트랜지스터의 드레인영역 상에는 제8의 콘택홀을 형성하는 공정; 전면에 제3의 도전층을 증착한 후 패터닝하며 제5의 콘택홀을 채우며 제1의 워드라인에 대해 평행한 방향으로 배치되는 제1의 패드, 제6의 콘택홀을 채우며 제1의 일정전원선에 대해 평행한 방향으로 배치되는 제2의 PMOS TFT의 게이트, 제7의 콘택홀을 채우며 제1의 일정전원선에 대해 평행한 방향으로 배치되는 제1의 PMOS TFT의 게이트, 및 제8의 콘택홀을 채우며 제2의 워드라인에 대해 평행한 방향으로 배치되는 제2의 패드판 형성하는 공정; 전면에 게이트산화막을 형성하는 공정; 게이트산화막을 부분적으로 제거하여 제2의 PMOS TFT의 게이트상에는 제9의 콘택홀을. 그리고 제1의 PMOS TFT의 게이트 상에는 제10의 콘택홀을 형성하는 공정; 전면에 제4의 도전층을 형성한 후 패터닝하여 제10의 콘택홀을 채우고 상기 제2의 PMOS TFT의 게이트를 가로지르는 형태의 제2의 PMOS TFT의 활성영역, 제2의 PMOS TFT의 활성영역과 연결되고 상기 제1의 워드라인에 대해 평행한 방향으로 배치되는 제2의 제2일정전원선, 제9의 콘택홀을 채우고 상기 제1의 PMOS TFT의 게이트를 가로지르는 형태의 제1의 PMOS TFT의 활성영역, 및 제1의 PMOS TFT의 활성영역과 연결되고 상기 제2의 워드라인에 대해 평행한 방향으로 배치되는 제1의 제2일정전원선을 형성하는 공정; 전면에 제3의 절연층을 형성하는 공정; 제3의 절연층을 부분적으로 제거하여 제1의 패드 상에는 제11의 콘택홀을, 그리고 제2의 패드상에는 제12의 콘택홀을 형성하는 공정; 및 전면에 제5의 도전층을 형성한 후 패터닝하여 제11의 콘택홀을 채우고 제1의 워드라인에 대해 수직방향으로 배치되는 제1의 비트라인, 및 제12의 콘택홀을 채우고 제2의 워드라인에 대해 수직방향으로 배치되는 제2의 비트라인을 형성하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  17. 제15항 또는 제16항에 있어서, 제1의 도전층을 구성하는 물질로 다결정실리콘 혹은 다결정실리콘과 실리사이드가 적층된 형태의 도전물질은 사용하고 제2의 도전층을 구성하는 물질로 실리사이드 혹은 다결정실리콘과 실리사이드가 적층된 형태의 도전물질을 사용하는것을 특징으로 하는 반도체 메모리장치의 제조방법.
  18. 제15항 또는 제16항에 있어서, 제1의 절연층. 제2의 절연층 및 제3의 절연층은 그 표면이 평탄화되어 있는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  19. 제16항에 있어서, 제1의 PMOS TFT의 활성영역 및 제2의 PMOS TFT의 활성영역을 고저항의 다결정실리콘으로 된 부하소자로 대신 사용할 수 있는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  20. 상기 제5항에 있어서, 상기 전송트랜지스터의 게이트를 횡방향으로 전사시킬때 상기 구동트랜지스터의 게이트를 횡방항으로 전사시킬때 상기 구동트랜지스터의 게이트와 교차되도록 전송트랜지스터의 게이트와 구동트랜지스터의 게이트를 배치하는 것을 특징으로 하는 반도체 메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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