KR0135801B1 - 스태틱 랜덤 억세스 메모리소자 및 그 제조방법 - Google Patents

스태틱 랜덤 억세스 메모리소자 및 그 제조방법

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Abstract

스태틱 랜덤 억세스 메모리소자 및 그 제조방법에 대해 기재되어 있다. 이는 고리모양의 제1활성영역과 이 고리를 가로지르는 모양의 제2활성영역으로 구성된 활성영역이 셀 어레이 전체에 걸쳐 반복적으로 형성되어 있는 것을 특징으로 한다. 따라서, 셀 크기를 증가시키지 않으면서도 일반적인 식각공정에 의해 Vss선을 활성영역에 접속시키기 위한 접촉창을 형성할 수 있으므로 접촉저항을 줄일 수 있고, 게이트산화막을 두 번 형성하지 않아도 되므로 공정이 간단하다.

Description

스태틱 랜덤 억세스 메모리소자 및 그 제조방법
제1도는 SRAM(Static Random Access Memory)셀의 일반적인 회로도.
제2도는 상기 SRAM 셀의 구현하기 위해 사용되는 일반적인 레이아웃도.
제3A도 내지 제3C도는 상기 SRAM 셀을 구현하기 위한 일반적인 제조공정을 설명하기 위한 것으로서, 상기 제2도의 Ⅲ-Ⅲ'선을 잘라 본 단면도.
제4A도 내지 제4C도는 상기 SRAM 셀을 구현하기 위한 일반적인 제조공정을 설명하기 위한 것으로서,상기 제2도의 Ⅳ-Ⅳ'선을 잘라 본 단면도.
제5도는 상기 SRAM 셀을 구현하기 위해 개발된 본 발명에 의한 레이아웃도.
제6A도 내지 제6E도는 본 발명에 의한 상기 레아아웃도를 공정순서대로 분리하여 도시한 것.
제7A도 내지 제7F도는 상기 SRAM 셀을 구현하기 위한 본 발명에 의한 제조공정을 설명하기 위한 것으로서, 상기 제6A도 내지 제6E도의 Ⅶ-Ⅶ'선을 잘라 본 단면도.
제8A도 및 제8D도는 SRAM 셀의 일반적인 활성영역 모양과 본 발명에 의한 활성영역 모양을 도시한 것.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 고리모양의 제1활성영역 및 이 고리를 가로지르는 모양의 제2활성영역으로 구성된 활성영역을 포함하는 스태틱 랜덤 억세스 메모리소자 및 그 제조방법에 관한 것이다.
두 개의 전송 트랜지스터, 두 개의 구동 트랜지스터 및 두 개의 저항소자로 구성되는 스태틱 랜덤 억세스 메모리(Static Random Access Memory; 이하 SRAM이라 칭함) 셀에 관한 연구가 여러 분야에서 진행되고 있다. 이 중 한 분야는, 메모리 셀의 소모전력 및 소모면적을 줄이기 위해 SOI(Silicon On Insulator) 구조를 이용한 CMOS SRAM에 관한 연구이다.
CMOS SRAM은 저항소자로 사용되던 고저항의 다결정실리콘 대신, 박막의 트랜지스터를 저항으로 사용한 것으로, 스탠드바이(Standby) 전류를 줄이기 위해 상기 다결정실리콘을 고저항체로 만들어야만 했던 종래 기술의 어려움을 해결해 주었다.
제1도는 SRAM 셀의 일반적인 회로도로서, 저항소자로 PMOS 박막 트랜지스터(Thin Film Transistor; TFT)를 사용한 풀(Full) COM SRAM을 도시한다.
상기 CMOS SRAM 셀은, 셀 좌측에 형성되어 그 게이트는 워드라인과 접속하고 그 드레인(또는 소오스)은 제1비트라인과 접속하는 NMOS 제1전송트랜지스터(T1); 셀 우측에 형성되어 그 게이트는 워드라인과 접속하고 그 드레인(또는 소오스)은 제2비트라인과 접속하는 NMOS 제2전송 트랜지스터(T2); 그 드레인은 상기 제1전송 트랜지스터(T1)의 소오스(또는 드레인)와 접속하고, 그 소오스는 제1일정전원선(Vss)(즉, 접지선)과 접속하며, 그 게이트는 상기 제2전송 트랜지스터(T2)의 소오스(또는 드레인)와 접속하는 NMOS 제1구동 트랜지스터(T3); 그 드레인은 상기 제2전송 트랜지스터(T2)의 소오스(또는 드레인)와 접속하고, 그 소오스는 상기 제1일정전원선(Vss)과 접속하며, 그 게이트는 상기 제1전송 트랜지스터(T1)의 소오스(또는 드레인)와 접속하는 NMOS 제2구동 트랜지스터(T4); 그 드레인은 상기 제1구동 트랜지스터(T3)의 소오스(또는 드레인)과 접속하고, 그 소오스는 제2일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제1구동 트랜지스터(T3)의 게이트 및 제2전송 트랜지스터(T2)의 소오스(또는 드레인)와 접속하는 PMOS 제1박막 트랜지스터(T5) 및 그 드레인은 상기 제2구동 트랜지스터(T4)의 소오스(또는 드레인)와 접속하고, 그 소오스는 상기 제2일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제2구동 트랜지스터(T4)의 게이트 및 제1전송 트랜지스터(T1)의 소오스(또는 드레인)와 접속하는 PMOS 제1박막 트랜지스터(T6)로 구성된다.
제2도는 상기 SRAM 셀을 구현하기 위해 사용되는 일반적인 레이아웃도로서, 1993년 IEDM지의 809페이지 내지 812페이지에 실린 논문 A Stacked Split Word-Line(SSW) cell for low voltage operation, large capacity, high speed SRAMs을 참조하였다.
긴 점선으로 한정된 영역으로 도면부호 100은 반도체기판을 활성영역 및 비활성영역으로 한정하기 위한 마스크패턴, 일점쇄선으로 한정된 영역으로 도면부호 102 및 104는 각각 제1 및 제2구동 트랜지스터의 게이트 형성을 위한 마스크패턴을 이전쇄선으로 한정된 영역으로 도면부호 106 및 108은 각각 제1 및 제2전송 트랜지스터의 게이트 형성을 위한 마스크패턴을 실선으로 한정된 영역으로 도면부호 110은 Vss선을 활성영역에 접속시키기 위한 접촉창 형성을 위한 마스크패턴을 그리고 짧은 점선으로 한정된 영역으로 도면부호 112는 Vss선 형성을 위한 마스크패턴을 나타낸다.
상기 제2도에 있어서, 동일한 종류의 선으로 표시된 마스크패턴은 한장의 마스크에 배치되는 레이아웃을 의미한다. 예를 들어, 일점쇄선으로 표시된 도면부호 102 및 104와 이점쇄선으로 표시된 도면부호 106 및 108은 서로 다른 마스크에 배치되는 레이아웃도들이다. 한 번의 식각공정에 한 장의 마스크를 사용하는 통상의 사진식각 공정을 고려해 볼 때, 상기 제1 및 제2전송 트랜지스터의 게이트와 상기 제1 및 제2구동 트랜지스터의 게이트는 각각 다른 물질층에 형성된다는 것을 알 수 있다.
상기 제2도의 레이아웃도에 의하면, Vss선을 활성영역에 접속시키기 위한 접촉창 형성을 위한 마스크패턴(110)이 구동 트랜지스터의 게이트 형성을 위한 마스크패턴(104) 사이에 배치된다는 것을 알 수 있다. 또한, 활성영역 형성을 위한 마스크패턴(100)은 고리모양의 단위 마스크패턴이 셀 어레이 전체에 걸쳐 반복적으로 배치되어 있다.
제3A도 내지 제3C도는 상기 SRAM셀을 구현하기 위한 일반적인 제조공정을 설명하기 위한 것으로서, 상기 제2도의 Ⅲ-Ⅲ'선을 잘라 본 단면도이다.
제4A도 내지 제4C도는 상기 SRAM셀을 구현하기 위한 일반적인 제조공정을 설명하기 위한 것으로서, 상기 제2도의 Ⅳ-Ⅳ'선을 잘라 본 단면도이다.
상기 제3A도 내지 제3C도 및 제4A도 내지 제4C도를 참조하여 SRAM의 일반적인 제조공정을 설명한다.
마스크패턴(100)을 적용한 산화공정을 행하여 반도체기판(10)의 표면에 이 반도체기판을 활성영역 및 비활성영역으로 한정하기 위한 필드산화막(12)을 형성한다. 결과물 전면 상에 제1게이트산화막(14), 제1도전층 및 절연물질층을 적층한 후, 상기 마스크패턴(102 및 104)을 적용한 사진식각 공정을 행하여 제1 및 제2구동 트랜지스터의 게이트(도시되지 않음 및 16)를 형성한다. 이어서, 결과물 전면에 절연물질층을 재도포하고 이를 에치백하여 상기 제1 및 제2구동 트랜지스터의 게이트 측벽에 스페이서를 형성함으로써, 상기 제1 및 제2구동 트랜지스터를 다른 도전층으로 부터 절연시키기 위한 제1절연층(18)을 완성한다. 결과물을 희생산화(sacrificial oxidation)한후, 습식식각을 행함으로써 제1 및 제2구동 트랜지스터의 게이트 및 제1절연층 형성을 위한 공정에 의해 손상된 활성영역의 표면을 처리(cure)하다. 결과물 전면에 제2게이트산화막(20) 및 제2도전층을 적층한 후, 상기 마스크패턴(106 및 108)을 이용한 사진식각 공정을 행하여 제1 및 제2전송 트랜지스터의 게이트(22 및 24)를 형성한다. 이어서, 결과물 전면에 불순물을 도우프하여 각 트랜지스터들의 소오스/드레인(17,19,26 및 28)을 형성한다(제3A도 및 제4A도).
벌크 트랜지스터들(즉, 제1 및 제2전송 트랜지스터와 제1 및 제2구동 트랜지스터)이 형성되어 있는 결과물 상에 절연물질을 도포한 후, 이를 에치백하여 상기 제1 및 제2전송 트랜지스터의 게이트(22 및 24) 측벽에 스페이서(26)를 형성한다. 이어서 결과물 전면에 불순물을 재도우프하여 상기 제1 및 제2전송 트랜지스터를 LDD(Lightly Doped Drain) 구조를 만든다(제3B도 및 제4B도).
결과물 전면에 제2절연층(32)을 형성한 후, 상기 마스크패턴(110)을 이용한 사진식각 공정을 행하여 Vss선과 활성영역을 접속시키기 위한 접촉창이 형성될 영역에 있는 상기 제2절연층의 표면을 노출시킨다. 이어서, 상기 제2절연층을 식각대상물로 한 에치백 공정을 행함으로써 제1 및 제2 트랜지스터의 게이트에 자기정합되는 접촉창(C)을 형성한다. 결과물 전면에 제3도전층을 증착한 후, 상기 마스크패턴(112)을 적용한 사진식각 공정을 행함으로써 상기 접촉창(C)을 통해 활성영역에 접속하는 Vss선(34)을 형성한다(제3C도 및 제4C도).
상술한 일반적인 SRAM의 레이아웃도 및 그 제조방법에 의하면, 구동 트랜지스터의 게이트와 전송 트랜지스터의 게이트를 각각 다른 도전층에 형성하기 때문에 단위 셀의 크기를 줄일 수 있다. 그러나, 여러가지 문제점이 지적되는데 나열해 보면 다음과 같다.
첫째, 게이트산화막을 두 번 형성해야 한다.
구동 트랜지스터의 게이트산화막과 전송 트랜지스터의 게이트산화막을 각각 따로 형성해야 하므로 공정이 까다로워진다. 이는 게이트산화막은 트랜지스터의 전기적 특성을 결정하는 주요한 요인이 되기 때문에, 이의 막질은 우수해야 한다.
전송 트랜지스터의 게이트산화막의 경우, 구동 트랜지스터의 게이트가 미리 형성되어 있는 상태에서 형성되기 때문에, 구동 트랜지스터의 게이트 형성 시 기판의 표면에 발생하는 손상들에 의해 전송 트랜지스터의 게이트산화막의 막질이 떨어질 염려가 있다. 상기 제3A도 및 제4A도의 공정에서는, 이러한 전송 트랜지스터의 게이트산화막의 막질 저하를 방지하기 위해 희생산화 및 습식식각 공정을 행하여, 전송 트랜지스터의 게이트산화막이 형성될 부분을 미리 처리(cure)하였으나, 이는 공정단계를 더욱 복잡하게 만든다.
둘째, 구동 트랜지스터의 게이트 측벽에 형성된 스페이서와 전송 트랜지스터의 게이트 측벽에 형성된 스페이서의 폭이 서로 다르다.
제3B도 및 제4B도에 도시된 것을 참조하면, 전송 트랜지스터의 게이트(22 및 24) 측벽에 형성된 스페이서(26)의 폭에 비해 구동 트랜지스터의 게이트(16) 측벽에 형성된 스페이서(A로 표시)의 폭이 더 넓다는 것을 알 수 있다. 이는 상기 스페이서(26)은 한 번의 도포/식각 공정에 의해 형성되지만, 상기 스페이서(A)는 두 번의 도포/식각 공정에(즉, 구동 트랜지스터의 게이트(16)를 형성할 때와 전송 트랜지스터의 게이트(22 및 24)를 형성할 때) 의해 형성되기 때문이다.
게이트의 측벽에 형성된 스페이서 폭의 변화는 직접적으로 셀 비(cell ratio)를 좌우한다. 상기와 같이 전송 트랜지스터의 게이트 측벽에 형성된 스페이서의 폭 보다 구동 트랜지스터의 게이트 측벽에 형성된 스페이서의 폭이 더 크면,
구동 트랜지스터의 전류/전송 트랜지스터의 전류……………………(1)
로 표현되는 식(1)에 의해 셀 비는 작아진다.
세째, 접촉창의 면적이 작아진다.
제4C도를 참조했을 때, 게이트(16)간의 거리가 최소 피쳐사이즈(minimum feature size)로 정의되었을 때, 이 사이에 형성되는 접촉창(C)의 폭은, 게이트의 측벽에 형성된 스페이서들에 의해 최소 피쳐사이즈 보다 훨씬 작아져 결과적으로 Vss선의 접촉저항을 높인다.
도시된 바와 같이, 접촉창의 폭은 각 에치백 공정 시 형성된 스페이서들( )에 의해, 원래 목적했던 크기 보다 더욱 작아진다. 상기 스페이서들은 구동 트랜지스터의 게이트의 측벽에 형성되는 스페이서 형성시, 전송 트랜지스터의 게이트의 측벽에 형성되는 스페이서 형성 시, 그리고 접촉창 형성을 위한 에치백 공정 시에 각각 형성되어, 상기 접촉창의 폭을 좁힌다.
본 발명의 목적은 상술한 일반적인 SRAM에서 발생하는 문제점들을 해결하는 스태틱 랜덤 억세스 메모리소자를 제공하는데 있다.
본 발명의 다른 목적은 상기 메모리소자를 제조하는데 있어서 바람직한 그 제조방법을 제공하는데 있다.
본 발명의 상기 목적은, 고리모양의 제1활성영역과 이 고리를 가로지르는 모양의 제2활성영역으로 구성된 활성영역이 셀 어레이 전체에 걸쳐 반복적으로 형성되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자에 의해 달성된다.
Vss선을 활성영역에 접속시키기 위한 접촉창이 상기 제2활성영역에 형성되어 있고, 이 접촉창은 네 개의 셀이 공유하며, 이 Vss선은 널판지 모양이다.
제1도전층으로 형성되고 각각 분리된 제1 및 제2구동 트랜지스터의 게이트와 제1 및 제2전송 트랜지스터의 게이트, 상기 제1 및 제2전송 트랜지스터의 게이트 상에 형성된 접촉창 및 이 접촉창과 접속하고 셀 어레이 영역에 걸쳐 띠 모양으로 형성된 워드라인을 더 포함한다.
이때, 상기 워드라인은 상기 제1 및 제2구동 트랜지스터의 게이트와 수직을 이룬다. 그리고 상기 트랜지스터들은 LDD(Lightly Doped Drain)구조이다.
상기 활성영역은 일 방향으로 1/2 피치씩 어긋나게 배치되어 있고, 네 개의 셀이 1/4씩 공유하도록 배치되어 있다.
본 발명의 상기 다른 목적은, 반도체기판의 표면에 고리모양의 제1활성영역 및 이 고리를 가로지르는 모양의 제2활성영역으로 구성된 활성영역을 형성하는 제1공정, 결과물 전표면에 게이트산화막과 제1도전층을 형성하는 제2공정, 상기 제1도전층을 패터닝하여 제1 및 제2구동 트랜지스터의 게이트와 제1 제2전송 트랜지스터의 게이트를 형성하는 제3공정, 결과물 전면에 불순물을 도우프하여 상기 트랜지스터들의 소오스/드레인을 형성하는 제4공정, 결과물 상에 제1절연층을 형성하는 제5공정, 상기 제1 및 제2전송 트랜지스터의 게이트상에 접촉창을 형성하는 제6공정, 결과물 전면에 제2도전층을 형성한 후 패터닝하여 워드라인을 형성하는 제7공정, 결과물 상에 제2절연층을 형성하는 제8공정 및 상기 제2활성영역 상에 형성되어 있는 물질들을 부분적으로 제거하여 Vss선을 상기 제2활성영역에 접속시키기 위한 접촉창을 형성하는 제9공정을 포함하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자의 제조방법에 의해 달성된다.
상기 제4공정 이 후에, 결과물 전면에 절연물질층을 형성하는 공정, 이 절연물질층을 식각대상물로 한 에치백을 행하여 트랜지스터들의 게이트 측벽에 스페이서를 형성하는 공정 및 결과물 전면에 불순물을 도우프하는 공정을 추가한다.
Vss선을 상기 제2활성영역에 접속시키기 위한 접촉창은 통상의 사진식각 공정에 의해 형성된다.
따라서, 게이트산화막을 두 번 형성하지 않으므로 공정이 단순해지고, 스페이서 폭이 달라 발생하는 셀 비의 변화를 방지할 수 있다. 또한 접촉창의 크기를 최소 피쳐사이즈로 유지할 수 있으므로 게이트의 측벽에 형성된 스페이서에 의해 접촉창의 폭이 작아져 접촉저항이 높아지는 것을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 더 상세하게 설명하고자 한다.
제5도를 상기 SRAM 셀을 구현하기 위해 개발된 본 발명에 의한 레이아웃도이다.
긴 점선으로 한정된 영역으로 도면부호 200은 반도체기판을 활성영역 및 비활성영역으로 구분하는 필드산화막 형성을 위한 마스크패턴을 일점쇄선으로 한정된 영역으로 도면부호 202,204,206 및 208은 각각 제1 및 제2구동 트랜지스터의 게이트와 제1 및 제2전송 트랜지스터의 게이트 형성을 위한 마스크패턴을 짧은 점선으로 한정된 영역으로 도면부호 210은 워드라인을 전송 트랜지스터의 게이트와 접속시키기 위한 접촉창 형성을 위한 마스크패턴을 이점쇄선으로 한정된 영역으로 도면부호 212는 전송 트랜지스터의 게이트와 접속하는 워드라인 형성을 위한 마스크패턴을 그리고 실선으로 한정된 영역으로 도면부호 214는 Vss선을 활성영역에 접속시키기 위한 접촉창 형성을 위한 마스크패턴을 나타낸다.
상기 제5도에 있어서, 동일한 종류의 선은 한 장의 마스크에 형성되는 마스크패턴들을 나타낸다. 따라서 상기 제5도의 레이아웃도에 의하면, 본 발명의 제조방법으로 형성되는 벌크 트랜지스터의 게이트는 상기 일반적인 SRAM셀 제조방법에서와는 달리 동일층의 도전층에 형성된다는 것을 알 수 있다. 또한, Vss선을 활성영역에 접속시키기위한 접촉창은, 상기 일반적인 SRAM셀 제조방법에서와는 달리 구동 트랜지스터의 게이트 상이에 형성되지 않는다.
상기 마스크패턴(200)은 반도체기판 표면에 형성되는 활성영역을 표시한 것으로, 이는 고리모양의 제1활성영역과 이 고리를 가로지르는 모양의 제2활성영역으로 구성되고, 상기 접촉창은 제2활성영역상에 형성된다.
제6A도 내지 제6E도는 본 발명에 의한 상기 레이아웃도를 공정순서대로 분리하여 도시한 것이다.
제7A도 내지 제7F도는 상기 SRAM셀을 구현하기 위한 본 발명에 의한 제조공정을 설명하기 위한 것으로서, 상기 제6A도 내지 제6E도의 Ⅶ-Ⅶ'선을 잘라 본 단면도이다.
이하, 상기 제6A도 내지 제6E도 및 제7A도 내지 제7F도를 참조하여, 본 발명에 의한 SRAM셀의 제조방법을 더욱 더자세하게 설명한다.
먼저, 제6A도 및 제7A도를 참조하면, 반도체기판(40)을 활성영역 및 비활성영역으로 구분하는 필드산화막(42)을 형성하는 공정을 도시한 것으로, 이는 상기 마스크패턴(200)을 이용한 통상의 필드산화막 형성 공정으로 진행된다.
상기 제6A도에 있어서, 실선을 중심으로 도면 우측 및 좌측이 각각 단위 셀에 해당한다. 상기 제6A도에 도시된 마스크패턴은 도면의 우측, 좌측, 상측 및 하측에 그어진 실선을 중심으로 대칭되는 모양으로 셀 어레이 전체에 걸쳐 반복된다.
제6B도 및 제7B도를 참조하면, 벌크 트랜지스터들을 형성하는 공정을 도시한 것으로서, 이는 필드산화막(42)이 형성되어 있는 결과물상에 게이트산화막(44) 및 제1도전층을 적층한 후, 상기 마스크패턴들(202,204,206 및 208)을 적용한 사진식각 공정을 행하여 제1 및 제2전송 트랜지스터의 게이트(46 및 도시되지 않음)와 제1 및 제2구동 트랜지스터의 게이트(도시되지 않음 및 48)를 형성하는 제1공정, 상기 게이트들을 마스크로 하여 결과물 전면에 불순물을 도우프하는 제2공정, 결과물 상에 절연물질층을 형성한 후, 이를 에치백하여 상기 게이트들의 측벽에 스페이서(50)를 형성하는 제3공정 및 결과물전면에 불순물을 재도우프하여 벌크 트랜지스터들의 소오스/드레인(52,54 및 56)을 형성하는 제4공정으로 진행된다.
상술한 공정에 의하면, 벌크 트랜지스터의 게이트들은 한 장의 마스크를 사용하여 형성된다는 것을 알 수 있다. 즉 구동 트랜지스터의 게이트를 제1층의 도전층에 형성하고 전송 트랜지스터의 게이트는 제2층의 도전층에 형성하던 일반적인 SRAM 셀 제조공정과는 달리 모든 게이트를 한 층의 도전층에 형성하므로, 게이트산화막을 형성하는 공정을 두 번 행할 필요가 없다. 이때, 트랜지스터의 게이트들은 상기 제6B도에서 도시된 바와 같이 각각 분리되어 형성된다. 이는 셀 크기를 최소한으로 줄이기 위한 것으로, 전송 트랜지스터의 게이트는 후속공정에 의해 워드라인과 접속한다.
한 번의 마스트 공정에 의해 모든 벌크 트랜지스터의 게이트를 동시에 형성할 수 있으므로, 전송 트랜지스터의 게이트 측벽에 형성된 스페이서의 폭과 구동 트랜지스터의 게이트 측벽에 형성된 스페이서의 폭이 달라지는 현상을 발생하지 않는다. 따라서 일반적인 SRAM셀에서 문제시 된, 서로 다른 스페이서폭에 의한 셀 비의 감소 문제는 발생하지 않는다.
또한, 본 발명에 의한 제조방법에 의하면, 전송 트랜지스터만이 LDD 구조로 형성할 수 있던 일반적인 SRAM셀 제조방법과는 달리, 모든 벌크 트랜지스터를 LDD 구조로 형성할 수 있다.
제6C도 및 제7C도를 참조하면, 워드라인을 전송 트랜지스터의 게이트에 접속시키기 위한 접촉창(C1)을 형성하는 공정을 도시한 것으로서, 이는, 벌크 트랜지스터들이 형성되어 있는 결과물 상에, 예컨대 고온산화막(HTO)과 같은 절연물질을 도포하여 제1절연층(57)을 형성하는 제1공정 및 상기 마스크패턴(210)을 이용한 사진식각 공정을 행하여 전송 트랜지스터의 게이트(44) 상에 있는 상기 제1절연층을 부분적으로 제거함으로써 접촉창(C1)을 형성하는 제2공정으로 진행된다.
제6D도 및 제7D도를 참조하면, 워드라인(58)을 형성하는 공정을 도시한 것으로서, 이는, 워드라인을 전송 트랜지스터의 게이트에 접속시키기 위한 접촉창(C1)이 형성되어 있는 결과물 상에 제2도전층을 증착하는 제1공정 및 상기 마스크패턴(212)을 이용한 사진식각 공정을 행하여 상기 접촉창을 통해 전송 트랜지스터의 게이트와 접속하는 워드라인(58)을 형성하는 제2공정으로 진행된다. 이때, 상기 워드라인은, 제6D도에 도시된 바와 같이, 구동 트랜지스터와 수직이 되도록 배치된다.
제6E도 및 제7E도를 참조하면, Vss선을 활성영역에 접속시키기 위한 접촉창(C2)을 형성하는 공정을 도시한 것으로서, 이는, 워드라인(58)이 형성되어 있는 결과물 상에, 예컨대 고온산화막과 같은 절연물질을 도포하여 제2절연층(60)을 형성하는 제1공정 및 상기 마스크패턴(214)을 이용한 사진식각 공정을 행하여 Vss선을 구동 트랜지스터의 소오스(56)에 접속시키기 위한 접촉창(C2)을 형성하는 제2공정으로 진행된다.
상기 접촉창(C2)는, 제7E도에 도시된 바와 같이, 일반적인 사진식각 공정으로 형성된다. 일반적인 SRAM셀 제조공정에서는 Vss선을 활성영역에 접속시키기 위한 접촉창을 구동 트랜지스터의 게이트에 자기정합되게 형성하였다. 이는 작은 크기의 접촉창을 형성하므로 셀 크기를 감속시킬 수 있다는 장점이 있으나 접촉저항을 증가시키는 원인이 되었다.
본 발명에서는 셀 크기를 증가시키지 않는 범위에서 최대한의 크기로 상기 접촉창을 형성하여 접촉저항의 증가를 방지하기 위해 활성영역의 모양을 상기 제6A도에 도시된 바와 같이 설계했다. 제6A도와 제6E도를 참조했을 때, 활성영역을모양 또는모양으로 설계한 후(제6A도), 접촉창을 이 활성영역의 중앙부에 배치함으로써(제6E도) 셀의 여분영역을 충분히 이용하였다. 일반적인 SRAM셀의 레이아웃도에서는 (제2도 참조), 활성영역을 ○ 모양 또는 □ 모양으로 설계하였으므로 활성영역의 중앙부를 Vss선을 활성영역에 접속시키기 위한 접촉창을 형성하기 위한 영역으로 활용할 수 없었다.
따라서, 본 발명에 의하면, 셀 크기의 증가없이도 접촉창의 크기를 증가시킬 수 있어 접촉저항을 감소시킨다.
제7F도를 참조하면, Vss선(62)을 형성하는 공정을 도시한 것으로서, 이는 Vss선을 활성영역에 접속시키기 위한 접촉창(C2)이 형성되어 있는 결과물 상에 제2도전층을 증착하는 공정으로 진행된다.
상기 제7F도에 의하면, 제2도전층은 증착 후 패터닝이 되지 않으므로 (마스크 공정이 불필요) 상기 Vss은 널판지 모양으로 형성된다. 이는 Vss선의 저항을 감소시키고, 이 후의 공정에 대해 평탄화된 하부층을 제공하는 효과가 있다. 상기 Vss선이 마스크 공정 없이 형성되므로 이를 위한 마스크는 당연히 존재하지 않는다.
제8A도 및 제8B도는 SRAM셀의 일반적인 활성영역 모양과 본 발명에 의한 활성영역 모양을 도시한 것이다.
일반적으로 활성영역 모양은 단순 고리모양으로 형성되나, 본 발명에 의한 활성영역은 단순 고리모양에 이 고리를 가로지르는 막대가 배치되어 있는 모양이다. 또한 접촉창 형성을 위한 마스크패턴(C)은 일반적인 방법에서는 활성영역의 양측에 배치되나, 본 발명에 의하면 이 고리를 가로지르는 막대에 배치된다. 상기 도면들에 있어서, 점선은 단위 셀을 의미한다.
도면에서 알 수 있듯이, 본 발명에 의한 접촉창 형성을 위한 마스크패턴(C)은 단위 활성영역의 중앙부에 배치되어 네 개의 셀이 공유하는 형태이다. 또한 단위 활성영역이 반복적으로 배치된 제1열과 제1열에 배치된 단위 활성영역에 대해 1/2피치 만큼씩 이동하여 배치된 단위 활성영역이 반복적으로 배치된 제2열이 셀 어레이 전체에 걸쳐 반복적으로 배치되어 있다.
따라서, 본 발명에 의하면, 셀 크기를 증가시키지 않으면서도 일반적인 식각공정에 의해 Vss선을 활성영역에 접속시키기 위한 접촉창을 형성할 수 있으므로 접촉저항을 줄일 수 있고, 게이트산화막을 두번 형성하지 않아도 되므로 공정이 간단하다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (12)

  1. 고리모양의 제1활성영역과 이 고리를 가로지르는 모양의 제2활성영역으로 구성된 활성영역이 셀 어레이 전체에 걸쳐 반복적으로 형성되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  2. 제1항에 있어서, Vss선을 활성영역에 접속시키기 위한 접촉창이 상기 제2활성영역 상에 형성되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  3. 제2항에 있어서, 상기 접촉창은 네 개의 셀이 공유하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  4. 제2항에 있어서, Vss선은 널판지 모양으로 형성된 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  5. 제1항에 있어서, 제1도전층으로 형성되고 각각 분리된 제1 및 제2구동 트랜지스터의 게이트와 제1 및 제2전송 트랜지스터의 게이트, 상기 제1 및 제2전송 트랜지스터의 게이트 상에 형성된 접촉창 및 이 접촉창과 접속하고 셀 어레이 영역에 걸쳐 띠 모양으로 형성된 워드라인을 더 포함하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  6. 제5항에 있어서, 상기 워드라인은 상기 제1 및 제2구동 트랜지스터의 게이트와 수직을 이루는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  7. 제5항에 있어서, 상기 트랜지스터들은 LDD(Lightly Doped Drain)구조인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  8. 제1항에 있어서, 상기 활성영역은 일 방향으로 1/2피치씩 어긋나게 배치되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  9. 제8항에 있어서, 상기 활성영역은 네 개의 셀이 1/4씩 공유하도록 배치되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  10. 반도체기판의 표면에 고리모양의 제1활성영역 및 이 고리를 가로지르는 모양의 제2활성영역으로 구성된 활성영역을 형성하는 제1공정, 결과물 전표면에 게이트산화막과 제1도전층을 형성하는 제2공정, 상기 제1도전층을 패터닝하여 제1 및 제2구동 트랜지스터의 게이트와 제1 및 제2전송 트랜지스터의 게이트를 형성하는 제3공정, 결과물 전면에 불순물을 도우프하여 상기 트랜지스터들의 소오스/드레인을 형성하는 제4공정, 결과물 상에 제1절연층을 형성하는 제5공정, 상기 제1 및 제2전송 트랜지스터의 게이트 상에 접촉창을 형성하는 제6공정, 결과물 전면에 제2도전층을 형성한 후 패터닝하여 워드라인을 형성하는 제7공정, 결과물 상에 제2절연층을 형성하는 제8공정 및 상기 제2활성영역 상에 형성되어 있는 물질들을 부분적으로 제거하여 Vss선을 상기 제2활성영역에 접속시키기 위한 접촉창을 형성하는 제9공정을 포함하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자의 제조방법.
  11. 제10항에 있어서, 상기 제4공정 이 후에, 결과물 전면에 절연물질층을 형성하는 공정, 이 절연물질층을 식각대상물로 한 에치백을 행하여 트랜지스터들의 게이트 측벽에 스페이서를 형성하는 공정 및 결과물 전면에 불순물을 도우프하는 공정을 추가하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자의 제조방법.
  12. 제10항에 있어서, Vss선을 상기 제2활성영역에 접속시키기 위한 접촉창은 통상의 사진식각 공정에 의해 형성되는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자의 제조방법.
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