KR960014972B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents

반도체 메모리장치 및 그 제조방법 Download PDF

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Abstract

내용없음.

Description

반도체 메모리장치 및 그 제조방법
제1도는 종래의 일 방법에 의해 구성되는 스태틱랜덤억세스 메모리(SRAM)셀의 회로도.
제2도는 종래 일 방법에 의해 구성되는 스태틱랜덤억세스 메모리셀의 회로도를 구현하기 위한 레이아웃도.
제3도는 종래의 다른 방법에 의해 구성되는 스태틱랜덤억세스 메모리셀의 회로도.
제4도는 종래 다른 방법에 의해 구성되는 스태틱랜덤억세스 메모리셀의 회로도를 구현하기 위해 제조된 스태틱랜덤억세스 메모리셀의 부분적인 사시도.
제5도는 본 발명의 방법에 의해 구성되는 스태틱랜덤억세스 메모리셀의 회로도.
제6도 내지 제16도는 본 발명의 방법에 의해 차례대로 레이아웃된 스태틱랜덤억세스 메모리셀의 레이아수도들.
제17도 내지 제27도는 상기 제6도 내지 제16도 각각의 AA선을 잘라 본 본 발명의 방법에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.
제28도 내지 제38도는 상기 제6도 내지 제16도 각각의 BB선을 잘라 본 본 발명의 방법에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 메모리장치의 셀 안정화 및 소비전류 감소화를 도모한 반도체 메모리장치 및 그 제조방법에 관한 것이다.
두개의 전송트랜지스터, 두개의 구동트랜지스터 및 두개의 부하소자로 구성되는 스태틱랜덤억세스 메모리(Static Random Access Memory; 이하 SRAM이라 칭함)셀에 관한 연구가 여러 분야에서 진행되고 있는데, 이중 한 분야는 메모리셀의 소모전력 및 소모면적을 줄이기 위해 SOI(Silicon On Insulator) 구조를 이용한 CMOS SRAM 에 관한 연구이다. CMOS SRAM은 부하소자로 사용되던 고저항의 다결정실리콘 대신 박막의 트랜지스터(TFT : Thin Film Transistor)을 부하소자로 사용한 것으로, 스탠드바이(Standby) 전류를 줄이기 위해 상기 다결정실리콘을 고저항체로 만듬에 따른 셀 안정화 문제를 해결해 주었다.
박막트랜지스터(이하 TFT라 칭함)에는 그 게이트를 채널영역 상부에만 형성한 톱(Top) 게이트형 TFT, 그 게이트를 채널영역 하부에만 형성한 보텀(Bottom) 게이트형 TFT 및 그 게이트를 채널영역 상·하부 모두에 형성한 더블(Double) 게이트형 TFT가 있는데, 이중 톱 및 보텀 게이트형 TFT의 경우, TFT의 게이트가 한개이기 때문에 대기시 TFT의 소비전류를 제어하는 제어성이 떨어진다.
제1도는 종래의 일 방법에 의해 구성되는 스태틱랜덤억세스 메모리(SRAM)셀의 회로도로서, 부하소자로서 더블 게이트형 PMOS TFT를 사용한 풀(Full) CMOS SRAM을 도시한다.
셀 좌측에 형성되어 그 게이트는 워드라인과 접속하고 그 드레인(혹은 소오스)은 제1의 비트라인과 접속하는 NMOS 제1의 전송트랜지스터(T1); 셀 우측에 형성되어 그 게이트는 상기 워드라인과 접속되고 그 드레인(혹은 소오스)은 제2의 비트라인과 접속하는 NMOS 제2의 전송트랜지스터(T2); 상기 제1의 전송트랜지스터의 소오스(혹은 드레인)와 그 드레인이 접속하고 그 소오스는 접지(Vss1)되며, 그 게이트는 상기 제2의 전송트랜지스터의 소오스(혹은 드레인)와 접속하는 NMOS 제1의 구동트랜지스터(T3); 상기 제2의 전송트랜지스터의 소오스(혹은 드레인)와 그 드레인이 접속하고, 그 소오스는 접지(Vss2)되며, 그 게이트는 상기 제1의 전송트랜지스터의 소오스(혹은 드레인)와 접속하는 NMOS 제2의 구동트랜지스터(T4); 그 드레인은 상기 제1의 구동트랜지스터의 드레인과 접속하고, 그 소오스는 일정전원선(Vcc)과 접속하며, 그 톱 게이트 및 보텀 게이트는 상기 제1의 구동트랜지스터의 게이트 및 상기 제2의 전송트랜지스터의 소오스(혹은 드레인)와 접속하는 PMOS 제1의 박막트랜지스터(T5); 및 그 드레인은 상기 제2의 구동트랜지스터의 드레인과 접속하고, 그 소오스는 상기 일정전원선(Vcc)과 접속하며, 그 톱 게이트 및 보텀 게이트는 상기 제2의 구동트랜지스터의 게이트 및 상기 제1의 전송트랜지스터의 소오스(혹은 드레인)와 접속하는 PMOS 제2의 박막트랜지스터(T6)로 구성되었다.
제2도는 상기 제1도의 SRAM셀을 레이아웃도로 표현한 것으로서, 서로 대칭되는 삼각형 모양의 몸체와 각 몸체의 가장자리 부분에 연결된 두개의 다리를 가지는 모양 및 상기 삼각형 모양과 반대되는 삼각형 모양이 서로 대칭되게 형성된 모양으로 형성되며 그 내부에 많은 점들이 찍혀 있는 활성영역 형성을 위한 마스크패턴(300), 전체 셀어레이를 횡방향으로 가로지르며 그 내부에 우측으로 기울어진 사선이 그어져 있는 워드라인 형성을 위한 마스크패턴(310), 각 셀마다 두개씩 형성되며 그 각각은 서로 역방향으로 머리를 둔 모양으로 형성되는 구동트랜지스터의 게이트 형성을 위한 마스크패턴(320), 서로 대칭되게 형성된 두개의 삼각형 모양을 연결하는 영역에 형성되며 정사각형 모양으로 형성되는 구동트랜지스터를 접지선과 연결하기 위한 콘택홀 형성을 위한 마스크패턴(330), 상기 마스크패턴(320)의 머리부분에 형성되며 정사각형 모양으로 형성되는 제1의 구동트랜지스터의 게이트와 제2의 구동트랜지스터의 드레인, 및 제2의 구동트랜지스터의 게이트와 제1의 구동트랜지스터의 드레인 연결을 위한 콘택홀 형성을 위한 마스크패턴(340), 각 셀마다 두개씩 형성되며 직사각형 모양으로 형성된 PMOS 박막트랜지스터의 게이트 형성을 위한 마스크패턴(350), 상기 마스크패턴(340)과 부분적으로 겹쳐지게 형성되며 그 내부에 교차되는 두개의 사선이 그어진 제1의 박막트랜지스터의 게이트와 제1의 구동트랜지스터의 게이트, 및 제2의 박막트랜지스터의 게이트와 제2의 구동트랜지스터의 게이트 연결을 위한 콘택홀 형성을 위한 마스크패턴(360), 전체 셀어레이를 횡방향으로 가로지르는 쇠사슬 모양으로 형성되며 PMOS 박막트랜지스터의 소오스, 드레인 및 채널영역, 및 일정전원선 형성을 위한 마스크패턴(370), 및 상기 마스크패턴(300)의 다리부분에 각각 하나씩 형성되며 직사각형 모양으로 형성된 비트라인 접속을 위한 콘택홀 형성을 위한 마스크패턴(380)으로 구성되어 있다.
상기 제2도는 대표적으로 여섯개의 단위셀만을 도시한 것으로, 점선으로 표시된 부분(A부분)을 단위셀 A라고 했을때, 단위셀 B(B부분)는 상기 단위셀 A과 우측으로 대칭되게 형성되며, 단위셀 C(C부분)는 상기 단위셀 B와 하측으로 대칭되게 형성되며, 단위셀 D(D부분)는 상기 단위셀 C와 좌측으로 대칭되게 형성된다는 것과, 상기 단위셀 A, B, C 및 D를 한개의 블럭으로 했을 때, 전체 셀어레이는 상기 블럭들이 매트릭스 모양으로 나열된 모양으로 형성되어 있음을 알 수 있다. 뿐만 아니라, 상기 단위셀 A를 참조하면, 하나의 워드라인(310)에 두개의 전송트랜지스터(T1및 T2)가 배치되어 있고, 상기 워드라인(310)과 구동트랜지스터의 게이트(320)는 서로 수직방향으로 배치되어 있으며, 비트라인 접속을 위한 콘택홀(380)은 셀 상부에만 형성되어 있고, 구동트랜지스터의 소오스를 접지시키기 위한 콘택홀(330)이 하나의 셀에서 두 부분으로 나뉘어져 다른 셀들과 공유하도록 배치되어 있음을 알 수 있다. 이때 상기 마스크패턴(320)에 의해 형성된 구동트랜지스터의 게이트는 상기 PMOS 박막트랜지스터의 보텀 게이트로 이용되어, 더블 게이트형 PMOS 박막트랜지스터를 형성한다.
상술한 종래 방법에 의한 SRAM셀에 의하면, 보텀 게이트 및 톱 게이트로 구성된 더블 게이트형 TFT를 형성하여 대기시 소비전류를 상기 TFT의 게이트로 최소로 조절할 수 있으나, 첫째, 워드라인과 구동트랜지스터의 게이트가 서로 수직방향으로 배치되기 때문에 활성영역의 모양이 복잡하게 되어 활성영역 형성을 위한 공정마아진의 감소를(활성영역 사이의 거리가 0.8㎛ 정도로 작아지는 부분(G)이 생기는데, 이는 단위셀이 차지하는 면적을 줄이기 위해서는 상기 부분(G)의 길이가 더욱 더 작아져야 함을 의미한다. 이 경우, 누설전류등이 발생할 확률이 많아 소자의 신뢰성을 저하시킨다) 초래한다.
둘째, 구동트랜지스터의 소오스를 접지하기 위한 콘택홀이 하나의 셀에서 두개로 나뉘어져 다른 셀들과 공유하도록 형성되기 때문에 셀 안정도(cell stability)를 저하시킬 염려가 있다 등의 문제점들이 지적되어 그 개선안이 요구된다.
제3도는 종래의 다른 방법에 의해 구성되는 스태틱랜덤억세스 메모리셀의 회로도로서, 구동트랜지스터의 게이트를 보텀 게이트로 이용하던 상기 일 방법(제1도 참조)과는 달리 TFT의 채널영역 하부에 별도의 사진식각공정을 행하여 상기 보텀 게이트를 형성한 후 채널영역 상부에 형성되어 있는 톱 게이트와 연결한 경우이다.
제4도는 종래 다른 방법에 의해 구성되는 스태틱랜덤억세스 메모리셀의 회로도를 구현하기 위해 제조된 스태틱랜덤억세스 메모리셀의 부분적인 사시도로서, -IEDM Tech, Digl., P477, 1992 "A SPLIT WORDLINE CELL FOR 16Mb SRAM USING POLYSILICON SIDEWALL CONTACTS" 참조-도면부호(1)은 구동트랜지스터의 게이트들을, 도면부호(3)은 TFT의 보텀 게이트를, 도면부호(5)는 TFT의 몸체 및 일정전원선(Vcc)을, 그리고 도면부호(7)은 TFT의 톱 게이트를 의미한다.
소개한 종래 다른 방법에 의하면, 더블 게이트형으로 TFT를 형성하여 대기시 소비전류를 최소화 하였지만, 상기 보텀 게이트를 별도의 사진공정 및 상기 보텀 게이트와 톱 게이트를 연결하기 위한 콘택홀 형성공정을 추가해야 하기 때문에 전체 공정이 복잡해진다는 단점이 있다.
본 발명의 목적은 대기시 소비전류가 낮은 더블 게이트형 TFT를 구비한 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 메모리셀의 고속화, 고집적화 및 셀안정도를 증가시킨 반도체 메모리장치를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 반도체 메모리장치를 제조하는데 있어서 그 적합한 제조방법을 제공하는데 있다.
본 발명의 상기 목적 및 다른 목적은, 그 게이트는 제1의 워드라인과 접속하고, 그 드레인(혹은 소오스)은 제1의 비트라인과 접속하는 제1의 전송트랜지스터; 그 게이트는 제2의 워드라인과 접속하고, 그 드레인(혹은 소오스)은 제2의 비트라인과 접속하는 제2의 전송트랜지스터; 상기 제1의 전송트랜지스터의 소오스(혹은 드레인)와 그 드레인이 접속하고, 그 소오스는 제1의 일정전원선과 연결되며, 그 게이트는 상기 제2의 전송트랜지스터의 소오스(혹은 드레인)와 접속하는 제1의 구동트랜지스터; 상기 제2의 전송트랜지스터의 소오스(혹은 드레인)와 그 드레인이 접속하고, 그 소오스는 상기 제1의 일정전원선과 연결되며, 그 게이트는 상기 제1의 전송트랜지스터의 소오스(혹은 드레인)과 접속하는 제2의 구동트랜지스터; 그 드레인은 상기 제1의 구동트랜지스터의 드레인과 접속하고, 그 소오스는 제2의 일정전원선과 접속하며, 그 게이트는 상기 제1의 구동트랜지스터의 게이트 및 상기 제2의 전송트랜지스터의 소오스(혹은 트레인)와 접속하는 젭1의 박막트랜지스터; 그 드레인은 상기 제2이 구동트랜지스터의 드레인과 접속하고, 그 소오스는 상기 제2의 일정전원선과 접속하며, 그 게이트는 상기 제2의 구동트랜지스터의 게이트 및 상기 제1의 전송트랜지스터의 소오스(혹은 드레인)와 접속하는 제2의 박막트랜지스터로 구성되는 메모리셀에 있어서, 제1의 비트라인을 상기 제1의 전송트랜지스터의 드레인(혹은 소오스)에 접속시키기 위한 중간층인 비트라인 접촉을 위한 제1의 패드를 상기 제1의 박막트랜지스터의 채널영역 하부까지 확장하여 형성하고, 제2의 비트라인을 상기 제2의 전송트랜지스터의 드레인(혹은 소오스)에 접속시키기 위한 중간층인 비트라인 접촉을 위한 제2의 패드를 상기 제2의 박막트랜지스터의 채널영역 하부까지 확장하여 형성한 것을 특징으로 하는 반도체 메모리장치에 의해 달성된다.
본 발명의 상기 또 다른 목적은, 두개의 전송트랜지스터, 두개의 구동트랜지스터 및 두개의 부하소자로 구성되는 반도체 메모리장치를 제조하는데 있어서, 제1의 전송트랜지스터의 드레인(혹은 소오스) 및 제2의 전송트랜지스터의 드레인(혹은 소오스)상에 콘택홀을 형성하는 공정, 상기 콘택홀을 채우며 TFT의 채널영역이 형성될 영역까지 확장된 모양을 갖는 패드를 형성하는 공정, TFT의 채널영역이 상기 패드와 겹치게 배치되도록 상기 TFT를 형성하는 공정, TFT의 채널영역 상부에 TFT의 게이트를 형성하는 공정, 및 상기 패드와 연결되도록 비트라인을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법에 의해 달성된다.
상기 반도체 메모리장치에 의하면, 비트라인 형성을 위한 비트라인 접촉을 위한 패드를 부하소자의 채널영역까지 확장시켜 부하소자의 보텀 게이트 역할을 하게 함으로써 대기시 부하소자의 소비전류를 줄일 수 있으며, 상기의 효과를 마스크공정의 추가없이 레이아웃의 조정만으로 실현가능하기 때문에 공정의 복잡성을 피할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다.
제5도는 본 발명의 방법에 의해 구성되는 스태틱랜덤억세스 메모리셀을 회로화 한 것으로서, TFT의 보텀 게이트가 비트라인에 연결되어 있는 것을 제외하면 상기 제1도 및 제3도와 동일하다.
상기 제5도에 의하면, 대기시 비트라인을 하이레벨(High Level)로 있기 때문에 부하소자의 보텀 게이트 기능을 하는 비트라인 콘택패드는 TFT를 오프(off)시키는 역할을 하고, 이는 대기시 부하소자의 소비전류를 줄이는 효과를 나타낸다.
제6도 및 제7도는 본 발명의 방법에 의해 제조된 반도체 메모리장치를 도시한 단면도로서, 전송트랜지스터의 드레인(혹은 소오스)(16)과 연결되어 비트라인(48 및 50)을 상기 전송트랜지스터의 드레인(혹은 소오스)에 접속시키기 위한 패드(30)가 TFT의 채널영역(36c) 하부에 형성되어 상기 TFT의 보텀 게이트 역할을 한다는 것을 알 수 있다. 이때 도면부호 42는 TFT의 톱 게이트 역할을 한다(상기 제6도 및 제7도에서 설명되지 않은 도면부호는 계속해서 소개될 도면들에서 설명한다.
제8도 내지 제18도는 본 발명의 방법에 의해 차례대로 레이아웃 된 스태틱랜덤억세스 메모리셀의 레이아웃도들로서, 각 레이아웃도에 있어서 빗금친 부분들은 한장의 마스크에 그려지는 마스크패턴을 의미하며, 제19도 내지 제29도, 및 제30도 내지 제40도는 상기 제8도 내지 제18도의 AA선, 및 BB선 각각에 대응하는 단면도들로서, 상기 제8도 내지 제18도의 레이아웃도에 그려진 마스크패턴들을 이용하여 반도체 메모리장치를 제조하는 공정을 도시하고 있다.
먼저, 제8도, 제19도 및 제30도를 참조하면, 활성영역 형성을 위한 마스크패턴(100)을 이용하여 필드산화막(12)을 형성하는 공정을 도시한 것으로서, 상기 마스크패턴(100)을 이용한 선택산화법(LOCOS)등에 의해 반도체기판(10)을 산화시킴으로써 상기 필드산화막(12)을 형성한다. 이때, 상기 마스크패턴은 종래 방법에서 이용된 활성영역 형성을 위한 마스크패턴(제2도의 도면부호 300)에 비해 그 모양이 단순(직사각형 모양으로 근사시킬 수 있고, 셀 중앙으로부터 대칭적으로 형성된다)하기 때문에 활성영역 형성을 위한 공정 마아진을 증가시킬 수 있다.
상기 제8도 내지 제18도, 및 제19도 내지 제29도는 SRAM 셀어레이중 대표적으로 두 셀만을 도시한 것으로서, 좌측에 도시된 셀을 A셀 우측에 도시된 셀을 B셀이라고 했을 때, 상기 A, B셀은 동일한 모양으로 형성되며, 각각이 하측 또는 상측에 형성되어 있는 메모리셀과 대칭되고, 각 셀 자체적으로는 셀 중앙으로부터 대칭적인 모양으로 형성된다.
제9도, 제20도 및 제31도를 참조하면, 제1의 전송트랜지스터의 게이트(제1의 워드라인), 제1의 구동트랜지스터의 게이트, 제2의 구동트랜지스터의 게이트 및 제2의 전송트랜지스터의 게이트(제2의 워드라인) 형성을 위한 마스크패턴(110,112,114 및 116)을 이용하여 제1의 전송트랜지스터, 제1의 구동트랜지스터, 제2의 구동트랜지스터 및 제2의 전송트랜지스터를 형성하는 공정을 도시한 것으로서, 필드산화막(12)이 형성되어 있는 반도체기판 전면에 게이트 산화막(13) 및 제1의 도전층을 적층한 후 상기 마스크패턴(110,112,114 및 116)을 적용한 사진식각 공정을 행하여 제1의 전송트랜지스터의 게이트(18), 제1의 구동트랜지스터의 게이트(20), 제2의 구동트랜지스터의 게이트(22) 및 제2의 전송트랜지스터의 게이트(24)를 형성하는 제1공정, 및 결과물 전면에 상기 반도체기판의 도전형(보론(B), 인듐(In)등의 3가 이온이 도우프 된 P형)과 다른 도전형의 불순물을 도우프하여 상기 제1의 전송트랜지스터의 드레인(혹은 소오스) 및 이웃하는 셀의 제2의 전송트랜지스터의 드레인(혹은 소오스)이 형성되는 제1의 불순물확산영역(마스크패턴 110의 상측 및 마스크패턴 116의 하측에 있는 활성영역)(16), 상기 제1의 전송트랜지스터의 소오스(혹은 드레인) 및 제1의 구동트랜지스터의 드레인이 형성되는 제2의 불순물확산영역(마스크패턴 110과 112 사이에 있는 활성영역)(14), 상기 제1의 구동트랜지스터의 소오스 및 제2의 구동트랜지스터의 소오스가 형성되어 있는 제3의 불순물확산영역(마스크패턴 112와 114 사이에 있는 활성영역)(도시되지 않음), 및 상기 제2의 구동트랜지스터의 드레인 및 제2의 전송트랜지스터의 소오스(혹은 드레인)이 형성되어 있는 제4의 불순물확산영역(마스크패턴 114와 116 사이에 있는 활성영역)(도시되지 않음)을 형성하는 제2공정으로 진행된다.
이때 상기 게이트 산화막(13)으로는 실리콘을 열산화하여 형성한 절연물질(Thermal Oxide)을 사용하고, 상기 제1의 도전층으로는 폴리사이드(Polycide; 폴리실리콘과 실리사이드(예컨대, 텅스텐실리사이드)를 적층한 물질)를 사용한다. (계속해서 소개되는 도면들에 있어서, 벌크 트랜지스터(전송트랜지스터들 및 구동트랜지스터들)들은 모두 NMOS로 하고, 비트라인과 접속하는 전송트랜지스터의 불순물확산영역을 드레인, 제2의 일정전원선과 접속하는 불순물확산영역을 소오스로 하며, 부하소자로 사용되는 TFT는 PMOS로 하여 설명한다.)
상기 마스크패턴(110,112,114 및 116)은 제6도의 마스크패턴(100)에 대해 수직방향으로 배치되며, 그 각각은 서로 평행하도록 배치된다. 또한 상기 제1의 구동트랜지스터의 게이트 및 제2의 구동트랜지스터의 게이트 형성을 위한 마스크패턴(112 및 114)은 상기 제1의 전송트랜지스터의 게이트 및 제2의 전송트랜지스터의 게이트 형성을 위한 마스크패턴(110 및 116) 각각에 대해 셀 내측에 형성되며, 상기 제1의 전송트랜지스터의 게이트 및 제2의 전송트랜지스터의 게이트는 각각 제1의 워드라인 및 제2의 워드라인으로 이용되며, 전체 셀어레이의 임의 부분에서 서로 연결된다.
상기 제9도에 의하면, 각 셀의 중앙부를 기준으로 서로 대칭되는 모양으로 상기 마스크패턴들이 형성되어 있다는 것과, 하나의 워드라인에 하나의 전송트랜지스터가 형성된다는 것을 알 수 있는데, 전자는 셀 안정도를 향상시킨다는 차원에서 후자는 데이타의 전송지연시간을 감소시킨다는 차원에서 바람직하다. 하나의 도전성에 형성되는 트랜지스터의 수가 두배로 감소했을 때 상기 도전선에 의해 전송되는 데이타의 전송지연시간 또한 두배로 감소한다는 것은 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진자는 명백하게 알 수 있다.
제10도, 제21도 및 제32도를 참조하면, 콘택홀 형성을 위한 마스크패턴(120,122 및 124)을 이용하여 제1의 콘택홀(도시되지 않음), 제2의 콘택홀(도시되지 않음) 및 제3의 콘택홀(도시되지 않음)을 형성하는 공정을 도시한 것으로서, 벌크 트랜지스터가 형성되어 있는 결과물 전면에, 예컨대 고온산화막과 같은 순수절연물질을 도포한 후 이방성식각하여 상기 벌크 트랜지스터의 게이트 측벽에 측벽스페이서를 형성하는 제1공정(도시되지 않음, 생략가능), 결과물 전면에 상기 불순물확산영역을 구성하는 불순물과 같은 도전형의 불순물을 재도우프하여 상기 불순물확산영역을 LDD(Lightly Doped Drain)구조로 형성하는 제2공정(도시되지 않음, 생략가능), 결과물 전면에, 예컨대 고온산화막과 BPSG(Boro-Phospho-Silicate Glass)와 같은 절연물질을 단일층 혹은 조합층으로 형성하여 제1의 절연층(26)을 형성하는 제3공정, 및 상기 마스크패턴(120,122 및 124)을 적용한 사진식각 공정을 행하여 제3의 불순물확산영역, 제1의 불순물확산영역(마스크패턴 110 상부에 형성) 및 제1의 불순물확산영역(마스크패턴 116 하부에 형성) 상에 형성되어 있는 제1의 절연층을 부분적으로 제거함으로써 상기 제1의 콘택홀, 제2의 콘택홀 및 제3의 콘택홀을 형성하는 제4공정으로 진행된다. 이때 상기 제1의 절연층(26)은 그 표면이 평탄화되도록 형성할 수도 있음은 물론이다.
제11도, 제22도 및 제33도를 참조하면, 제1의 일정전원선, 제1의 패드 및 제2의 패드 형성을 위한 마스크패턴(130,132 및 134)을 이용하여 제1의 일정전원선(28), 제1의 패드(30) 및 제2의 패드(도시되지 않음)를 형성하는 공정을 도시한 것으로서, 상기 콘택홀들이 형성되어 있는 반도체기판 전면에 예컨대 다결정실리콘 혹은, 다결정실리콘과 텅스텐 실리사이드를 적층한 형태의 폴리사이드(polycide)와 같은 도전물질을 증착하여 제2의 도전층을 형성하는 제1공정, 및 상기 마스크패턴(130,132 및 134)을 적용한 사진식각 공정을 행하여 제1의 콘택홀을 통해 상기 제3의 불순물확산영역과 접속하여 메모리셀을 접지시키며 벌크 트랜지스터의 게이트와 평행한 방향으로 배치되는 제1의 일정전원선(28), 제2의 콘택홀을 통해 상기 제1의 불순물확산영역과 접하여 제1의 비트라인(이후의 공정에서 형성됨)을 제1의 전송트랜지스터의 드레인에 접속시키는 제1의 패드(30) 및 제3의 콘택홀을 통해 상기 제1의 불순물확산영역과 접하여 제2의 비트라인(이후의 공정에서 형성됨)을 제2의 전송트랜지스터의 드레인에 접속시키는 제2의 패드(도시되지 않음)를 형성하는 제2공정으로 진행된다. 이때 상기 제1의 패드 및 제2의 패드는 구동트랜지스터의 게이트 방향으로 TFT의 채널영역(이후의 공정에 의해 형성됨) 하부까지 확장된 모양으로 형성되어 비트라인을 전송트랜지스터의 드레인에 접속시키는 중간층 역할 및 TFT의 보텀 게이트 역할을 한다.
제12도, 제23도 및 제34도를 참조하면, 제3의 도전층 형성을 위한 마스크패턴(140)을 이용하여 TFT의 소오스 및 드레인, 및 제2의 일정전원선의 벌크 저항을 줄이기 위한 제3의 도전층(34)을 형성하는 공정을 도시한 것으로서, 제1의 일정전원선(28), 제1의 패드(30) 및 제2의 패드가 형성되어 있는 반도체기판 전면에, 예컨대 고온산화막과 같은 절연물질을 약 2,000Å~2,500Å 정도의 두께로 도포하여 제2의 절연층(32)을 형성하는 제1공정, 결과물 전면에, 예컨대 다결정실리콘과 같은 도전물질을 증착하는 제2공정, 및 상기 마스크패턴(140)을 적용한 사진식각 공정을 행하여 TFT의 채널영역이 형성될 영역을 포함한 소정영역 상에 증착되어 있는 상기 도전물질을 제거함으로써 TFT의 소오스 및 드레인, 및 제2의 일정전원선의 벌크 저항을 줄이기 위한 제3의 도전층(34)을 형성하는 제3공정으로 진행된다.
제13도, 제24도 및 제35도를 참조하면, 제2의 일정전원선 및 TFT의 몸체 형성을 위한 마스크패턴(150a,150b 및 150c)을 이용하여 상기 제2의 일정전원선(36a), 및 TFT의 소오스(36a), 드레인(36b) 및 채널영역(36c)을 형성하는 공정을 도시한 것으로서, 제3의 도전층(34)이 형성되어 있는 반도체기판 전면에, 예컨대 다결정실리콘과 같은 도전물질을 약 500Å 정도의 두께로 증착하여 제4의 도전층을 형성하는 제1공정, 및 상기 마스크패턴(150a,150b 및 150c)을 적용한 사진식각 공정을 행하여 TFT의 몸체 및 제2의 일정전원선(36a)을 형성하는 제2공정으로 진행된다.
상기 제13도, 제24도 및 제35도에 있어서, 상기 TFT의 몸체는 소오스(36a), 드레인(36b), 채널영역(36c) 및 오프세트(offset)영역으로 구성되며, 상기 마스크패턴 150a에 해당하며 그 하부에 제3의 도전층이 형성되어 있는 영역(36a)을 TFT의 소오스 및 제2의 일정전원선, 상기 마스크패턴 150b에 해당하며 그 하부에 제3의 도전층이 형성되어 있는 영역(36b)을 TFT의 드레인, 상기 마스크패턴 150c에 해당하며 그 하부에 제3의 도전층이 형성되어 있지 않은 영역(36c)을 채널영역, 및 상기 마스크패턴 150a 및 150b에 해당하며 그 하부에 제3의 도전층이 형성되어 있지 않은 영역(36a와 36c 사이의 영역 및 36b와 36c 사이의 영역)을 TFT의 오프세트영역이라 한다.
이때, 제3의 도전층은 상기 제4의 도전층과 적층된 형태로 형성되어 TFT의 소오스 및 드레인, 및 제2의 일정전원선의 벌크저항을 낮춰주고, 외부전원과 상기 제1의 일정전원선을 연결하기 위한 금속배선과 상기 제2의 일정전원선과의 접촉특성을 향상시키기 위해 형성되고(제3의 도전층을 형성하는 공정을 생략할 수도 있음은 물론이다), 오프세트영역은 상기 TFT의 전기적 특성을 향상시키기 위한 목적으로 형성되었다-IEDM 90'에 실린 논문 "A Polysilicon Transistor Technology For Large Capacity SRAMs"참조-.
제14도, 제25도 및 제36도를 참조하면, 제4의 콘택홀, 제5의 콘택홀, 제6의 콘택홀 및 제7의 콘택홀 형성을 위한 마스크패턴(160,162,164 및 166)을 이용하여 상기 제4의 콘택홀(39), 제5의 콘택홀(도시되지 않음), 제6의 콘택홀(40) 및 제7의 콘택홀(도시되지 않음)을 형성하는 공정을 도시한 것으로서, TFT의 몸체 및 제2의 일정전원선이 형성되어 있는 반도체기판 전면에, 예컨대 고온산화막 같은 절연물질을 약 500Å 정도의 두께로 도포하여 제3의 절연층(38)을 형성하는 제1공정, 및 상기 마스크패턴(160,162,164 및 166)을 적용한 사진식각 공정을 행하여 제1의 구동트랜지스터의 게이트(20) 상에 적층되어 있는 물질층들을 부분적으로 제거함으로써 형성되는 제4의 콘택홀(39), 제4의 불순물확산영역 상에 적층되어 있는 물질층들을 부분적으로 제거함으로써 형성되는 제5의 콘택홀, 제2의 불순물확산영역(14) 상에 적층되어 있는 물질층들을 부분적으로 제거함으로써 형성되는 제6의 콘택홀(40), 및 제2의 구동트랜지스터 게이트(22) 상에 적층되어 있는 물질층들을 부분적으로 제거함으로써 형성되는 제7의 콘택홀을 형성하는 제2공정으로 진행된다.
제15도, 제26도 및 제37도를 참조하면, 제1의 노드(제1의 박막트랜지스터의 톱 게이트) 및 제2의 노드(제2의 박막트랜지스터의 톱 게이트) 형성을 위한 마스크패턴(170 및 172)을 이용하여 상기 제1의 노드(42) 및 제2의 노드(44)를 형성하는 공정을 도시한 것으로서, 결과물 전면에, 예컨대 다결정실리콘과 같은 도전물질을 증착하여 제5의 도전층을 형성하는 제1공정, 및 상기 마스크패턴(170 및 172)을 이용한 사진식각 공정을 행하여 제4의 콘택홀과 제5의 콘택홀을 연결하며 상기 벌크 트랜지스터의 게이트들과는 수직한 방향으로 배치되는 제1의노드(42) 및 제6의 콘택홀과 제7의 콘택홀을 연결하며 상기 벌크 트랜지스터의 게이트들과는 수직한 방향으로 배치되는 제2의 노드(44)를 형성하는 제2공정으로 진행된다.
이때, 상기 제2노드는 제1의 TFT의 톱 게이트의 역할 및 제1의 TFT의 톱 게이트와 제1의 구동트랜지스터의 게이트를 제2의 TFT의 드레인, 제2의 전송트랜지스터의 소오스 및 제2의 구동트랜지스터의 드레인에 접속시키는 역할을 하고, 상기 제1노드는 제2의 TFT의 톱 게이트의 역할 및 제2의 TFT의 톱 게이트와 제2의 구동트랜지스터의 게이트를 제1의 TFT의 드레인, 제1의 전홍트랜지스터의 소오스 및 제1의 구동트랜지스터의 드레인에 접속시키는 역할을 한다. 상기 제24도에서 알 수 있듯이, TFT의 채널영역 상·하부에 각각 보텀 게이트(30)와 톱 게이트(44)가 형성되어 있다.
제16도, 제27도 및 제38도를 참조하면, 비트라인 접속을 위한 콘택홀 형성을 위한 마스크패턴(180 및 182)을 이용하여 제8의 콘택홀(도시되지 않음) 및 제9의 콘택홀(도시되지 않음)을 형성하는 공정을 도시한 것으로서, 제1의 노드(42) 및 제2의 노드(44)가 형성되어 있는 반도체기판 전면에, 예컨대 고온산화막 또는 BPSG와 같은 절연물질을 단일층 혹은 조합층으로 적층하여 제4의 절연층(46)을 형성하는 제1공정, 및 상기 마스크패턴(180 및 182)을 적용한 사진식각 공정을 행하여 제1의 패드(30) 상에 적층되어 있는 물질층들을 부분적으로 제거함으로써 제1의 전송트랜지스터의 드레인에 제1의 비트라인을 접속시키기 위한 제8의 콘택홀 및 제2의 패드 상에 적층되어 있는 물질층들을 부분적으로 제거함으로써 제2의 전송트랜지스터의 드레인에 제2의 비트라인을 접속시키기 위한 제9의 콘택홀을 형성하는 제2공정으로 진행된다. 이때, 상기 제4의 절연층(46)은 그 표면이 평탕화되도록 형성될 수 있음은 물론이다.
제17도, 제28도 및 제39도를 참조하면, 비트라인 형성을 위한 마스크패턴(190 및 192)을 이용하여 제1의 비트라인(48) 및 제2의 비트라인(50)을 형성하는 공정을 도시한 것으로서, 제8의 콘택홀 및 제9의 콘택홀이 형성되어 있는 반도체가판 전면에, 예컨대 알루미늄과 같은 도전물질을 증착하여 제6도의 도전층을 형성하는 제1공정, 및 상기 마스크패턴(190 및 192)을 적용한 사진식각 공정을 행하여 제8의 콘택홀을 통해 제1의 패드(30)와 접속하며 상기 벌크 트랜지스터의 게이트들과는 수직한 방향으로 배치되는 제1의 비트라인(48) 및 제9의 콘택홀을 통해 제2의 패드와 접속하며 상기 벌크 트랜지스터의 게이트들과는 수직한 방향으로 배치되는 제2의 비트라인(50)을 형성하는 제2공정으로 진행된다.
제18도, 제29도 및 제40도를 참조하면, 금속배선을 형성을 위한 마스크패턴(200)을 이용하여 상기 금속배선(54)을 형성하는 공정을 도시한 것으로서, 제1의 비트라인(48) 및 제2의 비트라인(50)이 형성되어 있는 반도체기판 전면에 절연물질로 된 평탄화층(52)을 형성하는 제1공정, 상기 평탄화층 전면에, 예컨대 알루미늄과 같은 금속물질을 약 6,000Å~8,000Å 정도의 두께로 증착하여 제7의 도전층을 형성하는 제2공정, 및 상기 마스크패턴(200)을 적용한 사진식각 공정을 행하여 상기 벌크 트랜지스터의 게이트들과 평행한 방향으로 배치되는 금속배선(54)을 형성하는 제3공정으로 진행된다.
상술한 본 발명에 의한 반도체 메모리장치는, 하나의 셀 안에 두개의 워드라인을 형성하고 각 워드라인마다 하나씩이 전송트랜지스터의 게이트를 형성하고, 워드라인과 전송트랜지스터의 게이트를 서로 평행하게 배차하여 활성영역을 박스모양으로 형성함으로써 활성영역 형성을 위한 공정마아진을 증가시킬 수 있으며, 하나의 셀 내에 다른 셀과는 서로 공유되지 않는 제1의 일정전원선 접속을 위한 콘택홀이 하나만 형성되고 모든 패턴들이 셀 중앙으로부터 완전대칭되는 모양으로 형성되기 때문에 종래 방법에서 문제시 되었던 셀 안정도 저하 문제를 해결할 수 있을 뿐만 아니라, 비트라인을 불순물확산영역에 접속시키기 위한 중간층인 비트라인 접촉을 위한 패드를 TFT의 보텀 게이트로 이용할 수 있기 때문에 대기시 상기 TFT를 통해 흐르는 소비전류를 줄일 수 있어, 고속화, 고집적화, 셀 안정화 및 저소비전류화를 요구하는 4Mb SRAM 및 그 이상급 SRAM에 용이하게 적용할 수 있다.
본 발명이 상기 실시예에서 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (8)

  1. 제1비트라인과 접속하는 제1도전영역, 제1워드라인과 접속하는 게이트 및 제1구동트랜지스터의 제1도전영역과 접속하는 제2도전영역을 갖는 제1전송트랜지스터; 제2비트라인과 접속하는 제2도전영역, 제2워드라인과 접속하는 게이트 및 제2구동트랜지스터의 제1도전영역과 접속하는 제2도전영역을 갖는 제2전송트랜지스터; 상기 제1전송트랜지스터의 제2도전영역과 접속하는 제1도전영역, 상기 제2전송트랜지스터의 제2도전영역과 접속하는 게이트 및 제1일정전원선과 접속하는 제2도전영역을 갖는 제1구동트랜지스터; 상기 제2전송트랜지스터의 제2도전영역과 접속하는 제1도전영역, 상기 제1전송트랜지스터의 제2도전영역과 접속하는 게이트 및 제1일정전원선과 접속하는 제2도전영역을 갖는 제2구동트랜지스터; 상기 제1구동트랜지스터의 제1도전영역과 접속하는 제1도전영역, 상기 제1구동트랜지스터의 게이트 및 상기 제2전송트랜지스터의 제2도전영역과 접속하는 게이트 및 제2일정전원선과 접속하는 제2도전영역을 갖는 제1박막트랜지스터; 및 상기 제2구동트랜지스터의 제1도전영역과 접속하는 제1도전영역, 상기 제2구동트랜지스터의 게이트 및 상기 제1전송트랜지스터의 제2도전영역과 접속하는 게이트 및 제2일정전원선과 접속하는 제2도전영역을 갖는 제2박막트랜지스터로 구성된 메모리셀에 있어서, 상기 제1비트라인과 상기 제1전송트랜지스터의 제1도전영역은 제1패드를 개재하여 서로 연결되고, 상기 제1패드는 상기 제1박막트랜지스터의 채널영역 하부까지 확장되어 있으며, 상기 제2비트라인과 상기 제2전송트랜지스터의 제1도전영역은 제2패드를 개재하여 서로 연결되고, 상기 제2패드는 상기 제2박막트랜지스터의 채널영역 하부까지 확장되어 있는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 반도체기판에는 상기 제1 및 제2전송트랜지스터들의 제1 및 제2도전영역들과, 상기 제1 및 제2구동트랜지스터들의 제1 및 제2도전영역들이 형성되어 있고, 상기 제1 및 제2전송트랜지스터들의 게이트와 상기 제1 및 제2구동트랜지스터들의 게이트는 제1층의 도전층으로 형성되어 있으며, 상기 제1일정전원선과 상기 제1 및 제2패드들은 제2층의 도전층으로 형성되어 있고, 상기 제1박막트랜지스터의 제1 및 제2도전영역들과 채널영역, 상기 제2박막트랜지스터의 제1 및 제2도전영역들과 채널영역 및 상기 제2일정전원선은 제3층의 도전층으로 형성되어 있으며, 상기 제1 및 제2박막트랜지스터들의 톱 게이트는 제5층의 도전층으로 형성되어 있고, 상기 제1 및 제2비트라인들은 제6층의 도전층으로 형성되어 있는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 제1 및 제2전송트랜지스터들의 게이트는 상기 메모리셀 외곽에 배치되어 있으며, 상기 제1 및 제2구동트랜지서트들의 게이트는 상기 메모리셀 내부에 배치되어 있는 것을 특징으로 하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 제1 및 제2전송트랜지스터들의 게이트와 상기 제1 및 제2구동트랜지스터들의 게이트는 각각에 대해 서로 평행하도록 배치되어 있는 것을 특징으로 하는 반도체 메모리장치.
  5. 제2항에 있어서, 상기 제1 및 제2박막트랜지스터들의 제1 및 제2도전영역과 상기 제2일정전원선 하부에 제4층의 도전층이 더 적층되어 있는 것을 특징으로 하는 반도체 메모리장치.
  6. 제4항에 있어서, 상기 제1 및 제2박막트랜지스터들의 톱 게이트는 상기 제1 및 제2전송트랜지스터들의 게이트와 상기 제1 및 제2구동트랜지스트들의 게이트에 대해 수직으로 배치되어 있는 것을 특징으로 하는 반도체 메모리장치.
  7. 제3항에 있어서, 상기 메모리셀을 제1메모리셀로 하고, 상기 제1메모리셀의 상측 또는 하측에 배치되어 있는 메모리셀을 제2메모리셀로 했을 때, 상기 제1 및 제2메모리셀을 단위 블록으로 한 블록들이 반도체기판 전체에 걸쳐 배치되어 있는 것을 특징으로 하는 반도체 메모리장치.
  8. 제1비트라인과 접속하는 제1도전영역, 제1워드라인과 접속하는 게이트 및 제1구동트랜지스터의 제1도전영역과 접속하는 제2도전영역을 갖는 제1전송트랜지스터; 제2비트라인과 접속하는 제1도전영역, 제2워드라인과 접속하는 게이트 및 제2구동트랜지스터의 제1도전영역과 접속하는 제2도전영역을 갖는 제2전송트랜지스터; 상기 제1전송트랜지스터의 제2도전영역과 접속하는 제1도전영역, 상기 제2전송트랜지스터의 제2도전영역과 접속하는 게이트 및 제1일정전원선과 접속하는 제2도전영역을 갖는 제1구동트랜지스터; 상기 제2전송트랜지스터의 제2도전영역과 접속하는 제1도전영역, 상기 제1전송트랜지스터의 제2도전영역과 접속하는 게이트 및 제1일정전원선과 접속하는 제2도전영역을 갖는 제2구동트랜지스터; 상기 제1구동트랜지스터의 제1도전영역과 접속하는 제1도전영역, 상기 제1구동트랜지스터의 게이트 및 상기 제2전송트랜지스터의 제2도전영역과 접속하는 게이트 및 제2일정전원선과 접속하는 제2도전영역을 갖는 제1박막트랜지스터; 및 상기 제2구동트랜지스터의 제1도전영역과 접속하는 제1도전영역, 상기 제2구동트랜지스터의 게이트와 접속하는 게이트 및 제2일정전원선과 접속하는 제2도전영역을 갖는 제2박막트랜지스터로 구성된 메모리셀에 있어서, 상기 제1 및 제2전송트랜지스터들의 제1도전영역을 형성하는 공정, 상기 제1 및 제2전송트랜지스터들의 제1도전영역 상에 제1 및 제2콘택홀들을 각각 형성하는 공정, 상기 제1 및 제2콘택홀들을 각각 채우며, 각각이 상기 제1 및 제2박막트랜지스터들의 채널영역이 형성될 영역까지 확장된 모양을 갖는 제1 및 제2패드들을 형성하는 공정, 그 채널영역이 상기 제1 및 제2패드들과 각각 겹치도록 상기 제1 및 제2박막트랜지스터들의 몸체를 형성하는 공정, 상기 몸체 상에, 상기 제1 및 제2박막트랜지스터들의 게이트를 형성하는 공정 및 상기 제1 및 제2패드들과 각각 연결되도록 상기 제1 및 제2비트라인들을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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