JPH07193144A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH07193144A JPH07193144A JP4319087A JP31908792A JPH07193144A JP H07193144 A JPH07193144 A JP H07193144A JP 4319087 A JP4319087 A JP 4319087A JP 31908792 A JP31908792 A JP 31908792A JP H07193144 A JPH07193144 A JP H07193144A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】 セル安定化、低電力消耗化及びソフトエラー
に対する免疫性増加化を図った半導体メモリ装置及びそ
の製造方法を提供する。 【構成】 二個の伝送トランジスター、二個の駆動トラ
ンジスター及び二個の負荷素子から構成されて、ｌビッ
トの情報を記憶する半導体メモリ装置において、前記負
荷素子は、第１及び第２導電層によって構成されて一定
電源線に接続されるソースと、同じく第ｌ及び第２導電
層によって構成されて駆動トランジスターのドレーンに
接続されるドレーンと、第２導電層だけで形成されるチ
ャネルと、ゲート絶縁膜を介して前記チャネルに結合す
る第３導電層として形成されたゲート電極から構成され
る。 【効果】 これにより、４Ｍｂ以上級ＳＲＡＭのための
負荷素子として採用されたＰＭＯＳ ＴＦＴの電気的特
性を更に向上せしめた。
に対する免疫性増加化を図った半導体メモリ装置及びそ
の製造方法を提供する。 【構成】 二個の伝送トランジスター、二個の駆動トラ
ンジスター及び二個の負荷素子から構成されて、ｌビッ
トの情報を記憶する半導体メモリ装置において、前記負
荷素子は、第１及び第２導電層によって構成されて一定
電源線に接続されるソースと、同じく第ｌ及び第２導電
層によって構成されて駆動トランジスターのドレーンに
接続されるドレーンと、第２導電層だけで形成されるチ
ャネルと、ゲート絶縁膜を介して前記チャネルに結合す
る第３導電層として形成されたゲート電極から構成され
る。 【効果】 これにより、４Ｍｂ以上級ＳＲＡＭのための
負荷素子として採用されたＰＭＯＳ ＴＦＴの電気的特
性を更に向上せしめた。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特にセル安定化、低電力消耗化及びソフト
エラーに対する免疫性増加化を図った半導体メモリ装置
及びその製造方法に関する。
方法に係り、特にセル安定化、低電力消耗化及びソフト
エラーに対する免疫性増加化を図った半導体メモリ装置
及びその製造方法に関する。
【０００２】
【従来の技術】図１のように二個の伝送トランジスタ
ー、二個の駆動トランジスター及び二個の負荷素子から
構成されるスタティックランダムアクセスメモリ（Ｓｔ
ａｔｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；
以下ＳＲＡＭと称する）セルに関する研究が多分野で行
われている。ＤＲＡＭに比べてメモリ容量の大きさでは
落るが使用しやすく、高速なのでマイコンシステムや端
末器機等の中小規模システム用メモリとして広範囲な分
野で用いられているＳＲＡＭは、負荷素子を構成する素
子の種類により大きく３種類に分かれるが、負荷素子と
してデプレッション形ＮＭＯＳトランジスターを用いた
デプレッション負荷形、高抵抗の多結晶シリコンを用い
た高抵抗多結晶シリコン負荷形、及びＰＭＯＳトランジ
スターを用いたＣＭＯＳ形等がある。
ー、二個の駆動トランジスター及び二個の負荷素子から
構成されるスタティックランダムアクセスメモリ（Ｓｔ
ａｔｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；
以下ＳＲＡＭと称する）セルに関する研究が多分野で行
われている。ＤＲＡＭに比べてメモリ容量の大きさでは
落るが使用しやすく、高速なのでマイコンシステムや端
末器機等の中小規模システム用メモリとして広範囲な分
野で用いられているＳＲＡＭは、負荷素子を構成する素
子の種類により大きく３種類に分かれるが、負荷素子と
してデプレッション形ＮＭＯＳトランジスターを用いた
デプレッション負荷形、高抵抗の多結晶シリコンを用い
た高抵抗多結晶シリコン負荷形、及びＰＭＯＳトランジ
スターを用いたＣＭＯＳ形等がある。
【０００３】このうち、デプレッション負荷形メモリセ
ルは消費電力が大きいので１６Ｋ−ｂｉｔ以後はほとん
ど用いられていない。反面、ＣＭＯＳ形メモリセルは消
費電力は顕著に少ないが他の二種に比べてセル面積が大
きくなるという欠点があり、特にラッチ−アップ（Ｌａ
ｔｃｈ−ｕｐ）等の難しい問題がありその用途が制限さ
れている。したがって、高抵抗多結晶シリコン負荷形メ
モリセルが主流を成しているが、これは、その製作方法
が簡単で、多結晶シリコンの抵抗値を大きくすることに
よりメモリセルの消費電力を減少することができ、高抵
抗負荷を、駆動トランシスターの上に３次元的に配置で
きるのでメモリセルの面積も小さくできるので大容量Ｓ
ＲＡＭに適切なセルであろう。
ルは消費電力が大きいので１６Ｋ−ｂｉｔ以後はほとん
ど用いられていない。反面、ＣＭＯＳ形メモリセルは消
費電力は顕著に少ないが他の二種に比べてセル面積が大
きくなるという欠点があり、特にラッチ−アップ（Ｌａ
ｔｃｈ−ｕｐ）等の難しい問題がありその用途が制限さ
れている。したがって、高抵抗多結晶シリコン負荷形メ
モリセルが主流を成しているが、これは、その製作方法
が簡単で、多結晶シリコンの抵抗値を大きくすることに
よりメモリセルの消費電力を減少することができ、高抵
抗負荷を、駆動トランシスターの上に３次元的に配置で
きるのでメモリセルの面積も小さくできるので大容量Ｓ
ＲＡＭに適切なセルであろう。
【０００４】しかし最近のＣＭＯＳ技術の発展により、
前述した欠点が徐々に解消されている。特に待機状態で
の消費電力が顕著に少ないので電源電圧が切れても電池
により記憶情報を保存できる電池バック−アップ方式の
非揮発性メモリへの期待、及びＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術導入による３次元的
ＣＭＯＳ製造技術発達によるセル面積縮小への期待等に
よりＣＭＯＳ形メモリセルに対する再評価が出されてい
る。反面、高抵抗多結晶シリコン負荷形メモリセルにお
いては高集積化によるさまざまな問題点が新しく出現し
ており４Ｍｂ級以上のＳＲＡＭにその適用を難しくして
いる。
前述した欠点が徐々に解消されている。特に待機状態で
の消費電力が顕著に少ないので電源電圧が切れても電池
により記憶情報を保存できる電池バック−アップ方式の
非揮発性メモリへの期待、及びＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術導入による３次元的
ＣＭＯＳ製造技術発達によるセル面積縮小への期待等に
よりＣＭＯＳ形メモリセルに対する再評価が出されてい
る。反面、高抵抗多結晶シリコン負荷形メモリセルにお
いては高集積化によるさまざまな問題点が新しく出現し
ており４Ｍｂ級以上のＳＲＡＭにその適用を難しくして
いる。
【０００５】４Ｍｂ級以上のＳＲＡＭに前記高抵抗多結
晶シリコン負荷形メモリセルを採用するとき、低電力Ｓ
ＲＡＭ素子を実現するためには、負荷として用いた多結
晶シリコンの抵抗値を高めなければならない。しかし、
４Ｍｂ全体で１μＡ程度に待機電流（ｓｔａｎｄｂｙ
ｃｕｒｒｅｎｔ）を維持するためには約１０ＴΩ（ｔｅ
ｒａ ｏｈｍ）以上の抵抗が必要であり、この場合セル
内に供給される充電電流（ｃｈａｒｇｉｎｇ ｃｕｒｒ
ｅｎｔ）が急激に減少してセル安定化（ｃｅｌｌ ｓｔ
ａｂｉｌｉｔｙ ）を達成しにくくなる。更に、多結晶
シリコンをＩ０ＴΩ以上の高抵抗体にするためには常温
で約Ｉ００ＴΩ程度に前記多結晶シリコンの抵抗値を決
めなければならないが、これは製造工程上多くの難しさ
が伴う。特に、ホットケリア（ｈｏｔｃａｒｒｌｅｒ）
による特性低下を防止するために供給電圧を減少させる
場合、供給電流とセルの接合漏泄電流（ｊｕｎｃｔｉｏ
ｎｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が対等になりソフ
トエラー率（ｓｏｆｔ−ｅｒｒｏｒ ｒａｔｅ）が増加
するという問題が発生する。
晶シリコン負荷形メモリセルを採用するとき、低電力Ｓ
ＲＡＭ素子を実現するためには、負荷として用いた多結
晶シリコンの抵抗値を高めなければならない。しかし、
４Ｍｂ全体で１μＡ程度に待機電流（ｓｔａｎｄｂｙ
ｃｕｒｒｅｎｔ）を維持するためには約１０ＴΩ（ｔｅ
ｒａ ｏｈｍ）以上の抵抗が必要であり、この場合セル
内に供給される充電電流（ｃｈａｒｇｉｎｇ ｃｕｒｒ
ｅｎｔ）が急激に減少してセル安定化（ｃｅｌｌ ｓｔ
ａｂｉｌｉｔｙ ）を達成しにくくなる。更に、多結晶
シリコンをＩ０ＴΩ以上の高抵抗体にするためには常温
で約Ｉ００ＴΩ程度に前記多結晶シリコンの抵抗値を決
めなければならないが、これは製造工程上多くの難しさ
が伴う。特に、ホットケリア（ｈｏｔｃａｒｒｌｅｒ）
による特性低下を防止するために供給電圧を減少させる
場合、供給電流とセルの接合漏泄電流（ｊｕｎｃｔｉｏ
ｎｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が対等になりソフ
トエラー率（ｓｏｆｔ−ｅｒｒｏｒ ｒａｔｅ）が増加
するという問題が発生する。
【０００６】４Ｍｂ以上級に高集積化されるＳＡＲＭ素
子において、その集積度を高めるための一方法として、
従来の２次元的に形成していたＣＭＯＳメモリセルを３
次元的に形成させる新しい方法が開発された。これは同
一の半導体基板に互いに異なる形のウェル（ｗｅｌｌ）
を形成して、ＮＭＯＳトランジスター及びＰＭＯＳトラ
ンジスターを形成していたものを、ＳＯＩ構造概念とＴ
ＦＴ技術を導入して前記ＰＭＯＳトランジスターをＮＭ
ＯＳトランジスター上部に形成する方法である。負荷素
子として用いられるＰＭＯＳトランジスターを薄膜トラ
ンジスター（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ；ＴＦＴ）に形成する前記方法は、セル面積を高抵抗
多結晶シリコン負荷形メモリセルのセル面積ほど減らし
てラッチ−アップ等の問題点を誘発しない。更に、消費
電力、ソフトエラー免疫性及びセル安定化等の側面で脆
弱点が多い前記高抵抗多結晶シリコン負荷形メモリセル
の問題点を解決できるので次世代ＳＲＡＭ製造技術に導
入可能性が高い。
子において、その集積度を高めるための一方法として、
従来の２次元的に形成していたＣＭＯＳメモリセルを３
次元的に形成させる新しい方法が開発された。これは同
一の半導体基板に互いに異なる形のウェル（ｗｅｌｌ）
を形成して、ＮＭＯＳトランジスター及びＰＭＯＳトラ
ンジスターを形成していたものを、ＳＯＩ構造概念とＴ
ＦＴ技術を導入して前記ＰＭＯＳトランジスターをＮＭ
ＯＳトランジスター上部に形成する方法である。負荷素
子として用いられるＰＭＯＳトランジスターを薄膜トラ
ンジスター（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ；ＴＦＴ）に形成する前記方法は、セル面積を高抵抗
多結晶シリコン負荷形メモリセルのセル面積ほど減らし
てラッチ−アップ等の問題点を誘発しない。更に、消費
電力、ソフトエラー免疫性及びセル安定化等の側面で脆
弱点が多い前記高抵抗多結晶シリコン負荷形メモリセル
の問題点を解決できるので次世代ＳＲＡＭ製造技術に導
入可能性が高い。
【０００７】
【発明が解決しようとする課題】本発明の第１の目的は
高信頼度の半導体メモリ装置を提供することにあり、ま
た他の目的は前記半導体メモリ装置を製造するのにその
適切な製造方法を提供することにある。
高信頼度の半導体メモリ装置を提供することにあり、ま
た他の目的は前記半導体メモリ装置を製造するのにその
適切な製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の前記目的は、二
個の伝送トランジスター、二個の駆動トランジスター及
び二個の負荷素子から構成されて、１ビットの情報を記
憶する半導体メモリ装置において、前記負荷素子は、第
１及び第２導電層によって構成されて一定電源線に接続
されるソースと、同じく第１及び第２導電層によって構
成されて駆動トランジスターのドレーンに接績されるド
レーンと、第２導電層だけで形成されるチャネルと、ゲ
ート絶縁膜を介して前記チャネルに結合する第３導電層
として形成されたゲート電極から構成されることを特徴
とする半導体メモリ装置により達成される。
個の伝送トランジスター、二個の駆動トランジスター及
び二個の負荷素子から構成されて、１ビットの情報を記
憶する半導体メモリ装置において、前記負荷素子は、第
１及び第２導電層によって構成されて一定電源線に接続
されるソースと、同じく第１及び第２導電層によって構
成されて駆動トランジスターのドレーンに接績されるド
レーンと、第２導電層だけで形成されるチャネルと、ゲ
ート絶縁膜を介して前記チャネルに結合する第３導電層
として形成されたゲート電極から構成されることを特徴
とする半導体メモリ装置により達成される。
【０００９】また、本発明の前記他の目的は、二個の伝
送トランジスター、二個の駆動トランジスター及び二個
の負荷素子から構成されて、１ビットの情報を記憶する
半導將メモリ装置において、前記負荷素子を製造するた
めの工程は、第１導電層を形成する工程と、前記第１導
電層全面に第１導電形の不純物イオンをドープする工程
と、チャネルが形成される領域の前記第１導電層を除去
する工程と、以上の工程を完了した結果物全面に第２導
電層を形成する工程と、前記第２導電層全面に第１の第
２導電形の不純物イオンをドープする工程と、前記第１
及び第２導電層を部分的に除去することによりソース、
ドレーン及び一定電源線を形成する工程と、以上の工程
を完了した結果物全面にゲート酸化膜を形成する工程
と、前記ドレーン及び前記駆動トランジスターのドレー
ンが部分的に露出されるようにコンタクトホールを形成
する工程と、結果物全面に第３導電層を形成する工程
と、前記第３導電層全面に第２の第２導電形の不純物イ
オンをドープする工程と、前記第３導電層を部分的に除
去することによりゲート、及び前記ドレーンと前記駆動
トランジスターのドレーンを連結する連結線を形成する
工程とからなることを特徴とする半導体メモリ装置の製
造方法により達成される。
送トランジスター、二個の駆動トランジスター及び二個
の負荷素子から構成されて、１ビットの情報を記憶する
半導將メモリ装置において、前記負荷素子を製造するた
めの工程は、第１導電層を形成する工程と、前記第１導
電層全面に第１導電形の不純物イオンをドープする工程
と、チャネルが形成される領域の前記第１導電層を除去
する工程と、以上の工程を完了した結果物全面に第２導
電層を形成する工程と、前記第２導電層全面に第１の第
２導電形の不純物イオンをドープする工程と、前記第１
及び第２導電層を部分的に除去することによりソース、
ドレーン及び一定電源線を形成する工程と、以上の工程
を完了した結果物全面にゲート酸化膜を形成する工程
と、前記ドレーン及び前記駆動トランジスターのドレー
ンが部分的に露出されるようにコンタクトホールを形成
する工程と、結果物全面に第３導電層を形成する工程
と、前記第３導電層全面に第２の第２導電形の不純物イ
オンをドープする工程と、前記第３導電層を部分的に除
去することによりゲート、及び前記ドレーンと前記駆動
トランジスターのドレーンを連結する連結線を形成する
工程とからなることを特徴とする半導体メモリ装置の製
造方法により達成される。
【００１０】
【作用】本発明によるとＰＭＯＳ ＴＦＴのソース及び
ドレーンを厚く形成して他の導電層との接触時接触特性
を向上させることができ、チャネルを薄く形成すること
によりＴＦＴ動作速度を速くできる。また、チャネル領
域に二回のイオン注入を実施してＴＦＴのオン／オフ電
流比を向上させることができ、一つのコンタクトホール
だけを通じてＰＭＯＳ ＴＦＴのドレーンと駆動トラン
ジスターのドレーンとの連結が可能になった。
ドレーンを厚く形成して他の導電層との接触時接触特性
を向上させることができ、チャネルを薄く形成すること
によりＴＦＴ動作速度を速くできる。また、チャネル領
域に二回のイオン注入を実施してＴＦＴのオン／オフ電
流比を向上させることができ、一つのコンタクトホール
だけを通じてＰＭＯＳ ＴＦＴのドレーンと駆動トラン
ジスターのドレーンとの連結が可能になった。
【００１１】
【実施例】図２に示したように、本発明の方法により具
顕されるＰＭＯＳ ＴＦＴを備えたＳＲＡＭセルは、セ
ルの片側に形成され、そのゲートはワードラインと接続
し、そのドレーンは第１ビットラインと接続するＮＭＯ
Ｓ第１伝送トランジスターＴ1 と、セルの他の側に形成
されそのゲートは前記ワードラインと接続し、そのドレ
ーンは第２ビットラインと接続するＮＭＯＳ第２伝送ト
ランジスターＴ2 と、前記第１伝送トランジスターＴ1
のソースとそのドレーンが接続し、そのソースは第１一
定電源線Ｖｓｓと連結され、そのゲートは前記第２伝送
トランジスターＴ２のソースと接続するＮＭＯＳ第１駆
動トランジスターＴ3 と、前記第２伝送トランジスター
Ｔ2 のソースとそのドレーンが接続し、そのソースは前
記第１一定電源線Ｖｓｓと連結され、そのゲートは前記
第１伝送トランジスターＴ1 のソースと接続するＮＭＯ
Ｓ第２駆動トランジスターＴ4 と、そのドレーンは前記
第１駆動トランジスターＴ3 のドレーンと接続し、その
ソースは第２一定電源線Ｖｃｃと接続し、そのゲートは
前記第１駆動トランジスターのゲート及び前記第２伝送
トランジスターＴ2 のソースと接続するＰＭＯＳ薄膜ト
ランジスターからなる第１負荷素子Ｔ5 と、及びそのド
レーンは前記第２駆動トランジスターＴ4のドレーンと
接続し、そのソースは第２一定電源線Ｖｃｃと接続し、
そのゲートは前記第２駆動トランジスターＴ4 のゲート
及び前記第１伝送トランジスターＴ1 のソースと接続す
るＰＭＯＳ薄膜トランジスターからなる第２負荷素子Ｔ
6 から構成されている。
顕されるＰＭＯＳ ＴＦＴを備えたＳＲＡＭセルは、セ
ルの片側に形成され、そのゲートはワードラインと接続
し、そのドレーンは第１ビットラインと接続するＮＭＯ
Ｓ第１伝送トランジスターＴ1 と、セルの他の側に形成
されそのゲートは前記ワードラインと接続し、そのドレ
ーンは第２ビットラインと接続するＮＭＯＳ第２伝送ト
ランジスターＴ2 と、前記第１伝送トランジスターＴ1
のソースとそのドレーンが接続し、そのソースは第１一
定電源線Ｖｓｓと連結され、そのゲートは前記第２伝送
トランジスターＴ２のソースと接続するＮＭＯＳ第１駆
動トランジスターＴ3 と、前記第２伝送トランジスター
Ｔ2 のソースとそのドレーンが接続し、そのソースは前
記第１一定電源線Ｖｓｓと連結され、そのゲートは前記
第１伝送トランジスターＴ1 のソースと接続するＮＭＯ
Ｓ第２駆動トランジスターＴ4 と、そのドレーンは前記
第１駆動トランジスターＴ3 のドレーンと接続し、その
ソースは第２一定電源線Ｖｃｃと接続し、そのゲートは
前記第１駆動トランジスターのゲート及び前記第２伝送
トランジスターＴ2 のソースと接続するＰＭＯＳ薄膜ト
ランジスターからなる第１負荷素子Ｔ5 と、及びそのド
レーンは前記第２駆動トランジスターＴ4のドレーンと
接続し、そのソースは第２一定電源線Ｖｃｃと接続し、
そのゲートは前記第２駆動トランジスターＴ4 のゲート
及び前記第１伝送トランジスターＴ1 のソースと接続す
るＰＭＯＳ薄膜トランジスターからなる第２負荷素子Ｔ
6 から構成されている。
【００１２】前記図２を参照したとき、第１及び第２伝
送トランジスターＴ1 、Ｔ2 、及び第１及及び第２駆動
トランジスターＴ3 、Ｔ4 は半導体基板に形成され、第
１及ひ第２負荷素子として用いられる二個のＰＭＯＳ薄
膜トランジスターＴ5 、Ｔ6は他の導電層に形成される
ことが分かる。
送トランジスターＴ1 、Ｔ2 、及び第１及及び第２駆動
トランジスターＴ3 、Ｔ4 は半導体基板に形成され、第
１及ひ第２負荷素子として用いられる二個のＰＭＯＳ薄
膜トランジスターＴ5 、Ｔ6は他の導電層に形成される
ことが分かる。
【００１３】図３Ａ、図４Ａ、図５Ａ、図６Ａ及び図７
Ａは負荷素子として用いられるＰＭＯＳ薄膜トランシス
ター（以下、ＰＭＯＳ ＴＦＴと称する）を製造するた
めに、本発明の方法により順次にレイアウトされたＳＲ
ＡＭセルのレイアウト図であり、各レイアウト図におい
て斜線を引いた部分は一枚のマスクに描かれるマスクパ
ターンを意味する。また、図３Ｂ、図４Ｂ、図５Ｂ、図
６Ｂ及び図７Ｂは前記図３Ａ、図４Ａ、図５Ａ、図６Ａ
及び図７ＡのＡＡ’線に沿って切った断面図であり、前
記レイアウト図に描かれたマスクパターンを利用して半
導体メモリ装置を製造する工程を示している。
Ａは負荷素子として用いられるＰＭＯＳ薄膜トランシス
ター（以下、ＰＭＯＳ ＴＦＴと称する）を製造するた
めに、本発明の方法により順次にレイアウトされたＳＲ
ＡＭセルのレイアウト図であり、各レイアウト図におい
て斜線を引いた部分は一枚のマスクに描かれるマスクパ
ターンを意味する。また、図３Ｂ、図４Ｂ、図５Ｂ、図
６Ｂ及び図７Ｂは前記図３Ａ、図４Ａ、図５Ａ、図６Ａ
及び図７ＡのＡＡ’線に沿って切った断面図であり、前
記レイアウト図に描かれたマスクパターンを利用して半
導体メモリ装置を製造する工程を示している。
【００１４】まず、図３Ａ及び図３Ｂを参照すると、フ
ィールド酸化膜形成のためのマスクパターン１００、第
１及び第２伝送トランジスターのゲート形成のためのマ
スクパターン１１０、１１６、第１及び第２駆動トラン
ジスターのゲート形成のためのマスクバターン１１２、
１１４、第１一定電源線を前記駆動トランジスターのソ
ースと接続させるためのコンタクトホール形成のための
マスクパターン１２０、ビットラインと接続するパッド
と前記伝送トランジスターのドレーンを接続させるため
のコンタクトホール形成のためのマスクパターン１２
２、前記第１一定電源線形成のためのマスクパターン１
３０、及びビットラインと接続する前記パッド形成のた
めのマスクパターン１３２を利用して前記第１及び第２
伝送トランジスター（図２のＴ1 及乙びＴ2 ）、前記第
１及び第２駆動トランジスター（図２のＴ3 及び
Ｔ4 ）、及び前記第１一定電源線（図２のＶｓｓ）を形
成する工程を示したもので、通常の選択酸化法ＬＯＣＯ
Ｓ等を利用して基板を活性領域及び非活性領域に限定す
るフィールド酸化膜１２を前記マスクパターン１００を
適用して形成し、全面にゲート酸化膜及び第１の導電層
を積層した後前記マスクパターン１１０、１１２、１１
４及び１１６を適用して第１伝送トランジスターのゲー
ト２４と第２伝送トランジスターのゲート（図示せ
ず）、及び第１駆動トランジスターのゲート２６と第２
駆動トランジスターのゲート（図示せず）を形成した
後、前記基板の導電形と他の導電形の不純物イオンをド
ープすることにより伝送トランジスターのソース１６及
びドレーン及び駆動トランジスターのソース及びドレー
ン１６を形成する。
ィールド酸化膜形成のためのマスクパターン１００、第
１及び第２伝送トランジスターのゲート形成のためのマ
スクパターン１１０、１１６、第１及び第２駆動トラン
ジスターのゲート形成のためのマスクバターン１１２、
１１４、第１一定電源線を前記駆動トランジスターのソ
ースと接続させるためのコンタクトホール形成のための
マスクパターン１２０、ビットラインと接続するパッド
と前記伝送トランジスターのドレーンを接続させるため
のコンタクトホール形成のためのマスクパターン１２
２、前記第１一定電源線形成のためのマスクパターン１
３０、及びビットラインと接続する前記パッド形成のた
めのマスクパターン１３２を利用して前記第１及び第２
伝送トランジスター（図２のＴ1 及乙びＴ2 ）、前記第
１及び第２駆動トランジスター（図２のＴ3 及び
Ｔ4 ）、及び前記第１一定電源線（図２のＶｓｓ）を形
成する工程を示したもので、通常の選択酸化法ＬＯＣＯ
Ｓ等を利用して基板を活性領域及び非活性領域に限定す
るフィールド酸化膜１２を前記マスクパターン１００を
適用して形成し、全面にゲート酸化膜及び第１の導電層
を積層した後前記マスクパターン１１０、１１２、１１
４及び１１６を適用して第１伝送トランジスターのゲー
ト２４と第２伝送トランジスターのゲート（図示せ
ず）、及び第１駆動トランジスターのゲート２６と第２
駆動トランジスターのゲート（図示せず）を形成した
後、前記基板の導電形と他の導電形の不純物イオンをド
ープすることにより伝送トランジスターのソース１６及
びドレーン及び駆動トランジスターのソース及びドレー
ン１６を形成する。
【００１５】次いで、例えば高温酸化膜ＨＴＯのような
絶縁物質を結果物全面に塗布し、前記絶縁物質を食刻対
象にする異方性食刻を結果物全面に行うことにより前記
ゲートの側壁に前記ゲートを他の導電層から絶縁させる
ためのスペーサを形成する。第１の絶縁層４０は結果物
全面を高温酸化膜のような物質て塗布した後、ＢＰＳＧ
（Ｂｏｒｏ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）のような物質で平坦化させることによ
り形成する。次いでマスクパターン１２０、１２２を適
用して第１一定電源線を駆動トランシスターのソースに
接続させるためのコンタクトホール（図示せず）を前記
第１の絶縁層４０に形成し、結果物全面に前記コンタク
トホールを埋めるように第２の導電層を蒸着し、前記マ
スクパターン１３０、１３２を適用して第１一定電源線
（図示せず）及びビットラインと接続するパッド（図示
せず）を形成した後、結果物全面に平坦化されたＢＰＳ
Ｇ／化学気相蒸着により形成された二酸化シリコン構造
て第２の絶縁層４２を形成する。
絶縁物質を結果物全面に塗布し、前記絶縁物質を食刻対
象にする異方性食刻を結果物全面に行うことにより前記
ゲートの側壁に前記ゲートを他の導電層から絶縁させる
ためのスペーサを形成する。第１の絶縁層４０は結果物
全面を高温酸化膜のような物質て塗布した後、ＢＰＳＧ
（Ｂｏｒｏ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）のような物質で平坦化させることによ
り形成する。次いでマスクパターン１２０、１２２を適
用して第１一定電源線を駆動トランシスターのソースに
接続させるためのコンタクトホール（図示せず）を前記
第１の絶縁層４０に形成し、結果物全面に前記コンタク
トホールを埋めるように第２の導電層を蒸着し、前記マ
スクパターン１３０、１３２を適用して第１一定電源線
（図示せず）及びビットラインと接続するパッド（図示
せず）を形成した後、結果物全面に平坦化されたＢＰＳ
Ｇ／化学気相蒸着により形成された二酸化シリコン構造
て第２の絶縁層４２を形成する。
【００１６】このとき、前記第１及び第２の導電層には
多結晶シリコンや、多結晶シリコン／シリサイド構造の
ポリサイドを多用し、導電層パターンを形成した後絶縁
物質を塗布するときＢＰＳＧを利用した平坦化工程を実
施することにより素子の信頼度向上を図った。
多結晶シリコンや、多結晶シリコン／シリサイド構造の
ポリサイドを多用し、導電層パターンを形成した後絶縁
物質を塗布するときＢＰＳＧを利用した平坦化工程を実
施することにより素子の信頼度向上を図った。
【００１７】また、下部構造物（前記第１及び第２伝送
トランジスター、第１及び第２駆動トランジスター、第
１一定電源線及びパッドを通称した）は上述の前記マス
クパターン及び製造方法のみならず、既存の特許化され
た他のさまざまななマスクパターン及び製造方法を利用
して製造できることは勿論である。
トランジスター、第１及び第２駆動トランジスター、第
１一定電源線及びパッドを通称した）は上述の前記マス
クパターン及び製造方法のみならず、既存の特許化され
た他のさまざまななマスクパターン及び製造方法を利用
して製造できることは勿論である。
【００１８】図４Ａ及び図４Ｂを参照すると、第２一定
電源線（図２のＶｃｃ）、及びＰＭＯＳ ＴＦＴのソー
ス及びドレーンを形成するために第３の導電層形成のた
めのマスクパターン１４０を利用して前記第３の導電層
３６を形成する工程を示したもので、その表面か平坦化
された前記第２の絶縁層４２全面に、例えば多結晶シリ
コンのような導電物質を蒸着し、Ｐ型不純物イオンて、
例えばＢＦ2 イオンを約１Ｅ１５イオン／ｃｍ2 でドー
プさせた後、前記マスクパターン１４０を利用してＰＭ
ＯＳ ＴＦＴのチャネルが形成される領域だけを局部的
にエッチングするためのフォトレジストパターン７６を
形成し、前記フォトレジストパターン７６を食刻マスク
としてＢＦ2 イオンかドープされている前記多結晶シリ
コンを食刻することにより前記第３の導電層３６を形成
する。このとき前記第３の導電層は約１，０００Å程度
の厚さに形成されるが、ＰＭＯＳ ＴＦＴのソース及び
ドレーンのバルク（ｂｕｌｋ）抵抗を減少させ、接触抵
抗を低めるために形成される。通常ＰＭＯＳ ＴＦＴの
胴体（ソース、ドレーン及びチャネル）は約５００Å程
度の薄い多結晶シリコン層に形成されるので、前記胴体
と以後の工程で形成された他の導電層（例えば、メタル
層（ｍｅｔａｌ ｌａｙｅｒ））を連結するための接触
窓形成のための食刻工程時食刻阻止層として作用しなけ
ればならない前記多結晶シリコン層がその役割を充分に
遂行できず、前記食刻工程により共に除去される場合が
多いが、これは接触抵抗を高めるか接触失敗（ｃｏｎｔ
ａｃｔｆａｉｌｕｒｅ）を誘発する大きな原因として作
用する。本発明はＰＭＯＳＴＦＴのソース及びドレーン
を厚く（第３の導電層と第４の導電層の厚さを合せた厚
さ）形成することにより前述した接触失敗を防止し、Ｂ
Ｆ2 イオンの量を調節することによりＰＭＯＳ ＴＦＴ
のソース及びドレーンのバルク抵抗を低めてトランージ
スター動作速度向上を図った。
電源線（図２のＶｃｃ）、及びＰＭＯＳ ＴＦＴのソー
ス及びドレーンを形成するために第３の導電層形成のた
めのマスクパターン１４０を利用して前記第３の導電層
３６を形成する工程を示したもので、その表面か平坦化
された前記第２の絶縁層４２全面に、例えば多結晶シリ
コンのような導電物質を蒸着し、Ｐ型不純物イオンて、
例えばＢＦ2 イオンを約１Ｅ１５イオン／ｃｍ2 でドー
プさせた後、前記マスクパターン１４０を利用してＰＭ
ＯＳ ＴＦＴのチャネルが形成される領域だけを局部的
にエッチングするためのフォトレジストパターン７６を
形成し、前記フォトレジストパターン７６を食刻マスク
としてＢＦ2 イオンかドープされている前記多結晶シリ
コンを食刻することにより前記第３の導電層３６を形成
する。このとき前記第３の導電層は約１，０００Å程度
の厚さに形成されるが、ＰＭＯＳ ＴＦＴのソース及び
ドレーンのバルク（ｂｕｌｋ）抵抗を減少させ、接触抵
抗を低めるために形成される。通常ＰＭＯＳ ＴＦＴの
胴体（ソース、ドレーン及びチャネル）は約５００Å程
度の薄い多結晶シリコン層に形成されるので、前記胴体
と以後の工程で形成された他の導電層（例えば、メタル
層（ｍｅｔａｌ ｌａｙｅｒ））を連結するための接触
窓形成のための食刻工程時食刻阻止層として作用しなけ
ればならない前記多結晶シリコン層がその役割を充分に
遂行できず、前記食刻工程により共に除去される場合が
多いが、これは接触抵抗を高めるか接触失敗（ｃｏｎｔ
ａｃｔｆａｉｌｕｒｅ）を誘発する大きな原因として作
用する。本発明はＰＭＯＳＴＦＴのソース及びドレーン
を厚く（第３の導電層と第４の導電層の厚さを合せた厚
さ）形成することにより前述した接触失敗を防止し、Ｂ
Ｆ2 イオンの量を調節することによりＰＭＯＳ ＴＦＴ
のソース及びドレーンのバルク抵抗を低めてトランージ
スター動作速度向上を図った。
【００１９】図５Ａ及び図５Ｂを参照すると、ＰＭＯＳ
ＴＦＴの胴体（ソース、ドレーン及びチャネルが形成
される領域）及び第２一定電源線形成のためのマスクパ
ターン１５０ｂ、１５０ａを利用してＰＭＯＳ ＴＦＴ
の胴体（ソース５０、ドレーン５１及びチャネルが形成
される領域５４）及び第２一定電源線（図示せず）を形
成する工程を示したもので、前記第３の導電層３６が形
成されている結果物全面に、第４導電層として低温で約
５００Å程度の厚さでアモルファスシリコン（ａｍｏｒ
ｐｈｏｕｓ ｓｉｌｉｃｏｎ）を蒸着した後、グレーン
（ｇｒａｉｎ）形成及びグレーンの大きさを増加させる
ため約６００℃の温度で、５時間の間、Ｎ2 雰園気てア
ニーリングを実施する。
ＴＦＴの胴体（ソース、ドレーン及びチャネルが形成
される領域）及び第２一定電源線形成のためのマスクパ
ターン１５０ｂ、１５０ａを利用してＰＭＯＳ ＴＦＴ
の胴体（ソース５０、ドレーン５１及びチャネルが形成
される領域５４）及び第２一定電源線（図示せず）を形
成する工程を示したもので、前記第３の導電層３６が形
成されている結果物全面に、第４導電層として低温で約
５００Å程度の厚さでアモルファスシリコン（ａｍｏｒ
ｐｈｏｕｓ ｓｉｌｉｃｏｎ）を蒸着した後、グレーン
（ｇｒａｉｎ）形成及びグレーンの大きさを増加させる
ため約６００℃の温度で、５時間の間、Ｎ2 雰園気てア
ニーリングを実施する。
【００２０】一方、図８Ａ及び図８Ｂはアモルファスシ
リコンの蒸着温度によるクレーンの大きさ及び密度の変
化を示す図面て、論文”Ａ Ｈｉｇｈ−Ｐｅｒｆｏｒ−
ｍａｎｃｅ Ｓｔａｃｋｅｄ−ＣＭＯＳ ＳＲＡＭ Ｃ
ｅｌｌ ｂｙ ＳｏｌｉｄＰｈａｓｅ Ｇｒｏｗｔｈ
Ｔｅｃｈｎｉｑｕｅ゛（Ｒｅｆ，Ｙ．ＵＥＭＯＴＯｅｔ
ａｌ．１９９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳ
Ｉ Ｔｅｃｈｎｏｌｏｇｙ，Ｓｅｓｓｉｏｎ ４，ｐｐ
２１−２２）を参照したものである。前記論文による
と、アモルフアスシリコンの蒸着温度によりグレーンの
大きさが変わるとが分かる。例えは、４５５℃で蒸着さ
れたアモルファスシリコンと５１５℃で蒸着されたアモ
ルファスシリコンを同じ温度（６００℃）、同じ時間
（例えば６時間）でアニーリングするとしてもグレーン
の密度は異なることか分かるが、低い温度（４５５℃）
て蒸着されたアモルファスシリコンの場合、その密度は
更に低い。これはグレーンの密度はグレーン境界で発生
する漏泄電流と密接な關係を有するが、グレーンの密度
が大きいほどグレーン境界で発生する漏泄電流がもっと
増加することを本発明が属する技術分野で通常の知識を
有する者は明らかに分かる。
リコンの蒸着温度によるクレーンの大きさ及び密度の変
化を示す図面て、論文”Ａ Ｈｉｇｈ−Ｐｅｒｆｏｒ−
ｍａｎｃｅ Ｓｔａｃｋｅｄ−ＣＭＯＳ ＳＲＡＭ Ｃ
ｅｌｌ ｂｙ ＳｏｌｉｄＰｈａｓｅ Ｇｒｏｗｔｈ
Ｔｅｃｈｎｉｑｕｅ゛（Ｒｅｆ，Ｙ．ＵＥＭＯＴＯｅｔ
ａｌ．１９９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳ
Ｉ Ｔｅｃｈｎｏｌｏｇｙ，Ｓｅｓｓｉｏｎ ４，ｐｐ
２１−２２）を参照したものである。前記論文による
と、アモルフアスシリコンの蒸着温度によりグレーンの
大きさが変わるとが分かる。例えは、４５５℃で蒸着さ
れたアモルファスシリコンと５１５℃で蒸着されたアモ
ルファスシリコンを同じ温度（６００℃）、同じ時間
（例えば６時間）でアニーリングするとしてもグレーン
の密度は異なることか分かるが、低い温度（４５５℃）
て蒸着されたアモルファスシリコンの場合、その密度は
更に低い。これはグレーンの密度はグレーン境界で発生
する漏泄電流と密接な關係を有するが、グレーンの密度
が大きいほどグレーン境界で発生する漏泄電流がもっと
増加することを本発明が属する技術分野で通常の知識を
有する者は明らかに分かる。
【００２１】次いで、結果物全面にチャネルの電気的性
質を変化させるために、窒素とひ素をそれぞれ０．５Ｅ
１２イオン／ｃｍ2 〜３．０Ｅ１５イオン／ｃｍ2 と
１．０Ｅ１２イオン／ｃｍ2 〜９．０Ｅ１２イオン／ｃ
ｍ2 でイオン注入することにより第４の導電層３７を形
成する。
質を変化させるために、窒素とひ素をそれぞれ０．５Ｅ
１２イオン／ｃｍ2 〜３．０Ｅ１５イオン／ｃｍ2 と
１．０Ｅ１２イオン／ｃｍ2 〜９．０Ｅ１２イオン／ｃ
ｍ2 でイオン注入することにより第４の導電層３７を形
成する。
【００２２】一方、図９Ａ及び図９ＢはＰＭＯＳ ＴＦ
Ｔのチャネルが形成される多結晶シリコン（アモルファ
スシリコンを蒸着／アニーリングすると多結晶シリコン
に遷移する）に不純物イオンを注入した後ＰＭＯＳ Ｔ
ＦＴを製造したとき、前記不純物イオンの濃度及び種類
の変化によるオン電流及びオフ電流の変化を示したもの
で、前記図９Ａは窒素のドープ量を変化させたときのオ
ン電流／オフ電流の変化を、前記図９Ｂは前記窒素のド
ープ量を２Ｅ１５イオン／ｃｍ2 に固定させた後、ひ素
のドープ量を変化させたときのオン電流／オフ電流の変
化を示す。前記図面によると、窒素イオンは１Ｅ１５イ
オン／ｃｍ2 〜２Ｅ１５イオン／ｃｍ2でドープされた
とき約７桁（ｏｒｄｅｒ）以上のオン／オフ電流比が得
られることが分かる。しかし、実際ＳＲＡＭに適用する
ためには一番低い電流値を有する点がＶｇ＝ＯＶ（Ｖｇ
はゲート電圧の意味）、又は若干大きい値に置かなけれ
ばならないのでＩ−Ｖ（電流−電圧）曲線を全体的に右
側に移動させなけれはならないが、そのためにひ素イオ
ン注入を実施した場合が前記図９Ｂである。前記図９Ｂ
によると、一番低い電流値を有する点がＶｇ＝ＯＶに置
かれたことが分かり、これのための一番適当なひ素のド
ープ量は１Ｅ１２イオン／ｃｍ2 〜３Ｅ１２イオン／ｃ
ｍ2 である。通常前記窒素イオンは０．５Ｅ１５イオン
／ｃｍ2 〜３．０Ｅ１５イオン／ｃｍ2 で、前記ひ素
イオンは１．０Ｅ１２イオン／ｃｍ2〜９．２Ｅ１２イ
オン／ｃｍ2 でドープできる。前記図９Ａ及び図９Ｂの
グラフによると、窒素イオンドープとひ素イオンドープ
を順次に実施することにより、オフ電流は０．２ＰＡ以
下に、オン電流は８０ｎＡ以上得られることが分かるの
でＰＭＯＳ ＴＦＴのオン／オフ電流比を７桁以上にで
きることが分かり、これは４ＭＳＲＡＭ基準で換算する
と１μＡ以下の待機電流が得られる意味である。
Ｔのチャネルが形成される多結晶シリコン（アモルファ
スシリコンを蒸着／アニーリングすると多結晶シリコン
に遷移する）に不純物イオンを注入した後ＰＭＯＳ Ｔ
ＦＴを製造したとき、前記不純物イオンの濃度及び種類
の変化によるオン電流及びオフ電流の変化を示したもの
で、前記図９Ａは窒素のドープ量を変化させたときのオ
ン電流／オフ電流の変化を、前記図９Ｂは前記窒素のド
ープ量を２Ｅ１５イオン／ｃｍ2 に固定させた後、ひ素
のドープ量を変化させたときのオン電流／オフ電流の変
化を示す。前記図面によると、窒素イオンは１Ｅ１５イ
オン／ｃｍ2 〜２Ｅ１５イオン／ｃｍ2でドープされた
とき約７桁（ｏｒｄｅｒ）以上のオン／オフ電流比が得
られることが分かる。しかし、実際ＳＲＡＭに適用する
ためには一番低い電流値を有する点がＶｇ＝ＯＶ（Ｖｇ
はゲート電圧の意味）、又は若干大きい値に置かなけれ
ばならないのでＩ−Ｖ（電流−電圧）曲線を全体的に右
側に移動させなけれはならないが、そのためにひ素イオ
ン注入を実施した場合が前記図９Ｂである。前記図９Ｂ
によると、一番低い電流値を有する点がＶｇ＝ＯＶに置
かれたことが分かり、これのための一番適当なひ素のド
ープ量は１Ｅ１２イオン／ｃｍ2 〜３Ｅ１２イオン／ｃ
ｍ2 である。通常前記窒素イオンは０．５Ｅ１５イオン
／ｃｍ2 〜３．０Ｅ１５イオン／ｃｍ2 で、前記ひ素
イオンは１．０Ｅ１２イオン／ｃｍ2〜９．２Ｅ１２イ
オン／ｃｍ2 でドープできる。前記図９Ａ及び図９Ｂの
グラフによると、窒素イオンドープとひ素イオンドープ
を順次に実施することにより、オフ電流は０．２ＰＡ以
下に、オン電流は８０ｎＡ以上得られることが分かるの
でＰＭＯＳ ＴＦＴのオン／オフ電流比を７桁以上にで
きることが分かり、これは４ＭＳＲＡＭ基準で換算する
と１μＡ以下の待機電流が得られる意味である。
【００２３】次いで、ＰＭＯＳ ＴＦＴの胴体及び第２
一定電源線形成のための前記マスクバターン１５０ｂ、
１５０ａを利用してフォトレジストパターン７８を形成
し、前記フォトレジストパターン７８を食刻マスクとし
て前記第３の導電層３６及び第４の導電層３７を食刻す
ることによりＰＭＯＳ ＴＦＴの胴体及び第２一定電源
線を完成する。このときＰＭＯＳ ＴＦＴの胴体のうち
ソース５０、ドレーン５１及び第２一定電源線（図示せ
ず）は第３の導電層３６と第４の導電層３７が積層され
た形態として形成され、ＰＭＯＳ ＴＦＴの胴体のうち
チャネルが形成される領域５４は第４の導電層３７だけ
で形成されていることが分かるが、これは前記ソース５
０、ドレーン５１及び第２一定電源線の厚さとチャネル
の厚さを違わせることにより、各部分の電気的特性を良
くさせるためである。ＰＭＯＳＴＦＴのソース、ドレー
ン及び第２一定電源線を前記図４Ａ及び図４Ｂで説明し
たような理由により厚く形成する方が良く、ＰＭＯＳ
ＴＦＴのチャネルは薄く形成する方が良い。
一定電源線形成のための前記マスクバターン１５０ｂ、
１５０ａを利用してフォトレジストパターン７８を形成
し、前記フォトレジストパターン７８を食刻マスクとし
て前記第３の導電層３６及び第４の導電層３７を食刻す
ることによりＰＭＯＳ ＴＦＴの胴体及び第２一定電源
線を完成する。このときＰＭＯＳ ＴＦＴの胴体のうち
ソース５０、ドレーン５１及び第２一定電源線（図示せ
ず）は第３の導電層３６と第４の導電層３７が積層され
た形態として形成され、ＰＭＯＳ ＴＦＴの胴体のうち
チャネルが形成される領域５４は第４の導電層３７だけ
で形成されていることが分かるが、これは前記ソース５
０、ドレーン５１及び第２一定電源線の厚さとチャネル
の厚さを違わせることにより、各部分の電気的特性を良
くさせるためである。ＰＭＯＳＴＦＴのソース、ドレー
ン及び第２一定電源線を前記図４Ａ及び図４Ｂで説明し
たような理由により厚く形成する方が良く、ＰＭＯＳ
ＴＦＴのチャネルは薄く形成する方が良い。
【００２４】前記図５Ｂの工程で注目しなければならな
い点は、アモルファスシリコンを蒸着／アニーリングす
る工程時前記第３の導電層３６にドープされていた不純
物イオン（ＢＦ2 イオン）が前記第４の導電層３７に拡
散されることと、逆に、前記第４の導電層３７にドープ
されている不純物イオン（窒素とひ素イオン）が以後の
さまざまな熱工程により前記第３の導電層３６に拡散さ
れることであるが、第３の導電層にドープされている不
純物イオンの量に比べて第４の導電層にドープされてい
る不純物イオンの量がずっと少なく、その厚さもまた、
前記第４の導電層がずっと少ないので、第３及び第４の
導電層が積層される領域（ＰＭＯＳ ＴＦＴのソース及
びドレーン、及び第２一定電源線）での電気的特性には
大きな影響は及ぼさない。
い点は、アモルファスシリコンを蒸着／アニーリングす
る工程時前記第３の導電層３６にドープされていた不純
物イオン（ＢＦ2 イオン）が前記第４の導電層３７に拡
散されることと、逆に、前記第４の導電層３７にドープ
されている不純物イオン（窒素とひ素イオン）が以後の
さまざまな熱工程により前記第３の導電層３６に拡散さ
れることであるが、第３の導電層にドープされている不
純物イオンの量に比べて第４の導電層にドープされてい
る不純物イオンの量がずっと少なく、その厚さもまた、
前記第４の導電層がずっと少ないので、第３及び第４の
導電層が積層される領域（ＰＭＯＳ ＴＦＴのソース及
びドレーン、及び第２一定電源線）での電気的特性には
大きな影響は及ぼさない。
【００２５】図６Ａ及び図６Ｂを参照すると、ゲート酸
化膜４４、及びＰＭＯＳ ＴＦＴのドレーン５１と、駆
動トランシスターのドレーン１６を連結するためのコン
タクトホール５形成のためのマスクパターン１６２を利
用して前記コンタクトホール５を形成する工程を示した
もので、ＰＭＯＳ ＴＦＴの胴体及び第２一定電源線が
形成されている結果物全面に、約８００Å〜１，２００
Å程度の厚さの二酸化シリコン層を８１０℃程度の温度
で化学気相蒸着法を利用して形成し、結果物全面にフォ
トレジストを塗布した後、前記マスクパターン１６２を
利用してコンタクトホール形成のためのフォトレジスト
パターン７９を形成する。次いで、前記フォトレジスト
パターン７９を食刻マスクとした異方性食刻を結果物全
面に行うことにより前記コンタクトホール５を完成す
る。このとき、前記図６Ａに示した他のマスクパターン
１６０は駆動トランジスターのゲートとＰＭＯＳ ＴＦ
Ｔのゲートを連結するためのコンタクトホール（図示せ
ず）形成のためのマスクパターンである。
化膜４４、及びＰＭＯＳ ＴＦＴのドレーン５１と、駆
動トランシスターのドレーン１６を連結するためのコン
タクトホール５形成のためのマスクパターン１６２を利
用して前記コンタクトホール５を形成する工程を示した
もので、ＰＭＯＳ ＴＦＴの胴体及び第２一定電源線が
形成されている結果物全面に、約８００Å〜１，２００
Å程度の厚さの二酸化シリコン層を８１０℃程度の温度
で化学気相蒸着法を利用して形成し、結果物全面にフォ
トレジストを塗布した後、前記マスクパターン１６２を
利用してコンタクトホール形成のためのフォトレジスト
パターン７９を形成する。次いで、前記フォトレジスト
パターン７９を食刻マスクとした異方性食刻を結果物全
面に行うことにより前記コンタクトホール５を完成す
る。このとき、前記図６Ａに示した他のマスクパターン
１６０は駆動トランジスターのゲートとＰＭＯＳ ＴＦ
Ｔのゲートを連結するためのコンタクトホール（図示せ
ず）形成のためのマスクパターンである。
【００２６】ー方、図１０は前記ゲート酸化膜４４厚さ
の変化によるＰＭＯＳ ＴＦＴのオン電流及びオフ電流
の変化を示すグラフで、ＰＭＯＳ ＴＦＴをトップゲー
ト構造で形成する場合には下層の導電層に加えられた電
圧によりＴＦＴのしきい値電圧（ｔｈｒｅｓｈｏｌｄ
ｖｏｌｔａｇｅ）が変化してＴＦＴのオン及びオフ電
流を変化させるが、変数にはチャネル多結晶シリコンの
厚さ、ゲート酸化膜の厚さ及び下層の導電層とチャネル
多結晶シリコンの間の絶縁屑の厚さ等がある。本発明で
は下層の導電層をシリコン基板にし、その間の絶縁層の
厚さを０．６μｍにしたとき、ゲート酸化膜の厚さの変
化によるシリコンの基板電圧Ｖｓｕｂの影響を観察し
た。前記グラフによると、ゲート酸化膜の厚さが厚いほ
ど曲線が左側に移動し、Ｖｓｕｂが−１５Ｖのときはそ
の影響が大きく現われることが分かる。したがって、ゲ
ート酸化膜を薄くするほどバック−ゲート効果を減少さ
せられることが分かる。
の変化によるＰＭＯＳ ＴＦＴのオン電流及びオフ電流
の変化を示すグラフで、ＰＭＯＳ ＴＦＴをトップゲー
ト構造で形成する場合には下層の導電層に加えられた電
圧によりＴＦＴのしきい値電圧（ｔｈｒｅｓｈｏｌｄ
ｖｏｌｔａｇｅ）が変化してＴＦＴのオン及びオフ電
流を変化させるが、変数にはチャネル多結晶シリコンの
厚さ、ゲート酸化膜の厚さ及び下層の導電層とチャネル
多結晶シリコンの間の絶縁屑の厚さ等がある。本発明で
は下層の導電層をシリコン基板にし、その間の絶縁層の
厚さを０．６μｍにしたとき、ゲート酸化膜の厚さの変
化によるシリコンの基板電圧Ｖｓｕｂの影響を観察し
た。前記グラフによると、ゲート酸化膜の厚さが厚いほ
ど曲線が左側に移動し、Ｖｓｕｂが−１５Ｖのときはそ
の影響が大きく現われることが分かる。したがって、ゲ
ート酸化膜を薄くするほどバック−ゲート効果を減少さ
せられることが分かる。
【００２７】また、注目する点は、前記コンタクトホー
ル５は駆動トランジスターのドレーン１６とＰＭＯＳ
ＴＦＴのドレーン５１が同時に現われるように形成され
るが、これは前記駆動トランシスターのドレーン上に一
つのコンタクトホールを形成し、前記ＰＭＯＳ ＴＦＴ
のドレーン上に他の一つのコンタクトホールを形成した
後、任意の導電物質で二つのコンタクトホールを同時に
埋めることにより前記二つのドレーンを連結していた従
来の方法よりその工程がずっと簡単になる点で大量生産
に有利である。
ル５は駆動トランジスターのドレーン１６とＰＭＯＳ
ＴＦＴのドレーン５１が同時に現われるように形成され
るが、これは前記駆動トランシスターのドレーン上に一
つのコンタクトホールを形成し、前記ＰＭＯＳ ＴＦＴ
のドレーン上に他の一つのコンタクトホールを形成した
後、任意の導電物質で二つのコンタクトホールを同時に
埋めることにより前記二つのドレーンを連結していた従
来の方法よりその工程がずっと簡単になる点で大量生産
に有利である。
【００２８】図７Ａ及び図７Ｂを参照すると、ＰＭＯＳ
ＴＦＴのゲート５７、及び駆動トランシスターのドレ
ーン１６とＰＭＯＳ ＴＦＴのドレーン５１を連結する
ための連結線５６形成のためのマスクパターン１７０、
１７２を利用して前記ゲート５７及び連結線５６を形成
する工程を示したもので、前記コンタクトホール（図６
Ｂの参照符号５）が形成されている結果物全面に約１，
０００Å程度の厚さで多結晶シリコンを蒸着し、例えは
ＰＯＣｌ3 （Ｐｈｏｓｐｈｏｒｕｓ Ｏｘｙｃｈｌｏｒ
ｉｄｅ）のような不純物イオンをドープして３３Ω／□
〜５５Ω／□の抵抗を有するようにして、第５の導電層
を形成した後、前記マスクパターン１７０、１７２を利
用してゲート及び連結線形成のためのフォトレジストパ
ターン８０を形成する。次いで、前記フォトレジストパ
ターン８０を食刻マスクとし、前記第５の導電層を食刻
対象物として異方性食刻を結果物全面に行うことにより
前記ゲート５７及び連結線５６を完成する。このとき連
結線として用いられＰＭＯＳ ＴＦＴのドレーン５１と
接続する前記第５の導電層は、前記ドレーン５１を構成
する第３及び第４の導電層にドープされている不純物イ
オンの導電形とは異なる導電形の不純物イオンがドープ
されているので、その接触部でＰＮダイオードが形成さ
れる可能性があるので全体ＳＲＡＭセルの電気的特性を
低下させる恐れがある。また、前記第５の導電層にドー
プされる不純物イオンの量が多くなれば図１１に示した
グラフで分かるように、ＰＭＯＳ ＴＦＴのオン及びオ
フ特性が変わり正常的な負荷素子役割ができなくなる。
前記図１１は第５の導電層の抵抗が３３Ω／□のときと
５５Ω／□のとき、それぞれＰＭＯＳ ＴＦＴのオン及
びオフ特性を比較したもので、５５Ω／□のとき正常的
なＰＭＯＳ ＴＦＴとして動作できることが分かる。
ＴＦＴのゲート５７、及び駆動トランシスターのドレ
ーン１６とＰＭＯＳ ＴＦＴのドレーン５１を連結する
ための連結線５６形成のためのマスクパターン１７０、
１７２を利用して前記ゲート５７及び連結線５６を形成
する工程を示したもので、前記コンタクトホール（図６
Ｂの参照符号５）が形成されている結果物全面に約１，
０００Å程度の厚さで多結晶シリコンを蒸着し、例えは
ＰＯＣｌ3 （Ｐｈｏｓｐｈｏｒｕｓ Ｏｘｙｃｈｌｏｒ
ｉｄｅ）のような不純物イオンをドープして３３Ω／□
〜５５Ω／□の抵抗を有するようにして、第５の導電層
を形成した後、前記マスクパターン１７０、１７２を利
用してゲート及び連結線形成のためのフォトレジストパ
ターン８０を形成する。次いで、前記フォトレジストパ
ターン８０を食刻マスクとし、前記第５の導電層を食刻
対象物として異方性食刻を結果物全面に行うことにより
前記ゲート５７及び連結線５６を完成する。このとき連
結線として用いられＰＭＯＳ ＴＦＴのドレーン５１と
接続する前記第５の導電層は、前記ドレーン５１を構成
する第３及び第４の導電層にドープされている不純物イ
オンの導電形とは異なる導電形の不純物イオンがドープ
されているので、その接触部でＰＮダイオードが形成さ
れる可能性があるので全体ＳＲＡＭセルの電気的特性を
低下させる恐れがある。また、前記第５の導電層にドー
プされる不純物イオンの量が多くなれば図１１に示した
グラフで分かるように、ＰＭＯＳ ＴＦＴのオン及びオ
フ特性が変わり正常的な負荷素子役割ができなくなる。
前記図１１は第５の導電層の抵抗が３３Ω／□のときと
５５Ω／□のとき、それぞれＰＭＯＳ ＴＦＴのオン及
びオフ特性を比較したもので、５５Ω／□のとき正常的
なＰＭＯＳ ＴＦＴとして動作できることが分かる。
【００２９】一方、第５の導電層から構成された前記ゲ
ート５７とＰＭＯＳ ＴＦＴのソース及びドレーン間の
距離Ｌをオフセットといい、ＰＭＯＳ ＴＦＴの電気的
特性を向上させるための方法として採用したが、これは
論文”ＡＰｏｌｙｓｉｌｉｃｏｎ Ｔｒａｎｓｉｓｔｏ
ｒ Ｔｅｃｈｎｏｌｏｇｙ Ｆｏｒ Ｌａｒｇｅ Ｃａ
ｐａｃｉｔｙ ＳＲＡＭｓ”（Ｒｅｆ，Ｓｈｕｊｌ．Ｉ
ＫＥＤＡ ｅｔ ａｌ．，ＩＥＤＮ’９０．ｐｐ４６９
〜４７２）を参照するとよく分かる。前記論文ではオフ
セットがないＰＭＯＳ ＴＦＴの電気的特性と０．４μ
ｍオフセットがあるＰＭＯＳ ＴＦＴの電気的特性を比
較したもので、Ｏ．４μｍオフセットがあるときのＰＭ
ＯＳ ＴＦＴの電気的特性がオフセットがないときより
すっと向上されたことが分かるが、本発明では前記オフ
セットを０．３μｍ以上にしＰＭＯＳ ＴＦＴの電気的
特性向上を図った。
ート５７とＰＭＯＳ ＴＦＴのソース及びドレーン間の
距離Ｌをオフセットといい、ＰＭＯＳ ＴＦＴの電気的
特性を向上させるための方法として採用したが、これは
論文”ＡＰｏｌｙｓｉｌｉｃｏｎ Ｔｒａｎｓｉｓｔｏ
ｒ Ｔｅｃｈｎｏｌｏｇｙ Ｆｏｒ Ｌａｒｇｅ Ｃａ
ｐａｃｉｔｙ ＳＲＡＭｓ”（Ｒｅｆ，Ｓｈｕｊｌ．Ｉ
ＫＥＤＡ ｅｔ ａｌ．，ＩＥＤＮ’９０．ｐｐ４６９
〜４７２）を参照するとよく分かる。前記論文ではオフ
セットがないＰＭＯＳ ＴＦＴの電気的特性と０．４μ
ｍオフセットがあるＰＭＯＳ ＴＦＴの電気的特性を比
較したもので、Ｏ．４μｍオフセットがあるときのＰＭ
ＯＳ ＴＦＴの電気的特性がオフセットがないときより
すっと向上されたことが分かるが、本発明では前記オフ
セットを０．３μｍ以上にしＰＭＯＳ ＴＦＴの電気的
特性向上を図った。
【００３０】また、異方性食刻工程後、前記フォトレジ
ストパターン８０を除去する前に結果物全面にＰ型不純
物イオンを、例えば２Ｅ１３イオン／ｃｍ2 以下にドー
プしてＬＤＯ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｏｆｆｓ
ｅｔ）構造で前記ＰＭＯＳＴＦＴを作られるか、前記Ｌ
ＤＯ構造がＰＭＯＳ ＴＦＴにもたらす効果に対しては
論文”Ｈｏｔ−ｃａｒｒｉｅｒ ｉｎｄｕｃｅｄ ｌｏ
ｎ／Ｉｏｆｆ ｉｍｐｒｏｖｅｍｅｎｔ ｏｆ ｏｆｆ
ｓｅｔ ＰＭＯＳＴＦＴ” （Ｒｅｆ，Ｈｉｒｏｓｈｉ
ＦＵＲＵＴＡ ｅｔ ａｌ．，１９９１ Ｓｙｍｐｏ
ｓｉｕｍ ｏｎＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， ｓ
ｅｓｓｉｏｎ４， ｐｐ２７〜２８）に詳しく説明され
ている。本発明によると前記ＬＤＯ構造のため余分のマ
スクパターンが必要でないので（ｔｏｐ ｇａｔｅ構造
なので）工程が簡単である。
ストパターン８０を除去する前に結果物全面にＰ型不純
物イオンを、例えば２Ｅ１３イオン／ｃｍ2 以下にドー
プしてＬＤＯ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｏｆｆｓ
ｅｔ）構造で前記ＰＭＯＳＴＦＴを作られるか、前記Ｌ
ＤＯ構造がＰＭＯＳ ＴＦＴにもたらす効果に対しては
論文”Ｈｏｔ−ｃａｒｒｉｅｒ ｉｎｄｕｃｅｄ ｌｏ
ｎ／Ｉｏｆｆ ｉｍｐｒｏｖｅｍｅｎｔ ｏｆ ｏｆｆ
ｓｅｔ ＰＭＯＳＴＦＴ” （Ｒｅｆ，Ｈｉｒｏｓｈｉ
ＦＵＲＵＴＡ ｅｔ ａｌ．，１９９１ Ｓｙｍｐｏ
ｓｉｕｍ ｏｎＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， ｓ
ｅｓｓｉｏｎ４， ｐｐ２７〜２８）に詳しく説明され
ている。本発明によると前記ＬＤＯ構造のため余分のマ
スクパターンが必要でないので（ｔｏｐ ｇａｔｅ構造
なので）工程が簡単である。
【００３１】
【発明の効果】上述した本発明による半導体メモリ装置
及びその製造方法によると、ＰＭＯＳＴＦＴのソース及
びドレーンは厚く形成し、チャネルは薄く形成すること
により素子の動作速度及び接触特性を向上させ、前記二
不純物拡散領域（ソース及びドレーン）とゲート間にオ
フセット領域を形成し、前記オフセット領域に低濃度に
不純物イオンをドープしてＬＤＯ構造のＰＭＯＳ ＴＦ
Ｔを形成することにより負荷素子の電気的特性を向上さ
せたのみならず、チャネル領域として用いられる第４の
導電層に二回の不純物イオンドープ工程（窒素イオン
＋ ひ素イオン）を行うことにより、オン／オフ電流比
を７桁以上にして１μｍ以下の待機電流を維持できる４
ｍｂ ＳＲＡＭ製造を可能にしたし、ＰＭＯＳ ＴＦＴ
のドレーンと駆動トランジスターのドレーンを連結する
連結線を二個のコンタクトホールを通じて形成せず、一
つのコンタクトホールに直接形成することにより製造工
程を簡単にした。また、ＰＭＯＳ ＴＦＴのソース及び
ドレーン又はＬＤＯ構造を形成するために別途のマスク
が必要でない。上述の本発明の効果によると本発明は４
Ｍｂ以上級ＳＲＡＭ素子に適切なメモリ装置及び製造方
法であることが分かる。
及びその製造方法によると、ＰＭＯＳＴＦＴのソース及
びドレーンは厚く形成し、チャネルは薄く形成すること
により素子の動作速度及び接触特性を向上させ、前記二
不純物拡散領域（ソース及びドレーン）とゲート間にオ
フセット領域を形成し、前記オフセット領域に低濃度に
不純物イオンをドープしてＬＤＯ構造のＰＭＯＳ ＴＦ
Ｔを形成することにより負荷素子の電気的特性を向上さ
せたのみならず、チャネル領域として用いられる第４の
導電層に二回の不純物イオンドープ工程（窒素イオン
＋ ひ素イオン）を行うことにより、オン／オフ電流比
を７桁以上にして１μｍ以下の待機電流を維持できる４
ｍｂ ＳＲＡＭ製造を可能にしたし、ＰＭＯＳ ＴＦＴ
のドレーンと駆動トランジスターのドレーンを連結する
連結線を二個のコンタクトホールを通じて形成せず、一
つのコンタクトホールに直接形成することにより製造工
程を簡単にした。また、ＰＭＯＳ ＴＦＴのソース及び
ドレーン又はＬＤＯ構造を形成するために別途のマスク
が必要でない。上述の本発明の効果によると本発明は４
Ｍｂ以上級ＳＲＡＭ素子に適切なメモリ装置及び製造方
法であることが分かる。
【００３２】なお、本発明は前記実施例に限定されるも
のではなく、本発明の思想を逸脱しない範囲で種々の改
変をなし得ることは勿論である。
のではなく、本発明の思想を逸脱しない範囲で種々の改
変をなし得ることは勿論である。
【図１】 負荷素子として高抵抗の多結晶シリコンを用
いた従来のＳＲＡＭセルの回路図である。
いた従来のＳＲＡＭセルの回路図である。
【図２】 負荷素子としてＰＭＯＳ ＴＦＴを用いたＳ
ＲＡＭセルの回路図である。
ＲＡＭセルの回路図である。
【図３】 Ａは本発明の方法により順次にレイアウトさ
れたＳＲＡＭセルのレイアウト図、Ｂは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのＡに
おけるＡＡ′線断面図である。
れたＳＲＡＭセルのレイアウト図、Ｂは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのＡに
おけるＡＡ′線断面図である。
【図４】 Ａは本発明の方法により順次にレイアウトさ
れたＳＲＡＭセルのレイアウト図、Ｂは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのＡに
おけるＡＡ′線断面図である。
れたＳＲＡＭセルのレイアウト図、Ｂは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのＡに
おけるＡＡ′線断面図である。
【図５】 Ａは本発明の方法により順次にレイアウトさ
れたＳＲＡＭセルのレイアウト図、Ｂは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのＡに
おけるＡＡ′線断面図である。
れたＳＲＡＭセルのレイアウト図、Ｂは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのＡに
おけるＡＡ′線断面図である。
【図６】 Ａは本発明の方法により順次にレイアウトさ
れたＳＲＡＭセルのレイアウト図、Ｂは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのＡに
おけるＡＡ′線断面図である。
れたＳＲＡＭセルのレイアウト図、Ｂは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのＡに
おけるＡＡ′線断面図である。
【図７】 Ａは本発明の方法により順次にレイアウトさ
れたＳＲＡＭセルのレイアウト図、Ｂは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのＡに
おけるＡＡ′線断面図である。
れたＳＲＡＭセルのレイアウト図、Ｂは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのＡに
おけるＡＡ′線断面図である。
【図８】 Ａ及びＢはアモルフア又シリコンの蒸着温度
変化によるグレーンの大きさ及び密度変化を示したテー
ブル及びグラフである。
変化によるグレーンの大きさ及び密度変化を示したテー
ブル及びグラフである。
【図９】 Ａ及びＢは不純物イオンの種類及びドープ濃
度変化による ＲＭＯＳ ＴＦＴのオン／オフ電流比の
変化を示すグラフである。
度変化による ＲＭＯＳ ＴＦＴのオン／オフ電流比の
変化を示すグラフである。
【図１０】 ゲート酸化膜の厚さの変化によるオン／オ
フ電流比の変化を示すグラフである。
フ電流比の変化を示すグラフである。
【図１１】 不純物イオンのドープ濃度の変化による面
抵抗変化を示すグラフである。
抵抗変化を示すグラフである。
１２ フィールド酸化膜 １６ 伝送トランシスターのソース、駆動トランジス
ターのドレーン ２４ 第１伝送トランジスター ２６ 第１駆動トランシスター ４０ 第１の絶縁層 ４２ 第２の絶縁層 ４４ ゲート酸化膜 ５０ ＰＭＯＳ ＴＦＴのソース ５１ ＰＭＯＳ ＴＦＴのドレーン ５４ チャネル領域 ５６ 連結線 ５７ ゲート ８０ フォトレジストパターン
ターのドレーン ２４ 第１伝送トランジスター ２６ 第１駆動トランシスター ４０ 第１の絶縁層 ４２ 第２の絶縁層 ４４ ゲート酸化膜 ５０ ＰＭＯＳ ＴＦＴのソース ５１ ＰＭＯＳ ＴＦＴのドレーン ５４ チャネル領域 ５６ 連結線 ５７ ゲート ８０ フォトレジストパターン
Claims (28)
- 【請求項１】 二個の伝送トランジスター、二個の駆動
トランジスター及び二個の負荷素子から構成されて、１
ビットの情報を記憶する半導体メモリ装置において、 前記負荷素子は、第１及び第２導電層によって構成され
て一定電源線に接続されるソースと、同じく第１及び第
２導電層によって構成されて駆動トランジスターのドレ
ーンに接続されるドレーンと、 第２導電層だけで形成されるチャネルと、ゲート絶縁膜
を介して前記チャネルに結合する第３導電層として形成
されたゲート電極から構成されることを特徴とする半導
体メモリ装置。 - 【請求項２】 前記第１導電層は前記第２導電層より厚
いことを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】 前記第２導電層の厚さは約５００Å程度
であることを特徴とする請求項２記載の半導体メモリ装
置。 - 【請求項４】 前記ゲート酸化膜の厚さは約８００Å〜
１，２００Å程度であることを特徴とする請求項１記載
の半導体メモリ装置。 - 【請求項５】 前記所定の距離は０．３μｍ以上である
ことを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項６】 前記一定電源供給線は第１及び第２導電
層が順次に積層された形態として形成されたことを特徴
とする請求項１記載の半導体メモリ装置。 - 【請求項７】 前記第１、第２及び第３導電層は多結晶
シリコンであることを特徴とする請求項１記載の半導体
メモリ装置。 - 【請求項８】 前記第３導電層の厚さは約１，０００Å
程度であることを特徴とする請求項１記載の半導体メモ
リ装置。 - 【請求項９】 前記ソース及びドレーンは第１のＰ型不
純物イオンが高濃度でドープされており、前記ソース及
びドレーンと前記ゲート間のチャネル領域には第２のＰ
型不純物イオンが低濃度でドープされていることを特徴
とする請求項１記載の半導体メモリ装置。 - 【請求項１０】 前記第１のＰ型不純物イオンはＢＦ2
イオンであることを特徴とする請求項９記載の半導体メ
モリ装置。 - 【請求項１１】 前記高濃度は約１Ｅ１５イオン／ｃｍ
2 で、前記低濃度は２Ｅ１３イオン／ｃｍ2 以下でドー
プされたことを特徴とする請求項９記載の半導体メモリ
装置。 - 【請求項１２】 前記ドレーンは一つのコンタクトホー
ルを通じて前記駆動トランジスターのドレーンと連結さ
れることを特徴とする請求項１記載の半導体メモリ装
置。 - 【請求項１３】 前記第２導電層には窒素、及びひ素イ
オンが０．５Ｅ１５イオン／ｃｍ2 〜３．０Ｅ１５イオ
ン／ｃｍ2 、及び１．０Ｅ１２イオン／ｃｍ2 〜９．０
Ｅ１２イオン／ｃｍ2 の濃度てドープされていることを
特徴とする請求項１記載の半導体メモリ装置。 - 【請求項１４】 二個の伝送トランジスター、二個の駆
動トランジスター及び二個の負荷素子から構成されて、
１ビットの情報を記憶する半導体メモリ装置において、
前記負荷素子を製造するための工程は、第１導電層を形
成する工程と、前記第１導電層全面に第１導電形の不純
物イオンをドープする工程と、チャネルが形成される領
域の前記第１導電層を除去する工程と、以上の工程を完
了した結果物全面に第２導電層を形成する工程と、前記
第２導電層全面に第１の第２導電形の不純物イオンをド
ープする工程と、前記第１及び第２導電層を部分的に除
去することによりソース、ドレーン及び一定電源線を形
成する工程と、以上の工程を完了した結果物全面にゲー
ト酸化膜を形成する工程と、前記ドレーン及び前記駆動
トランジスターのドレーンが部分的に露出されるように
コンタクトホールを形成する工程と、結果物全面に第３
導電層を形成する工程と、前記第３導電層全面に第２の
第２導電形の不純物イオンをドープする工程と、前記第
３導電層を部分的に除去することによりゲート、及び前
記ドレーンと前記、駆動トランジスターのドレーンを連
結する連結線を形成する工程とからなることを特徴とす
る半導体メモリ装置の製造方法。 - 【請求項１５】 前記第１導電層を形成する工程はその
表面が平坦化された絶縁物質層上て行われることを特徴
とする請求項１４記載の半導体メモリ装置の製造方法。 - 【請求項１６】 前記第１導電形はＰ型であり、前記第
２導電形はＮ型であることを特徴とする請求項１４記載
の半導体メモリ装置の製造方法。 - 【請求項１７】 前記第１導電形の不純物イオンとして
ＢＦ2 イオンを用いることを特徴とする請求項１４記載
の半導体メモリ装置の製造方法。 - 【請求項１８】 前記ＢＦ2 イオンは約１Ｅ１５イオン
／ｃｍ2 でドープされることを特徴とする請求項１７記
載の半導体メモリ装置の製造方法。 - 【請求項１９】 前記第２導電層として用いられる多結
晶シリコンは、アモルファスシリコンを蒸着した後、約
６００℃で５時間、Ｎ2 雰囲気てアニーリングして形成
されることを特徴とする請求項１４記載の半導体メモリ
装置の製造方法。 - 【請求項２０】 前記アモルファスシリコンは約４５０
℃〜５００℃で蒸着されることを特徴とする請求項１９
記載の半導体メモリ装置の製造方法。 - 【請求項２１】 前記第２導電層全面に第１の第２導電
形の不純物イオンをドープする工程は、窒素イオンをド
ープする工程とひ素イオンをドープする工程で行われる
ことを特徴とする請求項１４記載の半導体メモリ装置の
製造方法。 - 【請求項２２】 前記窒素イオンは約０．５Ｅ１５イオ
ン／ｃｍ2 〜３．０Ｅ１２イオン／ｃｍ2 で、前記ひ素
イオンは約１．０Ｅ１２イオン／ｃｍ2 〜９．２Ｅ１２
イオン／ｃｍ2 てドープされることを特徴とする請求項
２１記載の半導体メモリ装置の製造方法。 - 【請求項２３】 前記ゲート酸化膜を構成する物質とし
て化学気相蒸着法を利用して蒸着される二酸化シリコン
を用いることを特徴とする請求項１４記載の半導体メモ
リ装置の製造方法。 - 【請求項２４】 前記ゲート酸化膜は約８００Å〜１２
００Å程度の厚さとして形成されることを特徴とする請
求項２３記載の半導体メモリ装置の製造方法。 - 【請求項２５】 前記第３導電層全面に第２の第２導電
形の不純物イオンをドープする工程は、前記第３導電層
が約３３Ω／□〜５５Ω／□の抵抗を有するようにＰＯ
Ｃｌ3 イオンをドープする工程であることを特徴とする
請求項１４記載の半導体メモリ装置の製造方法。 - 【請求項２６】 前記第３導電層を部分的に除去するこ
とによりゲート、及び前記ドレーンと前記駆動トランジ
スターのドレーンを連結する連結線を形成する工程は、
前記第３導電層全面にフォトレジストを塗布する工程、
前記ゲート、及び前記ドレーンと前記駆動トランジスタ
ーのドレーンを連結する連結線形成のためのフォトレジ
ストパターンを形成する工程、前記フォトレジストパタ
ーンを食刻マスクとして前記第３導電層を異方性食刻す
る工程、及び前記フォトレジストパターンを除去する工
程からなることを特徴とする請求項１４記載の半導体メ
モリ装置の製造方法。 - 【請求項２７】 前記第３導電層を異方性食刻する工程
後、結果物全面に第１導電形の不純物イオンをドープす
る工程を追加することを特徴とする請求項２６記載の半
導体メモリ装置の製造方法。 - 【請求項２８】 前記結果物全面に第１導電形の不純物
イオンをドープする工程において、前記第１導電形の不
純物イオンを約２Ｅ１３イオン／ｃｍ2 以下の濃度でド
ープすることを特徴とする請求項２７記載の半導体メモ
リ装置の製造方法。
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