JPH07193144A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH07193144A JPH07193144A JP4319087A JP31908792A JPH07193144A JP H07193144 A JPH07193144 A JP H07193144A JP 4319087 A JP4319087 A JP 4319087A JP 31908792 A JP31908792 A JP 31908792A JP H07193144 A JPH07193144 A JP H07193144A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】 セル安定化、低電力消耗化及びソフトエラー
に対する免疫性増加化を図った半導体メモリ装置及びそ
の製造方法を提供する。 【構成】 二個の伝送トランジスター、二個の駆動トラ
ンジスター及び二個の負荷素子から構成されて、lビッ
トの情報を記憶する半導体メモリ装置において、前記負
荷素子は、第1及び第2導電層によって構成されて一定
電源線に接続されるソースと、同じく第l及び第2導電
層によって構成されて駆動トランジスターのドレーンに
接続されるドレーンと、第2導電層だけで形成されるチ
ャネルと、ゲート絶縁膜を介して前記チャネルに結合す
る第3導電層として形成されたゲート電極から構成され
る。 【効果】 これにより、4Mb以上級SRAMのための
負荷素子として採用されたPMOS TFTの電気的特
性を更に向上せしめた。
に対する免疫性増加化を図った半導体メモリ装置及びそ
の製造方法を提供する。 【構成】 二個の伝送トランジスター、二個の駆動トラ
ンジスター及び二個の負荷素子から構成されて、lビッ
トの情報を記憶する半導体メモリ装置において、前記負
荷素子は、第1及び第2導電層によって構成されて一定
電源線に接続されるソースと、同じく第l及び第2導電
層によって構成されて駆動トランジスターのドレーンに
接続されるドレーンと、第2導電層だけで形成されるチ
ャネルと、ゲート絶縁膜を介して前記チャネルに結合す
る第3導電層として形成されたゲート電極から構成され
る。 【効果】 これにより、4Mb以上級SRAMのための
負荷素子として採用されたPMOS TFTの電気的特
性を更に向上せしめた。
Description
【0001】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特にセル安定化、低電力消耗化及びソフト
エラーに対する免疫性増加化を図った半導体メモリ装置
及びその製造方法に関する。
方法に係り、特にセル安定化、低電力消耗化及びソフト
エラーに対する免疫性増加化を図った半導体メモリ装置
及びその製造方法に関する。
【0002】
【従来の技術】図1のように二個の伝送トランジスタ
ー、二個の駆動トランジスター及び二個の負荷素子から
構成されるスタティックランダムアクセスメモリ(St
aticRandom Access Memory;
以下SRAMと称する)セルに関する研究が多分野で行
われている。DRAMに比べてメモリ容量の大きさでは
落るが使用しやすく、高速なのでマイコンシステムや端
末器機等の中小規模システム用メモリとして広範囲な分
野で用いられているSRAMは、負荷素子を構成する素
子の種類により大きく3種類に分かれるが、負荷素子と
してデプレッション形NMOSトランジスターを用いた
デプレッション負荷形、高抵抗の多結晶シリコンを用い
た高抵抗多結晶シリコン負荷形、及びPMOSトランジ
スターを用いたCMOS形等がある。
ー、二個の駆動トランジスター及び二個の負荷素子から
構成されるスタティックランダムアクセスメモリ(St
aticRandom Access Memory;
以下SRAMと称する)セルに関する研究が多分野で行
われている。DRAMに比べてメモリ容量の大きさでは
落るが使用しやすく、高速なのでマイコンシステムや端
末器機等の中小規模システム用メモリとして広範囲な分
野で用いられているSRAMは、負荷素子を構成する素
子の種類により大きく3種類に分かれるが、負荷素子と
してデプレッション形NMOSトランジスターを用いた
デプレッション負荷形、高抵抗の多結晶シリコンを用い
た高抵抗多結晶シリコン負荷形、及びPMOSトランジ
スターを用いたCMOS形等がある。
【0003】このうち、デプレッション負荷形メモリセ
ルは消費電力が大きいので16K−bit以後はほとん
ど用いられていない。反面、CMOS形メモリセルは消
費電力は顕著に少ないが他の二種に比べてセル面積が大
きくなるという欠点があり、特にラッチ−アップ(La
tch−up)等の難しい問題がありその用途が制限さ
れている。したがって、高抵抗多結晶シリコン負荷形メ
モリセルが主流を成しているが、これは、その製作方法
が簡単で、多結晶シリコンの抵抗値を大きくすることに
よりメモリセルの消費電力を減少することができ、高抵
抗負荷を、駆動トランシスターの上に3次元的に配置で
きるのでメモリセルの面積も小さくできるので大容量S
RAMに適切なセルであろう。
ルは消費電力が大きいので16K−bit以後はほとん
ど用いられていない。反面、CMOS形メモリセルは消
費電力は顕著に少ないが他の二種に比べてセル面積が大
きくなるという欠点があり、特にラッチ−アップ(La
tch−up)等の難しい問題がありその用途が制限さ
れている。したがって、高抵抗多結晶シリコン負荷形メ
モリセルが主流を成しているが、これは、その製作方法
が簡単で、多結晶シリコンの抵抗値を大きくすることに
よりメモリセルの消費電力を減少することができ、高抵
抗負荷を、駆動トランシスターの上に3次元的に配置で
きるのでメモリセルの面積も小さくできるので大容量S
RAMに適切なセルであろう。
【0004】しかし最近のCMOS技術の発展により、
前述した欠点が徐々に解消されている。特に待機状態で
の消費電力が顕著に少ないので電源電圧が切れても電池
により記憶情報を保存できる電池バック−アップ方式の
非揮発性メモリへの期待、及びSOI(Silicon
On Insulator)技術導入による3次元的
CMOS製造技術発達によるセル面積縮小への期待等に
よりCMOS形メモリセルに対する再評価が出されてい
る。反面、高抵抗多結晶シリコン負荷形メモリセルにお
いては高集積化によるさまざまな問題点が新しく出現し
ており4Mb級以上のSRAMにその適用を難しくして
いる。
前述した欠点が徐々に解消されている。特に待機状態で
の消費電力が顕著に少ないので電源電圧が切れても電池
により記憶情報を保存できる電池バック−アップ方式の
非揮発性メモリへの期待、及びSOI(Silicon
On Insulator)技術導入による3次元的
CMOS製造技術発達によるセル面積縮小への期待等に
よりCMOS形メモリセルに対する再評価が出されてい
る。反面、高抵抗多結晶シリコン負荷形メモリセルにお
いては高集積化によるさまざまな問題点が新しく出現し
ており4Mb級以上のSRAMにその適用を難しくして
いる。
【0005】4Mb級以上のSRAMに前記高抵抗多結
晶シリコン負荷形メモリセルを採用するとき、低電力S
RAM素子を実現するためには、負荷として用いた多結
晶シリコンの抵抗値を高めなければならない。しかし、
4Mb全体で1μA程度に待機電流(standby
current)を維持するためには約10TΩ(te
ra ohm)以上の抵抗が必要であり、この場合セル
内に供給される充電電流(charging curr
ent)が急激に減少してセル安定化(cell st
ability )を達成しにくくなる。更に、多結晶
シリコンをI0TΩ以上の高抵抗体にするためには常温
で約I00TΩ程度に前記多結晶シリコンの抵抗値を決
めなければならないが、これは製造工程上多くの難しさ
が伴う。特に、ホットケリア(hotcarrler)
による特性低下を防止するために供給電圧を減少させる
場合、供給電流とセルの接合漏泄電流(junctio
nleakage current)が対等になりソフ
トエラー率(soft−error rate)が増加
するという問題が発生する。
晶シリコン負荷形メモリセルを採用するとき、低電力S
RAM素子を実現するためには、負荷として用いた多結
晶シリコンの抵抗値を高めなければならない。しかし、
4Mb全体で1μA程度に待機電流(standby
current)を維持するためには約10TΩ(te
ra ohm)以上の抵抗が必要であり、この場合セル
内に供給される充電電流(charging curr
ent)が急激に減少してセル安定化(cell st
ability )を達成しにくくなる。更に、多結晶
シリコンをI0TΩ以上の高抵抗体にするためには常温
で約I00TΩ程度に前記多結晶シリコンの抵抗値を決
めなければならないが、これは製造工程上多くの難しさ
が伴う。特に、ホットケリア(hotcarrler)
による特性低下を防止するために供給電圧を減少させる
場合、供給電流とセルの接合漏泄電流(junctio
nleakage current)が対等になりソフ
トエラー率(soft−error rate)が増加
するという問題が発生する。
【0006】4Mb以上級に高集積化されるSARM素
子において、その集積度を高めるための一方法として、
従来の2次元的に形成していたCMOSメモリセルを3
次元的に形成させる新しい方法が開発された。これは同
一の半導体基板に互いに異なる形のウェル(well)
を形成して、NMOSトランジスター及びPMOSトラ
ンジスターを形成していたものを、SOI構造概念とT
FT技術を導入して前記PMOSトランジスターをNM
OSトランジスター上部に形成する方法である。負荷素
子として用いられるPMOSトランジスターを薄膜トラ
ンジスター(Thin Film Transisto
r;TFT)に形成する前記方法は、セル面積を高抵抗
多結晶シリコン負荷形メモリセルのセル面積ほど減らし
てラッチ−アップ等の問題点を誘発しない。更に、消費
電力、ソフトエラー免疫性及びセル安定化等の側面で脆
弱点が多い前記高抵抗多結晶シリコン負荷形メモリセル
の問題点を解決できるので次世代SRAM製造技術に導
入可能性が高い。
子において、その集積度を高めるための一方法として、
従来の2次元的に形成していたCMOSメモリセルを3
次元的に形成させる新しい方法が開発された。これは同
一の半導体基板に互いに異なる形のウェル(well)
を形成して、NMOSトランジスター及びPMOSトラ
ンジスターを形成していたものを、SOI構造概念とT
FT技術を導入して前記PMOSトランジスターをNM
OSトランジスター上部に形成する方法である。負荷素
子として用いられるPMOSトランジスターを薄膜トラ
ンジスター(Thin Film Transisto
r;TFT)に形成する前記方法は、セル面積を高抵抗
多結晶シリコン負荷形メモリセルのセル面積ほど減らし
てラッチ−アップ等の問題点を誘発しない。更に、消費
電力、ソフトエラー免疫性及びセル安定化等の側面で脆
弱点が多い前記高抵抗多結晶シリコン負荷形メモリセル
の問題点を解決できるので次世代SRAM製造技術に導
入可能性が高い。
【0007】
【発明が解決しようとする課題】本発明の第1の目的は
高信頼度の半導体メモリ装置を提供することにあり、ま
た他の目的は前記半導体メモリ装置を製造するのにその
適切な製造方法を提供することにある。
高信頼度の半導体メモリ装置を提供することにあり、ま
た他の目的は前記半導体メモリ装置を製造するのにその
適切な製造方法を提供することにある。
【0008】
【課題を解決するための手段】本発明の前記目的は、二
個の伝送トランジスター、二個の駆動トランジスター及
び二個の負荷素子から構成されて、1ビットの情報を記
憶する半導体メモリ装置において、前記負荷素子は、第
1及び第2導電層によって構成されて一定電源線に接続
されるソースと、同じく第1及び第2導電層によって構
成されて駆動トランジスターのドレーンに接績されるド
レーンと、第2導電層だけで形成されるチャネルと、ゲ
ート絶縁膜を介して前記チャネルに結合する第3導電層
として形成されたゲート電極から構成されることを特徴
とする半導体メモリ装置により達成される。
個の伝送トランジスター、二個の駆動トランジスター及
び二個の負荷素子から構成されて、1ビットの情報を記
憶する半導体メモリ装置において、前記負荷素子は、第
1及び第2導電層によって構成されて一定電源線に接続
されるソースと、同じく第1及び第2導電層によって構
成されて駆動トランジスターのドレーンに接績されるド
レーンと、第2導電層だけで形成されるチャネルと、ゲ
ート絶縁膜を介して前記チャネルに結合する第3導電層
として形成されたゲート電極から構成されることを特徴
とする半導体メモリ装置により達成される。
【0009】また、本発明の前記他の目的は、二個の伝
送トランジスター、二個の駆動トランジスター及び二個
の負荷素子から構成されて、1ビットの情報を記憶する
半導將メモリ装置において、前記負荷素子を製造するた
めの工程は、第1導電層を形成する工程と、前記第1導
電層全面に第1導電形の不純物イオンをドープする工程
と、チャネルが形成される領域の前記第1導電層を除去
する工程と、以上の工程を完了した結果物全面に第2導
電層を形成する工程と、前記第2導電層全面に第1の第
2導電形の不純物イオンをドープする工程と、前記第1
及び第2導電層を部分的に除去することによりソース、
ドレーン及び一定電源線を形成する工程と、以上の工程
を完了した結果物全面にゲート酸化膜を形成する工程
と、前記ドレーン及び前記駆動トランジスターのドレー
ンが部分的に露出されるようにコンタクトホールを形成
する工程と、結果物全面に第3導電層を形成する工程
と、前記第3導電層全面に第2の第2導電形の不純物イ
オンをドープする工程と、前記第3導電層を部分的に除
去することによりゲート、及び前記ドレーンと前記駆動
トランジスターのドレーンを連結する連結線を形成する
工程とからなることを特徴とする半導体メモリ装置の製
造方法により達成される。
送トランジスター、二個の駆動トランジスター及び二個
の負荷素子から構成されて、1ビットの情報を記憶する
半導將メモリ装置において、前記負荷素子を製造するた
めの工程は、第1導電層を形成する工程と、前記第1導
電層全面に第1導電形の不純物イオンをドープする工程
と、チャネルが形成される領域の前記第1導電層を除去
する工程と、以上の工程を完了した結果物全面に第2導
電層を形成する工程と、前記第2導電層全面に第1の第
2導電形の不純物イオンをドープする工程と、前記第1
及び第2導電層を部分的に除去することによりソース、
ドレーン及び一定電源線を形成する工程と、以上の工程
を完了した結果物全面にゲート酸化膜を形成する工程
と、前記ドレーン及び前記駆動トランジスターのドレー
ンが部分的に露出されるようにコンタクトホールを形成
する工程と、結果物全面に第3導電層を形成する工程
と、前記第3導電層全面に第2の第2導電形の不純物イ
オンをドープする工程と、前記第3導電層を部分的に除
去することによりゲート、及び前記ドレーンと前記駆動
トランジスターのドレーンを連結する連結線を形成する
工程とからなることを特徴とする半導体メモリ装置の製
造方法により達成される。
【0010】
【作用】本発明によるとPMOS TFTのソース及び
ドレーンを厚く形成して他の導電層との接触時接触特性
を向上させることができ、チャネルを薄く形成すること
によりTFT動作速度を速くできる。また、チャネル領
域に二回のイオン注入を実施してTFTのオン/オフ電
流比を向上させることができ、一つのコンタクトホール
だけを通じてPMOS TFTのドレーンと駆動トラン
ジスターのドレーンとの連結が可能になった。
ドレーンを厚く形成して他の導電層との接触時接触特性
を向上させることができ、チャネルを薄く形成すること
によりTFT動作速度を速くできる。また、チャネル領
域に二回のイオン注入を実施してTFTのオン/オフ電
流比を向上させることができ、一つのコンタクトホール
だけを通じてPMOS TFTのドレーンと駆動トラン
ジスターのドレーンとの連結が可能になった。
【0011】
【実施例】図2に示したように、本発明の方法により具
顕されるPMOS TFTを備えたSRAMセルは、セ
ルの片側に形成され、そのゲートはワードラインと接続
し、そのドレーンは第1ビットラインと接続するNMO
S第1伝送トランジスターT1 と、セルの他の側に形成
されそのゲートは前記ワードラインと接続し、そのドレ
ーンは第2ビットラインと接続するNMOS第2伝送ト
ランジスターT2 と、前記第1伝送トランジスターT1
のソースとそのドレーンが接続し、そのソースは第1一
定電源線Vssと連結され、そのゲートは前記第2伝送
トランジスターT2のソースと接続するNMOS第1駆
動トランジスターT3 と、前記第2伝送トランジスター
T2 のソースとそのドレーンが接続し、そのソースは前
記第1一定電源線Vssと連結され、そのゲートは前記
第1伝送トランジスターT1 のソースと接続するNMO
S第2駆動トランジスターT4 と、そのドレーンは前記
第1駆動トランジスターT3 のドレーンと接続し、その
ソースは第2一定電源線Vccと接続し、そのゲートは
前記第1駆動トランジスターのゲート及び前記第2伝送
トランジスターT2 のソースと接続するPMOS薄膜ト
ランジスターからなる第1負荷素子T5 と、及びそのド
レーンは前記第2駆動トランジスターT4のドレーンと
接続し、そのソースは第2一定電源線Vccと接続し、
そのゲートは前記第2駆動トランジスターT4 のゲート
及び前記第1伝送トランジスターT1 のソースと接続す
るPMOS薄膜トランジスターからなる第2負荷素子T
6 から構成されている。
顕されるPMOS TFTを備えたSRAMセルは、セ
ルの片側に形成され、そのゲートはワードラインと接続
し、そのドレーンは第1ビットラインと接続するNMO
S第1伝送トランジスターT1 と、セルの他の側に形成
されそのゲートは前記ワードラインと接続し、そのドレ
ーンは第2ビットラインと接続するNMOS第2伝送ト
ランジスターT2 と、前記第1伝送トランジスターT1
のソースとそのドレーンが接続し、そのソースは第1一
定電源線Vssと連結され、そのゲートは前記第2伝送
トランジスターT2のソースと接続するNMOS第1駆
動トランジスターT3 と、前記第2伝送トランジスター
T2 のソースとそのドレーンが接続し、そのソースは前
記第1一定電源線Vssと連結され、そのゲートは前記
第1伝送トランジスターT1 のソースと接続するNMO
S第2駆動トランジスターT4 と、そのドレーンは前記
第1駆動トランジスターT3 のドレーンと接続し、その
ソースは第2一定電源線Vccと接続し、そのゲートは
前記第1駆動トランジスターのゲート及び前記第2伝送
トランジスターT2 のソースと接続するPMOS薄膜ト
ランジスターからなる第1負荷素子T5 と、及びそのド
レーンは前記第2駆動トランジスターT4のドレーンと
接続し、そのソースは第2一定電源線Vccと接続し、
そのゲートは前記第2駆動トランジスターT4 のゲート
及び前記第1伝送トランジスターT1 のソースと接続す
るPMOS薄膜トランジスターからなる第2負荷素子T
6 から構成されている。
【0012】前記図2を参照したとき、第1及び第2伝
送トランジスターT1 、T2 、及び第1及及び第2駆動
トランジスターT3 、T4 は半導体基板に形成され、第
1及ひ第2負荷素子として用いられる二個のPMOS薄
膜トランジスターT5 、T6は他の導電層に形成される
ことが分かる。
送トランジスターT1 、T2 、及び第1及及び第2駆動
トランジスターT3 、T4 は半導体基板に形成され、第
1及ひ第2負荷素子として用いられる二個のPMOS薄
膜トランジスターT5 、T6は他の導電層に形成される
ことが分かる。
【0013】図3A、図4A、図5A、図6A及び図7
Aは負荷素子として用いられるPMOS薄膜トランシス
ター(以下、PMOS TFTと称する)を製造するた
めに、本発明の方法により順次にレイアウトされたSR
AMセルのレイアウト図であり、各レイアウト図におい
て斜線を引いた部分は一枚のマスクに描かれるマスクパ
ターンを意味する。また、図3B、図4B、図5B、図
6B及び図7Bは前記図3A、図4A、図5A、図6A
及び図7AのAA’線に沿って切った断面図であり、前
記レイアウト図に描かれたマスクパターンを利用して半
導体メモリ装置を製造する工程を示している。
Aは負荷素子として用いられるPMOS薄膜トランシス
ター(以下、PMOS TFTと称する)を製造するた
めに、本発明の方法により順次にレイアウトされたSR
AMセルのレイアウト図であり、各レイアウト図におい
て斜線を引いた部分は一枚のマスクに描かれるマスクパ
ターンを意味する。また、図3B、図4B、図5B、図
6B及び図7Bは前記図3A、図4A、図5A、図6A
及び図7AのAA’線に沿って切った断面図であり、前
記レイアウト図に描かれたマスクパターンを利用して半
導体メモリ装置を製造する工程を示している。
【0014】まず、図3A及び図3Bを参照すると、フ
ィールド酸化膜形成のためのマスクパターン100、第
1及び第2伝送トランジスターのゲート形成のためのマ
スクパターン110、116、第1及び第2駆動トラン
ジスターのゲート形成のためのマスクバターン112、
114、第1一定電源線を前記駆動トランジスターのソ
ースと接続させるためのコンタクトホール形成のための
マスクパターン120、ビットラインと接続するパッド
と前記伝送トランジスターのドレーンを接続させるため
のコンタクトホール形成のためのマスクパターン12
2、前記第1一定電源線形成のためのマスクパターン1
30、及びビットラインと接続する前記パッド形成のた
めのマスクパターン132を利用して前記第1及び第2
伝送トランジスター(図2のT1 及乙びT2 )、前記第
1及び第2駆動トランジスター(図2のT3 及び
T4 )、及び前記第1一定電源線(図2のVss)を形
成する工程を示したもので、通常の選択酸化法LOCO
S等を利用して基板を活性領域及び非活性領域に限定す
るフィールド酸化膜12を前記マスクパターン100を
適用して形成し、全面にゲート酸化膜及び第1の導電層
を積層した後前記マスクパターン110、112、11
4及び116を適用して第1伝送トランジスターのゲー
ト24と第2伝送トランジスターのゲート(図示せ
ず)、及び第1駆動トランジスターのゲート26と第2
駆動トランジスターのゲート(図示せず)を形成した
後、前記基板の導電形と他の導電形の不純物イオンをド
ープすることにより伝送トランジスターのソース16及
びドレーン及び駆動トランジスターのソース及びドレー
ン16を形成する。
ィールド酸化膜形成のためのマスクパターン100、第
1及び第2伝送トランジスターのゲート形成のためのマ
スクパターン110、116、第1及び第2駆動トラン
ジスターのゲート形成のためのマスクバターン112、
114、第1一定電源線を前記駆動トランジスターのソ
ースと接続させるためのコンタクトホール形成のための
マスクパターン120、ビットラインと接続するパッド
と前記伝送トランジスターのドレーンを接続させるため
のコンタクトホール形成のためのマスクパターン12
2、前記第1一定電源線形成のためのマスクパターン1
30、及びビットラインと接続する前記パッド形成のた
めのマスクパターン132を利用して前記第1及び第2
伝送トランジスター(図2のT1 及乙びT2 )、前記第
1及び第2駆動トランジスター(図2のT3 及び
T4 )、及び前記第1一定電源線(図2のVss)を形
成する工程を示したもので、通常の選択酸化法LOCO
S等を利用して基板を活性領域及び非活性領域に限定す
るフィールド酸化膜12を前記マスクパターン100を
適用して形成し、全面にゲート酸化膜及び第1の導電層
を積層した後前記マスクパターン110、112、11
4及び116を適用して第1伝送トランジスターのゲー
ト24と第2伝送トランジスターのゲート(図示せ
ず)、及び第1駆動トランジスターのゲート26と第2
駆動トランジスターのゲート(図示せず)を形成した
後、前記基板の導電形と他の導電形の不純物イオンをド
ープすることにより伝送トランジスターのソース16及
びドレーン及び駆動トランジスターのソース及びドレー
ン16を形成する。
【0015】次いで、例えば高温酸化膜HTOのような
絶縁物質を結果物全面に塗布し、前記絶縁物質を食刻対
象にする異方性食刻を結果物全面に行うことにより前記
ゲートの側壁に前記ゲートを他の導電層から絶縁させる
ためのスペーサを形成する。第1の絶縁層40は結果物
全面を高温酸化膜のような物質て塗布した後、BPSG
(Boro Phosphorous Silicat
e Glass)のような物質で平坦化させることによ
り形成する。次いでマスクパターン120、122を適
用して第1一定電源線を駆動トランシスターのソースに
接続させるためのコンタクトホール(図示せず)を前記
第1の絶縁層40に形成し、結果物全面に前記コンタク
トホールを埋めるように第2の導電層を蒸着し、前記マ
スクパターン130、132を適用して第1一定電源線
(図示せず)及びビットラインと接続するパッド(図示
せず)を形成した後、結果物全面に平坦化されたBPS
G/化学気相蒸着により形成された二酸化シリコン構造
て第2の絶縁層42を形成する。
絶縁物質を結果物全面に塗布し、前記絶縁物質を食刻対
象にする異方性食刻を結果物全面に行うことにより前記
ゲートの側壁に前記ゲートを他の導電層から絶縁させる
ためのスペーサを形成する。第1の絶縁層40は結果物
全面を高温酸化膜のような物質て塗布した後、BPSG
(Boro Phosphorous Silicat
e Glass)のような物質で平坦化させることによ
り形成する。次いでマスクパターン120、122を適
用して第1一定電源線を駆動トランシスターのソースに
接続させるためのコンタクトホール(図示せず)を前記
第1の絶縁層40に形成し、結果物全面に前記コンタク
トホールを埋めるように第2の導電層を蒸着し、前記マ
スクパターン130、132を適用して第1一定電源線
(図示せず)及びビットラインと接続するパッド(図示
せず)を形成した後、結果物全面に平坦化されたBPS
G/化学気相蒸着により形成された二酸化シリコン構造
て第2の絶縁層42を形成する。
【0016】このとき、前記第1及び第2の導電層には
多結晶シリコンや、多結晶シリコン/シリサイド構造の
ポリサイドを多用し、導電層パターンを形成した後絶縁
物質を塗布するときBPSGを利用した平坦化工程を実
施することにより素子の信頼度向上を図った。
多結晶シリコンや、多結晶シリコン/シリサイド構造の
ポリサイドを多用し、導電層パターンを形成した後絶縁
物質を塗布するときBPSGを利用した平坦化工程を実
施することにより素子の信頼度向上を図った。
【0017】また、下部構造物(前記第1及び第2伝送
トランジスター、第1及び第2駆動トランジスター、第
1一定電源線及びパッドを通称した)は上述の前記マス
クパターン及び製造方法のみならず、既存の特許化され
た他のさまざまななマスクパターン及び製造方法を利用
して製造できることは勿論である。
トランジスター、第1及び第2駆動トランジスター、第
1一定電源線及びパッドを通称した)は上述の前記マス
クパターン及び製造方法のみならず、既存の特許化され
た他のさまざまななマスクパターン及び製造方法を利用
して製造できることは勿論である。
【0018】図4A及び図4Bを参照すると、第2一定
電源線(図2のVcc)、及びPMOS TFTのソー
ス及びドレーンを形成するために第3の導電層形成のた
めのマスクパターン140を利用して前記第3の導電層
36を形成する工程を示したもので、その表面か平坦化
された前記第2の絶縁層42全面に、例えば多結晶シリ
コンのような導電物質を蒸着し、P型不純物イオンて、
例えばBF2 イオンを約1E15イオン/cm2 でドー
プさせた後、前記マスクパターン140を利用してPM
OS TFTのチャネルが形成される領域だけを局部的
にエッチングするためのフォトレジストパターン76を
形成し、前記フォトレジストパターン76を食刻マスク
としてBF2 イオンかドープされている前記多結晶シリ
コンを食刻することにより前記第3の導電層36を形成
する。このとき前記第3の導電層は約1,000Å程度
の厚さに形成されるが、PMOS TFTのソース及び
ドレーンのバルク(bulk)抵抗を減少させ、接触抵
抗を低めるために形成される。通常PMOS TFTの
胴体(ソース、ドレーン及びチャネル)は約500Å程
度の薄い多結晶シリコン層に形成されるので、前記胴体
と以後の工程で形成された他の導電層(例えば、メタル
層(metal layer))を連結するための接触
窓形成のための食刻工程時食刻阻止層として作用しなけ
ればならない前記多結晶シリコン層がその役割を充分に
遂行できず、前記食刻工程により共に除去される場合が
多いが、これは接触抵抗を高めるか接触失敗(cont
actfailure)を誘発する大きな原因として作
用する。本発明はPMOSTFTのソース及びドレーン
を厚く(第3の導電層と第4の導電層の厚さを合せた厚
さ)形成することにより前述した接触失敗を防止し、B
F2 イオンの量を調節することによりPMOS TFT
のソース及びドレーンのバルク抵抗を低めてトランージ
スター動作速度向上を図った。
電源線(図2のVcc)、及びPMOS TFTのソー
ス及びドレーンを形成するために第3の導電層形成のた
めのマスクパターン140を利用して前記第3の導電層
36を形成する工程を示したもので、その表面か平坦化
された前記第2の絶縁層42全面に、例えば多結晶シリ
コンのような導電物質を蒸着し、P型不純物イオンて、
例えばBF2 イオンを約1E15イオン/cm2 でドー
プさせた後、前記マスクパターン140を利用してPM
OS TFTのチャネルが形成される領域だけを局部的
にエッチングするためのフォトレジストパターン76を
形成し、前記フォトレジストパターン76を食刻マスク
としてBF2 イオンかドープされている前記多結晶シリ
コンを食刻することにより前記第3の導電層36を形成
する。このとき前記第3の導電層は約1,000Å程度
の厚さに形成されるが、PMOS TFTのソース及び
ドレーンのバルク(bulk)抵抗を減少させ、接触抵
抗を低めるために形成される。通常PMOS TFTの
胴体(ソース、ドレーン及びチャネル)は約500Å程
度の薄い多結晶シリコン層に形成されるので、前記胴体
と以後の工程で形成された他の導電層(例えば、メタル
層(metal layer))を連結するための接触
窓形成のための食刻工程時食刻阻止層として作用しなけ
ればならない前記多結晶シリコン層がその役割を充分に
遂行できず、前記食刻工程により共に除去される場合が
多いが、これは接触抵抗を高めるか接触失敗(cont
actfailure)を誘発する大きな原因として作
用する。本発明はPMOSTFTのソース及びドレーン
を厚く(第3の導電層と第4の導電層の厚さを合せた厚
さ)形成することにより前述した接触失敗を防止し、B
F2 イオンの量を調節することによりPMOS TFT
のソース及びドレーンのバルク抵抗を低めてトランージ
スター動作速度向上を図った。
【0019】図5A及び図5Bを参照すると、PMOS
TFTの胴体(ソース、ドレーン及びチャネルが形成
される領域)及び第2一定電源線形成のためのマスクパ
ターン150b、150aを利用してPMOS TFT
の胴体(ソース50、ドレーン51及びチャネルが形成
される領域54)及び第2一定電源線(図示せず)を形
成する工程を示したもので、前記第3の導電層36が形
成されている結果物全面に、第4導電層として低温で約
500Å程度の厚さでアモルファスシリコン(amor
phous silicon)を蒸着した後、グレーン
(grain)形成及びグレーンの大きさを増加させる
ため約600℃の温度で、5時間の間、N2 雰園気てア
ニーリングを実施する。
TFTの胴体(ソース、ドレーン及びチャネルが形成
される領域)及び第2一定電源線形成のためのマスクパ
ターン150b、150aを利用してPMOS TFT
の胴体(ソース50、ドレーン51及びチャネルが形成
される領域54)及び第2一定電源線(図示せず)を形
成する工程を示したもので、前記第3の導電層36が形
成されている結果物全面に、第4導電層として低温で約
500Å程度の厚さでアモルファスシリコン(amor
phous silicon)を蒸着した後、グレーン
(grain)形成及びグレーンの大きさを増加させる
ため約600℃の温度で、5時間の間、N2 雰園気てア
ニーリングを実施する。
【0020】一方、図8A及び図8Bはアモルファスシ
リコンの蒸着温度によるクレーンの大きさ及び密度の変
化を示す図面て、論文”A High−Perfor−
mance Stacked−CMOS SRAM C
ell by SolidPhase Growth
Technique゛(Ref,Y.UEMOTOet
al.1990 Symposium on VLS
I Technology,Session 4,pp
21−22)を参照したものである。前記論文による
と、アモルフアスシリコンの蒸着温度によりグレーンの
大きさが変わるとが分かる。例えは、455℃で蒸着さ
れたアモルファスシリコンと515℃で蒸着されたアモ
ルファスシリコンを同じ温度(600℃)、同じ時間
(例えば6時間)でアニーリングするとしてもグレーン
の密度は異なることか分かるが、低い温度(455℃)
て蒸着されたアモルファスシリコンの場合、その密度は
更に低い。これはグレーンの密度はグレーン境界で発生
する漏泄電流と密接な關係を有するが、グレーンの密度
が大きいほどグレーン境界で発生する漏泄電流がもっと
増加することを本発明が属する技術分野で通常の知識を
有する者は明らかに分かる。
リコンの蒸着温度によるクレーンの大きさ及び密度の変
化を示す図面て、論文”A High−Perfor−
mance Stacked−CMOS SRAM C
ell by SolidPhase Growth
Technique゛(Ref,Y.UEMOTOet
al.1990 Symposium on VLS
I Technology,Session 4,pp
21−22)を参照したものである。前記論文による
と、アモルフアスシリコンの蒸着温度によりグレーンの
大きさが変わるとが分かる。例えは、455℃で蒸着さ
れたアモルファスシリコンと515℃で蒸着されたアモ
ルファスシリコンを同じ温度(600℃)、同じ時間
(例えば6時間)でアニーリングするとしてもグレーン
の密度は異なることか分かるが、低い温度(455℃)
て蒸着されたアモルファスシリコンの場合、その密度は
更に低い。これはグレーンの密度はグレーン境界で発生
する漏泄電流と密接な關係を有するが、グレーンの密度
が大きいほどグレーン境界で発生する漏泄電流がもっと
増加することを本発明が属する技術分野で通常の知識を
有する者は明らかに分かる。
【0021】次いで、結果物全面にチャネルの電気的性
質を変化させるために、窒素とひ素をそれぞれ0.5E
12イオン/cm2 〜3.0E15イオン/cm2 と
1.0E12イオン/cm2 〜9.0E12イオン/c
m2 でイオン注入することにより第4の導電層37を形
成する。
質を変化させるために、窒素とひ素をそれぞれ0.5E
12イオン/cm2 〜3.0E15イオン/cm2 と
1.0E12イオン/cm2 〜9.0E12イオン/c
m2 でイオン注入することにより第4の導電層37を形
成する。
【0022】一方、図9A及び図9BはPMOS TF
Tのチャネルが形成される多結晶シリコン(アモルファ
スシリコンを蒸着/アニーリングすると多結晶シリコン
に遷移する)に不純物イオンを注入した後PMOS T
FTを製造したとき、前記不純物イオンの濃度及び種類
の変化によるオン電流及びオフ電流の変化を示したもの
で、前記図9Aは窒素のドープ量を変化させたときのオ
ン電流/オフ電流の変化を、前記図9Bは前記窒素のド
ープ量を2E15イオン/cm2 に固定させた後、ひ素
のドープ量を変化させたときのオン電流/オフ電流の変
化を示す。前記図面によると、窒素イオンは1E15イ
オン/cm2 〜2E15イオン/cm2でドープされた
とき約7桁(order)以上のオン/オフ電流比が得
られることが分かる。しかし、実際SRAMに適用する
ためには一番低い電流値を有する点がVg=OV(Vg
はゲート電圧の意味)、又は若干大きい値に置かなけれ
ばならないのでI−V(電流−電圧)曲線を全体的に右
側に移動させなけれはならないが、そのためにひ素イオ
ン注入を実施した場合が前記図9Bである。前記図9B
によると、一番低い電流値を有する点がVg=OVに置
かれたことが分かり、これのための一番適当なひ素のド
ープ量は1E12イオン/cm2 〜3E12イオン/c
m2 である。通常前記窒素イオンは0.5E15イオン
/cm2 〜3.0E15イオン/cm2 で、前記ひ素
イオンは1.0E12イオン/cm2〜9.2E12イ
オン/cm2 でドープできる。前記図9A及び図9Bの
グラフによると、窒素イオンドープとひ素イオンドープ
を順次に実施することにより、オフ電流は0.2PA以
下に、オン電流は80nA以上得られることが分かるの
でPMOS TFTのオン/オフ電流比を7桁以上にで
きることが分かり、これは4MSRAM基準で換算する
と1μA以下の待機電流が得られる意味である。
Tのチャネルが形成される多結晶シリコン(アモルファ
スシリコンを蒸着/アニーリングすると多結晶シリコン
に遷移する)に不純物イオンを注入した後PMOS T
FTを製造したとき、前記不純物イオンの濃度及び種類
の変化によるオン電流及びオフ電流の変化を示したもの
で、前記図9Aは窒素のドープ量を変化させたときのオ
ン電流/オフ電流の変化を、前記図9Bは前記窒素のド
ープ量を2E15イオン/cm2 に固定させた後、ひ素
のドープ量を変化させたときのオン電流/オフ電流の変
化を示す。前記図面によると、窒素イオンは1E15イ
オン/cm2 〜2E15イオン/cm2でドープされた
とき約7桁(order)以上のオン/オフ電流比が得
られることが分かる。しかし、実際SRAMに適用する
ためには一番低い電流値を有する点がVg=OV(Vg
はゲート電圧の意味)、又は若干大きい値に置かなけれ
ばならないのでI−V(電流−電圧)曲線を全体的に右
側に移動させなけれはならないが、そのためにひ素イオ
ン注入を実施した場合が前記図9Bである。前記図9B
によると、一番低い電流値を有する点がVg=OVに置
かれたことが分かり、これのための一番適当なひ素のド
ープ量は1E12イオン/cm2 〜3E12イオン/c
m2 である。通常前記窒素イオンは0.5E15イオン
/cm2 〜3.0E15イオン/cm2 で、前記ひ素
イオンは1.0E12イオン/cm2〜9.2E12イ
オン/cm2 でドープできる。前記図9A及び図9Bの
グラフによると、窒素イオンドープとひ素イオンドープ
を順次に実施することにより、オフ電流は0.2PA以
下に、オン電流は80nA以上得られることが分かるの
でPMOS TFTのオン/オフ電流比を7桁以上にで
きることが分かり、これは4MSRAM基準で換算する
と1μA以下の待機電流が得られる意味である。
【0023】次いで、PMOS TFTの胴体及び第2
一定電源線形成のための前記マスクバターン150b、
150aを利用してフォトレジストパターン78を形成
し、前記フォトレジストパターン78を食刻マスクとし
て前記第3の導電層36及び第4の導電層37を食刻す
ることによりPMOS TFTの胴体及び第2一定電源
線を完成する。このときPMOS TFTの胴体のうち
ソース50、ドレーン51及び第2一定電源線(図示せ
ず)は第3の導電層36と第4の導電層37が積層され
た形態として形成され、PMOS TFTの胴体のうち
チャネルが形成される領域54は第4の導電層37だけ
で形成されていることが分かるが、これは前記ソース5
0、ドレーン51及び第2一定電源線の厚さとチャネル
の厚さを違わせることにより、各部分の電気的特性を良
くさせるためである。PMOSTFTのソース、ドレー
ン及び第2一定電源線を前記図4A及び図4Bで説明し
たような理由により厚く形成する方が良く、PMOS
TFTのチャネルは薄く形成する方が良い。
一定電源線形成のための前記マスクバターン150b、
150aを利用してフォトレジストパターン78を形成
し、前記フォトレジストパターン78を食刻マスクとし
て前記第3の導電層36及び第4の導電層37を食刻す
ることによりPMOS TFTの胴体及び第2一定電源
線を完成する。このときPMOS TFTの胴体のうち
ソース50、ドレーン51及び第2一定電源線(図示せ
ず)は第3の導電層36と第4の導電層37が積層され
た形態として形成され、PMOS TFTの胴体のうち
チャネルが形成される領域54は第4の導電層37だけ
で形成されていることが分かるが、これは前記ソース5
0、ドレーン51及び第2一定電源線の厚さとチャネル
の厚さを違わせることにより、各部分の電気的特性を良
くさせるためである。PMOSTFTのソース、ドレー
ン及び第2一定電源線を前記図4A及び図4Bで説明し
たような理由により厚く形成する方が良く、PMOS
TFTのチャネルは薄く形成する方が良い。
【0024】前記図5Bの工程で注目しなければならな
い点は、アモルファスシリコンを蒸着/アニーリングす
る工程時前記第3の導電層36にドープされていた不純
物イオン(BF2 イオン)が前記第4の導電層37に拡
散されることと、逆に、前記第4の導電層37にドープ
されている不純物イオン(窒素とひ素イオン)が以後の
さまざまな熱工程により前記第3の導電層36に拡散さ
れることであるが、第3の導電層にドープされている不
純物イオンの量に比べて第4の導電層にドープされてい
る不純物イオンの量がずっと少なく、その厚さもまた、
前記第4の導電層がずっと少ないので、第3及び第4の
導電層が積層される領域(PMOS TFTのソース及
びドレーン、及び第2一定電源線)での電気的特性には
大きな影響は及ぼさない。
い点は、アモルファスシリコンを蒸着/アニーリングす
る工程時前記第3の導電層36にドープされていた不純
物イオン(BF2 イオン)が前記第4の導電層37に拡
散されることと、逆に、前記第4の導電層37にドープ
されている不純物イオン(窒素とひ素イオン)が以後の
さまざまな熱工程により前記第3の導電層36に拡散さ
れることであるが、第3の導電層にドープされている不
純物イオンの量に比べて第4の導電層にドープされてい
る不純物イオンの量がずっと少なく、その厚さもまた、
前記第4の導電層がずっと少ないので、第3及び第4の
導電層が積層される領域(PMOS TFTのソース及
びドレーン、及び第2一定電源線)での電気的特性には
大きな影響は及ぼさない。
【0025】図6A及び図6Bを参照すると、ゲート酸
化膜44、及びPMOS TFTのドレーン51と、駆
動トランシスターのドレーン16を連結するためのコン
タクトホール5形成のためのマスクパターン162を利
用して前記コンタクトホール5を形成する工程を示した
もので、PMOS TFTの胴体及び第2一定電源線が
形成されている結果物全面に、約800Å〜1,200
Å程度の厚さの二酸化シリコン層を810℃程度の温度
で化学気相蒸着法を利用して形成し、結果物全面にフォ
トレジストを塗布した後、前記マスクパターン162を
利用してコンタクトホール形成のためのフォトレジスト
パターン79を形成する。次いで、前記フォトレジスト
パターン79を食刻マスクとした異方性食刻を結果物全
面に行うことにより前記コンタクトホール5を完成す
る。このとき、前記図6Aに示した他のマスクパターン
160は駆動トランジスターのゲートとPMOS TF
Tのゲートを連結するためのコンタクトホール(図示せ
ず)形成のためのマスクパターンである。
化膜44、及びPMOS TFTのドレーン51と、駆
動トランシスターのドレーン16を連結するためのコン
タクトホール5形成のためのマスクパターン162を利
用して前記コンタクトホール5を形成する工程を示した
もので、PMOS TFTの胴体及び第2一定電源線が
形成されている結果物全面に、約800Å〜1,200
Å程度の厚さの二酸化シリコン層を810℃程度の温度
で化学気相蒸着法を利用して形成し、結果物全面にフォ
トレジストを塗布した後、前記マスクパターン162を
利用してコンタクトホール形成のためのフォトレジスト
パターン79を形成する。次いで、前記フォトレジスト
パターン79を食刻マスクとした異方性食刻を結果物全
面に行うことにより前記コンタクトホール5を完成す
る。このとき、前記図6Aに示した他のマスクパターン
160は駆動トランジスターのゲートとPMOS TF
Tのゲートを連結するためのコンタクトホール(図示せ
ず)形成のためのマスクパターンである。
【0026】ー方、図10は前記ゲート酸化膜44厚さ
の変化によるPMOS TFTのオン電流及びオフ電流
の変化を示すグラフで、PMOS TFTをトップゲー
ト構造で形成する場合には下層の導電層に加えられた電
圧によりTFTのしきい値電圧(threshold
voltage)が変化してTFTのオン及びオフ電
流を変化させるが、変数にはチャネル多結晶シリコンの
厚さ、ゲート酸化膜の厚さ及び下層の導電層とチャネル
多結晶シリコンの間の絶縁屑の厚さ等がある。本発明で
は下層の導電層をシリコン基板にし、その間の絶縁層の
厚さを0.6μmにしたとき、ゲート酸化膜の厚さの変
化によるシリコンの基板電圧Vsubの影響を観察し
た。前記グラフによると、ゲート酸化膜の厚さが厚いほ
ど曲線が左側に移動し、Vsubが−15Vのときはそ
の影響が大きく現われることが分かる。したがって、ゲ
ート酸化膜を薄くするほどバック−ゲート効果を減少さ
せられることが分かる。
の変化によるPMOS TFTのオン電流及びオフ電流
の変化を示すグラフで、PMOS TFTをトップゲー
ト構造で形成する場合には下層の導電層に加えられた電
圧によりTFTのしきい値電圧(threshold
voltage)が変化してTFTのオン及びオフ電
流を変化させるが、変数にはチャネル多結晶シリコンの
厚さ、ゲート酸化膜の厚さ及び下層の導電層とチャネル
多結晶シリコンの間の絶縁屑の厚さ等がある。本発明で
は下層の導電層をシリコン基板にし、その間の絶縁層の
厚さを0.6μmにしたとき、ゲート酸化膜の厚さの変
化によるシリコンの基板電圧Vsubの影響を観察し
た。前記グラフによると、ゲート酸化膜の厚さが厚いほ
ど曲線が左側に移動し、Vsubが−15Vのときはそ
の影響が大きく現われることが分かる。したがって、ゲ
ート酸化膜を薄くするほどバック−ゲート効果を減少さ
せられることが分かる。
【0027】また、注目する点は、前記コンタクトホー
ル5は駆動トランジスターのドレーン16とPMOS
TFTのドレーン51が同時に現われるように形成され
るが、これは前記駆動トランシスターのドレーン上に一
つのコンタクトホールを形成し、前記PMOS TFT
のドレーン上に他の一つのコンタクトホールを形成した
後、任意の導電物質で二つのコンタクトホールを同時に
埋めることにより前記二つのドレーンを連結していた従
来の方法よりその工程がずっと簡単になる点で大量生産
に有利である。
ル5は駆動トランジスターのドレーン16とPMOS
TFTのドレーン51が同時に現われるように形成され
るが、これは前記駆動トランシスターのドレーン上に一
つのコンタクトホールを形成し、前記PMOS TFT
のドレーン上に他の一つのコンタクトホールを形成した
後、任意の導電物質で二つのコンタクトホールを同時に
埋めることにより前記二つのドレーンを連結していた従
来の方法よりその工程がずっと簡単になる点で大量生産
に有利である。
【0028】図7A及び図7Bを参照すると、PMOS
TFTのゲート57、及び駆動トランシスターのドレ
ーン16とPMOS TFTのドレーン51を連結する
ための連結線56形成のためのマスクパターン170、
172を利用して前記ゲート57及び連結線56を形成
する工程を示したもので、前記コンタクトホール(図6
Bの参照符号5)が形成されている結果物全面に約1,
000Å程度の厚さで多結晶シリコンを蒸着し、例えは
POCl3 (Phosphorus Oxychlor
ide)のような不純物イオンをドープして33Ω/□
〜55Ω/□の抵抗を有するようにして、第5の導電層
を形成した後、前記マスクパターン170、172を利
用してゲート及び連結線形成のためのフォトレジストパ
ターン80を形成する。次いで、前記フォトレジストパ
ターン80を食刻マスクとし、前記第5の導電層を食刻
対象物として異方性食刻を結果物全面に行うことにより
前記ゲート57及び連結線56を完成する。このとき連
結線として用いられPMOS TFTのドレーン51と
接続する前記第5の導電層は、前記ドレーン51を構成
する第3及び第4の導電層にドープされている不純物イ
オンの導電形とは異なる導電形の不純物イオンがドープ
されているので、その接触部でPNダイオードが形成さ
れる可能性があるので全体SRAMセルの電気的特性を
低下させる恐れがある。また、前記第5の導電層にドー
プされる不純物イオンの量が多くなれば図11に示した
グラフで分かるように、PMOS TFTのオン及びオ
フ特性が変わり正常的な負荷素子役割ができなくなる。
前記図11は第5の導電層の抵抗が33Ω/□のときと
55Ω/□のとき、それぞれPMOS TFTのオン及
びオフ特性を比較したもので、55Ω/□のとき正常的
なPMOS TFTとして動作できることが分かる。
TFTのゲート57、及び駆動トランシスターのドレ
ーン16とPMOS TFTのドレーン51を連結する
ための連結線56形成のためのマスクパターン170、
172を利用して前記ゲート57及び連結線56を形成
する工程を示したもので、前記コンタクトホール(図6
Bの参照符号5)が形成されている結果物全面に約1,
000Å程度の厚さで多結晶シリコンを蒸着し、例えは
POCl3 (Phosphorus Oxychlor
ide)のような不純物イオンをドープして33Ω/□
〜55Ω/□の抵抗を有するようにして、第5の導電層
を形成した後、前記マスクパターン170、172を利
用してゲート及び連結線形成のためのフォトレジストパ
ターン80を形成する。次いで、前記フォトレジストパ
ターン80を食刻マスクとし、前記第5の導電層を食刻
対象物として異方性食刻を結果物全面に行うことにより
前記ゲート57及び連結線56を完成する。このとき連
結線として用いられPMOS TFTのドレーン51と
接続する前記第5の導電層は、前記ドレーン51を構成
する第3及び第4の導電層にドープされている不純物イ
オンの導電形とは異なる導電形の不純物イオンがドープ
されているので、その接触部でPNダイオードが形成さ
れる可能性があるので全体SRAMセルの電気的特性を
低下させる恐れがある。また、前記第5の導電層にドー
プされる不純物イオンの量が多くなれば図11に示した
グラフで分かるように、PMOS TFTのオン及びオ
フ特性が変わり正常的な負荷素子役割ができなくなる。
前記図11は第5の導電層の抵抗が33Ω/□のときと
55Ω/□のとき、それぞれPMOS TFTのオン及
びオフ特性を比較したもので、55Ω/□のとき正常的
なPMOS TFTとして動作できることが分かる。
【0029】一方、第5の導電層から構成された前記ゲ
ート57とPMOS TFTのソース及びドレーン間の
距離Lをオフセットといい、PMOS TFTの電気的
特性を向上させるための方法として採用したが、これは
論文”APolysilicon Transisto
r Technology For Large Ca
pacity SRAMs”(Ref,Shujl.I
KEDA et al.,IEDN’90.pp469
〜472)を参照するとよく分かる。前記論文ではオフ
セットがないPMOS TFTの電気的特性と0.4μ
mオフセットがあるPMOS TFTの電気的特性を比
較したもので、O.4μmオフセットがあるときのPM
OS TFTの電気的特性がオフセットがないときより
すっと向上されたことが分かるが、本発明では前記オフ
セットを0.3μm以上にしPMOS TFTの電気的
特性向上を図った。
ート57とPMOS TFTのソース及びドレーン間の
距離Lをオフセットといい、PMOS TFTの電気的
特性を向上させるための方法として採用したが、これは
論文”APolysilicon Transisto
r Technology For Large Ca
pacity SRAMs”(Ref,Shujl.I
KEDA et al.,IEDN’90.pp469
〜472)を参照するとよく分かる。前記論文ではオフ
セットがないPMOS TFTの電気的特性と0.4μ
mオフセットがあるPMOS TFTの電気的特性を比
較したもので、O.4μmオフセットがあるときのPM
OS TFTの電気的特性がオフセットがないときより
すっと向上されたことが分かるが、本発明では前記オフ
セットを0.3μm以上にしPMOS TFTの電気的
特性向上を図った。
【0030】また、異方性食刻工程後、前記フォトレジ
ストパターン80を除去する前に結果物全面にP型不純
物イオンを、例えば2E13イオン/cm2 以下にドー
プしてLDO(Lightly Doped Offs
et)構造で前記PMOSTFTを作られるか、前記L
DO構造がPMOS TFTにもたらす効果に対しては
論文”Hot−carrier induced lo
n/Ioff improvement of off
set PMOSTFT” (Ref,Hiroshi
FURUTA et al.,1991 Sympo
sium onVLSI Technology, s
ession4, pp27〜28)に詳しく説明され
ている。本発明によると前記LDO構造のため余分のマ
スクパターンが必要でないので(top gate構造
なので)工程が簡単である。
ストパターン80を除去する前に結果物全面にP型不純
物イオンを、例えば2E13イオン/cm2 以下にドー
プしてLDO(Lightly Doped Offs
et)構造で前記PMOSTFTを作られるか、前記L
DO構造がPMOS TFTにもたらす効果に対しては
論文”Hot−carrier induced lo
n/Ioff improvement of off
set PMOSTFT” (Ref,Hiroshi
FURUTA et al.,1991 Sympo
sium onVLSI Technology, s
ession4, pp27〜28)に詳しく説明され
ている。本発明によると前記LDO構造のため余分のマ
スクパターンが必要でないので(top gate構造
なので)工程が簡単である。
【0031】
【発明の効果】上述した本発明による半導体メモリ装置
及びその製造方法によると、PMOSTFTのソース及
びドレーンは厚く形成し、チャネルは薄く形成すること
により素子の動作速度及び接触特性を向上させ、前記二
不純物拡散領域(ソース及びドレーン)とゲート間にオ
フセット領域を形成し、前記オフセット領域に低濃度に
不純物イオンをドープしてLDO構造のPMOS TF
Tを形成することにより負荷素子の電気的特性を向上さ
せたのみならず、チャネル領域として用いられる第4の
導電層に二回の不純物イオンドープ工程(窒素イオン
+ ひ素イオン)を行うことにより、オン/オフ電流比
を7桁以上にして1μm以下の待機電流を維持できる4
mb SRAM製造を可能にしたし、PMOS TFT
のドレーンと駆動トランジスターのドレーンを連結する
連結線を二個のコンタクトホールを通じて形成せず、一
つのコンタクトホールに直接形成することにより製造工
程を簡単にした。また、PMOS TFTのソース及び
ドレーン又はLDO構造を形成するために別途のマスク
が必要でない。上述の本発明の効果によると本発明は4
Mb以上級SRAM素子に適切なメモリ装置及び製造方
法であることが分かる。
及びその製造方法によると、PMOSTFTのソース及
びドレーンは厚く形成し、チャネルは薄く形成すること
により素子の動作速度及び接触特性を向上させ、前記二
不純物拡散領域(ソース及びドレーン)とゲート間にオ
フセット領域を形成し、前記オフセット領域に低濃度に
不純物イオンをドープしてLDO構造のPMOS TF
Tを形成することにより負荷素子の電気的特性を向上さ
せたのみならず、チャネル領域として用いられる第4の
導電層に二回の不純物イオンドープ工程(窒素イオン
+ ひ素イオン)を行うことにより、オン/オフ電流比
を7桁以上にして1μm以下の待機電流を維持できる4
mb SRAM製造を可能にしたし、PMOS TFT
のドレーンと駆動トランジスターのドレーンを連結する
連結線を二個のコンタクトホールを通じて形成せず、一
つのコンタクトホールに直接形成することにより製造工
程を簡単にした。また、PMOS TFTのソース及び
ドレーン又はLDO構造を形成するために別途のマスク
が必要でない。上述の本発明の効果によると本発明は4
Mb以上級SRAM素子に適切なメモリ装置及び製造方
法であることが分かる。
【0032】なお、本発明は前記実施例に限定されるも
のではなく、本発明の思想を逸脱しない範囲で種々の改
変をなし得ることは勿論である。
のではなく、本発明の思想を逸脱しない範囲で種々の改
変をなし得ることは勿論である。
【図1】 負荷素子として高抵抗の多結晶シリコンを用
いた従来のSRAMセルの回路図である。
いた従来のSRAMセルの回路図である。
【図2】 負荷素子としてPMOS TFTを用いたS
RAMセルの回路図である。
RAMセルの回路図である。
【図3】 Aは本発明の方法により順次にレイアウトさ
れたSRAMセルのレイアウト図、Bは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのAに
おけるAA′線断面図である。
れたSRAMセルのレイアウト図、Bは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのAに
おけるAA′線断面図である。
【図4】 Aは本発明の方法により順次にレイアウトさ
れたSRAMセルのレイアウト図、Bは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのAに
おけるAA′線断面図である。
れたSRAMセルのレイアウト図、Bは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのAに
おけるAA′線断面図である。
【図5】 Aは本発明の方法により順次にレイアウトさ
れたSRAMセルのレイアウト図、Bは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのAに
おけるAA′線断面図である。
れたSRAMセルのレイアウト図、Bは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのAに
おけるAA′線断面図である。
【図6】 Aは本発明の方法により順次にレイアウトさ
れたSRAMセルのレイアウト図、Bは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのAに
おけるAA′線断面図である。
れたSRAMセルのレイアウト図、Bは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのAに
おけるAA′線断面図である。
【図7】 Aは本発明の方法により順次にレイアウトさ
れたSRAMセルのレイアウト図、Bは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのAに
おけるAA′線断面図である。
れたSRAMセルのレイアウト図、Bは本発明の方法に
よる半導体メモリ装置の製造方法を説明するためのAに
おけるAA′線断面図である。
【図8】 A及びBはアモルフア又シリコンの蒸着温度
変化によるグレーンの大きさ及び密度変化を示したテー
ブル及びグラフである。
変化によるグレーンの大きさ及び密度変化を示したテー
ブル及びグラフである。
【図9】 A及びBは不純物イオンの種類及びドープ濃
度変化による RMOS TFTのオン/オフ電流比の
変化を示すグラフである。
度変化による RMOS TFTのオン/オフ電流比の
変化を示すグラフである。
【図10】 ゲート酸化膜の厚さの変化によるオン/オ
フ電流比の変化を示すグラフである。
フ電流比の変化を示すグラフである。
【図11】 不純物イオンのドープ濃度の変化による面
抵抗変化を示すグラフである。
抵抗変化を示すグラフである。
12 フィールド酸化膜 16 伝送トランシスターのソース、駆動トランジス
ターのドレーン 24 第1伝送トランジスター 26 第1駆動トランシスター 40 第1の絶縁層 42 第2の絶縁層 44 ゲート酸化膜 50 PMOS TFTのソース 51 PMOS TFTのドレーン 54 チャネル領域 56 連結線 57 ゲート 80 フォトレジストパターン
ターのドレーン 24 第1伝送トランジスター 26 第1駆動トランシスター 40 第1の絶縁層 42 第2の絶縁層 44 ゲート酸化膜 50 PMOS TFTのソース 51 PMOS TFTのドレーン 54 チャネル領域 56 連結線 57 ゲート 80 フォトレジストパターン
Claims (28)
- 【請求項1】 二個の伝送トランジスター、二個の駆動
トランジスター及び二個の負荷素子から構成されて、1
ビットの情報を記憶する半導体メモリ装置において、 前記負荷素子は、第1及び第2導電層によって構成され
て一定電源線に接続されるソースと、同じく第1及び第
2導電層によって構成されて駆動トランジスターのドレ
ーンに接続されるドレーンと、 第2導電層だけで形成されるチャネルと、ゲート絶縁膜
を介して前記チャネルに結合する第3導電層として形成
されたゲート電極から構成されることを特徴とする半導
体メモリ装置。 - 【請求項2】 前記第1導電層は前記第2導電層より厚
いことを特徴とする請求項1記載の半導体メモリ装置。 - 【請求項3】 前記第2導電層の厚さは約500Å程度
であることを特徴とする請求項2記載の半導体メモリ装
置。 - 【請求項4】 前記ゲート酸化膜の厚さは約800Å〜
1,200Å程度であることを特徴とする請求項1記載
の半導体メモリ装置。 - 【請求項5】 前記所定の距離は0.3μm以上である
ことを特徴とする請求項1記載の半導体メモリ装置。 - 【請求項6】 前記一定電源供給線は第1及び第2導電
層が順次に積層された形態として形成されたことを特徴
とする請求項1記載の半導体メモリ装置。 - 【請求項7】 前記第1、第2及び第3導電層は多結晶
シリコンであることを特徴とする請求項1記載の半導体
メモリ装置。 - 【請求項8】 前記第3導電層の厚さは約1,000Å
程度であることを特徴とする請求項1記載の半導体メモ
リ装置。 - 【請求項9】 前記ソース及びドレーンは第1のP型不
純物イオンが高濃度でドープされており、前記ソース及
びドレーンと前記ゲート間のチャネル領域には第2のP
型不純物イオンが低濃度でドープされていることを特徴
とする請求項1記載の半導体メモリ装置。 - 【請求項10】 前記第1のP型不純物イオンはBF2
イオンであることを特徴とする請求項9記載の半導体メ
モリ装置。 - 【請求項11】 前記高濃度は約1E15イオン/cm
2 で、前記低濃度は2E13イオン/cm2 以下でドー
プされたことを特徴とする請求項9記載の半導体メモリ
装置。 - 【請求項12】 前記ドレーンは一つのコンタクトホー
ルを通じて前記駆動トランジスターのドレーンと連結さ
れることを特徴とする請求項1記載の半導体メモリ装
置。 - 【請求項13】 前記第2導電層には窒素、及びひ素イ
オンが0.5E15イオン/cm2 〜3.0E15イオ
ン/cm2 、及び1.0E12イオン/cm2 〜9.0
E12イオン/cm2 の濃度てドープされていることを
特徴とする請求項1記載の半導体メモリ装置。 - 【請求項14】 二個の伝送トランジスター、二個の駆
動トランジスター及び二個の負荷素子から構成されて、
1ビットの情報を記憶する半導体メモリ装置において、
前記負荷素子を製造するための工程は、第1導電層を形
成する工程と、前記第1導電層全面に第1導電形の不純
物イオンをドープする工程と、チャネルが形成される領
域の前記第1導電層を除去する工程と、以上の工程を完
了した結果物全面に第2導電層を形成する工程と、前記
第2導電層全面に第1の第2導電形の不純物イオンをド
ープする工程と、前記第1及び第2導電層を部分的に除
去することによりソース、ドレーン及び一定電源線を形
成する工程と、以上の工程を完了した結果物全面にゲー
ト酸化膜を形成する工程と、前記ドレーン及び前記駆動
トランジスターのドレーンが部分的に露出されるように
コンタクトホールを形成する工程と、結果物全面に第3
導電層を形成する工程と、前記第3導電層全面に第2の
第2導電形の不純物イオンをドープする工程と、前記第
3導電層を部分的に除去することによりゲート、及び前
記ドレーンと前記、駆動トランジスターのドレーンを連
結する連結線を形成する工程とからなることを特徴とす
る半導体メモリ装置の製造方法。 - 【請求項15】 前記第1導電層を形成する工程はその
表面が平坦化された絶縁物質層上て行われることを特徴
とする請求項14記載の半導体メモリ装置の製造方法。 - 【請求項16】 前記第1導電形はP型であり、前記第
2導電形はN型であることを特徴とする請求項14記載
の半導体メモリ装置の製造方法。 - 【請求項17】 前記第1導電形の不純物イオンとして
BF2 イオンを用いることを特徴とする請求項14記載
の半導体メモリ装置の製造方法。 - 【請求項18】 前記BF2 イオンは約1E15イオン
/cm2 でドープされることを特徴とする請求項17記
載の半導体メモリ装置の製造方法。 - 【請求項19】 前記第2導電層として用いられる多結
晶シリコンは、アモルファスシリコンを蒸着した後、約
600℃で5時間、N2 雰囲気てアニーリングして形成
されることを特徴とする請求項14記載の半導体メモリ
装置の製造方法。 - 【請求項20】 前記アモルファスシリコンは約450
℃〜500℃で蒸着されることを特徴とする請求項19
記載の半導体メモリ装置の製造方法。 - 【請求項21】 前記第2導電層全面に第1の第2導電
形の不純物イオンをドープする工程は、窒素イオンをド
ープする工程とひ素イオンをドープする工程で行われる
ことを特徴とする請求項14記載の半導体メモリ装置の
製造方法。 - 【請求項22】 前記窒素イオンは約0.5E15イオ
ン/cm2 〜3.0E12イオン/cm2 で、前記ひ素
イオンは約1.0E12イオン/cm2 〜9.2E12
イオン/cm2 てドープされることを特徴とする請求項
21記載の半導体メモリ装置の製造方法。 - 【請求項23】 前記ゲート酸化膜を構成する物質とし
て化学気相蒸着法を利用して蒸着される二酸化シリコン
を用いることを特徴とする請求項14記載の半導体メモ
リ装置の製造方法。 - 【請求項24】 前記ゲート酸化膜は約800Å〜12
00Å程度の厚さとして形成されることを特徴とする請
求項23記載の半導体メモリ装置の製造方法。 - 【請求項25】 前記第3導電層全面に第2の第2導電
形の不純物イオンをドープする工程は、前記第3導電層
が約33Ω/□〜55Ω/□の抵抗を有するようにPO
Cl3 イオンをドープする工程であることを特徴とする
請求項14記載の半導体メモリ装置の製造方法。 - 【請求項26】 前記第3導電層を部分的に除去するこ
とによりゲート、及び前記ドレーンと前記駆動トランジ
スターのドレーンを連結する連結線を形成する工程は、
前記第3導電層全面にフォトレジストを塗布する工程、
前記ゲート、及び前記ドレーンと前記駆動トランジスタ
ーのドレーンを連結する連結線形成のためのフォトレジ
ストパターンを形成する工程、前記フォトレジストパタ
ーンを食刻マスクとして前記第3導電層を異方性食刻す
る工程、及び前記フォトレジストパターンを除去する工
程からなることを特徴とする請求項14記載の半導体メ
モリ装置の製造方法。 - 【請求項27】 前記第3導電層を異方性食刻する工程
後、結果物全面に第1導電形の不純物イオンをドープす
る工程を追加することを特徴とする請求項26記載の半
導体メモリ装置の製造方法。 - 【請求項28】 前記結果物全面に第1導電形の不純物
イオンをドープする工程において、前記第1導電形の不
純物イオンを約2E13イオン/cm2 以下の濃度でド
ープすることを特徴とする請求項27記載の半導体メモ
リ装置の製造方法。
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