JPH04144165A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04144165A JPH04144165A JP2266956A JP26695690A JPH04144165A JP H04144165 A JPH04144165 A JP H04144165A JP 2266956 A JP2266956 A JP 2266956A JP 26695690 A JP26695690 A JP 26695690A JP H04144165 A JPH04144165 A JP H04144165A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置及びその製造方法に係わり、特に
、積層型の半導体装置を形成する製造方法に関する。
、積層型の半導体装置を形成する製造方法に関する。
［従来の技術］
近年、半導体素子の高集積化が進み、４ＭＤＲＡＭ、Ｉ
ＭＳＲＡＭ等の量産や１６Ｍ、６４ＭＤＲＡＭ、４ＭＳ
ＲＡＭ等の開発・試作が活発に行われている。今後、こ
れらの半導体素子の高密度化が更に進むにつれて、三次
元構造の半導体素子実現に対する期待が更に高まるもの
と予想される。
ＭＳＲＡＭ等の量産や１６Ｍ、６４ＭＤＲＡＭ、４ＭＳ
ＲＡＭ等の開発・試作が活発に行われている。今後、こ
れらの半導体素子の高密度化が更に進むにつれて、三次
元構造の半導体素子実現に対する期待が更に高まるもの
と予想される。
ＳＲＡＭを例にとると、４Ｍ以上のＳＲＡＭでは、メモ
リーセルに高抵抗ｐｏｌｙ−３ｉを用いた４−Ｔ型のＳ
ＲＡＭやシリコン基板上にｎチャンネルとｐチャンネル
のＭＯＳＦＥＴを形成した６−Ｔ型のＳＲＡＭに代わり
、積層０ＭＯ３構造のＳＲＡＭが検討、試作されている
。積層０ＭＯ３構造では、シリコン基板上にｎチャンネ
ルＭＯ３ＦＥＴが形成され、絶縁材料を挟んでｐチャン
ネルｐｏｌｙ−３ｉＴＦＴが積層された構造になってお
り、４−Ｔ型と６−Ｔ型の長所を持ち合わせている。即
ち、ｐチャンネルをｐｏｌｙ−３ｉＴＦＴで形成し、積
層構造とすることで４−Ｔ型とほぼ同じセルサイズで０
ＭＯ３構造を実現でき、高集積性、ソフトエラー耐性、
低消費電力性等に優れたＳＲＡＭが実現できる。
リーセルに高抵抗ｐｏｌｙ−３ｉを用いた４−Ｔ型のＳ
ＲＡＭやシリコン基板上にｎチャンネルとｐチャンネル
のＭＯＳＦＥＴを形成した６−Ｔ型のＳＲＡＭに代わり
、積層０ＭＯ３構造のＳＲＡＭが検討、試作されている
。積層０ＭＯ３構造では、シリコン基板上にｎチャンネ
ルＭＯ３ＦＥＴが形成され、絶縁材料を挟んでｐチャン
ネルｐｏｌｙ−３ｉＴＦＴが積層された構造になってお
り、４−Ｔ型と６−Ｔ型の長所を持ち合わせている。即
ち、ｐチャンネルをｐｏｌｙ−３ｉＴＦＴで形成し、積
層構造とすることで４−Ｔ型とほぼ同じセルサイズで０
ＭＯ３構造を実現でき、高集積性、ソフトエラー耐性、
低消費電力性等に優れたＳＲＡＭが実現できる。
［発明が解決しようとする課題］
ところが、従来のｐｏｌｙ−３ｉＴＦＴを積層した半導
体素子では、以下に述べる問題点があった。 （１）
ｐｏｌｙ−３ｉ膜をＬＰＣＶＤ法で５９０℃〜６３０℃
程度で成膜するか、面相成長法ｐｏｌｙ−ｓｉ膜を結晶
成長させる方法がおもに用いられていたが、この様な方
法で形成したｐｏｌｙ−３ｉ膜の結晶性は必ずしも良好
では無く、結晶化率が９５％を越える膜や結晶粒内にｔ
ｗ ｉｎ等の欠陥が少ない高品質のｐｏｌｙ−３ｉ膜
を低温で形成することが困難であった。そのため、ＴＰ
Ｔのオフ電流の低減、オン電流の増大が困難となってい
た。 （２）ｐｏｌｙ−３ｉＴＦＴのソース・ドレイ
ン領域をイオンインプラ法で形成し、６００°Ｃ〜９０
０℃程度で活性化する方法が一般に用いられていたが、
この方法では活性化アニル時に不純物が横方向に拡散し
、実効チャンネル長を減少させるために、ゲート長１μ
ｍ以下のＴＰＴを再現性良く形成することが困難であっ
た。
体素子では、以下に述べる問題点があった。 （１）
ｐｏｌｙ−３ｉ膜をＬＰＣＶＤ法で５９０℃〜６３０℃
程度で成膜するか、面相成長法ｐｏｌｙ−ｓｉ膜を結晶
成長させる方法がおもに用いられていたが、この様な方
法で形成したｐｏｌｙ−３ｉ膜の結晶性は必ずしも良好
では無く、結晶化率が９５％を越える膜や結晶粒内にｔ
ｗ ｉｎ等の欠陥が少ない高品質のｐｏｌｙ−３ｉ膜
を低温で形成することが困難であった。そのため、ＴＰ
Ｔのオフ電流の低減、オン電流の増大が困難となってい
た。 （２）ｐｏｌｙ−３ｉＴＦＴのソース・ドレイ
ン領域をイオンインプラ法で形成し、６００°Ｃ〜９０
０℃程度で活性化する方法が一般に用いられていたが、
この方法では活性化アニル時に不純物が横方向に拡散し
、実効チャンネル長を減少させるために、ゲート長１μ
ｍ以下のＴＰＴを再現性良く形成することが困難であっ
た。
又、チャンネル領域を成す多結晶シリコン層の膜厚は、
５００Ａ程度以下、望ましくは５０Ａ〜２５０人程度ま
で薄膜化することで、オフ電流の低減、ｖｔｈの低減等
の高性能化が実現できる。ところが、この様な薄膜にソ
ース・ドレイン領域を形成した場合、シート抵抗を十分
に下げることができない等の問題もある。
５００Ａ程度以下、望ましくは５０Ａ〜２５０人程度ま
で薄膜化することで、オフ電流の低減、ｖｔｈの低減等
の高性能化が実現できる。ところが、この様な薄膜にソ
ース・ドレイン領域を形成した場合、シート抵抗を十分
に下げることができない等の問題もある。
そこで、本発明はより簡便かつ実用的な方法で、結晶性
の高い多結晶シリコンを低温で再現性良く形成し、高性
能なｐｏｌｙ−３ｉＴＦＴを低温形成する方法を提供す
るものである。更に、本発明はゲート長１μｍ以下の微
細なｐｏｌｙ−ＳｉＴＦＴを形成する方法も提供する。
の高い多結晶シリコンを低温で再現性良く形成し、高性
能なｐｏｌｙ−３ｉＴＦＴを低温形成する方法を提供す
るものである。更に、本発明はゲート長１μｍ以下の微
細なｐｏｌｙ−ＳｉＴＦＴを形成する方法も提供する。
［課題を解決するための手段］
本発明の半導体装置は、
１）絶縁ゲート型半導体装置のチャンネル領域がシリコ
ンを主体とする多結晶半導体で形成された半導体装置に
おいて、ゲート電極、ゲート絶縁層、少なくともチャン
ネル部に対応した領域に開口部を有するソース・ドレイ
ン領域を成す薄膜、チャンネル領域を成すシリコンを主
体とする多結晶半導体層がこの順で積層された構造を有
することを特徴とする。
ンを主体とする多結晶半導体で形成された半導体装置に
おいて、ゲート電極、ゲート絶縁層、少なくともチャン
ネル部に対応した領域に開口部を有するソース・ドレイ
ン領域を成す薄膜、チャンネル領域を成すシリコンを主
体とする多結晶半導体層がこの順で積層された構造を有
することを特徴とする。
２）前記絶縁ゲート型半導体装置のチャンネル長が１ミ
クロン以下であることを特徴とする。
クロン以下であることを特徴とする。
３）前記チャンネル領域を成すシリコンを主体とする多
結晶半導体層の膜厚が５０Ａ〜２５０Ａであることを特
徴とする特 ４）前記多結晶半導体層の結晶化率が９９．５％以上で
あることを特徴とする。
結晶半導体層の膜厚が５０Ａ〜２５０Ａであることを特
徴とする特 ４）前記多結晶半導体層の結晶化率が９９．５％以上で
あることを特徴とする。
５）前記ソース・ドレイン領域を成す薄膜が不純物をド
ープした多結晶シリコンより成ることを特徴とする。
ープした多結晶シリコンより成ることを特徴とする。
６）前記不純物をドープした多結晶シリコン層の抵抗率
が５ｘ１ｏ−４Ωｃｍ以下であることを特徴とする。
が５ｘ１ｏ−４Ωｃｍ以下であることを特徴とする。
更に、本発明の半導体装置の製造方法は、７）チャンネ
ル領域を成すシリコンを主体とする多結晶半導体層を、
弗素、塩素の内の少なくとも一方の元素を含むガスを少
なくとも用い、前記ガスをプラズマ状に励起分解し、成
膜する工程を少なくとも有することを特徴とする。
ル領域を成すシリコンを主体とする多結晶半導体層を、
弗素、塩素の内の少なくとも一方の元素を含むガスを少
なくとも用い、前記ガスをプラズマ状に励起分解し、成
膜する工程を少なくとも有することを特徴とする。
８）前記工程の基板温度が３００℃〜６００℃であるこ
とを特徴とする。
とを特徴とする。
９）ソース・ドレイン領域を成す不純物をドープしたシ
リコンを主体とする多結晶半導体層を、弗素、塩素の内
の少なくとも一方の元素を含むガスを少なくとも用い、
前記ガスをプラズマ状に励起分解し、成膜する工程を少
なくとも有することを特徴とする。
リコンを主体とする多結晶半導体層を、弗素、塩素の内
の少なくとも一方の元素を含むガスを少なくとも用い、
前記ガスをプラズマ状に励起分解し、成膜する工程を少
なくとも有することを特徴とする。
１０）前記工程の基板温度が３００℃〜６００℃である
ことを特徴とする。
ことを特徴とする。
［実施例］
第３図は、従来の半導体装置の断面図の一例である。尚
、第３図では半導体素子としてスタ・ソフト型ＣＭＯ３
を例としている。第３図において、３０１はシリコン基
板、３０２はｐ−ｗｅｌｌ領域、３０３はＬＯＣＯ３酸
化法で形成した素子分離領域、３０４はゲート絶縁膜、
３０５ｐ ｏ Ｉ Ｖ−３ｉ等を素子材としたゲート電
極、３０６はｎ十拡散領域、３０７はゲート絶縁膜を成
す絶縁層、３０８はチャンネル領域を成す多結晶シリコ
ン層、３０９はソース・ドレイン領域を成すｐ十拡散領
域であり、イオンインプラ法でボロンを打ち込んだ後、
６００℃〜９００℃程度で活性化する方法が一般に用い
られている。しかし、この方法では活性化アニール時に
不純物が横方向に拡散し、実効チャンネル長を減少させ
るために、ゲート長１μｍ以下のＴＰＴを再現住良く形
成することが困難であった。又、チャンネル領域を成す
多結晶シリコン層の膜厚は、５００人程度数下、望まし
くは５０人〜２５０人度数まで薄膜化することで、オフ
電流の低減、ｖｔｈの低減等の高性能化が実現できる６
ところが、従来の素子構造では、前述の理由で多結晶
シリコン膜を薄膜化した場合、ソース・ドレイン領域の
シート抵抗を十分に下げることができない等の問題もあ
った。本発明はこの様な問題を解決するもので、以下、
その詳細を実施例に基づき説明する。
、第３図では半導体素子としてスタ・ソフト型ＣＭＯ３
を例としている。第３図において、３０１はシリコン基
板、３０２はｐ−ｗｅｌｌ領域、３０３はＬＯＣＯ３酸
化法で形成した素子分離領域、３０４はゲート絶縁膜、
３０５ｐ ｏ Ｉ Ｖ−３ｉ等を素子材としたゲート電
極、３０６はｎ十拡散領域、３０７はゲート絶縁膜を成
す絶縁層、３０８はチャンネル領域を成す多結晶シリコ
ン層、３０９はソース・ドレイン領域を成すｐ十拡散領
域であり、イオンインプラ法でボロンを打ち込んだ後、
６００℃〜９００℃程度で活性化する方法が一般に用い
られている。しかし、この方法では活性化アニール時に
不純物が横方向に拡散し、実効チャンネル長を減少させ
るために、ゲート長１μｍ以下のＴＰＴを再現住良く形
成することが困難であった。又、チャンネル領域を成す
多結晶シリコン層の膜厚は、５００人程度数下、望まし
くは５０人〜２５０人度数まで薄膜化することで、オフ
電流の低減、ｖｔｈの低減等の高性能化が実現できる６
ところが、従来の素子構造では、前述の理由で多結晶
シリコン膜を薄膜化した場合、ソース・ドレイン領域の
シート抵抗を十分に下げることができない等の問題もあ
った。本発明はこの様な問題を解決するもので、以下、
その詳細を実施例に基づき説明する。
第１図は、本発明の実施例における半導体装置の断面図
の一例である。尚、第１図では半導体素子としてスタッ
クド型ＣＭＯ３を例としている。
の一例である。尚、第１図では半導体素子としてスタッ
クド型ＣＭＯ３を例としている。
第１図において、１０１はシリコン基板、１０２はｐ−
ｗｅｌｌ領域、１０３はＬＯＧＯ３酸化法で形成した素
子分離領域、１０４はゲート絶縁膜、１０５ｐ ｏ １
ｙ−３ｉ等を素子材としたゲート電極、１０６はｎ十
拡散領域、１０７はゲート絶縁膜を成す絶縁層、１０９
ソース・ドレイン領域を成す不純物をドープした多結晶
シリコン層、１０８はチャンネル領域を成す多結晶シリ
コン層である０本発明では、ｐｏｌｙ−３ｉＴＦＴのソ
ース・ドレイン領域を不純物をドープした多結晶シリコ
ン層で形成するため、活性化アニール時に不純物が横方
向に拡散し、実効チャンネル長を減少させる問題も起き
ず、ゲート長１μｍ以下のＴＰＴを再現性良く形成する
ことができるようになった。即ち、本発明の積層構造の
ＴＦＴでは、フォト工程のパターン精度のみに依存して
、実効チャンネル長を制御できるため、サブミクロンの
ｐｏｌｙ−３ｉＴＦＴを再現性良く形成することができ
る。又、チャンネル領域を成す多結晶シリコン層の膜厚
は、５００Ａ程度以下、望ましくは５０人〜２５０Ａ程
度まで薄膜化することで、オフ電流の低減、ｖｔｈの低
減等の高性能化が実現できる。ところが、従来の構造で
はチャンネル領域の多結晶シリコンと同一の薄膜にソー
ス・ドレイン領域を形成する構造のため、シート抵抗が
高くなるという問題もあった。しかし、本発明ではソー
ス・ドレイン領域をチャンネル領域とは別に形成するた
め、チャンネル領域の膜厚とソース・ドレイン領域の膜
厚を独立に設定でき、上述の問題を回避することができ
る。
ｗｅｌｌ領域、１０３はＬＯＧＯ３酸化法で形成した素
子分離領域、１０４はゲート絶縁膜、１０５ｐ ｏ １
ｙ−３ｉ等を素子材としたゲート電極、１０６はｎ十
拡散領域、１０７はゲート絶縁膜を成す絶縁層、１０９
ソース・ドレイン領域を成す不純物をドープした多結晶
シリコン層、１０８はチャンネル領域を成す多結晶シリ
コン層である０本発明では、ｐｏｌｙ−３ｉＴＦＴのソ
ース・ドレイン領域を不純物をドープした多結晶シリコ
ン層で形成するため、活性化アニール時に不純物が横方
向に拡散し、実効チャンネル長を減少させる問題も起き
ず、ゲート長１μｍ以下のＴＰＴを再現性良く形成する
ことができるようになった。即ち、本発明の積層構造の
ＴＦＴでは、フォト工程のパターン精度のみに依存して
、実効チャンネル長を制御できるため、サブミクロンの
ｐｏｌｙ−３ｉＴＦＴを再現性良く形成することができ
る。又、チャンネル領域を成す多結晶シリコン層の膜厚
は、５００Ａ程度以下、望ましくは５０人〜２５０Ａ程
度まで薄膜化することで、オフ電流の低減、ｖｔｈの低
減等の高性能化が実現できる。ところが、従来の構造で
はチャンネル領域の多結晶シリコンと同一の薄膜にソー
ス・ドレイン領域を形成する構造のため、シート抵抗が
高くなるという問題もあった。しかし、本発明ではソー
ス・ドレイン領域をチャンネル領域とは別に形成するた
め、チャンネル領域の膜厚とソース・ドレイン領域の膜
厚を独立に設定でき、上述の問題を回避することができ
る。
第２図は、本発明の実施例における半導体装置の製造工
程図の一例である。尚、第２図では３次元トランジスタ
への簡単な応用例（スタックド型ＣＭＯ３）を示す。
程図の一例である。尚、第２図では３次元トランジスタ
への簡単な応用例（スタックド型ＣＭＯ３）を示す。
第２図において、 （ａ）は、シリコン基板２０１にｐ
−ｗｅｌｌ領域２０２を形成し、ＬＯＣＯ３酸化法で素
子分Ｍ領域２０３を形成する工程である。
−ｗｅｌｌ領域２０２を形成し、ＬＯＣＯ３酸化法で素
子分Ｍ領域２０３を形成する工程である。
（ｂ）は、ゲート絶縁膜２０４を形成後、ゲート電極２
０５をｐｏｌｙ−３ｉ等を素子材とし形成後、所定の形
状にパターン形成し、ソース・ドレイン領域を成すｎ°
拡散層２０６を形成する工程である。
０５をｐｏｌｙ−３ｉ等を素子材とし形成後、所定の形
状にパターン形成し、ソース・ドレイン領域を成すｎ°
拡散層２０６を形成する工程である。
（Ｃ）は、ゲート絶縁膜を成す絶縁層２０７を形成し、
コンタクトホールを開け、ソース・ドレイン領域を成す
不純物をドープした多結晶シリコン層２１０を５００Ａ
〜４０００Ａ程度形成し、所定の形状にパターン形成す
る工程である。多結晶シリコン層の形成方法としては、
プラズマＣＶＤ法（ＰＣＶＤ法）で基板温度３００°Ｃ
〜４５０ ’Ｃ程度の低温で多結晶シリコンを膜厚５０
０Ａ〜３５００Ａ程度成膜する方法がある。以下に、成
膜条件の一例を示す。反応ガスとして、モノシラン（Ｓ
ｉ Ｈｊ）、ジクロルシラン（ＳｉＨ２Ｃ１２）、Ｂ
２を用い、混合比を例えば、５ｉＨｊ： ５ＩＨ２Ｃ
１２＝１＋ ２０〜に ２００程度、 Ｓ ｉＨ４：
）（２＝ ｌ： １００〜１： １０００程度
に設定し、ドーピングガスとして、ジボラン（Ｂ２Ｈ６
）等を用い、例えば、５ｉＨｊ： Ｂ２Ｈ６：１：
０．００２〜１：０．０４程度の混合比で混合する。基
板温度を３００°Ｃ〜４５０°Ｃ程度に保持し、ｒｆパ
ワーを印加し反応ガスを分解し、不純物をドープした低
抵抗多結晶シリコンを成膜する。この様にして形成され
た多結晶シリコンのシート抵抗は１０００人の膜厚で６
０〜１００Ω／口であり、低抵抗な多結晶シリコンを低
温で成膜することができた。又、基板温度を４５０℃〜
６００℃程度の比較的高温で成膜した場合、上述のシー
ト抵抗の値は４０〜６ｏΩ／ロ程度まで下げることもで
きる。尚、多結晶シリコンの形成方法はこれに限定され
るものではない。
コンタクトホールを開け、ソース・ドレイン領域を成す
不純物をドープした多結晶シリコン層２１０を５００Ａ
〜４０００Ａ程度形成し、所定の形状にパターン形成す
る工程である。多結晶シリコン層の形成方法としては、
プラズマＣＶＤ法（ＰＣＶＤ法）で基板温度３００°Ｃ
〜４５０ ’Ｃ程度の低温で多結晶シリコンを膜厚５０
０Ａ〜３５００Ａ程度成膜する方法がある。以下に、成
膜条件の一例を示す。反応ガスとして、モノシラン（Ｓ
ｉ Ｈｊ）、ジクロルシラン（ＳｉＨ２Ｃ１２）、Ｂ
２を用い、混合比を例えば、５ｉＨｊ： ５ＩＨ２Ｃ
１２＝１＋ ２０〜に ２００程度、 Ｓ ｉＨ４：
）（２＝ ｌ： １００〜１： １０００程度
に設定し、ドーピングガスとして、ジボラン（Ｂ２Ｈ６
）等を用い、例えば、５ｉＨｊ： Ｂ２Ｈ６：１：
０．００２〜１：０．０４程度の混合比で混合する。基
板温度を３００°Ｃ〜４５０°Ｃ程度に保持し、ｒｆパ
ワーを印加し反応ガスを分解し、不純物をドープした低
抵抗多結晶シリコンを成膜する。この様にして形成され
た多結晶シリコンのシート抵抗は１０００人の膜厚で６
０〜１００Ω／口であり、低抵抗な多結晶シリコンを低
温で成膜することができた。又、基板温度を４５０℃〜
６００℃程度の比較的高温で成膜した場合、上述のシー
ト抵抗の値は４０〜６ｏΩ／ロ程度まで下げることもで
きる。尚、多結晶シリコンの形成方法はこれに限定され
るものではない。
例えば、固相成長法で低抵抗の多結晶シリコンを形成す
ることもできる。以下、その−例を説明する。まず、不
純物をドープしたａ−３ｉ膜をＰＣＶＤ法で成膜する。
ることもできる。以下、その−例を説明する。まず、不
純物をドープしたａ−３ｉ膜をＰＣＶＤ法で成膜する。
反応ガスはＳｉＨ４、Ｂ２ガスを用ν１、ドーピングガ
スにはＢ２Ｈ６ガスを用いた。
スにはＢ２Ｈ６ガスを用いた。
基板温度は１５０〜２５０°Ｃ１内圧は０．８Ｔ。
ｒｒで、１３．５６ＭＨｚのｒｆ電源を用しまた。
Ｂ ２Ｈ６，５ｊＨ４の流量比は［Ｂ２Ｈ６］ ／ ［
Ｓ ｉ Ｈ４］ ＝３ ｘ １０−３〜４Ｘ１０−２と
なるように設定した。ａ−３ｊ成膜後、４５０″Ｃで３
０ｍ１ｎ、Ｎ２でプリアニールしてａ−３ｉ中に含まれ
るＢ２を脱離させる。これは、Ｂ２がａ−３ｉ中に含ま
れたまま固相成長アニールを行うと、Ｂ２が抜けた部分
が空孔となり、多孔質の膜になってしまうのを防ぐ目的
である。この後、固相成長アニール工程に移る。アニー
ル条件はＮ２ガス中、５５０〜６５０℃の温度で４〜７
２時間である。この固相成長アニールによって、ｓ、
−Ｓ ｉは多結晶化し、ゲート電極中のＳｉグレイン平
均粒径は約１〜３μｍまでになり、５μｍ以上の粒径を
しめずグレインも多数現れる。これでｐ＋ｐｏｌｙ−３
ｉができる。
Ｓ ｉ Ｈ４］ ＝３ ｘ １０−３〜４Ｘ１０−２と
なるように設定した。ａ−３ｊ成膜後、４５０″Ｃで３
０ｍ１ｎ、Ｎ２でプリアニールしてａ−３ｉ中に含まれ
るＢ２を脱離させる。これは、Ｂ２がａ−３ｉ中に含ま
れたまま固相成長アニールを行うと、Ｂ２が抜けた部分
が空孔となり、多孔質の膜になってしまうのを防ぐ目的
である。この後、固相成長アニール工程に移る。アニー
ル条件はＮ２ガス中、５５０〜６５０℃の温度で４〜７
２時間である。この固相成長アニールによって、ｓ、
−Ｓ ｉは多結晶化し、ゲート電極中のＳｉグレイン平
均粒径は約１〜３μｍまでになり、５μｍ以上の粒径を
しめずグレインも多数現れる。これでｐ＋ｐｏｌｙ−３
ｉができる。
アニールはＮ２アニールに限ることはなく、レーザービ
ームアニール、ハロゲンランプアニール等でもよい。レ
ーザービーム、ハロゲンランプを用いる場合は、Ｎ２ア
ニールに比べてアニール時間を短縮できる。アニール工
程時にはａ−３ｉ成膜時に混入させたＢ原子も同時に活
性化される。この結果、多結晶シリコンの抵抗率は、ｐ
＋ｐｏ１ｙ−ｓｉで１〜３×１０−３Ω・ｃｍ程度まで
低抵抗化される。次に、ソース、ドレイン領域の不純物
のより完全な活性化を目的として、７００℃〜８００℃
程度のＮ２アニール、ランプアニールもしくはレーザー
アニールを必要に応じて施す。この活性化アニールによ
り、Ｂ原子の完全な活性化と結晶化率の増大も同時に達
成され、ｐ＋ｐｏｌｙ−ｓｉの抵抗率は１〜５×１０−
４Ω−ｃｍ （１０００Ａの膜厚で１０〜５０Ω／口）
程度まで下げることもできる。
ームアニール、ハロゲンランプアニール等でもよい。レ
ーザービーム、ハロゲンランプを用いる場合は、Ｎ２ア
ニールに比べてアニール時間を短縮できる。アニール工
程時にはａ−３ｉ成膜時に混入させたＢ原子も同時に活
性化される。この結果、多結晶シリコンの抵抗率は、ｐ
＋ｐｏ１ｙ−ｓｉで１〜３×１０−３Ω・ｃｍ程度まで
低抵抗化される。次に、ソース、ドレイン領域の不純物
のより完全な活性化を目的として、７００℃〜８００℃
程度のＮ２アニール、ランプアニールもしくはレーザー
アニールを必要に応じて施す。この活性化アニールによ
り、Ｂ原子の完全な活性化と結晶化率の増大も同時に達
成され、ｐ＋ｐｏｌｙ−ｓｉの抵抗率は１〜５×１０−
４Ω−ｃｍ （１０００Ａの膜厚で１０〜５０Ω／口）
程度まで下げることもできる。
（ｄ）は、ゲート絶縁膜を成す絶縁層２０７表面の清浄
化を目的としたライトエツチングを行なった後、多結晶
シリコン層２０８を形成し、続いて、結晶粒界に存在す
る欠陥を低減する目的で、水素プラズマ処理等の水素化
処理を行う工程である。多結晶シリコン層の形成方法と
しては、プラズマＣＶＤ法（ＰＣＶＤ法）で基板温度３
００°Ｃ〜４５０℃程度の低温で多結晶シリコンを膜厚
５０Ａ〜１５００Ａ程度成膜する方法が有効である。Ｐ
ＣＶＤ法では、通常、反応ガスとして、モノシラン（Ｓ
ｉＨｔ ）やジシラン（Ｓｉ２Ｈｓ）等を用いるが、こ
の様な反応ガスを用いた場合、３００℃〜４５０℃程度
の基板温度では、非晶質シリコンかせいぜい微結晶シリ
コンが成膜されるだけであり、高品質な多結晶シリコン
を成膜することは困難である。
化を目的としたライトエツチングを行なった後、多結晶
シリコン層２０８を形成し、続いて、結晶粒界に存在す
る欠陥を低減する目的で、水素プラズマ処理等の水素化
処理を行う工程である。多結晶シリコン層の形成方法と
しては、プラズマＣＶＤ法（ＰＣＶＤ法）で基板温度３
００°Ｃ〜４５０℃程度の低温で多結晶シリコンを膜厚
５０Ａ〜１５００Ａ程度成膜する方法が有効である。Ｐ
ＣＶＤ法では、通常、反応ガスとして、モノシラン（Ｓ
ｉＨｔ ）やジシラン（Ｓｉ２Ｈｓ）等を用いるが、こ
の様な反応ガスを用いた場合、３００℃〜４５０℃程度
の基板温度では、非晶質シリコンかせいぜい微結晶シリ
コンが成膜されるだけであり、高品質な多結晶シリコン
を成膜することは困難である。
しかし、反応ガスとして、上述のＳｉＨ，、Ｓｉ２Ｈ６
等に加えて、弗素（Ｆ）、塩素（Ｃ１）等の元素を含む
反応ガスを適量混合することで、高品質な多結晶シリコ
ン膜を低温形成できる。反応ガスとして、５ｉＨａ、Ｓ
ｉ２Ｈ６等に加えて、弗素（Ｆ）、塩素（Ｃ１）等の元
素を含む反応ガスを適量混合することで、高品質な多結
晶シリコン膜を低温形成できる。成膜条件の一例を以下
に示す。反応ガスとして、ＳｉＨ４、ジクロルシラン（
３ｉＨ２Ｃ１２）、Ｆ２を用い、混合比を例えば、５ｉ
Ｈ−：５ｉＨ２Ｃ１２＝１＋ ２０−１： ２００
程度、５ｉＨａ： Ｈ２＝１： １００〜１： １
０００程度に設定し、基板温度を３００℃〜４５０°Ｃ
程度に保持し、ｒｆパワーを印加し、反応ガスを分解し
多結晶シリコンを成膜する。膜厚に関しては、多結晶シ
リコン層を薄膜化すると、オフ電流が減少し、Ｖｔｈ（
Ｌ、きい値電圧）が減少する現象が知られてνする。従
って、多結晶シリコン層の膜厚は５００Ａ以下が望まし
く、５０Ａ〜２５０人程度が特に望ましい。従って、こ
の様な薄膜でかつ高品質な多結晶シリコンを形成するこ
とが特に重要となる。
等に加えて、弗素（Ｆ）、塩素（Ｃ１）等の元素を含む
反応ガスを適量混合することで、高品質な多結晶シリコ
ン膜を低温形成できる。反応ガスとして、５ｉＨａ、Ｓ
ｉ２Ｈ６等に加えて、弗素（Ｆ）、塩素（Ｃ１）等の元
素を含む反応ガスを適量混合することで、高品質な多結
晶シリコン膜を低温形成できる。成膜条件の一例を以下
に示す。反応ガスとして、ＳｉＨ４、ジクロルシラン（
３ｉＨ２Ｃ１２）、Ｆ２を用い、混合比を例えば、５ｉ
Ｈ−：５ｉＨ２Ｃ１２＝１＋ ２０−１： ２００
程度、５ｉＨａ： Ｈ２＝１： １００〜１： １
０００程度に設定し、基板温度を３００℃〜４５０°Ｃ
程度に保持し、ｒｆパワーを印加し、反応ガスを分解し
多結晶シリコンを成膜する。膜厚に関しては、多結晶シ
リコン層を薄膜化すると、オフ電流が減少し、Ｖｔｈ（
Ｌ、きい値電圧）が減少する現象が知られてνする。従
って、多結晶シリコン層の膜厚は５００Ａ以下が望まし
く、５０Ａ〜２５０人程度が特に望ましい。従って、こ
の様な薄膜でかつ高品質な多結晶シリコンを形成するこ
とが特に重要となる。
基板温度が３００℃以下の場合は、結晶化率が低く、＜
２２０＞配向性も見られないが、基板温度を４００℃〜
４５０℃程度にすると５０Ａ〜２５０Ａ程度の薄膜でも
、結晶化４９８％以上でく２２０〉に配向した高品質な
多結晶シリコンを成膜することができる。又、結晶化率
を上げるという点では、基板温度は４５０℃〜６００℃
程度で成膜した膜のほうがさらに良好で、９９．５％以
上の結晶化率を達成でき、ＴＰＴのオン電流の増大及び
オフ電流の低減に有効である。
２２０＞配向性も見られないが、基板温度を４００℃〜
４５０℃程度にすると５０Ａ〜２５０Ａ程度の薄膜でも
、結晶化４９８％以上でく２２０〉に配向した高品質な
多結晶シリコンを成膜することができる。又、結晶化率
を上げるという点では、基板温度は４５０℃〜６００℃
程度で成膜した膜のほうがさらに良好で、９９．５％以
上の結晶化率を達成でき、ＴＰＴのオン電流の増大及び
オフ電流の低減に有効である。
この様に、本発明によれば、低温で高品質の多結晶シリ
コン膜を形成できるため、本実施例に示したスタックド
型ＣＭＯ３を始め、高性能な３次元ＩＣを低温で製造す
ることができる。尚、本実施例では反応ガスとして、５
ｉＨ２Ｃ１２を用いる場合を示したが、これに限定され
るものではない。
コン膜を形成できるため、本実施例に示したスタックド
型ＣＭＯ３を始め、高性能な３次元ＩＣを低温で製造す
ることができる。尚、本実施例では反応ガスとして、５
ｉＨ２Ｃ１２を用いる場合を示したが、これに限定され
るものではない。
例えばＳ ｉ Ｃ１４、Ｓ ｉ Ｈ２Ｃ１２，５ｉＨＣ
１３、Ｃ１２、Ｓ ｉ Ｆａ、ＳｉＨＦ３、Ｓ ｉ Ｆ
２Ｆ２、ＳｉＨ３Ｆ、５ｉｚＦｓ、Ｆ２、ＨＣＩ等のＦ
（弗素）もしくはＣ１（塩素）のうちの少なくとも一方
の元素を含むエツチング性を有する反応ガスと５ｉＨａ
、Ｓｉ２Ｈｇ、５ｉ３Ｈｅ等の反応ガスを適量混合する
ことで、高品質な多結晶シリコンを低温で成膜すること
ができる。
１３、Ｃ１２、Ｓ ｉ Ｆａ、ＳｉＨＦ３、Ｓ ｉ Ｆ
２Ｆ２、ＳｉＨ３Ｆ、５ｉｚＦｓ、Ｆ２、ＨＣＩ等のＦ
（弗素）もしくはＣ１（塩素）のうちの少なくとも一方
の元素を含むエツチング性を有する反応ガスと５ｉＨａ
、Ｓｉ２Ｈｇ、５ｉ３Ｈｅ等の反応ガスを適量混合する
ことで、高品質な多結晶シリコンを低温で成膜すること
ができる。
本発明に基づく半導体装置の製造方法を用い、作成した
多結晶シリコンＴＰＴ （Ｎチャンネル）の電界効果移
動度は、１５０〜２０００ｍ２／■・ｓｅｅ程度、オン
オフ比８〜９桁（Ｉｏｎ： Ｖｄ＝５Ｖ、Ｖｇ＝１０Ｖ
、Ｉｏｆｆ： Ｖｄ＝５Ｖ、Ｖｇ＝ＯＶ）程度であり、
高性能なｐｏｌｙ−３ｉＴＦＴを低温で形成することが
できた。
多結晶シリコンＴＰＴ （Ｎチャンネル）の電界効果移
動度は、１５０〜２０００ｍ２／■・ｓｅｅ程度、オン
オフ比８〜９桁（Ｉｏｎ： Ｖｄ＝５Ｖ、Ｖｇ＝１０Ｖ
、Ｉｏｆｆ： Ｖｄ＝５Ｖ、Ｖｇ＝ＯＶ）程度であり、
高性能なｐｏｌｙ−３ｉＴＦＴを低温で形成することが
できた。
又、チャンネル領域に不純物をドーピングして、Ｖｔｈ
ｌきい値電圧）を制御する手段も極めて有効である。
ｌきい値電圧）を制御する手段も極めて有効である。
同相成長法で形成した多結晶シリコンＴＰＴでは、Ｎチ
ャンネルトランジスタがデプレッション方向にｖｔｈが
シフトし、Ｐチャンネルトランジスタがエンハンスメン
ト方向にシフトする傾向がある。又、上記ＴＰＴを水素
化した場合、その傾向がより顕著になる。そこで、チャ
ンネル領域に１０′５〜１０１９／ｃｍ’程度の不純物
をドープすると、ｖｔｈのシフトを抑えることができる
。例えば、イオン注入法等でＢ（ボロン）等の不純物を
１０１１〜１０１３／ｃｍ２程度のドーズ量で打ち込む
等の方法がある。
ャンネルトランジスタがデプレッション方向にｖｔｈが
シフトし、Ｐチャンネルトランジスタがエンハンスメン
ト方向にシフトする傾向がある。又、上記ＴＰＴを水素
化した場合、その傾向がより顕著になる。そこで、チャ
ンネル領域に１０′５〜１０１９／ｃｍ’程度の不純物
をドープすると、ｖｔｈのシフトを抑えることができる
。例えば、イオン注入法等でＢ（ボロン）等の不純物を
１０１１〜１０１３／ｃｍ２程度のドーズ量で打ち込む
等の方法がある。
尚、本発明は、第１図及び第２図の実施例に示したスタ
ックド型０ＭＯ３以外にも、積層型の絶縁ゲート型半導
体素子全般に応用できるほか、バイポーラトランジスタ
、静電誘導型トランジスタ、太陽電池・光センサをはじ
めとする充電変換素子等の半導体素子を多結晶半導体を
素子材として形成する場合にきわめて有効な製造方法と
なる。
ックド型０ＭＯ３以外にも、積層型の絶縁ゲート型半導
体素子全般に応用できるほか、バイポーラトランジスタ
、静電誘導型トランジスタ、太陽電池・光センサをはじ
めとする充電変換素子等の半導体素子を多結晶半導体を
素子材として形成する場合にきわめて有効な製造方法と
なる。
［発明の効果コ
以上述べたように、本発明によればより簡便な製造プロ
セスで大粒径で結晶化率の高い多結晶シリコン膜を低温
で形成することができる。その結果、絶縁性非晶質材料
上に高性能な半導体素子を形成することが可能となり、
三次元ＩＣ等の積層型の半導体装置を低温で簡便なプロ
セスで製造できるようになった。
セスで大粒径で結晶化率の高い多結晶シリコン膜を低温
で形成することができる。その結果、絶縁性非晶質材料
上に高性能な半導体素子を形成することが可能となり、
三次元ＩＣ等の積層型の半導体装置を低温で簡便なプロ
セスで製造できるようになった。
また、本発明は、第１図及び第２図の実施例に示したＴ
ＰＴ以外にも、絶縁ゲート型半導体素子全般に応用でき
るほか、バイポーラトランジスタ、静電誘導型トランジ
スタ、太陽電池・光センサをはじめとする光電変換素子
等の半導体素子を多結晶半導体を素子材として形成する
場合にきわめて有効な製造方法となる。
ＰＴ以外にも、絶縁ゲート型半導体素子全般に応用でき
るほか、バイポーラトランジスタ、静電誘導型トランジ
スタ、太陽電池・光センサをはじめとする光電変換素子
等の半導体素子を多結晶半導体を素子材として形成する
場合にきわめて有効な製造方法となる。
第１図は本発明の実施例における半導体装置の断面図で
ある。 第２図（ａ）〜（ｄ）は本発明の実施例における半導体
装置の製造工程図である。 第３図は従来の半導体装置の断面図である。 １０１．２０１，３０１ １０２．２０２，３０２ １０３．２０３，３０３ １０４．２０４，３０４ １０５ 、２０５ 、３０５ １０７．２０７，３０７ １０８．２０８．３０Ｂ １０９．２０９．３０９ シリコン基板 ｐ”ｗｅｌｌ領域 素子分離領域 ゲート絶縁膜 ゲート電極 ゲート絶縁膜 多結晶シリコン層 ソース・ドレイン領域 以上 出願人セイコーエプソン株式会社 代理人弁理土鈴木喜三部（ｆｌ！！１名）第１図 第２図（ａ） 第２図（ｂ） 第２図（ｃ） 第３図
ある。 第２図（ａ）〜（ｄ）は本発明の実施例における半導体
装置の製造工程図である。 第３図は従来の半導体装置の断面図である。 １０１．２０１，３０１ １０２．２０２，３０２ １０３．２０３，３０３ １０４．２０４，３０４ １０５ 、２０５ 、３０５ １０７．２０７，３０７ １０８．２０８．３０Ｂ １０９．２０９．３０９ シリコン基板 ｐ”ｗｅｌｌ領域 素子分離領域 ゲート絶縁膜 ゲート電極 ゲート絶縁膜 多結晶シリコン層 ソース・ドレイン領域 以上 出願人セイコーエプソン株式会社 代理人弁理土鈴木喜三部（ｆｌ！！１名）第１図 第２図（ａ） 第２図（ｂ） 第２図（ｃ） 第３図
Claims (1)
- 【特許請求の範囲】 １）絶縁ゲート型半導体装置のチャンネル領域がシリコ
ンを主体とする多結晶半導体で形成された半導体装置に
おいて、ゲート電極、ゲート絶縁膜、少なくともチャン
ネル部に対応した領域に開口部を有するソース・ドレイ
ン領域を成す薄膜、チャンネル領域を成すシリコンを主
体とする多結晶半導体層がこの順で積層された構造を有
することを特徴とする半導体装置。 ２）前記絶縁ゲート型半導体装置のチャンネル長が１ミ
クロン以下であることを特徴とする請求項１記載の半導
体装置。 ３）前記チャンネル領域を成すシリコンを主体とする多
結晶半導体層の膜厚が５０Å〜２５０Åであることを特
徴とする請求項１または請求項２記載の半導体装置。 ４）前記多結晶半導体層の結晶化率が９９．５％以上で
あることを特徴とする請求項１〜請求項３記載の半導体
装置。 ５）前記ソース・ドレイン領域を成す薄膜が不純物をド
ープした多結晶シリコンより成ることを特徴とする請求
項１〜請求項４記載の半導体装置。 ６）前記不純物をドープした多結晶シリコン層の抵抗率
が５×１０＾−＾４Ωｃｍ以下であることを特徴とする
請求項５記載の半導体装置。 ７）チャンネル領域を成すシリコンを主体とする多結晶
半導体層を、弗素、塩素の内の少なくとも一方の元素を
含むガスを少なくとも用い、前記ガスをプラズマ状に励
起分解し、成膜する工程を少なくとも有することを特徴
とする半導体装置の製造方法。 ８）前記工程の基板温度が３００℃〜６００℃であるこ
とを特徴とする請求項７記載の半導体装置の製造方法。 ９）ソース・ドレイン領域を成す不純物をドープしたシ
リコンを主体とする多結晶半導体層を、弗素、塩素の内
の少なくとも一方の元素を含むガスを少なくとも用い、
前記ガスをプラズマ状に励起分解し、成膜する工程を少
なくとも有することを特徴とする半導体装置の製造方法
。 １０）前記工程の基板温度が３００℃〜６００℃である
ことを特徴とする請求項９記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266956A JP3036037B2 (ja) | 1990-10-04 | 1990-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266956A JP3036037B2 (ja) | 1990-10-04 | 1990-10-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04144165A true JPH04144165A (ja) | 1992-05-18 |
| JP3036037B2 JP3036037B2 (ja) | 2000-04-24 |
Family
ID=17438031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2266956A Expired - Lifetime JP3036037B2 (ja) | 1990-10-04 | 1990-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036037B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193144A (ja) * | 1991-11-30 | 1995-07-28 | Samsung Electron Co Ltd | 半導体メモリ装置及びその製造方法 |
| US6376287B1 (en) | 1993-05-12 | 2002-04-23 | Micron Technology, Inc. | Method of making field effect |
-
1990
- 1990-10-04 JP JP2266956A patent/JP3036037B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193144A (ja) * | 1991-11-30 | 1995-07-28 | Samsung Electron Co Ltd | 半導体メモリ装置及びその製造方法 |
| US6376287B1 (en) | 1993-05-12 | 2002-04-23 | Micron Technology, Inc. | Method of making field effect |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3036037B2 (ja) | 2000-04-24 |
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