JP3200863B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3200863B2 JP3200863B2 JP09211991A JP9211991A JP3200863B2 JP 3200863 B2 JP3200863 B2 JP 3200863B2 JP 09211991 A JP09211991 A JP 09211991A JP 9211991 A JP9211991 A JP 9211991A JP 3200863 B2 JP3200863 B2 JP 3200863B2
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
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- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に、絶縁性非晶質材料上に半導体素子を形
成する製造方法に関する。
に係わり、特に、絶縁性非晶質材料上に半導体素子を形
成する製造方法に関する。
【０００２】
【従来の技術】近年、半導体素子の高集積化が進み、４
ＭＤＲＡＭ、１ＭＳＲＡＭ等の量産や１６Ｍ、６４ＭＤ
ＲＡＭ、４ＭＳＲＡＭ等の開発・試作が進められてい
る。今後、これらの半導体素子の高密度化が更に進むに
つれて、三次元構造の半導体素子実現に対する期待が更
に高まるものと予想される。ＳＲＡＭを例にとると、４
Ｍ以上のＳＲＡＭでは、メモリーセルに高抵抗ｐｏｌｙ
−Ｓｉを用いた４−Ｔ型のＳＲＡＭやシリコン基板上に
ｎチャンネルとｐチャンネルのＭＯＳＦＥＴを形成した
６−Ｔ型のＳＲＡＭに代わり、積層ＣＭＯＳ構造のＳＲ
ＡＭが検討、試作されている。積層ＣＭＯＳ構造では、
シリコン基板上にｎチャンネルＭＯＳＦＥＴが形成さ
れ、絶縁材料を挟んでｐチャンネルｐｏｌｙ−ＳｉＴＦ
Ｔが積層された構造になっており、４−Ｔ型と６−Ｔ型
の長所を持ち合わせている。即ち、ｐチャンネルをｐｏ
ｌｙ−ＳｉＴＦＴで形成し、積層構造とすることで４−
Ｔ型とほぼ同じセルサイズでＣＭＯＳ構造を実現でき、
高集積性、ソフトエラー耐性、低消費電力性等に優れた
ＳＲＡＭが実現できる。
ＭＤＲＡＭ、１ＭＳＲＡＭ等の量産や１６Ｍ、６４ＭＤ
ＲＡＭ、４ＭＳＲＡＭ等の開発・試作が進められてい
る。今後、これらの半導体素子の高密度化が更に進むに
つれて、三次元構造の半導体素子実現に対する期待が更
に高まるものと予想される。ＳＲＡＭを例にとると、４
Ｍ以上のＳＲＡＭでは、メモリーセルに高抵抗ｐｏｌｙ
−Ｓｉを用いた４−Ｔ型のＳＲＡＭやシリコン基板上に
ｎチャンネルとｐチャンネルのＭＯＳＦＥＴを形成した
６−Ｔ型のＳＲＡＭに代わり、積層ＣＭＯＳ構造のＳＲ
ＡＭが検討、試作されている。積層ＣＭＯＳ構造では、
シリコン基板上にｎチャンネルＭＯＳＦＥＴが形成さ
れ、絶縁材料を挟んでｐチャンネルｐｏｌｙ−ＳｉＴＦ
Ｔが積層された構造になっており、４−Ｔ型と６−Ｔ型
の長所を持ち合わせている。即ち、ｐチャンネルをｐｏ
ｌｙ−ＳｉＴＦＴで形成し、積層構造とすることで４−
Ｔ型とほぼ同じセルサイズでＣＭＯＳ構造を実現でき、
高集積性、ソフトエラー耐性、低消費電力性等に優れた
ＳＲＡＭが実現できる。
【０００３】
【発明が解決しようとする課題】ところが、従来のｐｏ
ｌｙ−ＳｉＴＦＴを積層した半導体素子では、以下に述
べる問題点があった。（１）ｐｏｌｙ−Ｓｉ膜をＬＰＣ
ＶＤ法で５９０℃〜６３０℃程度で成膜するか、固相成
長法ｐｏｌｙ−Ｓｉ膜を結晶成長させる方法がおもに用
いられていたが、この様な方法で形成したｐｏｌｙ−Ｓ
ｉ膜の結晶性は必ずしも良好では無く、結晶化率が９５
％を越える膜や結晶粒内にｔｗｉｎ等の欠陥が少ない高
品質のｐｏｌｙ−Ｓｉ膜を低温で形成することが困難で
あった。そのため、ＴＦＴのオフ電流の低減、オン電流
の増大が困難となっていた。（２）シリコンウェーハー
を用いたＭＯＳＦＥＴと異なり、ｐｏｌｙ−Ｓｉ膜を成
膜し、チャンネル領域を形成するため、シリコン中に不
純物等が混入し易く、ＴＦＴのオフ電流増大等の特性劣
化の原因となっていた。
ｌｙ−ＳｉＴＦＴを積層した半導体素子では、以下に述
べる問題点があった。（１）ｐｏｌｙ−Ｓｉ膜をＬＰＣ
ＶＤ法で５９０℃〜６３０℃程度で成膜するか、固相成
長法ｐｏｌｙ−Ｓｉ膜を結晶成長させる方法がおもに用
いられていたが、この様な方法で形成したｐｏｌｙ−Ｓ
ｉ膜の結晶性は必ずしも良好では無く、結晶化率が９５
％を越える膜や結晶粒内にｔｗｉｎ等の欠陥が少ない高
品質のｐｏｌｙ−Ｓｉ膜を低温で形成することが困難で
あった。そのため、ＴＦＴのオフ電流の低減、オン電流
の増大が困難となっていた。（２）シリコンウェーハー
を用いたＭＯＳＦＥＴと異なり、ｐｏｌｙ−Ｓｉ膜を成
膜し、チャンネル領域を形成するため、シリコン中に不
純物等が混入し易く、ＴＦＴのオフ電流増大等の特性劣
化の原因となっていた。
【０００４】そこで、本発明はより簡便かつ実用的な方
法で、結晶性の高い多結晶シリコンを低温で再現性良く
形成し、高性能なｐｏｌｙ−ＳｉＴＦＴを低温形成する
方法を提供するものであり、更に、ＴＦＴのオフ電流を
低減する方法を提供するものである。
法で、結晶性の高い多結晶シリコンを低温で再現性良く
形成し、高性能なｐｏｌｙ−ＳｉＴＦＴを低温形成する
方法を提供するものであり、更に、ＴＦＴのオフ電流を
低減する方法を提供するものである。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、多結晶シリコン層によりなるチャンネル領域
を備えた半導体装置の製造方法において、モノシラン、
ジシラン、トリシランの内の少なくとも１種以上を含む
ガスと水素ガスとを１：３０〜１：２００の混合比で含
む混合ガスを用いて、基板上に５０〜３００Åの膜厚を
有し、＜２２０＞配向した多結晶シリコン層を形成する
工程と、前記多結晶シリコン層に不純物を注入し、前記
不純物を活性化させることによりソース・ドレイン領域
を形成する工程とを有し、前記活性化された多結晶シリ
コン層中の弗素量が１×１０18／ｃｍ3以下であること
を特徴とする。
造方法は、多結晶シリコン層によりなるチャンネル領域
を備えた半導体装置の製造方法において、モノシラン、
ジシラン、トリシランの内の少なくとも１種以上を含む
ガスと水素ガスとを１：３０〜１：２００の混合比で含
む混合ガスを用いて、基板上に５０〜３００Åの膜厚を
有し、＜２２０＞配向した多結晶シリコン層を形成する
工程と、前記多結晶シリコン層に不純物を注入し、前記
不純物を活性化させることによりソース・ドレイン領域
を形成する工程とを有し、前記活性化された多結晶シリ
コン層中の弗素量が１×１０18／ｃｍ3以下であること
を特徴とする。
【０００６】また、本発明の半導体装置の製造方法は、
上記多結晶シリコン層の活性化が、第１の温度によるア
ニール工程と、前記第１の温度よりも高い第２の温度に
よるアニール工程とを少なくとも含むことを特徴とす
る。
上記多結晶シリコン層の活性化が、第１の温度によるア
ニール工程と、前記第１の温度よりも高い第２の温度に
よるアニール工程とを少なくとも含むことを特徴とす
る。
【０００７】
【０００８】
【０００９】
【００１０】
【００１１】
【００１２】
【００１３】
【実施例】図１は、本発明の半導体装置の断面図の一例
である。尚、図１では半導体素子としてスタックト型Ｃ
ＭＯＳを例としている。図１において、101はシリコン
基板、102はｐ−ｗｅｌｌ領域、103はＬＯＣＯＳ酸化法
で形成した素子分離領域、104はゲート絶縁膜、105はｐ
ｏｌｙ−Ｓｉ等を素子材としたゲート電極、106はｎ＋
領域、107はゲート絶縁膜を成す絶縁層、108はコンタク
トホール、109はチャンネル領域を成す多結晶シリコン
層、110はソース・ドレイン領域を成すｐ＋領域であ
り、イオンインプラ法で形成される。
である。尚、図１では半導体素子としてスタックト型Ｃ
ＭＯＳを例としている。図１において、101はシリコン
基板、102はｐ−ｗｅｌｌ領域、103はＬＯＣＯＳ酸化法
で形成した素子分離領域、104はゲート絶縁膜、105はｐ
ｏｌｙ−Ｓｉ等を素子材としたゲート電極、106はｎ＋
領域、107はゲート絶縁膜を成す絶縁層、108はコンタク
トホール、109はチャンネル領域を成す多結晶シリコン
層、110はソース・ドレイン領域を成すｐ＋領域であ
り、イオンインプラ法で形成される。
【００１４】図２は、本発明の実施例における半導体装
置の製造工程図の一例である。尚、図２では３次元トラ
ンジスタへの簡単な応用例（スタックト型ＣＭＯＳ）を
示す。
置の製造工程図の一例である。尚、図２では３次元トラ
ンジスタへの簡単な応用例（スタックト型ＣＭＯＳ）を
示す。
【００１５】図２において、（ａ）は、シリコン基板20
1にｐ−ｗｅｌｌ領域202を形成し、ＬＯＣＯＳ酸化法で
素子分離領域203を形成する工程である。
1にｐ−ｗｅｌｌ領域202を形成し、ＬＯＣＯＳ酸化法で
素子分離領域203を形成する工程である。
【００１６】（ｂ）は、ゲート絶縁膜204を形成後、ゲ
ート電極205をｐｏｌｙ−Ｓｉ等を素子材とし形成後、
所定の形状にパターン形成し、ソース・ドレイン領域を
成すｎ+領域206を形成する工程である。
ート電極205をｐｏｌｙ−Ｓｉ等を素子材とし形成後、
所定の形状にパターン形成し、ソース・ドレイン領域を
成すｎ+領域206を形成する工程である。
【００１７】（ｃ）は、ゲート絶縁膜を成す絶縁層207
を形成し、コンタクトホール208を開けた後、チャンネ
ル領域及びソース・ドレイン領域となる多結晶シリコン
層209を ５０Å〜１５００Å程度形成し、所定の形状
にパターン形成する工程である。多結晶シリコン層の形
成方法としては、プラズマＣＶＤ法（ＰＣＶＤ法）で基
板温度１５０℃〜３５０℃程度の低温で多結晶シリコン
を膜厚５０Å〜１５００Å程度成膜する方法がある。Ｐ
ＣＶＤ法でａ−Ｓｉ膜を成膜する場合、反応ガスとし
て、モノシラン（ＳｉＨ4）やジシラン（Ｓｉ2Ｈ6）等
を水素ガス等で１０％前後に希釈して用いる。この場
合、１５０℃〜３５０℃程度の基板温度では、非晶質シ
リコンかせいぜい微結晶シリコンが成膜されるだけで、
高品質な多結晶シリコンを成膜することは困難であっ
た。しかし、反応ガスとして、上述のＳｉＨ4、Ｓｉ2Ｈ
6等を大量の水素ガスで希釈することで、高品質な多結
晶シリコン膜を低温形成できる様になった。
を形成し、コンタクトホール208を開けた後、チャンネ
ル領域及びソース・ドレイン領域となる多結晶シリコン
層209を ５０Å〜１５００Å程度形成し、所定の形状
にパターン形成する工程である。多結晶シリコン層の形
成方法としては、プラズマＣＶＤ法（ＰＣＶＤ法）で基
板温度１５０℃〜３５０℃程度の低温で多結晶シリコン
を膜厚５０Å〜１５００Å程度成膜する方法がある。Ｐ
ＣＶＤ法でａ−Ｓｉ膜を成膜する場合、反応ガスとし
て、モノシラン（ＳｉＨ4）やジシラン（Ｓｉ2Ｈ6）等
を水素ガス等で１０％前後に希釈して用いる。この場
合、１５０℃〜３５０℃程度の基板温度では、非晶質シ
リコンかせいぜい微結晶シリコンが成膜されるだけで、
高品質な多結晶シリコンを成膜することは困難であっ
た。しかし、反応ガスとして、上述のＳｉＨ4、Ｓｉ2Ｈ
6等を大量の水素ガスで希釈することで、高品質な多結
晶シリコン膜を低温形成できる様になった。
【００１８】従来は、反応ガスとして、上述のＳｉ
Ｈ4、Ｓｉ2Ｈ6等に加えて、弗素（Ｆ）、塩素（Ｃｌ）
等の元素を含む反応ガスを適量混合することで、多結晶
シリコン膜を低温成膜する方法が知られていたが、この
様な方法では成膜したｐｏｌｙ−Ｓｉ膜中に弗素、塩素
等の不純物が混入するために、オフ電流の増加等の特性
劣化の原因となっていた。
Ｈ4、Ｓｉ2Ｈ6等に加えて、弗素（Ｆ）、塩素（Ｃｌ）
等の元素を含む反応ガスを適量混合することで、多結晶
シリコン膜を低温成膜する方法が知られていたが、この
様な方法では成膜したｐｏｌｙ−Ｓｉ膜中に弗素、塩素
等の不純物が混入するために、オフ電流の増加等の特性
劣化の原因となっていた。
【００１９】本発明では、反応ガスとして水素ガスを用
いるために、上述のような特性劣化がなくなり、良好な
特性を有するｐｏｌｙ−ＳｉＴＦＴを作製できるように
なった。以下に、成膜条件の一例を示す。反応ガスとし
て、ＳｉＨ4、Ｈ2を用い、混合比を例えば、ＳｉＨ4：
Ｈ2＝１：２０〜１：２００程度に設定し、内圧を０．
３Ｔｏｒｒ〜１Ｔｏｒｒ程度、基板温度を１５０℃〜３
５０℃程度に保持し、ｒｆパワーを例えば直径２０ｃｍ
の電極を有す平行平板型ＰＣＶＤの場合、５Ｗ〜３０Ｗ
程度印加し、反応ガスを分解し多結晶シリコンを成膜す
る。膜厚に関しては、多結晶シリコン層を薄膜化する
と、オフ電流が減少し、Ｖｔｈ（しきい値電圧）が減少
する現象が知られている。
いるために、上述のような特性劣化がなくなり、良好な
特性を有するｐｏｌｙ−ＳｉＴＦＴを作製できるように
なった。以下に、成膜条件の一例を示す。反応ガスとし
て、ＳｉＨ4、Ｈ2を用い、混合比を例えば、ＳｉＨ4：
Ｈ2＝１：２０〜１：２００程度に設定し、内圧を０．
３Ｔｏｒｒ〜１Ｔｏｒｒ程度、基板温度を１５０℃〜３
５０℃程度に保持し、ｒｆパワーを例えば直径２０ｃｍ
の電極を有す平行平板型ＰＣＶＤの場合、５Ｗ〜３０Ｗ
程度印加し、反応ガスを分解し多結晶シリコンを成膜す
る。膜厚に関しては、多結晶シリコン層を薄膜化する
と、オフ電流が減少し、Ｖｔｈ（しきい値電圧）が減少
する現象が知られている。
【００２０】従って、多結晶シリコン層の膜厚は５００
Å以下が望ましく、５０Å〜３００Å程度が特に望まし
い。従って、この様な薄膜でかつ高品質な多結晶シリコ
ンを形成することが特に重要となる。膜厚５０Å〜３０
０Åのｐｏｌｙ−Ｓｉを成膜する場合を例とすると、混
合比をＳｉＨ4：Ｈ2＝１：１０〜１：２０程度に設定し
た場合は、結晶化率が低く、＜２２０＞配向も見られな
いが、混合比をＳｉＨ4：Ｈ2＝１：３０〜１：２００程
度に設定した場合は、５０Å〜３００Å程度の薄膜で
も、結晶化率９８％以上で＜２２０＞に配向した高品質
な多結晶シリコンを成膜することができる。
Å以下が望ましく、５０Å〜３００Å程度が特に望まし
い。従って、この様な薄膜でかつ高品質な多結晶シリコ
ンを形成することが特に重要となる。膜厚５０Å〜３０
０Åのｐｏｌｙ−Ｓｉを成膜する場合を例とすると、混
合比をＳｉＨ4：Ｈ2＝１：１０〜１：２０程度に設定し
た場合は、結晶化率が低く、＜２２０＞配向も見られな
いが、混合比をＳｉＨ4：Ｈ2＝１：３０〜１：２００程
度に設定した場合は、５０Å〜３００Å程度の薄膜で
も、結晶化率９８％以上で＜２２０＞に配向した高品質
な多結晶シリコンを成膜することができる。
【００２１】又、結晶化率を上げるという点では、基板
温度は３５０℃〜５００℃程度で成膜した膜のほうがさ
らに良好で、９９．５％以上の結晶化率を達成でき、Ｔ
ＦＴのオン電流の増大及びオフ電流の低減に有効であ
る。又、チャンネル領域に不純物をドーピングして、Ｖ
ｔｈ（しきい値電圧）を制御する手段も極めて有効であ
る。固相成長法で形成した多結晶シリコンＴＦＴでは、
Ｎチャンネルトランジスタがデプレッション方向にＶｔ
ｈがシフトし、Ｐチャンネルトランジスタがエンハンス
メント方向にシフトする傾向がある。又、上記ＴＦＴを
水素化した場合、その傾向がより顕著になる。そこで、
チャンネル領域に１０15〜１０19／ｃｍ3程度の不純物
をドープすると、Ｖｔｈのシフトを抑えることができ
る。例えば、イオン注入法等でＢ（ボロン）等の不純物
を１０11〜１０13／ｃｍ2程度のドーズ量で打ち込むの
方法の他に、チャンネル領域を成すｐｏｌｙ−Ｓｉ膜の
成膜時にジボランガス（Ｂ2Ｈ6）等を混合することで不
純物をドープしたｐｏｌｙ−Ｓｉ膜を形成することもで
きる。
温度は３５０℃〜５００℃程度で成膜した膜のほうがさ
らに良好で、９９．５％以上の結晶化率を達成でき、Ｔ
ＦＴのオン電流の増大及びオフ電流の低減に有効であ
る。又、チャンネル領域に不純物をドーピングして、Ｖ
ｔｈ（しきい値電圧）を制御する手段も極めて有効であ
る。固相成長法で形成した多結晶シリコンＴＦＴでは、
Ｎチャンネルトランジスタがデプレッション方向にＶｔ
ｈがシフトし、Ｐチャンネルトランジスタがエンハンス
メント方向にシフトする傾向がある。又、上記ＴＦＴを
水素化した場合、その傾向がより顕著になる。そこで、
チャンネル領域に１０15〜１０19／ｃｍ3程度の不純物
をドープすると、Ｖｔｈのシフトを抑えることができ
る。例えば、イオン注入法等でＢ（ボロン）等の不純物
を１０11〜１０13／ｃｍ2程度のドーズ量で打ち込むの
方法の他に、チャンネル領域を成すｐｏｌｙ−Ｓｉ膜の
成膜時にジボランガス（Ｂ2Ｈ6）等を混合することで不
純物をドープしたｐｏｌｙ−Ｓｉ膜を形成することもで
きる。
【００２２】（ｄ）は、ソース・ドレイン領域210をイ
オンインプラ法で形成し、不純物の活性化アニールを行
なう工程である。活性化アニールによって、不純物を活
性化させ、同時に、イオンインプラによって非晶質化さ
れたソース・ドレイン領域の結晶性を回復させる。この
結晶性の回復が不十分な場合は、ソース・ドレイン領域
に多数の欠陥が存在し、ドレイン端での欠陥を介した電
子・正孔対の生成電流やField-Enhanced-Emission電流
等によるオフ電流の増加が問題となる。ｐｏｌｙ−Ｓｉ
膜を成膜する際に、弗素や塩素等を含むガスを用いた場
合は、ｐｏｌｙ−Ｓｉ膜209中に、これらの元素が不純
物として混入し、活性化アニールの際に結晶性の回復が
十分に成されないことが、我々の検討の結果明らかとな
った。一方、本実施例に示したように反応ガスとして水
素ガスを用いることで、弗素等の不純物の混入が無くな
り、オフ電流の低いｐｏｌｙ−ＳｉＴＦＴを再現良く作
製できるようになった。
オンインプラ法で形成し、不純物の活性化アニールを行
なう工程である。活性化アニールによって、不純物を活
性化させ、同時に、イオンインプラによって非晶質化さ
れたソース・ドレイン領域の結晶性を回復させる。この
結晶性の回復が不十分な場合は、ソース・ドレイン領域
に多数の欠陥が存在し、ドレイン端での欠陥を介した電
子・正孔対の生成電流やField-Enhanced-Emission電流
等によるオフ電流の増加が問題となる。ｐｏｌｙ−Ｓｉ
膜を成膜する際に、弗素や塩素等を含むガスを用いた場
合は、ｐｏｌｙ−Ｓｉ膜209中に、これらの元素が不純
物として混入し、活性化アニールの際に結晶性の回復が
十分に成されないことが、我々の検討の結果明らかとな
った。一方、本実施例に示したように反応ガスとして水
素ガスを用いることで、弗素等の不純物の混入が無くな
り、オフ電流の低いｐｏｌｙ−ＳｉＴＦＴを再現良く作
製できるようになった。
【００２３】続いて、ａ−Ｓｉに混入した弗素等の不純
物がＴＦＴ特性（特に、オフ電流特性）に与える影響に
関して述べる。以下、プラズマＣＶＤ法でａ−Ｓｉを成
膜する場合を例とするが、成膜方法はこれに限定される
ものではない。プラズマＣＶＤ法で、反応ガスとして、
上述のＳｉＨ4、Ｓｉ2Ｈ6等に加えて、弗素（Ｆ）、塩
素（Ｃｌ）等の元素を含む反応ガスを適量混合して、多
結晶シリコン膜を低温成膜する場合、ｐｏｌｙ−Ｓｉ膜
中に弗素、塩素等の不純物が混入するため、オフ電流の
増加等の特性劣化の原因となっていた。
物がＴＦＴ特性（特に、オフ電流特性）に与える影響に
関して述べる。以下、プラズマＣＶＤ法でａ−Ｓｉを成
膜する場合を例とするが、成膜方法はこれに限定される
ものではない。プラズマＣＶＤ法で、反応ガスとして、
上述のＳｉＨ4、Ｓｉ2Ｈ6等に加えて、弗素（Ｆ）、塩
素（Ｃｌ）等の元素を含む反応ガスを適量混合して、多
結晶シリコン膜を低温成膜する場合、ｐｏｌｙ−Ｓｉ膜
中に弗素、塩素等の不純物が混入するため、オフ電流の
増加等の特性劣化の原因となっていた。
【００２４】そこで、本発明の一実施例として、以下の
４水準の試料を作製し、ＴＦＴ特性を評価した結果を説
明する。試料の作製方法は、（１）反応ガスとして、上
述のＳｉＨ4に加えて、ＳｉＦ4を適量混合して、多結晶
シリコン膜を成膜した場合（成膜条件を変え、膜中に５
×１０18／ｃｍ3、２×１０18／ｃｍ3程度の多量の弗素
が含まれている）、（２）本発明に基づき、ＳｉＨ4を
多量の水素で希釈して、多結晶シリコン膜を成膜した場
合（膜中の弗素は５×１０17／ｃｍ3程度に抑えられて
いる）、（３）本発明に基づき、ＳｉＨ4を多量の水素
で希釈し、更に、後述の残留弗素低減対策を施し、多結
晶シリコン膜を成膜した場合（膜中の弗素は１×１０17
／ｃｍ3程度以下に抑えられている）の４水準である。
その結果、表１に示すように、膜中の弗素量とオフ電流
の間に大きな相違があることを見いだした。又、オフ電
流はソース・ドレイン領域のドーパントの活性化アニー
ル条件等にも依存して大きく変わることを見いだした。
以下、実施例に基づいて、その詳細を説明する。
４水準の試料を作製し、ＴＦＴ特性を評価した結果を説
明する。試料の作製方法は、（１）反応ガスとして、上
述のＳｉＨ4に加えて、ＳｉＦ4を適量混合して、多結晶
シリコン膜を成膜した場合（成膜条件を変え、膜中に５
×１０18／ｃｍ3、２×１０18／ｃｍ3程度の多量の弗素
が含まれている）、（２）本発明に基づき、ＳｉＨ4を
多量の水素で希釈して、多結晶シリコン膜を成膜した場
合（膜中の弗素は５×１０17／ｃｍ3程度に抑えられて
いる）、（３）本発明に基づき、ＳｉＨ4を多量の水素
で希釈し、更に、後述の残留弗素低減対策を施し、多結
晶シリコン膜を成膜した場合（膜中の弗素は１×１０17
／ｃｍ3程度以下に抑えられている）の４水準である。
その結果、表１に示すように、膜中の弗素量とオフ電流
の間に大きな相違があることを見いだした。又、オフ電
流はソース・ドレイン領域のドーパントの活性化アニー
ル条件等にも依存して大きく変わることを見いだした。
以下、実施例に基づいて、その詳細を説明する。
【００２５】
【表１】
＊１
＊１
【００２６】*1 600C5hrs. + 1000C120sec *2 600C16hrs. + 1000C120sec*3 900C30min. + 1000C120sec *4 900C1hr. + 1000C120sec*5 600C5hrs. + 900C5min. *6 600C5hrs. + 900C30min. 表１はチャンネル領域及びソース・ドレイン領域を成す
ｐｏｌｙ−Ｓｉ膜中の弗素量とＰチャンネルＴＦＴのオ
フ電流との関係を示した表である。測定条件は、Ｐチャ
ンネルＴＦＴ（ゲート長１．５μｍ、ゲート幅０．５μ
ｍ）を用い、ゲート電圧 ０Ｖ、ドレイン電圧 −３Ｖで
ある。ソース・ドレイン領域のドーパントの活性化アニ
ール条件を１２水準（１０００℃ ２分、９００℃ ５
分、３０分、５時間、６００℃ ５時間、１６時間、６
００℃５時間＋１０００℃２分、６００℃１６時間＋１
０００℃２分、９００℃３０分＋１０００℃２分、９０
０℃１時間＋１０００℃２分、６００℃５時間＋９００
℃５分、６００℃５時間＋９００℃３０分）振った場合
のオフ電流値の変化も併せて示す。
ｐｏｌｙ−Ｓｉ膜中の弗素量とＰチャンネルＴＦＴのオ
フ電流との関係を示した表である。測定条件は、Ｐチャ
ンネルＴＦＴ（ゲート長１．５μｍ、ゲート幅０．５μ
ｍ）を用い、ゲート電圧 ０Ｖ、ドレイン電圧 −３Ｖで
ある。ソース・ドレイン領域のドーパントの活性化アニ
ール条件を１２水準（１０００℃ ２分、９００℃ ５
分、３０分、５時間、６００℃ ５時間、１６時間、６
００℃５時間＋１０００℃２分、６００℃１６時間＋１
０００℃２分、９００℃３０分＋１０００℃２分、９０
０℃１時間＋１０００℃２分、６００℃５時間＋９００
℃５分、６００℃５時間＋９００℃３０分）振った場合
のオフ電流値の変化も併せて示す。
【００２７】表１から明らかなように、ｐｏｌｙ−Ｓｉ
膜中の弗素量を１×１０18／ｃｍ3程度以下に抑えるこ
とで、オフ電流を１×１０-14Ａ以下に抑えることがで
きる。 又、活性化アニールを異なった複数の温度で行
なう（以下、マルチステップアニールと記す）方法が、
オフ電流の低減に特に有効であることが分かる。尚、表
１では２ステップアニールの例のみを示してあるが、３
段階以上の異なる温度でアニールするマルチステップア
ニールを採用することで、更にオフ電流を低減すること
もできる。
膜中の弗素量を１×１０18／ｃｍ3程度以下に抑えるこ
とで、オフ電流を１×１０-14Ａ以下に抑えることがで
きる。 又、活性化アニールを異なった複数の温度で行
なう（以下、マルチステップアニールと記す）方法が、
オフ電流の低減に特に有効であることが分かる。尚、表
１では２ステップアニールの例のみを示してあるが、３
段階以上の異なる温度でアニールするマルチステップア
ニールを採用することで、更にオフ電流を低減すること
もできる。
【００２８】続いて、プラズマＣＶＤ法を例にとり、膜
中の弗素量を低減する方法に関して述べる。前述の通
り、反応室のクリーニングをＣＦ4＋Ｏ2ガスを用いて行
ない、残留弗素除去のための対策を施さない場合は、成
膜後のａ−Ｓｉ膜中に多量の弗素が混入し、ＴＦＴ完成
後のｐｏｌｙ−Ｓｉ中に２×１０18／ｃｍ3程度以上の
多量の弗素が含まれる。一方、以下に述べる残留弗素除
去対策を実行することで、膜中に混入する弗素量を大幅
に低減することができる。（１）反応室のクリーニング
をＣＦ4＋Ｏ2ガスを用いずに、電極板・防着板等を分解
して取り外し、ガラスビーズ処理等の機械的な処理によ
り、表面に付着したシリコン膜を除去する。（２）基板
ホルダー等の治具も上述の機械的な処理により、シリコ
ン膜を除去する。又は、ＨＦ（弗酸）等で洗浄した場合
は、２５０℃〜３００℃程度以上の温度で３０分から２
時間程度ベークし、残留ＨＦを除去する。（３）反応室
のクリーニング終了後、反応室を成膜時の基板温度若し
くはそれより少し高い温度に数時間保持し、同時に高真
空排気し、残留弗素をより完全に除去する。（４）クリ
ーニング後、基板を取り付けない状態でＳｉ膜を成膜す
る。弗素が残留している場合でも、この様な処理を行な
うと、残留弗素がＳｉ膜中に取り込まれ基板ホルダー等
に膜として付着するため、残留弗素量低減の効果があ
る。成膜時間は１０分から１時間程度が望ましく。３０
分以上が特に有効である。（５）基板に付着している弗
素（ＨＦ等）を除去するために、成膜の前処理として、
２５０℃〜３５０℃程度以上の温度で３０分〜２時間程
度アニールする。（６）原料ガスの不純物を低減する。
以上述べた対策を１つ若しくは複数実行することで、膜
中の弗素量を１×１０17／ｃｍ3程度以下まで低減する
ことができる。
中の弗素量を低減する方法に関して述べる。前述の通
り、反応室のクリーニングをＣＦ4＋Ｏ2ガスを用いて行
ない、残留弗素除去のための対策を施さない場合は、成
膜後のａ−Ｓｉ膜中に多量の弗素が混入し、ＴＦＴ完成
後のｐｏｌｙ−Ｓｉ中に２×１０18／ｃｍ3程度以上の
多量の弗素が含まれる。一方、以下に述べる残留弗素除
去対策を実行することで、膜中に混入する弗素量を大幅
に低減することができる。（１）反応室のクリーニング
をＣＦ4＋Ｏ2ガスを用いずに、電極板・防着板等を分解
して取り外し、ガラスビーズ処理等の機械的な処理によ
り、表面に付着したシリコン膜を除去する。（２）基板
ホルダー等の治具も上述の機械的な処理により、シリコ
ン膜を除去する。又は、ＨＦ（弗酸）等で洗浄した場合
は、２５０℃〜３００℃程度以上の温度で３０分から２
時間程度ベークし、残留ＨＦを除去する。（３）反応室
のクリーニング終了後、反応室を成膜時の基板温度若し
くはそれより少し高い温度に数時間保持し、同時に高真
空排気し、残留弗素をより完全に除去する。（４）クリ
ーニング後、基板を取り付けない状態でＳｉ膜を成膜す
る。弗素が残留している場合でも、この様な処理を行な
うと、残留弗素がＳｉ膜中に取り込まれ基板ホルダー等
に膜として付着するため、残留弗素量低減の効果があ
る。成膜時間は１０分から１時間程度が望ましく。３０
分以上が特に有効である。（５）基板に付着している弗
素（ＨＦ等）を除去するために、成膜の前処理として、
２５０℃〜３５０℃程度以上の温度で３０分〜２時間程
度アニールする。（６）原料ガスの不純物を低減する。
以上述べた対策を１つ若しくは複数実行することで、膜
中の弗素量を１×１０17／ｃｍ3程度以下まで低減する
ことができる。
【００２９】以上述べたように、ｐｏｌｙ−Ｓｉ中の弗
素量を低減することで、ｐｏｌｙ−ＳｉＴＦＴのオフ電
流を大幅に低減することができる。又、活性化アニール
を低温化する方法もオフ電流の低減に有効であることも
明らかとなった。この様な弗素量とオフ電流、活性化ア
ニール方法とオフ電流の因果関係は現在のところ明確に
解明されてはいないが、以下に述べるようなメカニズム
が推測される。まず、ｐｏｌｙ−ＳｉＴＦＴのオフ電流
はドレイン端の欠陥準位を介した生成電流やField-Enha
nced-Emission電流が支配的と考えられている。従っ
て、ドレイン端の欠陥準位密度の低減がオフ電流の低減
に対して有効であることが容易に推測される。ドレイン
端の欠陥準位を低減するには、ドレイン端近傍のｐｏｌ
ｙ−Ｓｉ膜の結晶性を向上させることが必須となる。そ
こで、我々は、膜中の弗素量とイオンインプラ後の活性
化アニールがドレイン端近傍のｐｏｌｙ−Ｓｉ膜の結晶
性と強い相関があると推察している。イオン注入を行な
った後、活性化アニールを行ない、不純物イオンが注入
された領域の結晶性の回復（ソース・ドレイン領域のｐ
ｏｌｙ−Ｓｉ膜の少なくとも一部は、イオン注入により
非晶質化され、活性化アニールにより、結晶成長し再び
ｐｏｌｙ−Ｓｉ化する。）及び不純物の活性化を行な
う。その際、ｐｏｌｙ−Ｓｉ膜中に弗素が存在すると、
活性化アニールによる結晶性の回復が十分に成されず、
ドレイン端近傍のｐｏｌｙ−Ｓｉ膜の結晶性が低下し、
多数の欠陥準位が存在する膜になる。その結果、前述の
機構によりオフ電流が増加すると推察される。そこで、
ｐｏｌｙ−Ｓｉ中の弗素量が２×１０18／ｃｍ3、５×
１０17／ｃｍ3、１×１０17／ｃｍ3の膜を用いて活性化
アニール後の不純物注入領域の欠陥密度をＥＳＲ（電子
スピン共鳴）によって評価した。その結果、弗素量が２
×１０18／ｃｍ3、５×１０17／ｃｍ3、１×１０17／ｃ
ｍ3の膜に対して、スピン密度が、それぞれ１．５×１
０19／ｃｍ3、３．９×１０17／ｃｍ3、８．７×１０16
／ｃｍ3という値が得られた。尚、このサンプルの活性
化アニール条件は１０００℃２０分である。この結果か
ら、弗素量の多い膜は、欠陥密度の高い膜になっている
ことが分かる。この結果は、前述の弗素量とオフ電流の
相関に対する推察を裏付けるものであり、ソース・ドレ
イン領域のスピン密度は１×１０18／ｃｍ3以下である
ことが望ましく、１×１０17／ｃｍ3以下であることが
特に望ましいことが分かる。
素量を低減することで、ｐｏｌｙ−ＳｉＴＦＴのオフ電
流を大幅に低減することができる。又、活性化アニール
を低温化する方法もオフ電流の低減に有効であることも
明らかとなった。この様な弗素量とオフ電流、活性化ア
ニール方法とオフ電流の因果関係は現在のところ明確に
解明されてはいないが、以下に述べるようなメカニズム
が推測される。まず、ｐｏｌｙ−ＳｉＴＦＴのオフ電流
はドレイン端の欠陥準位を介した生成電流やField-Enha
nced-Emission電流が支配的と考えられている。従っ
て、ドレイン端の欠陥準位密度の低減がオフ電流の低減
に対して有効であることが容易に推測される。ドレイン
端の欠陥準位を低減するには、ドレイン端近傍のｐｏｌ
ｙ−Ｓｉ膜の結晶性を向上させることが必須となる。そ
こで、我々は、膜中の弗素量とイオンインプラ後の活性
化アニールがドレイン端近傍のｐｏｌｙ−Ｓｉ膜の結晶
性と強い相関があると推察している。イオン注入を行な
った後、活性化アニールを行ない、不純物イオンが注入
された領域の結晶性の回復（ソース・ドレイン領域のｐ
ｏｌｙ−Ｓｉ膜の少なくとも一部は、イオン注入により
非晶質化され、活性化アニールにより、結晶成長し再び
ｐｏｌｙ−Ｓｉ化する。）及び不純物の活性化を行な
う。その際、ｐｏｌｙ−Ｓｉ膜中に弗素が存在すると、
活性化アニールによる結晶性の回復が十分に成されず、
ドレイン端近傍のｐｏｌｙ−Ｓｉ膜の結晶性が低下し、
多数の欠陥準位が存在する膜になる。その結果、前述の
機構によりオフ電流が増加すると推察される。そこで、
ｐｏｌｙ−Ｓｉ中の弗素量が２×１０18／ｃｍ3、５×
１０17／ｃｍ3、１×１０17／ｃｍ3の膜を用いて活性化
アニール後の不純物注入領域の欠陥密度をＥＳＲ（電子
スピン共鳴）によって評価した。その結果、弗素量が２
×１０18／ｃｍ3、５×１０17／ｃｍ3、１×１０17／ｃ
ｍ3の膜に対して、スピン密度が、それぞれ１．５×１
０19／ｃｍ3、３．９×１０17／ｃｍ3、８．７×１０16
／ｃｍ3という値が得られた。尚、このサンプルの活性
化アニール条件は１０００℃２０分である。この結果か
ら、弗素量の多い膜は、欠陥密度の高い膜になっている
ことが分かる。この結果は、前述の弗素量とオフ電流の
相関に対する推察を裏付けるものであり、ソース・ドレ
イン領域のスピン密度は１×１０18／ｃｍ3以下である
ことが望ましく、１×１０17／ｃｍ3以下であることが
特に望ましいことが分かる。
【００３０】以上述べたように、本発明によれば、オフ
電流の低いｐｏｌｙ−ＳｉＴＦＴを再現良く形成でき
る。本発明は、実施例に示したスタックト型ＣＭＯＳに
限定されるものではなく、絶縁ゲート型電界効果トラン
ジスタの少なくともチャンネル領域が多結晶シリコンで
構成される素子全般に応用できる。
電流の低いｐｏｌｙ−ＳｉＴＦＴを再現良く形成でき
る。本発明は、実施例に示したスタックト型ＣＭＯＳに
限定されるものではなく、絶縁ゲート型電界効果トラン
ジスタの少なくともチャンネル領域が多結晶シリコンで
構成される素子全般に応用できる。
【００３１】
【発明の効果】以上述べたように、本発明によればオフ
電流が低く、移動度の大きいｐｏｌｙ−ＳｉＴＦＴをは
じめとする絶縁ゲート型電界効果トランジスタを簡便な
製造方法で作製することができる。その結果、絶縁性非
晶質材料上に高性能な半導体素子を形成することが可能
となり、大型で高解像度の液晶表示パネルや高速で高解
像度の密着型イメージセンサやＴＦＴを負荷部に用いた
ＳＲＡＭ等の三次元ＩＣなどを容易に作製できるように
なった。
電流が低く、移動度の大きいｐｏｌｙ−ＳｉＴＦＴをは
じめとする絶縁ゲート型電界効果トランジスタを簡便な
製造方法で作製することができる。その結果、絶縁性非
晶質材料上に高性能な半導体素子を形成することが可能
となり、大型で高解像度の液晶表示パネルや高速で高解
像度の密着型イメージセンサやＴＦＴを負荷部に用いた
ＳＲＡＭ等の三次元ＩＣなどを容易に作製できるように
なった。
【図１】本発明の実施例における半導体装置の断面図で
ある。
ある。
【図２】本発明の実施例における半導体装置の製造工程
図である。
図である。
101,201 ・・・ シリコン基板 102,202 ・・・ ｐ−ｗｅｌｌ領域 103,203 ・・・ 素子分離領域 104,204 ・・・ ゲート絶縁膜 105,205 ・・・ ゲート電極 106,206 ・・・ ｎ＋領域 107,207 ・・・ ゲート絶縁膜 108,209 ・・・ 多結晶シリコン層 109,210 ・・・ ソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/205 H01L 21/336
Claims (2)
- 【請求項１】 多結晶シリコン層によりなるチャンネル
領域を備えた半導体装置の製造方法において、モノシラ
ン、ジシラン、トリシランの内の少なくとも１種以上を
含むガスと水素ガスとを１：３０〜１：２００の混合比
で含む混合ガスを用いて、基板上に５０〜３００Åの膜
厚を有し、＜２２０＞配向した多結晶シリコン層を形成
する工程と、前記多結晶シリコン層に不純物を注入し、
前記不純物を活性化させることによりソース・ドレイン
領域を形成する工程とを有し、前記活性化された多結晶
シリコン層中の弗素量が１×１０18／ｃｍ3以下である
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記多結晶シリコン層の活性化は、第１
の温度によるアニール工程と、前記第１の温度よりも高
い第２の温度によるアニール工程とを少なくとも含むこ
とを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09211991A JP3200863B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09211991A JP3200863B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04323834A JPH04323834A (ja) | 1992-11-13 |
| JP3200863B2 true JP3200863B2 (ja) | 2001-08-20 |
Family
ID=14045550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09211991A Expired - Lifetime JP3200863B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200863B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639264B1 (en) * | 1998-12-11 | 2003-10-28 | International Business Machines Corporation | Method and structure for surface state passivation to improve yield and reliability of integrated circuit structures |
| AU2002306436A1 (en) | 2001-02-12 | 2002-10-15 | Asm America, Inc. | Improved process for deposition of semiconductor films |
| US7026219B2 (en) | 2001-02-12 | 2006-04-11 | Asm America, Inc. | Integration of high k gate dielectric |
| US6815007B1 (en) | 2002-03-04 | 2004-11-09 | Taiwan Semiconductor Manufacturing Company | Method to solve IMD-FSG particle and increase Cp yield by using a new tougher UFUN season film |
| WO2004009861A2 (en) | 2002-07-19 | 2004-01-29 | Asm America, Inc. | Method to form ultra high quality silicon-containing compound layers |
| US7294582B2 (en) | 2002-07-19 | 2007-11-13 | Asm International, N.V. | Low temperature silicon compound deposition |
| US7186630B2 (en) | 2002-08-14 | 2007-03-06 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
| US7092287B2 (en) | 2002-12-18 | 2006-08-15 | Asm International N.V. | Method of fabricating silicon nitride nanodots |
| US7629270B2 (en) | 2004-08-27 | 2009-12-08 | Asm America, Inc. | Remote plasma activated nitridation |
| US7966969B2 (en) | 2004-09-22 | 2011-06-28 | Asm International N.V. | Deposition of TiN films in a batch reactor |
| US7674726B2 (en) | 2004-10-15 | 2010-03-09 | Asm International N.V. | Parts for deposition reactors |
| US7427571B2 (en) | 2004-10-15 | 2008-09-23 | Asm International, N.V. | Reactor design for reduced particulate generation |
| US7553516B2 (en) | 2005-12-16 | 2009-06-30 | Asm International N.V. | System and method of reducing particle contamination of semiconductor substrates |
| WO2007075369A1 (en) | 2005-12-16 | 2007-07-05 | Asm International N.V. | Low temperature doped silicon layer formation |
| US7833906B2 (en) | 2008-12-11 | 2010-11-16 | Asm International N.V. | Titanium silicon nitride deposition |
| US10600644B2 (en) * | 2017-08-04 | 2020-03-24 | The Government Of The United States Of America, As Represented By The Secretary Of The Navy | Mono- and multilayer silicene prepared by plasma-enhanced chemical vapor deposition |
-
1991
- 1991-04-23 JP JP09211991A patent/JP3200863B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04323834A (ja) | 1992-11-13 |
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