JP2503626B2 - Ｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタの製造方法Info
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- JP2503626B2 JP2503626B2 JP1027999A JP2799989A JP2503626B2 JP 2503626 B2 JP2503626 B2 JP 2503626B2 JP 1027999 A JP1027999 A JP 1027999A JP 2799989 A JP2799989 A JP 2799989A JP 2503626 B2 JP2503626 B2 JP 2503626B2
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- effect transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS型電界効果トランジスタの製造方法、特
にSOI（Silicon On Insulator）基板に形成するMOS型電
界効果トランジスタの製造方法に関するものである。
にSOI（Silicon On Insulator）基板に形成するMOS型電
界効果トランジスタの製造方法に関するものである。
最近のVLSIにおいては、ゲート長が0.8μｍ程度のMOS
型電界効果トランジスタが用いられており、また、単体
では0.1μｍのチャネル長を有するMOSトランジスタの試
作結果も報告されている。しかし、高集積化による微細
化に伴い、パンチスルーや短チャネル効果という２次元
効果のためにMOS型電界効果トランジスタの特性が劣化
してくる。一方、SOI基板に形成されるMOS型電界効果ト
ランジスタにおいては、従来、結晶成長が容易であるSO
I膜厚が0.5μｍ程度の単結晶半導体薄膜が用いられてい
た。しかし、例えば、デバイスサイズが0.1μｍ以下のM
OSトランジスタを形成する場合、0.5μｍと厚いSOI膜を
用いた場合には、バルクシリコン基板を用いた場合と同
じように、パンチスルーや短チャネル効果という２次元
効果のためにMOS型電界効果トランジスタの特性は劣化
する。しかし、このような２次元効果や基板浮遊効果を
低減するためには、SOI膜厚を最大空乏層厚以下にすれ
ば良いことが最近報告されている。このため、薄いSOI
膜の形成方法としては、一度0.5μｍ程度の厚いSOI膜を
形成した後、種々のエッチング法を用いて薄膜化する方
法が行われている。
型電界効果トランジスタが用いられており、また、単体
では0.1μｍのチャネル長を有するMOSトランジスタの試
作結果も報告されている。しかし、高集積化による微細
化に伴い、パンチスルーや短チャネル効果という２次元
効果のためにMOS型電界効果トランジスタの特性が劣化
してくる。一方、SOI基板に形成されるMOS型電界効果ト
ランジスタにおいては、従来、結晶成長が容易であるSO
I膜厚が0.5μｍ程度の単結晶半導体薄膜が用いられてい
た。しかし、例えば、デバイスサイズが0.1μｍ以下のM
OSトランジスタを形成する場合、0.5μｍと厚いSOI膜を
用いた場合には、バルクシリコン基板を用いた場合と同
じように、パンチスルーや短チャネル効果という２次元
効果のためにMOS型電界効果トランジスタの特性は劣化
する。しかし、このような２次元効果や基板浮遊効果を
低減するためには、SOI膜厚を最大空乏層厚以下にすれ
ば良いことが最近報告されている。このため、薄いSOI
膜の形成方法としては、一度0.5μｍ程度の厚いSOI膜を
形成した後、種々のエッチング法を用いて薄膜化する方
法が行われている。
ところで、微細ゲート長を有するMOS型電界効果トラ
ンジスタにおいては、ゲート領域のSOI膜厚を空乏層幅
以下にしなくては、２次元効果を十分に抑制することは
できない。そのため、ゲート領域あるいはトランジスタ
全領域のSOI膜の膜厚を50nm程度以下にしなければなら
ない。しかし、そのように薄いSOI膜を広い領域に形成
することは、従来のビームアニール法や固相成長法では
困難であるばかりでなく、現在行われている厚いSOI膜
を種々のエッチング法を用いて薄くする方法において
も、均一性、制御性の面から極めて困難である。また、
ソース・ドレイン領域の膜厚もきわめて薄くなるため
に、ソース・ドレイン抵抗の増大も予想される。
ンジスタにおいては、ゲート領域のSOI膜厚を空乏層幅
以下にしなくては、２次元効果を十分に抑制することは
できない。そのため、ゲート領域あるいはトランジスタ
全領域のSOI膜の膜厚を50nm程度以下にしなければなら
ない。しかし、そのように薄いSOI膜を広い領域に形成
することは、従来のビームアニール法や固相成長法では
困難であるばかりでなく、現在行われている厚いSOI膜
を種々のエッチング法を用いて薄くする方法において
も、均一性、制御性の面から極めて困難である。また、
ソース・ドレイン領域の膜厚もきわめて薄くなるため
に、ソース・ドレイン抵抗の増大も予想される。
本発明の目的はこのような従来の問題点を解消しうる
MOS型電界効果トランジスタの製造方法を提供すること
にある。
MOS型電界効果トランジスタの製造方法を提供すること
にある。
上記目的を達成するため、本発明によるMOS型電界効
果トランジスタの製造方法においては、絶縁体基板上の
単結晶半導体薄膜に形成するMOS型電界効果トランジス
タの製造方法において、絶縁膜上に形成され、高濃度に
ドープされた半導体膜を、該半導体膜の膜厚と同じ膜厚
の絶縁膜によって分離する工程と、前記分離された半導
体膜にソース・ドレイン領域を形成する工程と、低濃度
にドープされた半導体膜を前記ソース・ドレイン領域間
を分離した絶縁膜上に堆積する工程と、前記低濃度にド
ープされた半導体膜を単結晶化し、チャネル領域を形成
する工程とを含むものである。
果トランジスタの製造方法においては、絶縁体基板上の
単結晶半導体薄膜に形成するMOS型電界効果トランジス
タの製造方法において、絶縁膜上に形成され、高濃度に
ドープされた半導体膜を、該半導体膜の膜厚と同じ膜厚
の絶縁膜によって分離する工程と、前記分離された半導
体膜にソース・ドレイン領域を形成する工程と、低濃度
にドープされた半導体膜を前記ソース・ドレイン領域間
を分離した絶縁膜上に堆積する工程と、前記低濃度にド
ープされた半導体膜を単結晶化し、チャネル領域を形成
する工程とを含むものである。
微細ゲートを有するSOIデバイスを形成するためにはS
OIの膜厚を50nm以下にする必要がある。従来用いられて
いる方法で、そのままこのような薄い膜を形成すると、
単結晶の成長する距離は数μｍであり、デバイス形成領
域を全面に単結晶化することは困難である。しかし、ソ
ースとドレインとなるべき領域を厚くしておけば単結晶
化は容易にできる。このとき、高濃度に不純物をドープ
しておくと、単結晶化と同時に不純物の活性化もでき、
ソースとドレインとが同時にできることになる。またこ
のとき、例えばSOS基板のように予め単結晶化した基板
を用いれば、このための単結晶化は必要なく、ソース・
ドレインとなるべき領域を分離し、かつ前記領域に不純
物をドープすれば良い。次に、SOIデバイスのチャネル
領域となるべき領域に薄膜のSOI膜を形成する。このと
き、まず、SOI膜厚分だけ低濃度にドープされた半導体
膜を堆積し、次に、ソース及びドレイン領域を種にSOI
膜を単結晶化する。従って、薄膜のSOI膜を形成する領
域は数μｍ程度でも十分である。このような方法をとれ
ば、薄膜のSOIも容易に結晶化でき、かつソース・ドレ
イン及びチャネル領域の形成がSOI膜の結晶化と同時に
行える。
OIの膜厚を50nm以下にする必要がある。従来用いられて
いる方法で、そのままこのような薄い膜を形成すると、
単結晶の成長する距離は数μｍであり、デバイス形成領
域を全面に単結晶化することは困難である。しかし、ソ
ースとドレインとなるべき領域を厚くしておけば単結晶
化は容易にできる。このとき、高濃度に不純物をドープ
しておくと、単結晶化と同時に不純物の活性化もでき、
ソースとドレインとが同時にできることになる。またこ
のとき、例えばSOS基板のように予め単結晶化した基板
を用いれば、このための単結晶化は必要なく、ソース・
ドレインとなるべき領域を分離し、かつ前記領域に不純
物をドープすれば良い。次に、SOIデバイスのチャネル
領域となるべき領域に薄膜のSOI膜を形成する。このと
き、まず、SOI膜厚分だけ低濃度にドープされた半導体
膜を堆積し、次に、ソース及びドレイン領域を種にSOI
膜を単結晶化する。従って、薄膜のSOI膜を形成する領
域は数μｍ程度でも十分である。このような方法をとれ
ば、薄膜のSOIも容易に結晶化でき、かつソース・ドレ
イン及びチャネル領域の形成がSOI膜の結晶化と同時に
行える。
以下、本発明の実施例を図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を示した模
式的断面図である。
式的断面図である。
第１図（ａ）において、シリコン基板１上に酸化膜２
を１μｍ形成したのちポリシリコン３を40nm付着し、更
に酸化膜４を0.5μｍ付着させ、その後パターニングす
る。この幅はMOSトランジスタのチャネル長に対応し0.1
〜10μｍの間で変化させた。次にポリシリコン３を酸化
し、すべて酸化膜に変える。第１図（ｂ）に示すよう
に、酸化膜２をパターニングし、シード６を形成する。
次に高真空中に試料を入れ、表面のクリーニングを行っ
た後、砒素がドープされた非晶質シリコンを２μｍ付着
させ、同一真空中で450℃,30分熱処理した後、大気中に
取り出し、研磨法により平坦化を行った。次に窒素中で
600℃,8時間の熱処理を行い、非晶質シリコン５を単結
晶化した。次に、ソース７及びドレイン８の各領域を除
き酸化を行い、酸化膜９を形成し、第１図（ｃ）の構造
を形成する。上記の試料を高真空中にセットしたのち、
表現クリーニングを行い、第１図（ｄ）のようにボロン
ドープされた非晶質シリコン10を付着する。次に同一真
空中で500℃,5時間の熱処理を行い単結晶化した。非晶
質シリコン10の単結晶化においては、いずれの場合でも
砒素あるいはボロンがドープされているために多結晶シ
リコンの成長よりも結晶の横方向成長は速く、ドープさ
れていない場合よりも成長は容易である。この場合、非
晶質シリコン10の膜厚は最大空乏層の幅より小さい50nm
とした。次に、第１図（ｅ）のように、ゲート酸化膜1
1、ゲート電極12、酸化膜13、配線膜14を形成してMOSト
ランジスタの構造を得る。
を１μｍ形成したのちポリシリコン３を40nm付着し、更
に酸化膜４を0.5μｍ付着させ、その後パターニングす
る。この幅はMOSトランジスタのチャネル長に対応し0.1
〜10μｍの間で変化させた。次にポリシリコン３を酸化
し、すべて酸化膜に変える。第１図（ｂ）に示すよう
に、酸化膜２をパターニングし、シード６を形成する。
次に高真空中に試料を入れ、表面のクリーニングを行っ
た後、砒素がドープされた非晶質シリコンを２μｍ付着
させ、同一真空中で450℃,30分熱処理した後、大気中に
取り出し、研磨法により平坦化を行った。次に窒素中で
600℃,8時間の熱処理を行い、非晶質シリコン５を単結
晶化した。次に、ソース７及びドレイン８の各領域を除
き酸化を行い、酸化膜９を形成し、第１図（ｃ）の構造
を形成する。上記の試料を高真空中にセットしたのち、
表現クリーニングを行い、第１図（ｄ）のようにボロン
ドープされた非晶質シリコン10を付着する。次に同一真
空中で500℃,5時間の熱処理を行い単結晶化した。非晶
質シリコン10の単結晶化においては、いずれの場合でも
砒素あるいはボロンがドープされているために多結晶シ
リコンの成長よりも結晶の横方向成長は速く、ドープさ
れていない場合よりも成長は容易である。この場合、非
晶質シリコン10の膜厚は最大空乏層の幅より小さい50nm
とした。次に、第１図（ｅ）のように、ゲート酸化膜1
1、ゲート電極12、酸化膜13、配線膜14を形成してMOSト
ランジスタの構造を得る。
なお、ゲート酸化膜11は5nmとしゲート電極12を形成
した後、酸化膜13を付着させた後配線膜14を形成した。
した後、酸化膜13を付着させた後配線膜14を形成した。
以上、実施例においては、ソース・ドレイン及びチャ
ネル領域の単結晶膜を形成する方法として固相成長法を
用いたが、ビームアニール法なども用いることができ
る。さらにまた、各領域へのドーピング方法としてドー
プされたシリコン膜の付着という方法を用いたが、これ
に限らず先ず非晶質シリコンを付着した後不純物を例え
ばイオン注入などの方法で導入してもよい。また、本実
施例においてはソース・ドレイン領域を固相成長法を用
いて成長させたが、SOS基板のように予め単結晶化した
ものを用い、ソース・ドレイン領域の分離、及びソース
・ドレイン領域への不純物導入を行ったものを用いても
良い。
ネル領域の単結晶膜を形成する方法として固相成長法を
用いたが、ビームアニール法なども用いることができ
る。さらにまた、各領域へのドーピング方法としてドー
プされたシリコン膜の付着という方法を用いたが、これ
に限らず先ず非晶質シリコンを付着した後不純物を例え
ばイオン注入などの方法で導入してもよい。また、本実
施例においてはソース・ドレイン領域を固相成長法を用
いて成長させたが、SOS基板のように予め単結晶化した
ものを用い、ソース・ドレイン領域の分離、及びソース
・ドレイン領域への不純物導入を行ったものを用いても
良い。
また、前記実施例においては、ゲート材料として多結
晶Si膜を用いたが、これに限る必要はなく、高融点金属
等の金属膜やポリサイド構造の薄膜も用いることができ
る。
晶Si膜を用いたが、これに限る必要はなく、高融点金属
等の金属膜やポリサイド構造の薄膜も用いることができ
る。
以上説明したように、本発明によれば、従来のMOS型
電界効果トランジスタの製造方法とは異なり、チャネル
領域の薄いSOI膜は、厚いソース及びドレイン領域を形
成後、これらの領域を種に形成しているために、従来の
薄いSOI膜形成に必要であった高精度のエッチング法
や、直接薄いSOI膜を大面積にわたり形成しなくてもよ
く、また薄いSOI膜の成長距離も数μｍと短くてすむ。
また、実施例において示したように、チャネル領域の薄
いSOI膜にMOS型電界効果トランジスタを形成した場合で
も、ソース・ドレイン領域を厚いシリコン膜で形成でき
るので、ソース・ドレイン領域の抵抗を上げずにトラン
ジスタを作製できる。
電界効果トランジスタの製造方法とは異なり、チャネル
領域の薄いSOI膜は、厚いソース及びドレイン領域を形
成後、これらの領域を種に形成しているために、従来の
薄いSOI膜形成に必要であった高精度のエッチング法
や、直接薄いSOI膜を大面積にわたり形成しなくてもよ
く、また薄いSOI膜の成長距離も数μｍと短くてすむ。
また、実施例において示したように、チャネル領域の薄
いSOI膜にMOS型電界効果トランジスタを形成した場合で
も、ソース・ドレイン領域を厚いシリコン膜で形成でき
るので、ソース・ドレイン領域の抵抗を上げずにトラン
ジスタを作製できる。
第１図（ａ）〜（ｅ）は本発明の一実施例を工程順に示
した模式的断面図である。 １…シリコン基板、2,4,9,13…酸化膜 ３…ポリシリコン、5,10…非晶質シリコン ６…シード、７…ソース ８…ドレイン、11…ゲート酸化膜 12…ゲート電極、14…配線膜
した模式的断面図である。 １…シリコン基板、2,4,9,13…酸化膜 ３…ポリシリコン、5,10…非晶質シリコン ６…シード、７…ソース ８…ドレイン、11…ゲート酸化膜 12…ゲート電極、14…配線膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 波田 博光 東京都港区芝５丁目33番１号 日本電気 株式会社内 (72)発明者 青木 秀充 東京都港区芝５丁目33番１号 日本電気 株式会社内 (56)参考文献 特開 平２−98969（ＪＰ，Ａ) 特開 昭61−100967（ＪＰ，Ａ) 特開 昭61−187274（ＪＰ，Ａ)
Claims (1)
- 【請求項１】絶縁体基板上の単結晶半導体薄膜に形成す
るMOS型電界効果トランジスタの製造方法において、絶
縁膜上に形成され、高濃度にドープされた半導体膜を、
該半導体膜の膜厚と同じ膜厚の絶縁膜によって分離する
工程と、前記分離された半導体膜にソース・ドレイン領
域を形成する工程と、低濃度にドープされた半導体膜を
前記ソース・ドレイン領域間を分離した絶縁膜上に堆積
する工程と、前記低濃度にドープされた半導体膜を単結
晶化し、チャネル領域を形成する工程とを含むことを特
徴とするMOS型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027999A JP2503626B2 (ja) | 1989-02-06 | 1989-02-06 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027999A JP2503626B2 (ja) | 1989-02-06 | 1989-02-06 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206133A JPH02206133A (ja) | 1990-08-15 |
| JP2503626B2 true JP2503626B2 (ja) | 1996-06-05 |
Family
ID=12236518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1027999A Expired - Lifetime JP2503626B2 (ja) | 1989-02-06 | 1989-02-06 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503626B2 (ja) |
-
1989
- 1989-02-06 JP JP1027999A patent/JP2503626B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02206133A (ja) | 1990-08-15 |
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