JPH04323834A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04323834A JPH04323834A JP3092119A JP9211991A JPH04323834A JP H04323834 A JPH04323834 A JP H04323834A JP 3092119 A JP3092119 A JP 3092119A JP 9211991 A JP9211991 A JP 9211991A JP H04323834 A JPH04323834 A JP H04323834A
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に、絶縁性非晶質材料上に半導体素子を形
成する製造方法に関する。
に係わり、特に、絶縁性非晶質材料上に半導体素子を形
成する製造方法に関する。
【０００２】
【従来の技術】近年、半導体素子の高集積化が進み、４
ＭＤＲＡＭ、１ＭＳＲＡＭ等の量産や１６Ｍ、６４ＭＤ
ＲＡＭ、４ＭＳＲＡＭ等の開発・試作が進められている
。今後、これらの半導体素子の高密度化が更に進むにつ
れて、三次元構造の半導体素子実現に対する期待が更に
高まるものと予想される。ＳＲＡＭを例にとると、４Ｍ
以上のＳＲＡＭでは、メモリーセルに高抵抗ｐｏｌｙ−
Ｓｉを用いた４−Ｔ型のＳＲＡＭやシリコン基板上にｎ
チャンネルとｐチャンネルのＭＯＳＦＥＴを形成した６
−Ｔ型のＳＲＡＭに代わり、積層ＣＭＯＳ構造のＳＲＡ
Ｍが検討、試作されている。積層ＣＭＯＳ構造では、シ
リコン基板上にｎチャンネルＭＯＳＦＥＴが形成され、
絶縁材料を挟んでｐチャンネルｐｏｌｙ−ＳｉＴＦＴが
積層された構造になっており、４−Ｔ型と６−Ｔ型の長
所を持ち合わせている。即ち、ｐチャンネルをｐｏｌｙ
−ＳｉＴＦＴで形成し、積層構造とすることで４−Ｔ型
とほぼ同じセルサイズでＣＭＯＳ構造を実現でき、高集
積性、ソフトエラー耐性、低消費電力性等に優れたＳＲ
ＡＭが実現できる。
ＭＤＲＡＭ、１ＭＳＲＡＭ等の量産や１６Ｍ、６４ＭＤ
ＲＡＭ、４ＭＳＲＡＭ等の開発・試作が進められている
。今後、これらの半導体素子の高密度化が更に進むにつ
れて、三次元構造の半導体素子実現に対する期待が更に
高まるものと予想される。ＳＲＡＭを例にとると、４Ｍ
以上のＳＲＡＭでは、メモリーセルに高抵抗ｐｏｌｙ−
Ｓｉを用いた４−Ｔ型のＳＲＡＭやシリコン基板上にｎ
チャンネルとｐチャンネルのＭＯＳＦＥＴを形成した６
−Ｔ型のＳＲＡＭに代わり、積層ＣＭＯＳ構造のＳＲＡ
Ｍが検討、試作されている。積層ＣＭＯＳ構造では、シ
リコン基板上にｎチャンネルＭＯＳＦＥＴが形成され、
絶縁材料を挟んでｐチャンネルｐｏｌｙ−ＳｉＴＦＴが
積層された構造になっており、４−Ｔ型と６−Ｔ型の長
所を持ち合わせている。即ち、ｐチャンネルをｐｏｌｙ
−ＳｉＴＦＴで形成し、積層構造とすることで４−Ｔ型
とほぼ同じセルサイズでＣＭＯＳ構造を実現でき、高集
積性、ソフトエラー耐性、低消費電力性等に優れたＳＲ
ＡＭが実現できる。
【０００３】
【発明が解決しようとする課題】ところが、従来のｐｏ
ｌｙ−ＳｉＴＦＴを積層した半導体素子では、以下に述
べる問題点があった。（１）ｐｏｌｙ−Ｓｉ膜をＬＰＣ
ＶＤ法で５９０℃〜６３０℃程度で成膜するか、固相成
長法ｐｏｌｙ−Ｓｉ膜を結晶成長させる方法がおもに用
いられていたが、この様な方法で形成したｐｏｌｙ−Ｓ
ｉ膜の結晶性は必ずしも良好では無く、結晶化率が９５
％を越える膜や結晶粒内にｔｗｉｎ等の欠陥が少ない高
品質のｐｏｌｙ−Ｓｉ膜を低温で形成することが困難で
あった。そのため、ＴＦＴのオフ電流の低減、オン電流
の増大が困難となっていた。（２）シリコンウェーハー
を用いたＭＯＳＦＥＴと異なり、ｐｏｌｙ−Ｓｉ膜を成
膜し、チャンネル領域を形成するため、シリコン中に不
純物等が混入し易く、ＴＦＴのオフ電流増大等の特性劣
化の原因となっていた。
ｌｙ−ＳｉＴＦＴを積層した半導体素子では、以下に述
べる問題点があった。（１）ｐｏｌｙ−Ｓｉ膜をＬＰＣ
ＶＤ法で５９０℃〜６３０℃程度で成膜するか、固相成
長法ｐｏｌｙ−Ｓｉ膜を結晶成長させる方法がおもに用
いられていたが、この様な方法で形成したｐｏｌｙ−Ｓ
ｉ膜の結晶性は必ずしも良好では無く、結晶化率が９５
％を越える膜や結晶粒内にｔｗｉｎ等の欠陥が少ない高
品質のｐｏｌｙ−Ｓｉ膜を低温で形成することが困難で
あった。そのため、ＴＦＴのオフ電流の低減、オン電流
の増大が困難となっていた。（２）シリコンウェーハー
を用いたＭＯＳＦＥＴと異なり、ｐｏｌｙ−Ｓｉ膜を成
膜し、チャンネル領域を形成するため、シリコン中に不
純物等が混入し易く、ＴＦＴのオフ電流増大等の特性劣
化の原因となっていた。
【０００４】そこで、本発明はより簡便かつ実用的な方
法で、結晶性の高い多結晶シリコンを低温で再現性良く
形成し、高性能なｐｏｌｙ−ＳｉＴＦＴを低温形成する
方法を提供するものであり、更に、ＴＦＴのオフ電流を
低減する方法を提供するものである。
法で、結晶性の高い多結晶シリコンを低温で再現性良く
形成し、高性能なｐｏｌｙ−ＳｉＴＦＴを低温形成する
方法を提供するものであり、更に、ＴＦＴのオフ電流を
低減する方法を提供するものである。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
１）絶縁ゲート型電界効果トランジスタのチャンネル領
域の少なくとも一部が非単結晶半導体により形成された
半導体装置において、該非単結晶半導体中の弗素量が１
×１０１８／ｃｍ３以下であることを特徴とする。
１）絶縁ゲート型電界効果トランジスタのチャンネル領
域の少なくとも一部が非単結晶半導体により形成された
半導体装置において、該非単結晶半導体中の弗素量が１
×１０１８／ｃｍ３以下であることを特徴とする。
【０００６】２）前記非単結晶半導体が多結晶シリコン
であることを特徴とする。
であることを特徴とする。
【０００７】又、本発明の半導体装置の製造方法は、３
）絶縁ゲート型電界効果トランジスタのチャンネル領域
の少なくとも一部が非単結晶半導体により形成された半
導体装置の製造方法において、（ａ）絶縁性非晶質材料
上にシリコンを主体とする非単結晶半導体層を形成する
工程、（ｂ）不純物をイオン注入しソースドレイン領域
を形成する工程、（ｃ）イオン注入されたドーパントを
活性化するためのアニール工程を少なくとも有し、前記
非単結晶半導体中の弗素量が１×１０１８／ｃｍ３以下
であることを特徴とする。
）絶縁ゲート型電界効果トランジスタのチャンネル領域
の少なくとも一部が非単結晶半導体により形成された半
導体装置の製造方法において、（ａ）絶縁性非晶質材料
上にシリコンを主体とする非単結晶半導体層を形成する
工程、（ｂ）不純物をイオン注入しソースドレイン領域
を形成する工程、（ｃ）イオン注入されたドーパントを
活性化するためのアニール工程を少なくとも有し、前記
非単結晶半導体中の弗素量が１×１０１８／ｃｍ３以下
であることを特徴とする。
【０００８】４）前記非単結晶半導体層を形成する工程
において、該非単結晶半導体層をモノシラン、ジシラン
、トリシラン等の内の少なくとも１種以上を含むガスを
水素希釈したガスを所定の真空槽内に導入し、プラズマ
ＣＶＤ法により成膜したことを特徴とする。
において、該非単結晶半導体層をモノシラン、ジシラン
、トリシラン等の内の少なくとも１種以上を含むガスを
水素希釈したガスを所定の真空槽内に導入し、プラズマ
ＣＶＤ法により成膜したことを特徴とする。
【０００９】５）前記非単結晶半導体が多結晶シリコン
であることを特徴とする。
であることを特徴とする。
【００１０】６）モノシラン、ジシラン、トリシラン等
の内の少なくとも１種以上を含むガスと水素ガスの混合
比を１：２０〜１：２００にしたことを特徴とする。
の内の少なくとも１種以上を含むガスと水素ガスの混合
比を１：２０〜１：２００にしたことを特徴とする。
【００１１】７）前記活性化のためのアニールが複数の
異なる温度で行なわれることを特徴とする。
異なる温度で行なわれることを特徴とする。
【００１２】８）前記活性化のためのアニールが６００
℃〜９００℃程度の温度（Ｔ１）で行なわれるアニール
とＴ２＞Ｔ１なる温度Ｔ２で行なわれるアニールとを少
なくとも含むことを特徴とする。
℃〜９００℃程度の温度（Ｔ１）で行なわれるアニール
とＴ２＞Ｔ１なる温度Ｔ２で行なわれるアニールとを少
なくとも含むことを特徴とする。
【００１３】
【実施例】図１は、本発明の半導体装置の断面図の一例
である。尚、図１では半導体素子としてスタックト型Ｃ
ＭＯＳを例としている。図１において、１０１はシリコ
ン基板、１０２はｐ−ｗｅｌｌ領域、１０３はＬＯＣＯ
Ｓ酸化法で形成した素子分離領域、１０４はゲート絶縁
膜、１０５ｐｏｌｙ−Ｓｉ等を素子材としたゲート電極
、１０６はｎ＋領域、１０７はゲート絶縁膜を成す絶縁
層、１０８はコンタクトホール、１０９はチャンネル領
域を成す多結晶シリコン層、１１０はソース・ドレイン
領域を成すｐ＋領域であり、イオンインプラ法で形成さ
れる。
である。尚、図１では半導体素子としてスタックト型Ｃ
ＭＯＳを例としている。図１において、１０１はシリコ
ン基板、１０２はｐ−ｗｅｌｌ領域、１０３はＬＯＣＯ
Ｓ酸化法で形成した素子分離領域、１０４はゲート絶縁
膜、１０５ｐｏｌｙ−Ｓｉ等を素子材としたゲート電極
、１０６はｎ＋領域、１０７はゲート絶縁膜を成す絶縁
層、１０８はコンタクトホール、１０９はチャンネル領
域を成す多結晶シリコン層、１１０はソース・ドレイン
領域を成すｐ＋領域であり、イオンインプラ法で形成さ
れる。
【００１４】図２は、本発明の実施例における半導体装
置の製造工程図の一例である。尚、図２では３次元トラ
ンジスタへの簡単な応用例（スタックト型ＣＭＯＳ）を
示す。
置の製造工程図の一例である。尚、図２では３次元トラ
ンジスタへの簡単な応用例（スタックト型ＣＭＯＳ）を
示す。
【００１５】図２において、（ａ）は、シリコン基板２
０１にｐ−ｗｅｌｌ領域２０２を形成し、ＬＯＣＯＳ酸
化法で素子分離領域２０３を形成する工程である。
０１にｐ−ｗｅｌｌ領域２０２を形成し、ＬＯＣＯＳ酸
化法で素子分離領域２０３を形成する工程である。
【００１６】（ｂ）は、ゲート絶縁膜２０４を形成後、
ゲート電極２０５をｐｏｌｙ−Ｓｉ等を素子材とし形成
後、所定の形状にパターン形成し、ソース・ドレイン領
域を成すｎ＋領域２０６を形成する工程である。
ゲート電極２０５をｐｏｌｙ−Ｓｉ等を素子材とし形成
後、所定の形状にパターン形成し、ソース・ドレイン領
域を成すｎ＋領域２０６を形成する工程である。
【００１７】（ｃ）は、ゲート絶縁膜を成す絶縁層２０
７を形成し、コンタクトホール２０８を開けた後、チャ
ンネル領域及びソース・ドレイン領域となる多結晶シリ
コン層２０９を ５０Å〜１５００Å程度形成し、所
定の形状にパターン形成する工程である。多結晶シリコ
ン層の形成方法としては、プラズマＣＶＤ法（ＰＣＶＤ
法）で基板温度１５０℃〜３５０℃程度の低温で多結晶
シリコンを膜厚５０Å〜１５００Å程度成膜する方法が
ある。ＰＣＶＤ法でａ−Ｓｉ膜を成膜する場合、反応ガ
スとして、モノシラン（ＳｉＨ４）やジシラン（Ｓｉ２
Ｈ６）等を水素ガス等で１０％前後に希釈して用いる。 この場合、１５０℃〜３５０℃程度の基板温度では、非
晶質シリコンかせいぜい微結晶シリコンが成膜されるだ
けで、高品質な多結晶シリコンを成膜することは困難で
あった。しかし、反応ガスとして、上述のＳｉＨ４、Ｓ
ｉ２Ｈ６等を大量の水素ガスで希釈することで、高品質
な多結晶シリコン膜を低温形成できる様になった。
７を形成し、コンタクトホール２０８を開けた後、チャ
ンネル領域及びソース・ドレイン領域となる多結晶シリ
コン層２０９を ５０Å〜１５００Å程度形成し、所
定の形状にパターン形成する工程である。多結晶シリコ
ン層の形成方法としては、プラズマＣＶＤ法（ＰＣＶＤ
法）で基板温度１５０℃〜３５０℃程度の低温で多結晶
シリコンを膜厚５０Å〜１５００Å程度成膜する方法が
ある。ＰＣＶＤ法でａ−Ｓｉ膜を成膜する場合、反応ガ
スとして、モノシラン（ＳｉＨ４）やジシラン（Ｓｉ２
Ｈ６）等を水素ガス等で１０％前後に希釈して用いる。 この場合、１５０℃〜３５０℃程度の基板温度では、非
晶質シリコンかせいぜい微結晶シリコンが成膜されるだ
けで、高品質な多結晶シリコンを成膜することは困難で
あった。しかし、反応ガスとして、上述のＳｉＨ４、Ｓ
ｉ２Ｈ６等を大量の水素ガスで希釈することで、高品質
な多結晶シリコン膜を低温形成できる様になった。
【００１８】従来は、反応ガスとして、上述のＳｉＨ４
、Ｓｉ２Ｈ６等に加えて、弗素（Ｆ）、塩素（Ｃｌ）等
の元素を含む反応ガスを適量混合することで、多結晶シ
リコン膜を低温成膜する方法が知られていたが、この様
な方法では成膜したｐｏｌｙ−Ｓｉ膜中に弗素、塩素等
の不純物が混入するために、オフ電流の増加等の特性劣
化の原因となっていた。
、Ｓｉ２Ｈ６等に加えて、弗素（Ｆ）、塩素（Ｃｌ）等
の元素を含む反応ガスを適量混合することで、多結晶シ
リコン膜を低温成膜する方法が知られていたが、この様
な方法では成膜したｐｏｌｙ−Ｓｉ膜中に弗素、塩素等
の不純物が混入するために、オフ電流の増加等の特性劣
化の原因となっていた。
【００１９】本発明では、反応ガスとして水素ガスを用
いるために、上述のような特性劣化がなくなり、良好な
特性を有するｐｏｌｙ−ＳｉＴＦＴを作製できるように
なった。以下に、成膜条件の一例を示す。反応ガスとし
て、ＳｉＨ４、Ｈ２を用い、混合比を例えば、ＳｉＨ４
：Ｈ２＝１：２０〜１：２００程度に設定し、内圧を０
．３Ｔｏｒｒ〜１Ｔｏｒｒ程度、基板温度を１５０℃〜
３５０℃程度に保持し、ｒｆパワーを例えば直径２０ｃ
ｍの電極を有す平行平板型ＰＣＶＤの場合、５Ｗ〜３０
Ｗ程度印加し、反応ガスを分解し多結晶シリコンを成膜
する。膜厚に関しては、多結晶シリコン層を薄膜化する
と、オフ電流が減少し、Ｖｔｈ（しきい値電圧）が減少
する現象が知られている。
いるために、上述のような特性劣化がなくなり、良好な
特性を有するｐｏｌｙ−ＳｉＴＦＴを作製できるように
なった。以下に、成膜条件の一例を示す。反応ガスとし
て、ＳｉＨ４、Ｈ２を用い、混合比を例えば、ＳｉＨ４
：Ｈ２＝１：２０〜１：２００程度に設定し、内圧を０
．３Ｔｏｒｒ〜１Ｔｏｒｒ程度、基板温度を１５０℃〜
３５０℃程度に保持し、ｒｆパワーを例えば直径２０ｃ
ｍの電極を有す平行平板型ＰＣＶＤの場合、５Ｗ〜３０
Ｗ程度印加し、反応ガスを分解し多結晶シリコンを成膜
する。膜厚に関しては、多結晶シリコン層を薄膜化する
と、オフ電流が減少し、Ｖｔｈ（しきい値電圧）が減少
する現象が知られている。
【００２０】従って、多結晶シリコン層の膜厚は５００
Å以下が望ましく、５０Å〜３００Å程度が特に望まし
い。従って、この様な薄膜でかつ高品質な多結晶シリコ
ンを形成することが特に重要となる。膜厚５０Å〜３０
０Åのｐｏｌｙ−Ｓｉを成膜する場合を例とすると、混
合比をＳｉＨ４：Ｈ２＝１：１０〜１：２０程度に設定
した場合は、結晶化率が低く、＜２２０＞配向も見られ
ないが、混合比をＳｉＨ４：Ｈ２＝１：３０〜１：２０
０程度に設定した場合は、５０Å〜３００Å程度の薄膜
でも、結晶化率９８％以上で＜２２０＞に配向した高品
質な多結晶シリコンを成膜することができる。
Å以下が望ましく、５０Å〜３００Å程度が特に望まし
い。従って、この様な薄膜でかつ高品質な多結晶シリコ
ンを形成することが特に重要となる。膜厚５０Å〜３０
０Åのｐｏｌｙ−Ｓｉを成膜する場合を例とすると、混
合比をＳｉＨ４：Ｈ２＝１：１０〜１：２０程度に設定
した場合は、結晶化率が低く、＜２２０＞配向も見られ
ないが、混合比をＳｉＨ４：Ｈ２＝１：３０〜１：２０
０程度に設定した場合は、５０Å〜３００Å程度の薄膜
でも、結晶化率９８％以上で＜２２０＞に配向した高品
質な多結晶シリコンを成膜することができる。
【００２１】又、結晶化率を上げるという点では、基板
温度は３５０℃〜５００℃程度で成膜した膜のほうがさ
らに良好で、９９．５％以上の結晶化率を達成でき、Ｔ
ＦＴのオン電流の増大及びオフ電流の低減に有効である
。又、チャンネル領域に不純物をドーピングして、Ｖｔ
ｈ（しきい値電圧）を制御する手段も極めて有効である
。固相成長法で形成した多結晶シリコンＴＦＴでは、Ｎ
チャンネルトランジスタがデプレッション方向にＶｔｈ
がシフトし、Ｐチャンネルトランジスタがエンハンスメ
ント方向にシフトする傾向がある。又、上記ＴＦＴを水
素化した場合、その傾向がより顕著になる。そこで、チ
ャンネル領域に１０１５〜１０１９／ｃｍ３程度の不純
物をドープすると、Ｖｔｈのシフトを抑えることができ
る。例えば、イオン注入法等でＢ（ボロン）等の不純物
を１０１１〜１０１３／ｃｍ２程度のドーズ量で打ち込
むの方法の他に、チャンネル領域を成すｐｏｌｙ−Ｓｉ
膜の成膜時にジボランガス（Ｂ２Ｈ６）等を混合するこ
とで不純物をドープしたｐｏｌｙ−Ｓｉ膜を形成するこ
ともできる。
温度は３５０℃〜５００℃程度で成膜した膜のほうがさ
らに良好で、９９．５％以上の結晶化率を達成でき、Ｔ
ＦＴのオン電流の増大及びオフ電流の低減に有効である
。又、チャンネル領域に不純物をドーピングして、Ｖｔ
ｈ（しきい値電圧）を制御する手段も極めて有効である
。固相成長法で形成した多結晶シリコンＴＦＴでは、Ｎ
チャンネルトランジスタがデプレッション方向にＶｔｈ
がシフトし、Ｐチャンネルトランジスタがエンハンスメ
ント方向にシフトする傾向がある。又、上記ＴＦＴを水
素化した場合、その傾向がより顕著になる。そこで、チ
ャンネル領域に１０１５〜１０１９／ｃｍ３程度の不純
物をドープすると、Ｖｔｈのシフトを抑えることができ
る。例えば、イオン注入法等でＢ（ボロン）等の不純物
を１０１１〜１０１３／ｃｍ２程度のドーズ量で打ち込
むの方法の他に、チャンネル領域を成すｐｏｌｙ−Ｓｉ
膜の成膜時にジボランガス（Ｂ２Ｈ６）等を混合するこ
とで不純物をドープしたｐｏｌｙ−Ｓｉ膜を形成するこ
ともできる。
【００２２】（ｄ）は、ソース・ドレイン領域２１０を
イオンインプラ法で形成し、不純物の活性化アニールを
行なう工程である。活性化アニールによって、不純物を
活性化させ、同時に、イオンインプラによって非晶質化
されたソース・ドレイン領域の結晶性を回復させる。こ
の結晶性の回復が不十分な場合は、ソース・ドレイン領
域に多数の欠陥が存在し、ドレイン端での欠陥を介した
電子・正孔対の生成電流やＦｉｅｌｄ−Ｅｎｈａｎｃｅ
ｄ−Ｅｍｉｓｓｉｏｎ電流等によるオフ電流の増加が問
題となる。ｐｏｌｙ−Ｓｉ膜を成膜する際に、弗素や塩
素等を含むガスを用いた場合は、ｐｏｌｙ−Ｓｉ膜２０
９中に、これらの元素が不純物として混入し、活性化ア
ニールの際に結晶性の回復が十分に成されないことが、
我々の検討の結果明らかとなった。一方、本実施例に示
したように反応ガスとして水素ガスを用いることで、弗
素等の不純物の混入が無くなり、オフ電流の低いｐｏｌ
ｙ−ＳｉＴＦＴを再現良く作製できるようになった。
イオンインプラ法で形成し、不純物の活性化アニールを
行なう工程である。活性化アニールによって、不純物を
活性化させ、同時に、イオンインプラによって非晶質化
されたソース・ドレイン領域の結晶性を回復させる。こ
の結晶性の回復が不十分な場合は、ソース・ドレイン領
域に多数の欠陥が存在し、ドレイン端での欠陥を介した
電子・正孔対の生成電流やＦｉｅｌｄ−Ｅｎｈａｎｃｅ
ｄ−Ｅｍｉｓｓｉｏｎ電流等によるオフ電流の増加が問
題となる。ｐｏｌｙ−Ｓｉ膜を成膜する際に、弗素や塩
素等を含むガスを用いた場合は、ｐｏｌｙ−Ｓｉ膜２０
９中に、これらの元素が不純物として混入し、活性化ア
ニールの際に結晶性の回復が十分に成されないことが、
我々の検討の結果明らかとなった。一方、本実施例に示
したように反応ガスとして水素ガスを用いることで、弗
素等の不純物の混入が無くなり、オフ電流の低いｐｏｌ
ｙ−ＳｉＴＦＴを再現良く作製できるようになった。
【００２３】続いて、ａ−Ｓｉに混入した弗素等の不純
物がＴＦＴ特性（特に、オフ電流特性）に与える影響に
関して述べる。以下、プラズマＣＶＤ法でａ−Ｓｉを成
膜する場合を例とするが、成膜方法はこれに限定される
ものではない。プラズマＣＶＤ法で、反応ガスとして、
上述のＳｉＨ４、Ｓｉ２Ｈ６等に加えて、弗素（Ｆ）、
塩素（Ｃｌ）等の元素を含む反応ガスを適量混合して、
多結晶シリコン膜を低温成膜する場合、ｐｏｌｙ−Ｓｉ
膜中に弗素、塩素等の不純物が混入するため、オフ電流
の増加等の特性劣化の原因となっていた。
物がＴＦＴ特性（特に、オフ電流特性）に与える影響に
関して述べる。以下、プラズマＣＶＤ法でａ−Ｓｉを成
膜する場合を例とするが、成膜方法はこれに限定される
ものではない。プラズマＣＶＤ法で、反応ガスとして、
上述のＳｉＨ４、Ｓｉ２Ｈ６等に加えて、弗素（Ｆ）、
塩素（Ｃｌ）等の元素を含む反応ガスを適量混合して、
多結晶シリコン膜を低温成膜する場合、ｐｏｌｙ−Ｓｉ
膜中に弗素、塩素等の不純物が混入するため、オフ電流
の増加等の特性劣化の原因となっていた。
【００２４】そこで、本発明の一実施例として、以下の
４水準の試料を作製し、ＴＦＴ特性を評価した結果を説
明する。試料の作製方法は、（１）反応ガスとして、上
述のＳｉＨ４に加えて、ＳｉＦ４を適量混合して、多結
晶シリコン膜を成膜した場合（成膜条件を変え、膜中に
５×１０１８／ｃｍ３、２×１０１８／ｃｍ３程度の多
量の弗素が含まれている）、（２）本発明に基づき、Ｓ
ｉＨ４を多量の水素で希釈して、多結晶シリコン膜を成
膜した場合（膜中の弗素は５×１０１７／ｃｍ３程度に
抑えられている）、（３）本発明に基づき、ＳｉＨ４を
多量の水素で希釈し、更に、後述の残留弗素低減対策を
施し、多結晶シリコン膜を成膜した場合（膜中の弗素は
１×１０１７／ｃｍ３程度以下に抑えられている）の４
水準である。 その結果、表１に示すように、膜中の弗素量とオフ電流
の間に大きな相違があることを見いだした。又、オフ電
流はソース・ドレイン領域のドーパントの活性化アニー
ル条件等にも依存して大きく変わることを見いだした。 以下、実施例に基づいて、その詳細を説明する。
４水準の試料を作製し、ＴＦＴ特性を評価した結果を説
明する。試料の作製方法は、（１）反応ガスとして、上
述のＳｉＨ４に加えて、ＳｉＦ４を適量混合して、多結
晶シリコン膜を成膜した場合（成膜条件を変え、膜中に
５×１０１８／ｃｍ３、２×１０１８／ｃｍ３程度の多
量の弗素が含まれている）、（２）本発明に基づき、Ｓ
ｉＨ４を多量の水素で希釈して、多結晶シリコン膜を成
膜した場合（膜中の弗素は５×１０１７／ｃｍ３程度に
抑えられている）、（３）本発明に基づき、ＳｉＨ４を
多量の水素で希釈し、更に、後述の残留弗素低減対策を
施し、多結晶シリコン膜を成膜した場合（膜中の弗素は
１×１０１７／ｃｍ３程度以下に抑えられている）の４
水準である。 その結果、表１に示すように、膜中の弗素量とオフ電流
の間に大きな相違があることを見いだした。又、オフ電
流はソース・ドレイン領域のドーパントの活性化アニー
ル条件等にも依存して大きく変わることを見いだした。 以下、実施例に基づいて、その詳細を説明する。
【００２５】
【表１】
＊１
＊１
【００２６】
６００Ｃ５ｈｒｓ． ＋ １０００Ｃ２０ｓｅ
ｃ ＊２ ６００Ｃ１６ｈｒ
ｓ． ＋ １０００Ｃ２０ｓｅｃ
＊３
９００Ｃ３０ｍｉｎ． ＋ １０００Ｃ２０ｓｅ
ｃ ＊４ ９００Ｃ１ｈｒ．
＋ １０００Ｃ２０ｓｅｃ
＊５
６００Ｃ５ｈｒｓ． ＋ ９００Ｃ５ｍｉｎ．
＊６ ６００Ｃ５ｈｒｓ
． ＋ ９００Ｃ３０ｍｉｎ．
表１はチャンネル領域及びソース・ドレイン領域を成す
ｐｏｌｙ−Ｓｉ膜中の弗素量とＰチャンネルＴＦＴのオ
フ電流との関係を示した表である。測定条件は、Ｐチャ
ンネルＴＦＴ（ゲート長１．５μｍ、ゲート幅０．５μ
ｍ）を用い、ゲート電圧 ０Ｖ、ドレイン電圧 −３Ｖ
である。ソース・ドレイン領域のドーパントの活性化ア
ニール条件を１２水準（１０００℃ ２分、９００℃
５分、３０分、５時間、６００℃ ５、１６時間、６０
０℃５時間＋１０００℃２分、６００℃１６時間＋１０
００℃２分、９００℃３０分＋１０００℃２分、９００
℃１時間＋１０００℃２分、６００℃５時間＋９００℃
５分、６００℃５時間＋９００℃３０分）振った場合の
オフ電流値の変化も併せて示す。
ｃ ＊２ ６００Ｃ１６ｈｒ
ｓ． ＋ １０００Ｃ２０ｓｅｃ
＊３
９００Ｃ３０ｍｉｎ． ＋ １０００Ｃ２０ｓｅ
ｃ ＊４ ９００Ｃ１ｈｒ．
＋ １０００Ｃ２０ｓｅｃ
＊５
６００Ｃ５ｈｒｓ． ＋ ９００Ｃ５ｍｉｎ．
＊６ ６００Ｃ５ｈｒｓ
． ＋ ９００Ｃ３０ｍｉｎ．
表１はチャンネル領域及びソース・ドレイン領域を成す
ｐｏｌｙ−Ｓｉ膜中の弗素量とＰチャンネルＴＦＴのオ
フ電流との関係を示した表である。測定条件は、Ｐチャ
ンネルＴＦＴ（ゲート長１．５μｍ、ゲート幅０．５μ
ｍ）を用い、ゲート電圧 ０Ｖ、ドレイン電圧 −３Ｖ
である。ソース・ドレイン領域のドーパントの活性化ア
ニール条件を１２水準（１０００℃ ２分、９００℃
５分、３０分、５時間、６００℃ ５、１６時間、６０
０℃５時間＋１０００℃２分、６００℃１６時間＋１０
００℃２分、９００℃３０分＋１０００℃２分、９００
℃１時間＋１０００℃２分、６００℃５時間＋９００℃
５分、６００℃５時間＋９００℃３０分）振った場合の
オフ電流値の変化も併せて示す。
【００２７】表１から明らかなように、ｐｏｌｙ−Ｓｉ
膜中の弗素量を１×１０１８／ｃｍ３程度以下に抑える
ことで、オフ電流を１×１０−１４Ａ以下に抑えること
ができる。 又、活性化アニールを異なった複数の温
度で行なう（以下、マルチステップアニールと記す）方
法が、オフ電流の低減に特に有効であることが分かる。 尚、表１では２ステップアニールの例のみを示してある
が、３段階以上の異なる温度でアニールするマルチステ
ップアニールを採用することで、更にオフ電流を低減す
ることもできる。
膜中の弗素量を１×１０１８／ｃｍ３程度以下に抑える
ことで、オフ電流を１×１０−１４Ａ以下に抑えること
ができる。 又、活性化アニールを異なった複数の温
度で行なう（以下、マルチステップアニールと記す）方
法が、オフ電流の低減に特に有効であることが分かる。 尚、表１では２ステップアニールの例のみを示してある
が、３段階以上の異なる温度でアニールするマルチステ
ップアニールを採用することで、更にオフ電流を低減す
ることもできる。
【００２８】続いて、プラズマＣＶＤ法を例にとり、膜
中の弗素量を低減する方法に関して述べる。前述の通り
、反応室のクリーニングをＣＦ４＋Ｏ２ガスを用いて行
ない、残留弗素除去のための対策を施さない場合は、成
膜後のａ−Ｓｉ膜中に多量の弗素が混入し、ＴＦＴ完成
後のｐｏｌｙ−Ｓｉ中に２×１０１８／ｃｍ３程度以上
の多量の弗素が含まれる。一方、以下に述べる残留弗素
除去対策を実行することで、膜中に混入する弗素量を大
幅に低減することができる。（１）反応室のクリーニン
グをＣＦ４＋Ｏ２ガスを用いずに、電極板・防着板等を
分解して取り外し、ガラスビーズ処理等の機械的な処理
により、表面に付着したシリコン膜を除去する。（２）
基板ホルダー等の治具も上述の機械的な処理により、シ
リコン膜を除去する。又は、ＨＦ（弗酸）等で洗浄した
場合は、２５０℃〜３００℃程度以上の温度で３０分か
ら２時間程度ベークし、残留ＨＦを除去する。（３）反
応室のクリーニング終了後、反応室を成膜時の基板温度
若しくはそれより少し高い温度に数時間保持し、同時に
高真空排気し、残留弗素をより完全に除去する。（４）
クリーニング後、基板を取り付けない状態でＳｉ膜を成
膜する。弗素が残留している場合でも、この様な処理を
行なうと、残留弗素がＳｉ膜中に取り込まれ基板ホルダ
ー等に膜として付着するため、残留弗素量低減の効果が
ある。成膜時間は１０分から１時間程度が望ましく。３
０分以上が特に有効である。（５）基板に付着している
弗素（ＨＦ等）を除去するために、成膜の前処理として
、２５０℃〜３５０℃程度以上の温度で３０分〜２時間
程度アニールする。（６）原料ガスの不純物を低減する
。 以上述べた対策を１つ若しくは複数実行することで、膜
中の弗素量を１×１０１７／ｃｍ３程度以下まで低減す
ることができる。
中の弗素量を低減する方法に関して述べる。前述の通り
、反応室のクリーニングをＣＦ４＋Ｏ２ガスを用いて行
ない、残留弗素除去のための対策を施さない場合は、成
膜後のａ−Ｓｉ膜中に多量の弗素が混入し、ＴＦＴ完成
後のｐｏｌｙ−Ｓｉ中に２×１０１８／ｃｍ３程度以上
の多量の弗素が含まれる。一方、以下に述べる残留弗素
除去対策を実行することで、膜中に混入する弗素量を大
幅に低減することができる。（１）反応室のクリーニン
グをＣＦ４＋Ｏ２ガスを用いずに、電極板・防着板等を
分解して取り外し、ガラスビーズ処理等の機械的な処理
により、表面に付着したシリコン膜を除去する。（２）
基板ホルダー等の治具も上述の機械的な処理により、シ
リコン膜を除去する。又は、ＨＦ（弗酸）等で洗浄した
場合は、２５０℃〜３００℃程度以上の温度で３０分か
ら２時間程度ベークし、残留ＨＦを除去する。（３）反
応室のクリーニング終了後、反応室を成膜時の基板温度
若しくはそれより少し高い温度に数時間保持し、同時に
高真空排気し、残留弗素をより完全に除去する。（４）
クリーニング後、基板を取り付けない状態でＳｉ膜を成
膜する。弗素が残留している場合でも、この様な処理を
行なうと、残留弗素がＳｉ膜中に取り込まれ基板ホルダ
ー等に膜として付着するため、残留弗素量低減の効果が
ある。成膜時間は１０分から１時間程度が望ましく。３
０分以上が特に有効である。（５）基板に付着している
弗素（ＨＦ等）を除去するために、成膜の前処理として
、２５０℃〜３５０℃程度以上の温度で３０分〜２時間
程度アニールする。（６）原料ガスの不純物を低減する
。 以上述べた対策を１つ若しくは複数実行することで、膜
中の弗素量を１×１０１７／ｃｍ３程度以下まで低減す
ることができる。
【００２９】以上述べたように、ｐｏｌｙ−Ｓｉ中の弗
素量を低減することで、ｐｏｌｙ−ＳｉＴＦＴのオフ電
流を大幅に低減することができる。又、活性化アニール
を低温化する方法もオフ電流の低減に有効であることも
明らかとなった。この様な弗素量とオフ電流、活性化ア
ニール方法とオフ電流の因果関係は現在のところ明確に
解明されてはいないが、以下に述べるようなメカニズム
が推測される。まず、ｐｏｌｙ−ＳｉＴＦＴのオフ電流
はドレイン端の欠陥準位を介した生成電流やＦｉｅｌｄ
−Ｅｎｈａｎｃｅｄ−Ｅｍｉｓｓｉｏｎ電流が支配的と
考えられている。従って、ドレイン端の欠陥準位密度の
低減がオフ電流の低減に対して有効であることが容易に
推測される。ドレイン端の欠陥準位を低減するには、ド
レイン端近傍のｐｏｌｙ−Ｓｉ膜の結晶性を向上させる
ことが必須となる。そこで、我々は、膜中の弗素量とイ
オンインプラ後の活性化アニールがドレイン端近傍のｐ
ｏｌｙ−Ｓｉ膜の結晶性と強い相関があると推察してい
る。イオン注入を行なった後、活性化アニールを行ない
、不純物イオンが注入された領域の結晶性の回復（ソー
ス・ドレイン領域のｐｏｌｙ−Ｓｉ膜の少なくとも一部
は、イオン注入により非晶質化され、活性化アニールに
より、結晶成長し再びｐｏｌｙ−Ｓｉ化する。）及び不
純物の活性化を行なう。その際、ｐｏｌｙ−Ｓｉ膜中に
弗素が存在すると、活性化アニールによる結晶性の回復
が十分に成されず、ドレイン端近傍のｐｏｌｙ−Ｓｉ膜
の結晶性が低下し、多数の欠陥準位が存在する膜になる
。その結果、前述の機構によりオフ電流が増加すると推
察される。そこで、ｐｏｌｙ−Ｓｉ中の弗素量が２×１
０１８／ｃｍ３、５×１０１７／ｃｍ３、１×１０１７
／ｃｍ３の膜を用いて活性化アニール後の不純物注入領
域の欠陥密度をＥＳＲ（電子スピン共鳴）によって評価
した。その結果、弗素量が２×１０１８／ｃｍ３、５×
１０１７／ｃｍ３、１×１０１７／ｃｍ３の膜に対して
、スピン密度が、それぞれ１．５×１０１９／ｃｍ３、
３．９×１０１７／ｃｍ３、８．７×１０１６／ｃｍ３
という値が得られた。尚、このサンプルの活性化アニー
ル条件は１０００℃２０分である。この結果から、弗素
量の多い膜は、欠陥密度の高い膜になっていることが分
かる。この結果は、前述の弗素量とオフ電流の相関に対
する推察を裏付けるものであり、ソース・ドレイン領域
のスピン密度は１×１０１８／ｃｍ３以下であることが
望ましく、１×１０１７／ｃｍ３以下であることが特に
望ましいことが分かる。
素量を低減することで、ｐｏｌｙ−ＳｉＴＦＴのオフ電
流を大幅に低減することができる。又、活性化アニール
を低温化する方法もオフ電流の低減に有効であることも
明らかとなった。この様な弗素量とオフ電流、活性化ア
ニール方法とオフ電流の因果関係は現在のところ明確に
解明されてはいないが、以下に述べるようなメカニズム
が推測される。まず、ｐｏｌｙ−ＳｉＴＦＴのオフ電流
はドレイン端の欠陥準位を介した生成電流やＦｉｅｌｄ
−Ｅｎｈａｎｃｅｄ−Ｅｍｉｓｓｉｏｎ電流が支配的と
考えられている。従って、ドレイン端の欠陥準位密度の
低減がオフ電流の低減に対して有効であることが容易に
推測される。ドレイン端の欠陥準位を低減するには、ド
レイン端近傍のｐｏｌｙ−Ｓｉ膜の結晶性を向上させる
ことが必須となる。そこで、我々は、膜中の弗素量とイ
オンインプラ後の活性化アニールがドレイン端近傍のｐ
ｏｌｙ−Ｓｉ膜の結晶性と強い相関があると推察してい
る。イオン注入を行なった後、活性化アニールを行ない
、不純物イオンが注入された領域の結晶性の回復（ソー
ス・ドレイン領域のｐｏｌｙ−Ｓｉ膜の少なくとも一部
は、イオン注入により非晶質化され、活性化アニールに
より、結晶成長し再びｐｏｌｙ−Ｓｉ化する。）及び不
純物の活性化を行なう。その際、ｐｏｌｙ−Ｓｉ膜中に
弗素が存在すると、活性化アニールによる結晶性の回復
が十分に成されず、ドレイン端近傍のｐｏｌｙ−Ｓｉ膜
の結晶性が低下し、多数の欠陥準位が存在する膜になる
。その結果、前述の機構によりオフ電流が増加すると推
察される。そこで、ｐｏｌｙ−Ｓｉ中の弗素量が２×１
０１８／ｃｍ３、５×１０１７／ｃｍ３、１×１０１７
／ｃｍ３の膜を用いて活性化アニール後の不純物注入領
域の欠陥密度をＥＳＲ（電子スピン共鳴）によって評価
した。その結果、弗素量が２×１０１８／ｃｍ３、５×
１０１７／ｃｍ３、１×１０１７／ｃｍ３の膜に対して
、スピン密度が、それぞれ１．５×１０１９／ｃｍ３、
３．９×１０１７／ｃｍ３、８．７×１０１６／ｃｍ３
という値が得られた。尚、このサンプルの活性化アニー
ル条件は１０００℃２０分である。この結果から、弗素
量の多い膜は、欠陥密度の高い膜になっていることが分
かる。この結果は、前述の弗素量とオフ電流の相関に対
する推察を裏付けるものであり、ソース・ドレイン領域
のスピン密度は１×１０１８／ｃｍ３以下であることが
望ましく、１×１０１７／ｃｍ３以下であることが特に
望ましいことが分かる。
【００３０】以上述べたように、本発明によれば、オフ
電流の低いｐｏｌｙ−ＳｉＴＦＴを再現良く形成できる
。本発明は、実施例に示したスタックト型ＣＭＯＳに限
定されるものではなく、絶縁ゲート型電界効果トランジ
スタの少なくともチャンネル領域の一部が非単結晶半導
体で構成される素子全般に応用できる。
電流の低いｐｏｌｙ−ＳｉＴＦＴを再現良く形成できる
。本発明は、実施例に示したスタックト型ＣＭＯＳに限
定されるものではなく、絶縁ゲート型電界効果トランジ
スタの少なくともチャンネル領域の一部が非単結晶半導
体で構成される素子全般に応用できる。
【００３１】
【発明の効果】以上述べたように、本発明によればオフ
電流が低く、移動度の大きいｐｏｌｙ−ＳｉＴＦＴをは
じめとする絶縁ゲート型電界効果トランジスタを簡便な
製造方法で作製することができる。その結果、絶縁性非
晶質材料上に高性能な半導体素子を形成することが可能
となり、大型で高解像度の液晶表示パネルや高速で高解
像度の密着型イメージセンサやＴＦＴを負荷部に用いた
ＳＲＡＭ等の三次元ＩＣなどを容易に作製できるように
なった。
電流が低く、移動度の大きいｐｏｌｙ−ＳｉＴＦＴをは
じめとする絶縁ゲート型電界効果トランジスタを簡便な
製造方法で作製することができる。その結果、絶縁性非
晶質材料上に高性能な半導体素子を形成することが可能
となり、大型で高解像度の液晶表示パネルや高速で高解
像度の密着型イメージセンサやＴＦＴを負荷部に用いた
ＳＲＡＭ等の三次元ＩＣなどを容易に作製できるように
なった。
【図１】本発明の実施例における半導体装置の断面図で
ある。
ある。
【図２】本発明の実施例における半導体装置の製造工程
図である。
図である。
１０１，２０１ ・・・ シリコン基板１０２，２０
２ ・・・ ｐ−ｗｅｌｌ領域１０３，２０３ ・・
・ 素子分離領域１０４，２０４ ・・・ ゲート
絶縁膜１０５，２０５ ・・・ ゲート電極１０６，
２０６ ・・・ ｎ＋領域
２ ・・・ ｐ−ｗｅｌｌ領域１０３，２０３ ・・
・ 素子分離領域１０４，２０４ ・・・ ゲート
絶縁膜１０５，２０５ ・・・ ゲート電極１０６，
２０６ ・・・ ｎ＋領域
Claims (8)
- 【請求項１】 絶縁ゲート型電界効果トランジスタの
チャンネル領域の少なくとも一部が非単結晶半導体によ
り形成された半導体装置において、該非単結晶半導体中
の弗素量が１×１０１８／ｃｍ３以下であることを特徴
とする半導体装置。 - 【請求項２】 前記非単結晶半導体が多結晶シリコン
であることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 絶縁ゲート型電界効果トランジスタの
チャンネル領域の少なくとも一部が非単結晶半導体によ
り形成された半導体装置の製造方法において、（ａ）絶
縁性非晶質材料上にシリコンを主体とする非単結晶半導
体層を形成する工程、（ｂ）不純物をイオン注入しソー
スドレイン領域を形成する工程、（ｃ）イオン注入され
たドーパントを活性化するためのアニール工程を少なく
とも有し、前記非単結晶半導体中の弗素量が１×１０１
８／ｃｍ３以下であることを特徴とする半導体装置の製
造方法。 - 【請求項４】 前記非単結晶半導体層を形成する工程
において、該非単結晶半導体層をモノシラン、ジシラン
、トリシラン等の内の少なくとも１種以上を含むガスを
水素希釈したガスを所定の真空槽内に導入し、プラズマ
ＣＶＤ法により成膜したことを特徴とする請求項３記載
の半導体装置の製造方法。 - 【請求項５】 前記非単結晶半導体が多結晶シリコン
であることを特徴とする請求項３もしくは請求項４記載
の半導体装置の製造方法。 - 【請求項６】 モノシラン、ジシラン、トリシラン等
の内の少なくとも１種以上を含むガスと水素ガスの混合
比を１：２０〜１：２００にしたことを特徴とする請求
項３、請求項４、請求項５記載の半導体装置の製造方法
。 - 【請求項７】 前記活性化のためのアニールが複数の
異なる温度で行なわれることを特徴とする請求項３記載
の半導体装置の製造方法。 - 【請求項８】 前記活性化のためのアニールが６００
℃〜９００℃程度の温度（Ｔ１）で行なわれるアニール
とＴ２＞Ｔ１なる温度Ｔ２で行なわれるアニールとを少
なくとも含むことを特徴とする請求項７記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09211991A JP3200863B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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1991
- 1991-04-23 JP JP09211991A patent/JP3200863B2/ja not_active Expired - Lifetime
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