KR100345432B1 - 집적 회로 구조물 - Google Patents
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Abstract
게이트 유전체 층을 갖는 게이트 도체를 포함하는 집적 회로에서 표면 상태를 패시베이션(passivation)하기 위한 방법은 고상 불소 공급원(solid state source)을 게이트 유전체 층에 근접하게 제조하는 단계를 포함한다. 또한, 집적 회로 구조물은 상부에 게이트 유전체 층을 가진 기판과 이 기판상의 게이트 유전체 층 상부에 놓인 게이트 도체를 포함한다. 게이트 도체는 에지(edge)와 게이트 유전체 층에 근접한 고상 불소 공급원을 포함한다.
Description
본 발명은 전계 효과 트랜지스터(field effect transistor : FET)와 같은 집적 회로 구조물의 제조 또는 작동 중에 발생되는 표면 상태의 패시베이션(passivation)에 관한 것이다.
당해 기술 분야에서 알려져 있듯이, 통상적인 집적 회로 제조 기법을 사용하면, 표면 상태(surface state)로서 전자적으로 나타나는 결함을 가진 막 계면(film interface)이 발생된다. 예를 들어, 이러한 결함성 막 계면은 막 성장 단계에서 발생할 수도 있고, 또는 컨택트 비아(contact via)나 도전성 라인을 패터닝하는데 사용되는, 예를 들면 고에너지 플라즈마 프로세스로부터의 충전 손상(charging damage)에 의해서 발생될 수도 있다. 표면 상태는 작동 중에 전압 스트레스로부터 또한 발생할 수도 있다. 계면에서의 화학적 결합에 대한 손상으로부터 초래되는 약한 결합 또는 개방 결합(weak or open bond), 소위 댕글링 결합(dangling bond)은 표면 상태를 야기할 수도 있는 결함성 막 계면의 일종이다.
도 1을 참조하면, 기판(100)상에 위치한 종래 기술의 전형적인 금속-산화물-반도체(MOS) 게이트 도체(90)가 도시되어 있다. 기판(100)은 전형적으로 도핑(doping)된 실리콘으로 구성되며, 주입된 소스와 드레인(source and drain) 영역(120)을 포함한다. 소스와 드레인 영역(120)상에는 일반적으로 산화물 또는 산화물-질화물의 복합체인 게이트 유전체 층(110)이 증착되어 있다. 게이트 도체(90)는 각각 당해 기술 분야에서 잘 알려진 통상적인 리소그래픽 및 에칭(lithographic and etching) 기법에 의해 증착되고 패터닝(patterning)된 폴리실리콘 층(130), 실리사이드 층(140) 및 절연체 층(150)을 포함한다. 전형적인 게이트 도체(90)는 실리사이드 층(140)을 포함할 수도 있고 포함하지 않을 수도 있다. 절연체 층(150)은 거의 통상적으로 산화물이나 질화물이며, 게이트 도체(90)를 전기적으로 절연시킨다. 절연체 층(150)은 또한 에칭 마스크로서 작용할 수 있다. 스페이서 막(space film : 160)은 게이트 근처에 저농도로 도핑된 접합부를 만드는데 사용될 수 있다. 스페이서 막(160)은 폴리실리콘 층(130)의 열적 산화에 의해 발생된 층을 포함할 수도 있고 포함하지 않을 수도 있다.
전형적으로 실리콘 질화물로 구성되는 캡슐형 막(encapsulating film)(170)은 전체 게이트 도체와 기판 구조물 상에 증착될 수 있다. 캡슐화에 의해 디바이스는 나트륨이나 칼륨과 같은 원소로부터의 이동성 이온 오염이 방지된다. 그러나 불행하게도 캡슐화하면 수소나 불소와 같은 패시베이션 원소가 디바이스 컨택트와 같은 관통 개구(through opening)를 제외하고는 상부 막으로부터 임계 계면(하기에 설명)으로 직접 확산되지 못하게 된다.
댕글링 결합(105)은 게이트 유전체(110)와 실리콘 기판(100)간의 계면에서 상술한 바와 같은 처리 중에 전형적으로 형성된다. 댕글링 결합(105)은 도 1에 점선으로 표시되어 있다. 게이트 도체(90)의 에지 또는 코너는 게이트 유전체 상에서 최고의 전위를 갖기 때문에 에지 영역(95)은 손상과 표면 상태 형성에 가장 민감하다.
게이트 유전체(110)와 실리콘 기판(100)간의 계면과 같은 디바이스 임계 계면에서, 댕글링 결합(105)은 전자-정공 쌍 재결합을 촉진시킨다. 과도한 전자-정공 재결합은 높은 디바이스 누출로서 측정된다. 이러한 누출은 임계 전압, 데이터 보유 시간, 그리고 대기 전력 열화에 의해 디바이스 성능에 악영향을 준다.
댕글링 결합(105)은 적합한 반응제와의 반응에 의해 보수되거나 패시베이션될 수 있다. 표면 상태의 패시베이션을 위해 가장 널리 사용되는 방법은 디바이스를 수소 또는 성형 가스(forming gas)에서 400℃ 내지 450℃로 어닐링하는 것이다. 이러한 어닐링은 수소가 게이트 유전체(110)와 실리콘 기판(100)간의 계면으로 확산되어 여기서 수소 원자가 댕글링 결합될 수 있게 할 것으로 생각된다. 그러나, 주입된 고온 전자가 수소 또는 수산기(hydroxl) 결합을 쉽게 파괴하여 표면 상태의 디패시베이션(depassivation) 및 축퇴(degeneration)를 일으킬 수 있다. 따라서, 수소 패시베이션은 시간 경과에 따른 고온 전자 열화에 대한 민감성을 증가시켜 신뢰성을 저하시킨다.
댕글링 결합(105)의 보수 또는 패시베이션을 위해 불소를 사용하는 것도 알려져 있다. 불소는 수소보다 강한 댕글링 결합을 이루어 더욱 더 강력한 패시베이션체를 형성해서 게이트에 의해 유도되는(이하, 게이트-유도라고 함) 디바이스 누출(gate-induced device leakage : GIDL)을 감소시킨다. 더욱 효과적인 패시베이션체로서, 불소는 열적 스트레스 또는 전압 스트레스 하에서 수소와 같이 쉽게 제거되지 않으므로 디바이스 신뢰성이 향상된다.
그러나, 주입 또는 도핑에 의해 불소를 게이트 유전체에 직접 첨가하는 것은 차후의 컨택트 또는 배선 레벨 제조 중에 고에너지 플라즈마 프로세스에 의해서 야기되는 전하 관련 손상(charge-related damage)과 같은 손상을 극복하기에는 불충분하다. 게이트에서의 과도한 불소는 게이트 유전체를 두껍게 하여 디바이스 성능을 열화시킬 수도 있으며, 이것은 (100Å 이하 두께의) 얇은 게이트의 경우에 특히 바람직하지 않다. BF2+주입에 의한 게이트 유전체내의 잔류 불소는 또한 디바이스의 고온 전자에 대한 내성을 증가시키는 것으로 보고되고 있다. 이와 유사하게, 게이트 폴리실리콘내에 과도하게 주입된 불소는 외향 확산되어(diffuse out) 더욱 고온 전자에 대해 내성을 갖는 계면을 생성한다. 따라서, 불소를 게이트 유전체 또는 폴리실리콘 층에 직접 첨가하면, 수많은 단점이 발생된다.
그러나, 신뢰성 스트레싱(reliability stressing)에 의해 시뮬레이션되는 바와 같이 집적 회로가 패키징 열 사이클 또는 디바이스 수명 종료 조건(packaging thermal cycles or end-of-life conditions)에서 생존하도록 하는데에는 신뢰성 있는 표면 상태 패시베이션이 여전히 요구된다. 따라서, 게이트 유전체를 불필요하게 두껍게 하지 않고서도 불소 표면 상태 패시베이션의 장점을 제공할 필요가 있다.
본 발명의 목적은 전술한 문제점들을 고려하여 게이트 유전체를 불필요하게 두껍게 하지 않고서도 불소 표면 상태 패시베이션의 장점을 제공할 수 있는 집적 회로 및 표면 상태 패시베이션 방법을 제공하고자 하는 것이다.
도 1은 종래 기술의 MOS 게이트 구조물의 개략도,
도 2는 불소 첨가 게이트 스페이서를 포함하는 본 발명에 따른 MOS 게이트 구조물의 개략도,
도 3은 본 발명에 따라 게이트 구조물에 근접한 불소 첨가 칼라 절연체를 갖는 깊은 트렌치 캐패시터를 포함하는 MOS 게이트 구조물의 개략도,
도 4는 본 발명에 따라 불소 첨가 얕은 트렌치 분리 영역을 더 포함하는 MOS 게이트 구조물의 개략도,
도 5는 본 발명에 따라 자신들 사이에 유전체 충진물을 포함하는 복수개의 MOS 게이트 구조물의 개략도.
도면의 주요 부분에 대한 부호의 설명
90 : 게이트 도체 91 : 상면
92 : 측면 95 : 에지
100 : 기판 110 : 게이트 유전체 층
120 : 소스 및 드레인 영역 130 : 폴리실리콘 층
140 : 실리사이드 층 150 : 절연체 층
160 : 스페이서 막 170 : 캡슐형 막
200 : 불소 첨가 스페이서 층 210 : 실리콘 질화물 스페이서 층
290 : 깊은 트렌치 캐패시터 295 : 트렌치
300 : 산소 질화물 복합 막 310 : 도핑된 폴리실리콘 충진물
320 : 불소 첨가 칼라 330 : 산화물 층
340 : 접속 스트랩 395 : 트렌치
400 : 산화물 막 500 : 유전체 충진물
상기 및 기타 다른 요구를 만족시키기 위하여 또한 본 발명의 목적을 고려하여, 본 발명은 게이트 유전체 층을 갖는 게이트 도체를 포함하는 집적 회로 구조물에서 표면 상태를 패시베이션(passivation)하기 위한 방법을 제공한다. 이 방법은 게이트 유전체 층에 근접한 고상 불소 공급원(solid state source of fluorine)을 제조하는 것을 기본 단계로서 포함한다. 본 발명은 또한 상부에 게이트 유전체 층을 갖는 기판과, 기판상의 게이트 유전체 층 상부에 놓인 게이트 도체와, 그리고 게이트 유전체 층에 근접한 고상 불소 공급원을 포함하는 집적 회로를 제공한다.
전술한 일반적인 설명과 후술할 상세한 설명은 실시예로서 본 발명을 제한하는 것이 아니다.
본 발명은 첨부 도면과 관련한 상세한 설명으로부터 잘 이해될 것이다. 관행에 따라서 도면의 각종 특징부를 정확한 축척 비율로 도시하지 않고 그들 특징부의 크기를 명확성을 기하기 위해 임의로 확대 또는 축소했다.
도면을 참조하면, 동일한 도면 부호는 동일한 구성 요소를 나타내며, 도 2는 MOS 게이트 도체(90')를 도시한 것이다. 게이트 도체(90')는 도 1에 도시한 바와 같은 종래 기술의 게이트 도체(90)와 유사한 요소를 갖고 있으나, 본 발명의 제 1 실시예에 따라 부가적인 소자를 포함한다. 집적 회로 구조물은 최소한 기판(100)을 포함하고, 게이트 도체(90')는 게이트 유전체 층(110)과 에지 영역(95)을 포함한다. 본 발명에 따라 게이트 도체(90')는 그의 측면에 불소가 첨가된(fluorinated) 스페이서 층(spacer layer : 200)을 더 포함한다.
불소 첨가 스페이서 층(200)은 게이트 유전체에 근접하게, 특히 게이트 도체의 에지 영역(95)에 가깝게 고상 불소 공급원(solid state source of fluorine)을 제공한다. 어닐링시에 불소 첨가 스페이서 층(200)으로부터의 불소는 디바이스 임계 계면으로 확산되어 표면 상태를 강력하게 패시베이션(passivation)시킨다. 고상 불소 공급원을 게이트 유전체의 일부로서가 아니라 그 게이트 유전체에 인접하게 사용함으로써 전술한 바와 같이 불소가 게이트 유전체 자체내로 직접 혼입되는 고유의 단점이 극복된다.
도 2에 도시한 바와 같이, 게이트 도체(90')는 불소 첨가 스페이서 층(200)과 그 상부의 실리콘 질화물 스페이서 층(210)으로 구성되는 복합 스페이서를 가진다. 다른 실시예(도시안됨)에서는, 스페이서가 하나의 불소 첨가 스페이서 층(200)만을 포함하게 할 수도 있다. 도 2에 도시한 복합 스페이서에 있어서는, 실리콘 질화물 스페이서 층(210)이 확산 장벽 층으로서 작용한다. 단일 또는 복합 게이트 스페이서는 게이트 도체(90')의 상면(91)과 측면(92)상에 부합적으로(conformally) 불소 첨가 실리콘 산화물 층을 먼저 증착하는 것에 의해 형성될 수도 있다. 이렇게 하는 대신에 성장 또는 증착 후에 불소를 주입시킨 실리콘 산화물 스페이서 층으로 불소 첨가 스페이서 층(200)을 구성할 수도 있다.
일단 불소 첨가 스페이서 층(200)이 적소에 위치하면, 플라즈마 강화 화학적 기상 증착(PECVD)또는 저압 화학적 기상 증착(LPCVD)을 이용해 실리콘 질화물 스페이서 층(210)을 불소 첨가 스페이서 층(200) 상에 증착하여 복합 스페이서를 만든다. 복합 또는 단일 층 스페이서에 있어서, 이방성 에칭(anisotropic etching)을 사용하여 게이트 도체(90')의 상면(91)상의 원하지 않는 층 또는 층들을 제거한다. 소스와 드레인(source and drain) 영역(120)은 스페이서 형성 전/후에 주입시킬 수 있다.
다른 실시예에 있어서는, 복합 불소 첨가 스페이서 층(200)과 실리콘 질화물 스페이서 층(210)을 장벽 층으로서 게이트 도체(90')의 상면(91)과 측면(92)상에 연장시킬 수도 있다. 이 실시예의 경우, 그 복합체는 캡슐형 층(170)과 유사하다.
불소 첨가 실리콘 산화물 막은 PECVD기법으로 증착할 수 있다. 구체적으로, 테트라 에틸 오르소실리케이트(tetra ethyl orthosilicate)를 SiF4, C2F6혹은 NF3와 같은 기상 불소 첨가 화합물의 존재하에 PECVD로 증착할 수 있다. 다른 처리 장비, 처리 방법 및 불소 전구체를 사용하면 다른 불소 레벨과 다른 불소 보유 특성을 갖는 막이 생성된다. 고밀도 플라즈마(HDP) 막의 경우에는 불소가 강하게 혼입되고, 반면에 PECVD 막의 경우에는 불소가 더욱 이동성으로 된다.
산화물내의 불소 함량의 가용 범위는 다음의 3가지 요인, 즉 ①불소가 얼마나 긴밀하게 결합되는 가를 결정하는 불소 첨가 산화물의 증착 방법과, ②후속 어닐링 단계의 온도와 지속 시간을 비롯한 잔류 프로세스의 열적 버지트(thermal budget)와, ③어떠한 다른 불소 흡수 계면의 존재에 따른다. 상기한 조건하에서, 불소의 가용 범위는 바람직하게는 0.001 내지 1 원자%이고, 더욱 바람직하게는 0.01 내지 0.1 원자%이다. 이 범위는 약 1-5 × 1020F 원자/㎤ 범위의 추정 도핑(doping) 레벨과 동등하나, 더 높은 또는 낮은 레벨의 도핑도 후속 프로세스의 열적 버지트에 따라 가능하다. 후속 열적 버지트에 대해 과도한 불소는 게이트 유전체 내로 불소가 너무 많이 확산되게 하여 잠재적으로 게이트 유전체내의 불소에 의해서 두께가 원하지 않을 정도로 두꺼워지게 하여 고온 전자에 대한 내성을 생성한다. 따라서, 후속 프로세스 단계에 대한 열적 버지트를 크게 한 경우에는 불소량을 적게 하는 것이 바람직하고, 후속 프로세스 단계에 대한 열적 버지트를 작게 한 경우에는 불소량을 많게 하는 것이 바람직하다.
도 3은 본 발명의 다른 실시예를 도시한 것이다. 불소 첨가 칼라(collar)(320)를 갖는 깊은 트렌치 캐패시터(deep trench capacitor)(290)는 게이트 도체(90)에 근접하게 배치된다. 도 3의 게이트 도체(90)는 도 1의 게이트 도체(90)와 유사한 바, 동일한 요소에는 동일한 도면 부호를 사용했다.
트렌치 캐패시터(290)는 당해 기술 분야에서 알려진 어떤 방법으로 형성될 수 있다. 트렌치 캐패시터(290)를 제조하기 위한 예시적인 프로세스에서는 먼저 트렌치(295)를 기판(100)내로 에칭하고, 그 다음에 트렌치(295)내에 얇은 유전체 노드(node) 막(300)을 성장시키는데, 전형적으로 막(300)은 산소질화물 복합체(oxynitride composite)로서 캐패시터 유전체를 형성한다. 다음, 도핑된 폴리실리콘(310)으로 트렌치(295)를 충진하여 캐패시터의 한 플레이트를 형성한다. 그 다음, 제 2의 에칭 프로세스를 행하여 도핑된 폴리실리콘(310)을 기판(100)의 표면 아래로 리세싱(recessing)한다. 그 다음, 불소 첨가 막을 기판(100)의 표면에 걸쳐서 또한 트렌치(295)내에 도핑된 폴리실리콘(310)의 리세싱된 부분내로 증착한다. 그 다음, 불소 첨가 막을 이방성 에칭하여 칼라(320)를 형성한다. 마지막으로, 제 2의 도핑된 폴리실리콘(310')을 상기한 도핑된 폴리실리콘(310)의 상면에 증착하여 연속 도핑된 폴리실리콘 충진 영역(310, 310')을 형성한다. 다음, 제 2의 도핑된 폴리실리콘 층(310')의 리세스를 제 3의 에칭 단계로 에칭하여 형성하고, 제 2 산화물 층(330)을 증착하여 절연 캡을 형성해서 깊은 트렌치 캐패시터(290)의 구조물을 완성한다.
다음, 각각의 게이트 막, 즉 게이트 유전체 층(110), 폴리실리콘 층(130), 실리사이드 층(140) 및 절연체 층(150)을 당해 기술 분야에서 알려진 임의의 방법으로 형성한다. 다음, 당해 기술 분야에서 잘 알려진 방법, 예를 들어 도시한 바와 같이 칼라(320)를 리세싱하여 리세스가 제 2의 도핑된 폴리실리콘 층(310')으로 충진될 수 있게 하는 것에 의해 또는 제 2의 도핑된 폴리실리콘 층(310')을 소스와 드레인 영역(120)에 접속시키는 접속 스트랩(connecting strap)(340)을 개재시키는 것에 의해, 트렌치 캐패시터(290)의 상면을 소스와 드레인 영역(120)에 전기적으로 접촉시킨다.
본 실시예에서, 불소 첨가 칼라(320)는 고상 불소 공급원을 구조물에 제공하는 것으로서, 이 불소 첨가 칼라(320)는 불소 첨가 실리콘 산화물로 구성되거나 불소가 주입된 실리콘 산화물로 형성될 수도 있다. 주입 프로세스를 이용하는 경우에는 소정 각도의 주입이 필요하다. 불소 첨가 칼라(320)의 목적은 트렌치 캐패시터(290)를 소스 및 드레인 영역(120)으로부터 절연시키는 것이므로 불소 첨가 칼라(320)는 임계 에지 영역(95) 근처에 위치시키는 것이 필요하다.
도 4는 본 발명의 다른 실시예를 도시한 것이다. 게이트 도체(90)는 도 1의 게이트 도체와 유사한 것으로서, 동일한 소자에는 동일한 도면 부호를 사용했다. 그러나, 본 실시예에서는 게이트 도체(90)가 일부를 이루는 디바이스의 능동 영역을 절연시키기 위해 얕은 트렌치 절연(shallow trench isolation : STI)을 사용하고 있다.
STI는 당해 기술 분야에서 잘 알려진 후술하는 기본적인 방법으로 완성한다. 기판(100)을 갖는 도핑된 웨이퍼는 주입된 영역(비도시)과 같은 기존의 각종 구조물 또는 캐패시터(비도시)와 같은 디바이스를 포함할 수도 있다. 먼저 트렌치(395)와 같은 STI 트렌치를 기판(100)내에 에칭하고, 그 다음 산화물 막(400) 또는 막들을 트렌치(395)에 충진물로서 증착한다. 본 발명에 따르면, 트렌치(395)를 충진하는데 사용된 적어도 하나 또는 그 이상의 산화물 막(400)에 불소를 첨가한다. 다음, 증착된 산화물 막(400) 또는 막들을 평면화하여 기판(100)과 충진 산화물 막(400)의 레벨을 거의 일치시킨다. 그 다음, (접합부(들)를 형성하는) 소스 및 드레인 영역(120)과 게이트 도체(90)를 요구되는 대로 형성한다.
트렌치(395)는 도 4에 도시한 바와 같이 불소 첨가 실리콘 산화물 막(400)으로 완전히 충진하거나, 트렌치(395)의 벽(396)에 불소를 주입한 다음에 불소가 첨가되지 않은 실리콘 산화물로 충진한다. 이와는 달리 충진 전에 라이너(liner)(비도시)를 트렌치(395)에 증착할 수 있는데, 이 라이너는 불소 첨가 실리콘 산화물로 구성할 수도 있고 또는 그 라이너는 불소가 첨가되지 않은 실리콘 산화물의 충진 전에 불소로 주입될 수도 있다. 불소 첨가 벽, 라이너 또는 충진물의 어떠한 조합체를 사용할 수도 있다.
도 5는 본 발명의 다른 실시예를 도시한 것이다. 제각기 도 1의 게이트 도체(90)와 유사하며 동일한 도면 부호를 가진 동일한 소자를 포함하는 복수개의 게이트 도체(90)가 기판(100) 상에 형성되어 있다. 게이트 도체(90)들간의 영역은 불소 첨가 실리콘 산화물을 포함하는 유전체 충진물(500)로 충진되어 있다. 유전체 충진물(500)로서 불소 첨가 실리콘 산화물을 사용함으로써, 불소가 디바이스 임계 계면으로 확산되는 것을 방지하는 장벽 층이 존재하지 않는 한, 본 발명에 따른 고상 불소 공급원이 제공된다. 장벽 층은 도 1에 도시한 캡슐형 실리콘 질화물 막(170)일 것이다. 또한 도 1의 실리콘 질화물 스페이서 막(160)도 디바이스 계면으로의 불소의 유효한 확산을 방지할 수 있다.
본 발명의 또 다른 실시예로서, 불소 첨가 실리콘 산화물을 포함하는 유전체 충진물(500) 대신에 또는 이에 부가하여 게이트 절연체 층이 불소 첨가 산화물을 포함할 수도 있다. 이 실시예의 장점은 게이트가 실리콘 질화물 스페이서 막(160), 캡슐형 막(170) 또는 그들 두개의 막을 갖는 경우에서도 불소가 실리사이드 층(140)과 폴리실리콘 층(130)을 거쳐 게이트 유전체 층(110)으로 직접 확산될 수 있다는 것이다.
이상 본 발명을 특정 실시예를 참조하여 예시하고 설명했으나, 본 발명을 이에 국한하고자 하는 것은 아니고, 본 발명의 사상을 벗어나지 않고 또한 특허청구범위의 범주와 범위내에서 각종 변형이 가능할 것이다.
본 발명은 게이트 유전체를 불필요하게 두껍게 하지 않고서도 불소 표면 상태 패시베이션의 장점을 제공할 수 있다.
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- ① 표면 상에 게이트 유전체 층을 갖는 기판과,② 상기 기판 상의 상기 게이트 유전체 층의 일부 상에 놓인 게이트 도체와,③ 상기 게이트 도체 하부의 기판 내로 적어도 부분적으로 연장되며 상기 유전체 층에 의해 상기 게이트 도체로부터 분리되어 소스 중첩 영역 및 드레인 중첩 영역을 각각 형성하는 소스 및 드레인과,④ 상기 소스 중첩 영역 및 드레인 중첩 영역에 근접한 고상 불소 공급원(a solid state source of fluorine)을 포함하는집적 회로 구조물.
- 제 6 항에 있어서,상기 게이트 도체는 상기 게이트 도체와 상기 유전체 층 사이의 코너(corner)를 형성하는 에지(edge)를 더 포함하며, 상기 고상 불소 공급원은 상기 코너에 근접한 집적 회로 구조물.
- 제 6 항에 있어서,상기 고상 불소 공급원은 상기 게이트 도체에 인접한 상기 기판 내에 형성된 깊은 트렌치 캐패시터(deep trench capacitor) 내에 형성된 칼라(collar)를 더 포함하되,상기 깊은 트렌치 캐패시터는 폴리실리콘 컨택트와, 상기 소스 및 드레인으로부터 상기 폴리실리콘 컨택트를 분리시키는 상기 칼라를 포함하는 집적 회로 구조물.
- ① 표면 상에 게이트 유전체 층을 갖는 기판과,② 상기 기판 상의 상기 게이트 유전체 층의 일부 상에 위치하는 게이트 도체 ― 상기 게이트 도체는 상기 게이트 도체와 상기 게이트 유전체 층 사이의 코너 영역을 형성함 ― 와,③ 상기 게이트 도체 하부의 기판 내로 부분적으로 연장되며 상기 유전체 층에 의해 상기 게이트 도체로부터 분리되어 중첩 영역을 형성하는 소스 및 드레인 영역 중의 적어도 하나와,④ 상기 게이트 도체의 하부의 기판 내로 연장되는 적어도 하나의 얕은 게이트 분리 트렌치를 포함하되,상기 분리 트렌치는 고상 불소 공급원을 포함하는집적 회로 구조물.
- 제 9 항에 있어서,상기 트렌치 각각은 불소가 주입된 벽을 갖는 집적 회로 구조물.
- 제 9 항에 있어서,상기 트렌치 각각은 불소 첨가 라이너(liner)가 증착된 벽을 갖는 집적 회로 구조물.
- 제 9 항에 있어서,상기 트렌치 각각에는 불소 첨가 실리콘 산화물이 충진되는 접적 회로 구조물.
- 제 6 항에 있어서,상기 게이트 도체는 하나의 상면과 복수개의 측면을 더 포함하며, 상기 고상 불소 공급원은 상기 게이트 도체의 측면 상에 위치한 게이트 스페이서(gate spacer)를 포함하는 집적 회로 구조물.
- 제 13 항에 있어서,상기 게이트 스페이서는 불소 첨가 실리콘 산화물 층을 포함하는 집적 회로 구조물.
- 제 14 항에 있어서,상기 게이트 스페이서는 상기 불소 첨가 실리콘 산화물 층 위의 실리콘 질화물 층을 더 포함하는 집적 회로 구조물.
- 제 14 항에 있어서,상기 실리콘 질화물 층과 상기 불소 첨가 실리콘 산화물 층은 상기 게이트 도체의 상면과 상기 게이트 유전체 층 위에 연장되어 있는 집적 회로 구조물.
- 제 6 항에 있어서,자신들 사이에 공간을 갖는 복수개의 게이트 도체를 더 포함하며, 상기 공간은 불소 첨가 실리콘 산화물로 충진되는 집적 회로 구조물.
- 제 6 항에 있어서,상기 게이트 도체는 불소 첨가 산화물을 포함하는 게이트 절연체 층을 갖는 집적 회로 구조물.
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