JPH0831961A

JPH0831961A - 強誘電体記憶素子

Info

Publication number: JPH0831961A
Application number: JP6161178A
Authority: JP
Inventors: Masaya Osada; 昌也長田; Yasushi Ogimoto; 泰史荻本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1994-07-13
Filing date: 1994-07-13
Publication date: 1996-02-02
Anticipated expiration: 2018-05-06
Also published as: JP3403507B2

Abstract

(57)【要約】【目的】ＭＦＳＭＩＳ−ＦＥＴ構造で、低電圧駆動が
可能であり、シリコン酸化膜等のゲート絶縁膜の絶縁破
壊が発生しにくい等、良好な素子特性が得られる強誘電
体記憶素子を提供する。【構成】ｐ型あるいはｎ型のシリコン等の半導体基板
１と、基板１の表面に形成された不純物領域３及び３’
と、不純物領域３及び３’の間の基板１上に形成された
誘電体膜２と、その上に形成された下部電極４と、その
上に形成された強誘電体膜５と、その上に形成された上
部電極６とから構成される強誘電体記憶素子において、
強誘電体膜５として弗化物を含んだ強誘電体膜を用い、
下部電極２として白金膜を用いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶素子等に応用され
る強誘電体薄膜素子に関し、さらに詳しくは強誘電体の
自発分極による静電誘導を介して不純物領域中のキャリ
アの移動量を変化させる強誘電体記憶素子に関するもの
である。

【０００２】

【従来の技術】従来、コンピュータ等に利用される不揮
発性メモリの半導体素子としては、ＲＯＭ (Read Only
Memory)、ＰＲＯＭ (Programmable ＲＯＭ)、ＥＰＲＯ
Ｍ(Erasable ＰＲＯＭ)、ＥＥＰＲＯＭ (Electrically
ＥＰＲＯＭ)などがあるが、特にＥＥＰＲＯＭは電気的
に記憶内容を書き換えることができるので有望視されて
いる。このＥＥＰＲＯＭにおいては、ＭＩＳ (Metal-In
sulator-Semiconductor)電界効果型トランジスタのゲ−
ト絶縁膜中のトラップ領域あるいはフロ−ティングゲ−
トを、シリコン基板からの電荷注入によって帯電させ、
その静電誘導によって基板の表面電導度を変調する方法
が知られている。

【０００３】この素子の特徴としては、２トランジスタ
構成なので、バイト単位の書き換えを５Ｖ単一電源で行
うことができ、かつオンボードで書き換えが容易である
という利点がある。しかし、任意のセルを消去するに
は、選択トランジスタを必要とするので、集積度を高め
るのにセルサイズを小さくしなければならず、このた
め、素子の集積度には限界がある。

【０００４】また最近、ＥＥＰＲＯＭにおける集積度の
限界を克服するため、消去を一括で行うことにより１ト
ランジスタ／１セル構造を実現したフラッシュメモリが
開発されている。この素子の特徴としては、ＥＥＰＲＯ
Ｍの約１／４の面積に素子面積を低減することができる
という利点があるが、任意のセルを消去できないこと
と、書き込みに１０〜１２Ｖという高い電圧を必要とす
る問題点がある。

【０００５】一方、従来の半導体素子とは全く異なった
動作原理の不揮発性メモリとして、強誘電体の自発分極
を利用した強誘電体不揮発性メモリがある。この強誘電
体不揮発性メモリには、大別すると次のような２種類の
タイプがある。

【０００６】その１つは、誘電体キャパシタの蓄積電荷
量の変化を検出する方式のメモリ素子であり、この方式
の代表的なものに、強誘電体キャパシタに選択トランジ
スタを付加したキャパシタ＋トランジスタメモリセル
（キャパシタ構造）がある。また、この方式のメモリ
は、ＣＭＯＳレイヤ上に厚い層間絶縁膜を挟み、その上
に強誘電体キャパシタを設けることによって作製され
る。

【０００７】もう１つは、強誘電体の自発分極による半
導体の抵抗変化を検出する方式のメモリ素子であり、こ
の方式の代表的なものにＭＦＳ（Metal Ferroelectric
Semiconductor）−ＦＥＴ（Field Effect Transistor）
構造がある。このＭＦＳ−ＦＥＴ構造は、ＭＩＳ−ＦＥ
Ｔのゲート絶縁膜を強誘電体膜としたものであり、強誘
電体の自発分極の向き及び大きさに応じてその自発分極
を補償するように半導体表面に誘起される電荷によっ
て、半導体表面の伝導度が変調されることを利用してメ
モリ内容の読み出しを行うものである。このタイプのメ
モリ素子は、非破壊読み出しが可能であるため、書き換
え回数を向上させるのに優れている。

【０００８】しかしながら、上記従来の強誘電体不揮発
性メモリ素子のうちキャパシタ構造を用いるものは、デ
ータの読み出しが１度データを破壊してしまう破壊読み
出しであるので、書き換え回数が多くなると、膜に疲労
が生じ、膜の残留分極が小さくなってしまい、メモリと
しての機能に支障が生じることになる。

【０００９】また、ＭＦＳ−ＦＥＴ構造においては、非
破壊読み出しが可能であるが、半導体上に直接強誘電体
を形成するため、プロセス上の次のような問題が生じ
る。例えば、現在キャパシタ構造材料として活発に開発
が進められているＰＺＴ（チタン酸ジルコン酸鉛）等の
酸化物強誘電体を、Ｓｉ上に直接形成すると、強誘電体
／Ｓｉ界面にシリコン酸化膜等の不要な膜が形成されて
しまう。すると、素子の動作電圧が増大したり、トラッ
プ準位の発生によって電荷が膜中へ注入され残留分極に
よる電荷を打ち消す等の悪影響の原因となる。また、素
子製造工程における成膜温度が高いと、強誘電体の成分
元素がＳｉ中に拡散してしまい、ＦＥＴ特性を劣化させ
る恐れがある。

【００１０】このようなＦＥＴ構造における酸化物強誘
電体の欠点を克服するため、ＢａＭｇＦ₄等の非酸化物
強誘電体材料が検討されている（S.Sinharoy et.al.,J.
Vac.Sci.Technol.A9(3).p.409,1991等参照）。しかしな
がら、このような非酸化物強誘電体材料においても、Ｓ
ｉとの格子定数や熱膨張係数等の整合性を考えると、Ｓ
ｉ上に直接形成すること（以下Ｓｉ直上形成という）は
非常に困難である。

【００１１】そこで、Ｓｉ直上形成の種々の問題点を解
決するために、ゲートとして、従来の半導体プロセス技
術として確立されているシリコン酸化膜を用い、その上
にフローティングゲートタイプの電極を設け、さらにそ
の上に強誘電体を成膜するという、ＭＦＭＩＳ（Metal
Ferroelectric Semiconductor）−ＦＥＴ構造が提案さ
れている（特開昭４９−１３１６４６号参照）。この特
開昭４９−１３１６４６号に示されたメモリ素子の構造
は、図７のように、Ｓｉ基板１０１にソース領域１０３
とドレイン領域１０３’を形成し、それらの間に酸化シ
リコン膜１０２を介して金属浮遊ゲート１０４及びチタ
ン酸ビスマス膜１０５を形成し、ゲート電極１０６、ソ
ース電極１０７、ドレイン電極１０７’、オーミック電
極１０８をそれぞれ形成したものである。

【００１２】このような構造であれば、ゲート絶縁膜に
従来のシリコン酸化膜（図７における酸化シリコン膜１
０２）を用いることができる。さらに、フローティング
ゲート（図７における金属浮遊ゲート１０４）としての
金属上に強誘電体を成膜できるので、強誘電体の下地層
を、そのままフローティングゲートとして用いることが
できる。

【００１３】

【発明が解決しようとする課題】しかしながら、上記の
特開昭４９−１３１６４６号に開示された構造の強誘電
体メモリ素子において、最も問題となるのは、チタン酸
ビスマス膜１０５、酸化シリコン膜１０２を夫々誘電体
膜とする積層コンデンサ構造となるため、チタン酸ビス
マス膜１０５よりなる強誘電体にかかる電圧が小さくな
ってしまうことである。したがって、強誘電体に十分な
電界を与えるために印加電圧を大きくすると、シリコン
酸化膜（図７における酸化シリコン膜１０２）に高い電
圧がかかり、絶縁破壊を起こす恐れがある。

【００１４】積層コンデンサ構造の場合、強誘電体膜の
膜厚、強誘電体膜の比誘電率、及び強誘電体膜にかかる
電圧をそれぞれｔ_F、ε_F、Ｖ_Fとし、シリコン酸化膜の
膜厚、シリコン酸化膜の比誘電率、及びシリコン酸化膜
にかかる電圧をそれぞれｔ_OX、ε_OX、Ｖ_OXとすると、ゲ
ートに電圧Ｖを印加したとき、強誘電体膜にかかる電圧
Ｖ_F及びシリコン酸化膜にかかる電圧Ｖ_OXの関係は、下
記数１のように記述することができる。

【００１５】

【数１】

【００１６】この数１より、強誘電体膜にかかる電圧と
シリコン酸化膜にかかる電圧との比Ｖ_F／Ｖ_OXを大きく
するには、強誘電体膜の膜厚ｔ_Fを厚くし、強誘電体膜
の比誘電率ε_Fを小さくし、かつシリコン酸化膜の膜厚
ｔ_OXを薄くする必要がある。しかし、シリコン酸化膜の
膜厚をあまり薄くすると、強誘電体膜に必要な電界を印
加した際に、シリコン酸化膜の絶縁破壊限界を超えてし
まう危険性がある。

【００１７】本発明は、上記のような課題を解決するた
めになされたものであって、ＭＦＳＭＩＳ−ＦＥＴ構造
で、低電圧駆動が可能であり、シリコン酸化膜等のゲー
ト絶縁膜の絶縁破壊が発生しにくい等、良好な素子特性
が得られる強誘電体記憶素子を提供することを目的とし
ている。

【００１８】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、ｐ型あるいはｎ型のいずれか一方の導
電型の半導体材料から成る基板と、その基板の表面に形
成されその基板とは反対の導電型の少なくとも二の不純
物領域と、その少なくとも二の不純物領域の間の前記基
板上に形成された誘電体膜と、その誘電体膜上に形成さ
れた下部電極と、その下部電極上に形成された強誘電体
膜と、その強誘電体膜上に形成された上部電極とから構
成される強誘電体記憶素子において、強誘電体膜として
弗化物を含んだ強誘電体を用い、下部電極として白金を
用いている。

【００１９】また、本発明では、上記の強誘電体記憶素
子において、基板としてシリコン基板を用い、誘電体膜
としてシリコン酸化膜を用いている。

【００２０】また、本発明では、上記の強誘電体膜とし
て、ＢａＭｇＦ₄から成る強誘電体膜を用いる。

【００２１】

【作用】本発明の強誘電体記憶素子では、強誘電体膜の
材料として弗化物を採用している。例えば、弗化物強誘
電体材料であるＢａＭｇＦ₄は、比誘電率が約９であ
り、誘電体として用いられるシリコン酸化膜の比誘電率
が約４であるのと比較すると、２倍程度である。したが
って、強誘電体膜と誘電体膜とから積層コンデンサを構
成する場合、比誘電率が５００であるＰＺＴなどと比較
すると、強誘電体膜としてＢａＭｇＦ₄を用いた方が、
格段に強誘電体膜にかかる電圧を大きくすることができ
る。

【００２２】また、ＢａＭｇＦ₄の分極軸は［１００］
方向にあり、またその自発分極特性はバルク状態のもの
で７．７μＣ／ｃｍ²という値が報告されている（M.Eib
schutz et.al.,Phys.Lett.vol.29A.p.409,1969 参照)。
ＦＥＴ構造の強誘電体記憶素子の場合、チャネル部に反
転層を形成するのに十分な残留分極があれば良く、１μ
Ｃ／ｃｍ²以下の小さな残留分極でも十分に動作可能で
あるので、このような弗化物強誘電体材料を用いること
ができる。

【００２３】また、上記のような弗化物強誘電体膜を、
シリコン等の基板上に直接形成すると、格子定数や熱膨
張係数の違いにより膜にクラックが生じることなどによ
り、良好な特性が得られないが、下部電極として白金か
ら成る電極を用いることによって、このような問題を解
消することができる。

【００２４】

【実施例】以下、本発明の一実施例について、図面を参
照して説明する。図１は、本発明の一実施例の強誘電体
記憶素子の基本構成を示す要部断面図である。図１に示
すように、ｎ型Ｓｉ（シリコン）半導体基板１の表面に
ｐ⁺型の不純物領域であるソース領域３及びドレイン領
域３’が形成されており、これらソース領域３及びドレ
イン領域３’の間のＳｉ半導体基板上に、シリコン酸化
膜２、白金下部電極４、弗化物強誘電体膜５、白金等か
ら成る上部電極６がそれぞれ順次形成されている。そし
て、ソース領域３及びドレイン領域３’上には、それぞ
れＡｌ等から成るオーミック電極７及びオーミック電極
７’が形成され、Ｓｉ半導体基板１の反対面には、Ａｌ
等から成るオーミック電極８が形成された構造となって
いる。

【００２５】図１に示した強誘電体記憶素子の動作原理
について説明する。上部電極６とオーミック電極８との
間に電圧を印加すると、弗化物強誘電体膜５及びシリコ
ン酸化膜２が帯電され、それらの静電誘導によりシリコ
ン酸化膜２の下のＳｉ半導体基板１表面の電導度が変調
される。従って、これによりソース領域３及びドレイン
領域３’に流れる電流を制御することができる。その
後、上部電極６とオーミック電極８との間の電圧印加を
止めた後でも、弗化物強誘電体膜５の残留分極によっ
て、シリコン酸化膜２において静電誘導が起こり、電圧
を印加したときのＳｉ半導体基板１表面の電導度の値が
保持される。これをスイッチングメモリに応用するもの
である。

【００２６】次いで、図１に示した強誘電体記憶素子の
作製方法の一例について、図２を用いて説明する。ま
ず、図２（Ａ）に示すように、ｎ型Ｓｉ半導体基板１１
表面に対し、温度１０００℃の条件の熱酸化法を用い
て、１０ｎｍのシリコン酸化膜１２を形成する。次に、
図２（Ｂ）に示すように、フォトリソグラフィーによっ
て、シリコン酸化膜１２をエッチングし、ゲート幅１μ
ｍでゲート長１００μｍのゲート絶縁膜１２’の形状を
形成する。そして、Ｓｉ基板１１表面に、１５０ｋＶ、
１×１０¹⁶ｉｏｎｓ／ｃｍ²の条件でボロンを注入し、
１０００℃の温度でアニール処理を施すことによって、
図２（Ｃ）に示すように、深さが０．３５μｍのｐ⁺型
の不純物領域であるソース領域１３とドレイン領域１
３’を形成する。次に、Ｓｉ基板１１のゲート絶縁膜
（シリコン酸化膜）１２’が形成された面上に、スパッ
タ法により白金膜１４を形成すると、図２（Ｄ）に示す
ようになる。この上に、図２（Ｅ）に示すように、弗化
物強誘電体であるＢａＭｇＦ₄膜１５を形成する。

【００２７】ここで、このＢａＭｇＦ₄膜の成膜方法に
ついて詳しく説明する。本実施例においては、高真空蒸
着法を用いた。まず、バックグラウンド真空圧を、１×
１０^-10Ｔｏｒｒまで真空引きし、基板温度を６００℃
に保持する。そして、蒸着源としてＢａＦ₂とＭｇＦ₂と
を用い、蒸着レート０．２ｎｍ／ｓｅｃ．で、２５分間
蒸着を行った。このようにして、図２（Ｅ）に示すよう
に、膜厚が２００ｎｍのＢａＭｇＦ₄膜１５を形成し
た。

【００２８】次に、上記のようにして形成したＢａＭｇ
Ｆ₄膜１５の上に、スパッタ法により白金膜１６を形成
して、図２（Ｆ）に示す構造を得る。次に、図２（Ｇ）
に示すように、フォトリソグラフィーを用いてレジスト
２１を形成し、矢印２２の方向からイオンミリングによ
って、レジスト２１の形成されていない個所の白金膜１
４、ＢａＭｇＦ₄膜１５、及び白金膜１６の不必要な部
分をエッチングして除去する。このようにして、図２
（Ｈ）に示すように、白金下部電極１４’、ＢａＭｇＦ
₄膜１５’、及び白金上部電極１６’が、それぞれゲー
ト絶縁膜（シリコン酸化膜）１２’と同形状に形成した
ものが得られる。

【００２９】最後に、図２（Ｉ）に示すように、ソース
領域１３上、ドレイン領域１３’上、及びＳｉ半導体基
板１１裏面に、それぞれ膜厚が０．５μｍのＡｌ膜１
７、Ａｌ膜１７’、及びＡｌ膜１８を形成した。Ａｌ膜
１７、Ａｌ膜１７’、及びＡｌ膜１８は、電極として作
用するものであり、これらはすべてオーミック電極とな
っている。以上のようにして、本発明による強誘電体記
憶素子を作製することができる。

【００３０】ここで、上記のようにして白金膜上に形成
したＢａＭｇＦ₄膜の評価について、図３及び図４を用
いて説明する。Ｘ線観察によるＸ線回折パターンは図３
に示すようになり、この図３から、ランダムな配向パタ
ーンが得られており、分極軸であるａ軸方向の成分
（（１２０），（２０１），（２１１））が含まれてい
ることがわかる。また、この白金膜上のＢａＭｇＦ₄膜
を反射型電子顕微鏡により観察した結果を、図４の電子
顕微鏡写真像（ＳＥＭ像）に示す。この図４によると、
クラックのない、非常に平坦な膜が得られていることが
わかる。そして、この白金膜上のＢａＭｇＦ₄膜のヒス
テリシス特性を評価した結果、残留分極Ｐｒが２μＣ／
ｃｍ²、抗電界値Ｅｃが５６ｋＶ／ｃｍという値になっ
た。このように、本発明による弗化物強誘電体膜は、強
電体記憶素子に用いるのに、優れた特性を有している。

【００３１】続いて、上記のようにして作製した本発明
による強誘電体記憶素子の動作特性について、図５及び
図６を用いて説明する。この強誘電体記憶素子のＣ−Ｖ
特性を、±２．５Ｖ、１ＭＨｚの条件で、キャパシタ面
積をゲート面積１００(μｍ)²として測定した結果、図
５に示すようになり、±２．５Ｖの印加で約２．１Ｖの
しきい値電圧のシフトが得られた。

【００３２】この強誘電体記憶素子を“ＯＮ”状態にし
たときと“ＯＦＦ”状態にしたときとのドレイン電圧Ｖ
_Dとドレイン電流Ｉ_Dとの関係を表す特性曲線を図６に示
す。図６によると、“ＯＮ”状態では電界効果型の特有
のドレイン電流が流れ、“ＯＦＦ”状態ではドレイン電
流が流れないことがわかる。また、この図６に示したよ
うな特性は非常に安定しており、記憶素子としての安定
な動作が可能であることを示している。

【００３３】なお、上記実施例において、半導体基板と
してｎ型のＳｉ半導体基板を用いたが、これに限定され
るものではなく、ｐ型あるいはｎ型のいずれか一方の導
電型の半導体材料から成る基板であれば良い。ただし、
ｐ型の半導体基板を用いた場合には、ソース領域及びド
レイン領域となる不純物領域をｎ型としなければなら
ず、そのためには、リンや砒素等を注入することにより
不純物領域を形成することができる。

【００３４】また、上記実施例において、半導体基板上
に形成する絶縁膜として、膜厚が１０ｎｍのシリコン酸
化膜を用いたが、膜厚や絶縁膜の材料はこれに限定され
るものではなく、シリコン酸化膜の場合には膜厚が１０
〜５０ｎｍのもので十分に良好な素子特性が得られるも
のであり、材料としてはシリコン酸化膜以外にもＳｉ₃
Ｎ₄等を用いても良好な特性が得られる。また、絶縁膜
の形成方法についても、上記実施例に限定されるもので
はなく、ＣＶＤ法やスパッタ法等も用いることができ
る。

【００３５】また、上記実施例において、シリコン酸化
膜上に白金膜を形成したが、シリコン酸化膜と白金膜と
の密着性を向上させるために、これらの膜の間にＴｉ
（チタン）膜やＴａ（タンタル）膜を介在させても、良
好な特性が得られる。

【００３６】また、上記実施例において、弗化物強誘電
体膜として２００ｎｍのＢａＭｇＦ₄膜を用いたが、強
誘電体膜の膜厚や材料はこれに限定されるものではな
く、膜厚は１００ｎｍ〜５００ｎｍのものであれば十分
な特性が得られており、また、材料についても、ＢａＭ
ｎＦ₄、ＢａＦｅＦ₄、ＢａＣｏＦ₄、ＢａＮｉＦ₄、Ｂａ
ＺｎＦ₄等の弗化物系の強誘電体材料でも上記実施例と
同様の結果が得られている。また、弗化物強誘電体膜の
形成方法についても、上記実施例に限定されるものでは
なく、高真空蒸着法の他に、スパッタ法やレーザアブレ
ーション法等も用いることができる。

【００３７】

【発明の効果】以上のように、本発明の強誘電体記憶素
子によれば、ＢａＭｇＦ₄等の弗化物強誘電体膜を白金
膜上に形成しているので、ランダム配向の弗化物強誘電
体膜を得ることでき、半導体表面の電導度を変調するの
に十分な分極電荷を確保することができる。さらに、Ｂ
ａＭｇＦ₄等の弗化物強誘電体は、ＰＺＴ等の従来の強
誘電体に比較して、低い比誘電率を示すので、強誘電体
キャパシタ部分にかかる実効的な電圧を十分に大きく確
保することができる。したがって、本発明の強誘電体記
憶素子によれば、従来のものでは不可能だった５Ｖ_P-P
という電源電圧に対応する非破壊読み出しが可能とな
る。

【００３８】また、本発明の強誘電体記憶素子によれ
ば、ＢａＭｇＦ₄等の弗化物強誘電体は、ＰＺＴ等の従
来の強誘電体に比較して、低い比誘電率を示すので、シ
リコン酸化膜等の誘電体膜に対しても大きな電界がかか
らないので、その絶縁破壊の危険性を著しく低減するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例の強誘電体記憶素子の構成を
示す要部断面図である。

【図２】本実施例の強誘電体記憶素子の製造方法を説明
する図である。

【図３】本実施例で作製した弗化物強誘電体膜であるＢ
ａＭｇＦ₄膜のＸ線回折パターンを示す図である。

【図４】本実施例で作製した薄膜（弗化物強誘電体膜で
あるＢａＭｇＦ₄膜）の表面を電子顕微鏡（ＳＥＭ）に
より観察した結果を示す写真である。

【図５】本実施例の強誘電体記憶素子のＣ−Ｖ特性を測
定した結果を示す図である。

【図６】本実施例の強誘電体記憶素子のＶ_D−Ｉ_D特性を
測定した結果を示す図である。

【図７】従来の強誘電体記憶素子の構造を示す断面図で
ある。

【符号の説明】

１，１１ｎ型シリコン半導体基板２，１２’ シリコン酸化膜（ゲート絶縁膜）３，３’，１３，１３’ ｐ⁺型不純物領域４，１４’ 白金下部電極５，１５’ 弗化物強誘電体膜６，１６’ 上部電極７，７’，８，１７，１７’，１８オーミック電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 11/22 16/02 Ｈ０１Ｌ 27/10 ４５１ 27/108 21/8242 7735−4ＭＨ０１Ｌ 27/10 ６５１

Claims

【特許請求の範囲】

【請求項１】ｐ型あるいはｎ型のいずれか一方の導電
型の半導体材料から成る基板と、該基板の表面に形成さ
れ該基板とは反対の導電型の少なくとも二の不純物領域
と、該少なくとも二の不純物領域の間の前記基板上に形
成された誘電体膜と、該誘電体膜上に形成された下部電
極と、該下部電極上に形成された強誘電体膜と、該強誘
電体膜上に形成された上部電極とから構成される強誘電
体記憶素子において、前記強誘電体膜が弗化物を含んだ強誘電体から成り、前
記下部電極が白金から成ることを特徴とする強誘電体記
憶素子。
【請求項２】前記基板がシリコン基板であり、前記誘
電体膜がシリコン酸化膜であることを特徴とする請求項
１に記載の強誘電体記憶素子。
【請求項３】前記強誘電体膜がＢａＭｇＦ₄から成る
ことを特徴とする請求項１又は２に記載の強誘電体記憶
素子。