JPH1126704A - 強誘電体記憶素子 - Google Patents
強誘電体記憶素子Info
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- JPH1126704A JPH1126704A JP9177216A JP17721697A JPH1126704A JP H1126704 A JPH1126704 A JP H1126704A JP 9177216 A JP9177216 A JP 9177216A JP 17721697 A JP17721697 A JP 17721697A JP H1126704 A JPH1126704 A JP H1126704A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】記憶保持特性に優れ信頼性が高く、且つ、微細
加工可能な不揮発性メモリを提供する。 【解決手段】Ｓｉ単結晶基板上に形成されたトランジス
タのゲート電極部分において、Ｓｉ単結晶基板側からみ
た順で、界面制御絶縁膜及び強誘電体薄膜及び上部電極
の積層構造を有する強誘電体記憶素子において、界面制
御絶縁膜を酸化シリコン膜及び窒化シリコン膜の積層膜
或いはこれら成分を混合した絶縁膜により形成し、さら
に、強誘電体薄膜と上部電極との界面にキャリア注入阻
止層を形成する。これにより、基板及び上部電極からの
強誘電体薄膜へのキャリアの注入がキャリア注入阻止層
及び界面制御膜によって防止されると共に、ゲート形成
時のエッチングの際にはシリコン窒化物がエッチングス
トッパーとして作用することになり、セルフアラインに
よる微細な加工が可能となり、記憶保持特性に優れ且つ
信頼性の高いＭＦＩＳ−ＦＥＴが得られる。
加工可能な不揮発性メモリを提供する。 【解決手段】Ｓｉ単結晶基板上に形成されたトランジス
タのゲート電極部分において、Ｓｉ単結晶基板側からみ
た順で、界面制御絶縁膜及び強誘電体薄膜及び上部電極
の積層構造を有する強誘電体記憶素子において、界面制
御絶縁膜を酸化シリコン膜及び窒化シリコン膜の積層膜
或いはこれら成分を混合した絶縁膜により形成し、さら
に、強誘電体薄膜と上部電極との界面にキャリア注入阻
止層を形成する。これにより、基板及び上部電極からの
強誘電体薄膜へのキャリアの注入がキャリア注入阻止層
及び界面制御膜によって防止されると共に、ゲート形成
時のエッチングの際にはシリコン窒化物がエッチングス
トッパーとして作用することになり、セルフアラインに
よる微細な加工が可能となり、記憶保持特性に優れ且つ
信頼性の高いＭＦＩＳ−ＦＥＴが得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタのゲ
ート電極部分に強誘電体薄膜を用いて、ソース−ドレイ
ン間電流を直接制御することのできる強誘電体記憶素子
に関する。
ート電極部分に強誘電体薄膜を用いて、ソース−ドレイ
ン間電流を直接制御することのできる強誘電体記憶素子
に関する。
【０００２】
【従来の技術】半導体記憶素子には、電源を投入してい
る間のみ情報を記憶しておくことができる揮発性メモリ
と、電源を断たれた状態においても情報を記憶しておく
ことのできる不揮発性メモリとがある。揮発性メモリと
しては、ＤＲＡＭ（Dynamic Random Access Memory），
ＳＲＡＭ（Static Random Access Memory ）等があり、
不揮発性メモリとしては、マスクＲＯＭ（Mask Read On
ly Memory ），ＰＲＯＭ（Programmable Read Only Mem
ory ），ＥＰＲＯＭ（Erasable Programmable Read Onl
y Memory），ＥＥＰＲＯＭ（Electrically Erasable An
d Programmable Read Only Memory ）等がある。
る間のみ情報を記憶しておくことができる揮発性メモリ
と、電源を断たれた状態においても情報を記憶しておく
ことのできる不揮発性メモリとがある。揮発性メモリと
しては、ＤＲＡＭ（Dynamic Random Access Memory），
ＳＲＡＭ（Static Random Access Memory ）等があり、
不揮発性メモリとしては、マスクＲＯＭ（Mask Read On
ly Memory ），ＰＲＯＭ（Programmable Read Only Mem
ory ），ＥＰＲＯＭ（Erasable Programmable Read Onl
y Memory），ＥＥＰＲＯＭ（Electrically Erasable An
d Programmable Read Only Memory ）等がある。
【０００３】これらの不揮発性メモリの中でもＥＰＲＯ
Ｍ，ＥＥＰＲＯＭは、ＲＡＭのように記憶内容を書き換
えることができるＲＯＭであって、コントロールゲート
とチャネルとの間にフローティングゲートをもつＭＯＳ
−ＦＥＴ（ＭＯＳ型電界効果トランジスタ）構造をとる
ものが一般的である。しかしながら、これらのフローテ
ィングゲート型のＭＯＳ−ＦＥＴは、書き込み又は消去
動作には、ｍｓｅｃ．オーダーの時間と１０7 Ｖ／ｃｍ
オーダーの高電界を必要とするため、通常のＤＲＡＭの
ように同一サイクルでの書き込み、或いは消去動作を実
現することができず、また、電圧の高い電源も必要とし
ている。
Ｍ，ＥＥＰＲＯＭは、ＲＡＭのように記憶内容を書き換
えることができるＲＯＭであって、コントロールゲート
とチャネルとの間にフローティングゲートをもつＭＯＳ
−ＦＥＴ（ＭＯＳ型電界効果トランジスタ）構造をとる
ものが一般的である。しかしながら、これらのフローテ
ィングゲート型のＭＯＳ−ＦＥＴは、書き込み又は消去
動作には、ｍｓｅｃ．オーダーの時間と１０7 Ｖ／ｃｍ
オーダーの高電界を必要とするため、通常のＤＲＡＭの
ように同一サイクルでの書き込み、或いは消去動作を実
現することができず、また、電圧の高い電源も必要とし
ている。
【０００４】これらの不揮発性メモリに対して、最近開
発が進められているＦＲＡＭ（Ferroelectric Random A
ccess Memory）は、低電圧駆動であり、且つ、書き換え
回数の点においてより優れており、次世代のメモリとし
て期待されている。しかしながら、このＦＲＡＭは、そ
の多くはＤＲＡＭのキャパシタを強誘電体キャパシタに
置き換えた構造をしており（特開平２−１１３４９６号
公報記載）、書き込み，消去，読み出し動作いずれもが
強誘電体の分極反転を伴うため、強誘電体の疲労が激し
く、また、いずれの動作もキャパシタの充放電を伴うた
め、その動作時間は１００ｎｓｅｃ．程度を要してい
る。さらに、トランジスタとキャパシタとを別々に設け
る必要があり、面積縮小化に不利であった。
発が進められているＦＲＡＭ（Ferroelectric Random A
ccess Memory）は、低電圧駆動であり、且つ、書き換え
回数の点においてより優れており、次世代のメモリとし
て期待されている。しかしながら、このＦＲＡＭは、そ
の多くはＤＲＡＭのキャパシタを強誘電体キャパシタに
置き換えた構造をしており（特開平２−１１３４９６号
公報記載）、書き込み，消去，読み出し動作いずれもが
強誘電体の分極反転を伴うため、強誘電体の疲労が激し
く、また、いずれの動作もキャパシタの充放電を伴うた
め、その動作時間は１００ｎｓｅｃ．程度を要してい
る。さらに、トランジスタとキャパシタとを別々に設け
る必要があり、面積縮小化に不利であった。
【０００５】これに対し、ＭＯＳ−ＦＥＴ（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌ
ｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート絶
縁膜部分に強誘電体を用いたＭＦ（Ｉ）Ｓ−ＦＥＴ（Ｍ
ｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ （Ｉｎｓｕ
ｌａｔｏｒ） Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ＦＥ
Ｔ），ＭＦＭＩＳ−ＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃｓ Ｍｅｔａｌ ＩＳ−ＦＥＴ）等が、
高速且つ面積縮小化に有利な強誘電体メモリとして提案
されている。
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌ
ｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート絶
縁膜部分に強誘電体を用いたＭＦ（Ｉ）Ｓ−ＦＥＴ（Ｍ
ｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ （Ｉｎｓｕ
ｌａｔｏｒ） Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ＦＥ
Ｔ），ＭＦＭＩＳ−ＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃｓ Ｍｅｔａｌ ＩＳ−ＦＥＴ）等が、
高速且つ面積縮小化に有利な強誘電体メモリとして提案
されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の強誘電体メモリ等においては、高速、且つ、強誘電
体の疲労が少なく、面積縮小化に適した不揮発性メモリ
を提供する一方、強誘電体薄膜内にキャリアが注入され
てしまい、このため、記憶保持時間が短いという欠点が
あり、実用化の障害となっていた。また、界面を制御
し、リーク電流を抑えることが困難であり、記憶保持特
性に優れた素子を実現することが難しく、また、セルフ
アラインプロセス等を用いた微細加工を行うことが困難
であった。
来の強誘電体メモリ等においては、高速、且つ、強誘電
体の疲労が少なく、面積縮小化に適した不揮発性メモリ
を提供する一方、強誘電体薄膜内にキャリアが注入され
てしまい、このため、記憶保持時間が短いという欠点が
あり、実用化の障害となっていた。また、界面を制御
し、リーク電流を抑えることが困難であり、記憶保持特
性に優れた素子を実現することが難しく、また、セルフ
アラインプロセス等を用いた微細加工を行うことが困難
であった。
【０００７】そこで、この発明は上記従来の未解決の課
題に着目してなされたものであり、記憶保持特性に優
れ、信頼性が高く、さらに、微細加工を行うことの可能
な強誘電体記憶素子を提供することを目的としている。
題に着目してなされたものであり、記憶保持特性に優
れ、信頼性が高く、さらに、微細加工を行うことの可能
な強誘電体記憶素子を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係る強誘電体記憶素子は、半導
体単結晶基板上に形成されたトランジスタのゲート電極
部分が、前記半導体単結晶基板側からみた順で、界面制
御絶縁膜と強誘電体薄膜と上部電極との積層構造である
強誘電体記憶素子であって、前記界面制御絶縁膜は、シ
リコン酸化物及びシリコン窒化物を主たる成分とするこ
とを特徴としている。
に、本発明の請求項１に係る強誘電体記憶素子は、半導
体単結晶基板上に形成されたトランジスタのゲート電極
部分が、前記半導体単結晶基板側からみた順で、界面制
御絶縁膜と強誘電体薄膜と上部電極との積層構造である
強誘電体記憶素子であって、前記界面制御絶縁膜は、シ
リコン酸化物及びシリコン窒化物を主たる成分とするこ
とを特徴としている。
【０００９】また、本発明の請求項２に係る強誘電体記
憶素子は、前記界面制御絶縁膜はシリコン酸化膜及びシ
リコン窒化膜の積層構造であって、前記シリコン窒化膜
は前記シリコン窒化物を１０％以上９０％以下含むこと
を特徴としている。
憶素子は、前記界面制御絶縁膜はシリコン酸化膜及びシ
リコン窒化膜の積層構造であって、前記シリコン窒化膜
は前記シリコン窒化物を１０％以上９０％以下含むこと
を特徴としている。
【００１０】また、本発明の請求項３に係る強誘電体記
憶素子は、前記界面制御絶縁膜は、膜厚が、３０オング
ストローム以上３００オングストローム以下であること
を特徴としている。
憶素子は、前記界面制御絶縁膜は、膜厚が、３０オング
ストローム以上３００オングストローム以下であること
を特徴としている。
【００１１】また、本発明の請求項４に係る強誘電体記
憶素子は、少なくとも、前記強誘電体薄膜と半導体単結
晶基板との間及び前記強誘電体薄膜と上部電極との間及
び前記ゲート電極部分の側面の何れかに、キャリア注入
阻止層を設けたことを特徴としている。
憶素子は、少なくとも、前記強誘電体薄膜と半導体単結
晶基板との間及び前記強誘電体薄膜と上部電極との間及
び前記ゲート電極部分の側面の何れかに、キャリア注入
阻止層を設けたことを特徴としている。
【００１２】また、本発明の請求項５に係る強誘電体記
憶素子は、前記キャリア注入阻止層は、シリコン酸化物
又はシリコン窒化物を主たる成分とすることを特徴とし
ている。
憶素子は、前記キャリア注入阻止層は、シリコン酸化物
又はシリコン窒化物を主たる成分とすることを特徴とし
ている。
【００１３】また、本発明の請求項６に係る強誘電体記
憶素子は、前記キャリア注入阻止層は、セリウム酸化物
を主原料とする絶縁膜であることを特徴としている。ま
た、本発明の請求項７に係る強誘電体記憶素子は、前記
キャリア注入阻止層は、チタン酸化物を主原料とする絶
縁膜であることを特徴としている。
憶素子は、前記キャリア注入阻止層は、セリウム酸化物
を主原料とする絶縁膜であることを特徴としている。ま
た、本発明の請求項７に係る強誘電体記憶素子は、前記
キャリア注入阻止層は、チタン酸化物を主原料とする絶
縁膜であることを特徴としている。
【００１４】さらに、本発明の請求項８に係る強誘電体
記憶素子は、前記強誘電体薄膜は、ビスマスを含む層状
酸化物であることを特徴としている。ここで、界面制御
絶縁膜とは、単結晶半導体基板とゲート電極部分との間
に発生する界面準位，トラップ，欠陥，固定電化等の発
生を防ぎ、界面の原子配列を制御する機能を持つ膜のこ
とである。シリコン酸化膜及びシリコン窒化膜の積層
膜，シリコン酸化物とシリコン窒化物を混合して形成し
た混合膜，シリコン酸化物の酸素の一部を窒素で置き換
えた構造をもつ。この界面制御絶縁膜は、強誘電体薄膜
を含むゲート部分をエッチングする際のストッパ膜とし
ても機能し、その結果、強誘電体成分が半導体単結晶基
板を汚染することを防ぐ機能を併せ持つ。そして、界面
制御絶縁膜が、シリコン酸化膜及びシリコン窒化膜の積
層膜で形成される場合、このシリコン窒化膜に含まれる
シリコン窒化物の割合は、１０％以上９０％以下が望ま
しい。これは、汚染防止機能と、絶縁耐圧とを同時に維
持するためである。また、界面制御絶縁膜の膜厚は、３
０オングストローム以上３００オングストローム以下で
あることが望ましい。これは、絶縁耐圧を保持し、且つ
強誘電体の分極を反転させるのに充分な電界を印加する
ために、適当な膜厚が必要なためである。
記憶素子は、前記強誘電体薄膜は、ビスマスを含む層状
酸化物であることを特徴としている。ここで、界面制御
絶縁膜とは、単結晶半導体基板とゲート電極部分との間
に発生する界面準位，トラップ，欠陥，固定電化等の発
生を防ぎ、界面の原子配列を制御する機能を持つ膜のこ
とである。シリコン酸化膜及びシリコン窒化膜の積層
膜，シリコン酸化物とシリコン窒化物を混合して形成し
た混合膜，シリコン酸化物の酸素の一部を窒素で置き換
えた構造をもつ。この界面制御絶縁膜は、強誘電体薄膜
を含むゲート部分をエッチングする際のストッパ膜とし
ても機能し、その結果、強誘電体成分が半導体単結晶基
板を汚染することを防ぐ機能を併せ持つ。そして、界面
制御絶縁膜が、シリコン酸化膜及びシリコン窒化膜の積
層膜で形成される場合、このシリコン窒化膜に含まれる
シリコン窒化物の割合は、１０％以上９０％以下が望ま
しい。これは、汚染防止機能と、絶縁耐圧とを同時に維
持するためである。また、界面制御絶縁膜の膜厚は、３
０オングストローム以上３００オングストローム以下で
あることが望ましい。これは、絶縁耐圧を保持し、且つ
強誘電体の分極を反転させるのに充分な電界を印加する
ために、適当な膜厚が必要なためである。
【００１５】また、強誘電体とは、誘電体の一種で外部
電界を取り去っても、内部分極が残留する特性を持つも
のであり、例えば、ＰｂＴｉＯ3 ，ＰＺＴ（ＰｂＺｒＴ
ｉＯ 3 ），ＰＬＺＴ（Ｐｂ(1-X) ＬａX Ｚｒ(1-Y) Ｔｉ
Y Ｏ3 ），Ｂｉ2 ＳｒＴａ2Ｏ9 ，Ｂｉ(2-X) ＮｂX Ｓ
ｒＴａ2 Ｏ9 ，Ｂｉ2 ＶＯ* （＊＝５〜６）等、ＸＹＯ
3 型構造を持つもの或いはビスマス層状酸化物で形成さ
れたもの等がある。このビスマス層状酸化物とは、ビス
マス酸化物の層の間にペロブスカイト酸化物を挟む構造
を持ち、分極反転に対する耐性が強く、リーク電流が少
ない特徴を持つ。
電界を取り去っても、内部分極が残留する特性を持つも
のであり、例えば、ＰｂＴｉＯ3 ，ＰＺＴ（ＰｂＺｒＴ
ｉＯ 3 ），ＰＬＺＴ（Ｐｂ(1-X) ＬａX Ｚｒ(1-Y) Ｔｉ
Y Ｏ3 ），Ｂｉ2 ＳｒＴａ2Ｏ9 ，Ｂｉ(2-X) ＮｂX Ｓ
ｒＴａ2 Ｏ9 ，Ｂｉ2 ＶＯ* （＊＝５〜６）等、ＸＹＯ
3 型構造を持つもの或いはビスマス層状酸化物で形成さ
れたもの等がある。このビスマス層状酸化物とは、ビス
マス酸化物の層の間にペロブスカイト酸化物を挟む構造
を持ち、分極反転に対する耐性が強く、リーク電流が少
ない特徴を持つ。
【００１６】また、上部電極とは、電気電導性に優れた
薄膜を用いて形成され、ゲート電極に電圧を印加するた
めのものである。また、キャリア注入阻止層とは、外部
から強誘電体内にキャリアが注入されることを防止する
ためのものであって、強誘電体記憶素子の信頼性をより
向上させるためのものである。半導体単結晶基板側のキ
ャリア注入阻止層は、界面制御絶縁膜で兼ねることがで
きる。このキャリア注入阻止層としては、シリコン酸化
膜とシリコン窒化膜の積層構造或いはこれらシリコン酸
化物及びシリコン窒化膜の混合構造をもつ絶縁膜，チタ
ン酸化物を主原料とする絶縁膜，セリウム酸化物を主原
料とする絶縁膜等が用いられる。
薄膜を用いて形成され、ゲート電極に電圧を印加するた
めのものである。また、キャリア注入阻止層とは、外部
から強誘電体内にキャリアが注入されることを防止する
ためのものであって、強誘電体記憶素子の信頼性をより
向上させるためのものである。半導体単結晶基板側のキ
ャリア注入阻止層は、界面制御絶縁膜で兼ねることがで
きる。このキャリア注入阻止層としては、シリコン酸化
膜とシリコン窒化膜の積層構造或いはこれらシリコン酸
化物及びシリコン窒化膜の混合構造をもつ絶縁膜，チタ
ン酸化物を主原料とする絶縁膜，セリウム酸化物を主原
料とする絶縁膜等が用いられる。
【００１７】また、少なくとも前記強誘電体薄膜の上面
及び下面にキャリア注入阻止層を設けたとは、強誘電体
薄膜とその上面に形成される導電体電極等との界面及び
強誘電体薄膜とその下面に形成される絶縁体との界面
等、少なくとも強誘電体薄膜の上面及び下面の、強誘電
体薄膜とこれと他との界面に、例えば、セリウム酸化
物，シリコン酸化膜及びシリコン窒化膜の積層構造の膜
等によって構成され、これによってキャリアが強誘電体
内のトラップ，欠陥等に注入されることを防止するもの
である。
及び下面にキャリア注入阻止層を設けたとは、強誘電体
薄膜とその上面に形成される導電体電極等との界面及び
強誘電体薄膜とその下面に形成される絶縁体との界面
等、少なくとも強誘電体薄膜の上面及び下面の、強誘電
体薄膜とこれと他との界面に、例えば、セリウム酸化
物，シリコン酸化膜及びシリコン窒化膜の積層構造の膜
等によって構成され、これによってキャリアが強誘電体
内のトラップ，欠陥等に注入されることを防止するもの
である。
【００１８】
【実施例】以下、本発明の実施の形態を実施例を伴って
説明する。まず、本発明の第１の実施例について説明す
る。
説明する。まず、本発明の第１の実施例について説明す
る。
【００１９】図１及び図２は、本発明に係る強誘電体記
憶素子を適用したＭＦＩＳ−ＦＥＴの製造工程の一部を
示す部分断面図である。半導体単結晶基板として、フィ
ールド酸化膜領域１ａが形成された例えば、抵抗率２Ω
ｃｍのｐ型Ｓｉ（１００）単結晶基板１を用い、この基
板１を希釈酸素雰囲気中で約９５０℃に加熱し、膜厚８
０オングストロームの酸化シリコン薄膜を形成した。さ
らに、この基板をランプ加熱炉にセットし、アンモニ
ア，窒素混合雰囲気中で、約１１００℃で約１０分間加
熱し、表面を窒化させた。この操作によって、膜厚約９
０オングストロームの酸化シリコン膜及び窒化シリコン
膜の積層ないし、酸化シリコン及び窒化シリコンが混合
した界面制御膜２が成膜された（図１（ａ））。この界
面制御膜２をシリコン基板１側から後述の強誘電体薄膜
へのキャリア注入を阻止するキャリア注入阻止層として
用いる。
憶素子を適用したＭＦＩＳ−ＦＥＴの製造工程の一部を
示す部分断面図である。半導体単結晶基板として、フィ
ールド酸化膜領域１ａが形成された例えば、抵抗率２Ω
ｃｍのｐ型Ｓｉ（１００）単結晶基板１を用い、この基
板１を希釈酸素雰囲気中で約９５０℃に加熱し、膜厚８
０オングストロームの酸化シリコン薄膜を形成した。さ
らに、この基板をランプ加熱炉にセットし、アンモニ
ア，窒素混合雰囲気中で、約１１００℃で約１０分間加
熱し、表面を窒化させた。この操作によって、膜厚約９
０オングストロームの酸化シリコン膜及び窒化シリコン
膜の積層ないし、酸化シリコン及び窒化シリコンが混合
した界面制御膜２が成膜された（図１（ａ））。この界
面制御膜２をシリコン基板１側から後述の強誘電体薄膜
へのキャリア注入を阻止するキャリア注入阻止層として
用いる。
【００２０】次に、２エチルヘキサン塩酸からなるスト
ロンチウム（Ｓｒ），ビスマス（Ｂｉ），タンタル（Ｔ
ａ）の有機金属液を用意し、モル比でＳｒ：Ｂｉ：Ｔａ
＝０．８：２．２：２の割合で混合し、０．５モルパー
セントとなるように、ヘキサンで希釈した。この薬液を
２０００ｒｐｍで回転させたウエハに滴下して塗布し、
１５０℃で乾燥した後２５０℃で乾燥させ、再度、前記
薬液をウエハに塗布しこの操作を繰り返して、計３回薬
液をウエハに塗布した。このウエハをランプ加熱炉によ
って酸素雰囲気中で、１０Ｔｏｒｒ，７００℃の条件で
３０分間加熱焼成し、膜厚が約４０００オングストロー
ムのＢｉ2 ＳｒＴａ2 Ｏ9 からなる強誘電体膜３を得た
（図１（ｂ））。
ロンチウム（Ｓｒ），ビスマス（Ｂｉ），タンタル（Ｔ
ａ）の有機金属液を用意し、モル比でＳｒ：Ｂｉ：Ｔａ
＝０．８：２．２：２の割合で混合し、０．５モルパー
セントとなるように、ヘキサンで希釈した。この薬液を
２０００ｒｐｍで回転させたウエハに滴下して塗布し、
１５０℃で乾燥した後２５０℃で乾燥させ、再度、前記
薬液をウエハに塗布しこの操作を繰り返して、計３回薬
液をウエハに塗布した。このウエハをランプ加熱炉によ
って酸素雰囲気中で、１０Ｔｏｒｒ，７００℃の条件で
３０分間加熱焼成し、膜厚が約４０００オングストロー
ムのＢｉ2 ＳｒＴａ2 Ｏ9 からなる強誘電体膜３を得た
（図１（ｂ））。
【００２１】次に、この強誘電体膜３の上に、電子ビー
ム蒸着法を用いて、膜厚約８０オングストロームの酸化
セリウム（ＣｅＯ2 ）膜４を成膜した（図１（ｃ））。
このとき、ソースには、酸化セリウム粉末をホットプレ
スでタブレット状に成形したものを用いた。この酸化セ
リウム膜４は、上部電極から前記強誘電体薄膜へのキャ
リア注入を阻止するキャリア注入阻止層として用いる。
ム蒸着法を用いて、膜厚約８０オングストロームの酸化
セリウム（ＣｅＯ2 ）膜４を成膜した（図１（ｃ））。
このとき、ソースには、酸化セリウム粉末をホットプレ
スでタブレット状に成形したものを用いた。この酸化セ
リウム膜４は、上部電極から前記強誘電体薄膜へのキャ
リア注入を阻止するキャリア注入阻止層として用いる。
【００２２】次に、熱ＣＶＤ法を用いて、上部電極とし
て膜厚約２０００オングストロームのリンをドーピング
したポリシリコン膜５を形成した（図１（ｄ））。この
とき、材料ガスには、モノシラン，フォスフィンを使用
した。
て膜厚約２０００オングストロームのリンをドーピング
したポリシリコン膜５を形成した（図１（ｄ））。この
とき、材料ガスには、モノシラン，フォスフィンを使用
した。
【００２３】次に、このサンプルの表面にフォトレジス
トを塗布し、露光した後現像した。さらに、ＳＦ6 ガス
をエッチャントとしたＲＩＥによって積層膜をエッチン
グし、ゲート部分を加工した（図２（ａ））。このと
き、シリコン窒化物によって界面制御膜２でエッチング
レートが遅くなることを利用して、シリコン単結晶基板
１の界面でエッチングが停止するようにした。
トを塗布し、露光した後現像した。さらに、ＳＦ6 ガス
をエッチャントとしたＲＩＥによって積層膜をエッチン
グし、ゲート部分を加工した（図２（ａ））。このと
き、シリコン窒化物によって界面制御膜２でエッチング
レートが遅くなることを利用して、シリコン単結晶基板
１の界面でエッチングが停止するようにした。
【００２４】次に、リン不純物をイオン注入法によって
注入し、ランプ加熱により活性化し、ソース領域６及び
ドレイン領域７を得た。加熱条件は、７００℃で５分で
あった（図２（ｂ））。
注入し、ランプ加熱により活性化し、ソース領域６及び
ドレイン領域７を得た。加熱条件は、７００℃で５分で
あった（図２（ｂ））。
【００２５】次に、層間膜としてスピオングラスを塗
布，焼成して、シリコン酸化膜８を形成し、コンタクト
ホール９をＲＩＥを用いて形成した（図２（ｃ））。次
に、スパッタリング法を用いて、アルミニウム薄膜を形
成した後、リソグラフィー工程により配線加工を行い、
アルミニウム電極１０を形成した（図２（ｄ））。
布，焼成して、シリコン酸化膜８を形成し、コンタクト
ホール９をＲＩＥを用いて形成した（図２（ｃ））。次
に、スパッタリング法を用いて、アルミニウム薄膜を形
成した後、リソグラフィー工程により配線加工を行い、
アルミニウム電極１０を形成した（図２（ｄ））。
【００２６】このサンプルについて、トランジスタ特性
の静特性を測定した結果、図３に示すように、良好な特
性を得ることができた。さらに、同一のゲート電圧にお
けるドレイン電流が、予め印加されたゲート電圧によっ
て変化する、いわゆる記憶保持特性を得ることが確認で
きた（図４）。
の静特性を測定した結果、図３に示すように、良好な特
性を得ることができた。さらに、同一のゲート電圧にお
けるドレイン電流が、予め印加されたゲート電圧によっ
て変化する、いわゆる記憶保持特性を得ることが確認で
きた（図４）。
【００２７】このように、セルフアラインプロセスを用
いて、ＭＦＩＳ−ＦＥＴを形成し、その動作確認を行う
ことができた。次に本発明の第２の実施例について説明
する。
いて、ＭＦＩＳ−ＦＥＴを形成し、その動作確認を行う
ことができた。次に本発明の第２の実施例について説明
する。
【００２８】半導体単結晶基板として、上記第１の実施
例と同様に、フィールド酸化膜領域が形成された例え
ば、抵抗率２Ωｃｍのｐ型Ｓｉ（１００）単結晶基板を
用い、この基板を希釈酸素雰囲気中で約９５０℃に加熱
し、膜厚８０オングストロームの酸化シリコン薄膜を形
成した。さらに、この基板をランプ加熱炉にセットし、
アンモニア，窒素混合雰囲気中で、約１１００℃で約１
０分間加熱し、表面を窒化させた。この操作によって、
膜厚約９０オングストロームの酸化シリコン膜及び窒化
シリコン膜の積層ないし、酸化シリコン及び窒化シリコ
ンが混合した界面制御膜が成膜された。この界面制御膜
をシリコン基板側から後述の強誘電体薄膜へのキャリア
注入を阻止するキャリア注入阻止層として用いる。
例と同様に、フィールド酸化膜領域が形成された例え
ば、抵抗率２Ωｃｍのｐ型Ｓｉ（１００）単結晶基板を
用い、この基板を希釈酸素雰囲気中で約９５０℃に加熱
し、膜厚８０オングストロームの酸化シリコン薄膜を形
成した。さらに、この基板をランプ加熱炉にセットし、
アンモニア，窒素混合雰囲気中で、約１１００℃で約１
０分間加熱し、表面を窒化させた。この操作によって、
膜厚約９０オングストロームの酸化シリコン膜及び窒化
シリコン膜の積層ないし、酸化シリコン及び窒化シリコ
ンが混合した界面制御膜が成膜された。この界面制御膜
をシリコン基板側から後述の強誘電体薄膜へのキャリア
注入を阻止するキャリア注入阻止層として用いる。
【００２９】次に、２エチルヘキサン塩酸からなるスト
ロンチウム（Ｓｒ），ニオブ（Ｎｂ），ビスマス（Ｂ
ｉ），タンタル（Ｔａ）の有機金属液を用意し、モル比
でＳｒ：Ｎｂ：Ｂｉ：Ｔａ＝０．８：０．１：２．２：
２の割合で混合し、０．５モルパーセントとなるよう
に、ヘキサンで希釈した。この薬液を２０００ｒｐｍで
回転させたウエハに滴下して塗布し、１５０℃で乾燥し
た後２５０℃で乾燥させ、再度、前記薬液をウエハに塗
布しこの操作を繰り返して、計３回薬液をウエハに塗布
した。このウエハをランプ加熱炉によって酸素雰囲気中
で、１０Ｔｏｒｒ，７００℃の条件で３０分間加熱焼成
し、膜厚が約４０００オングストロームのＢｉ2-X Ｎｂ
X ＳｒＴａ2 Ｏ9 からなる強誘電体膜を得た。
ロンチウム（Ｓｒ），ニオブ（Ｎｂ），ビスマス（Ｂ
ｉ），タンタル（Ｔａ）の有機金属液を用意し、モル比
でＳｒ：Ｎｂ：Ｂｉ：Ｔａ＝０．８：０．１：２．２：
２の割合で混合し、０．５モルパーセントとなるよう
に、ヘキサンで希釈した。この薬液を２０００ｒｐｍで
回転させたウエハに滴下して塗布し、１５０℃で乾燥し
た後２５０℃で乾燥させ、再度、前記薬液をウエハに塗
布しこの操作を繰り返して、計３回薬液をウエハに塗布
した。このウエハをランプ加熱炉によって酸素雰囲気中
で、１０Ｔｏｒｒ，７００℃の条件で３０分間加熱焼成
し、膜厚が約４０００オングストロームのＢｉ2-X Ｎｂ
X ＳｒＴａ2 Ｏ9 からなる強誘電体膜を得た。
【００３０】次に、この強誘電体膜の上に、電子ビーム
蒸着法を用いて、膜厚約８０オングストロームの窒化シ
リコン膜を成膜した。このとき、ソースには、窒化シリ
コン粉末をホットプレスでタブレット状に成形したもの
を用いた。また、この窒化シリコン膜は、上部電極から
強誘電体膜へのキャリア注入を阻止するキャリア注入阻
止層として用いる。
蒸着法を用いて、膜厚約８０オングストロームの窒化シ
リコン膜を成膜した。このとき、ソースには、窒化シリ
コン粉末をホットプレスでタブレット状に成形したもの
を用いた。また、この窒化シリコン膜は、上部電極から
強誘電体膜へのキャリア注入を阻止するキャリア注入阻
止層として用いる。
【００３１】次に、熱ＣＶＤ法を用いて、上部電極とし
て膜厚約２０００オングストロームのリンをドーピング
したポリシリコン膜を形成した。このとき、材料ガスに
は、モノシラン，フォスフィンを使用した。
て膜厚約２０００オングストロームのリンをドーピング
したポリシリコン膜を形成した。このとき、材料ガスに
は、モノシラン，フォスフィンを使用した。
【００３２】次に、このサンプルの表面にフォトレジス
トを塗布し、露光した後現像した。さらに、ＳＦ6 ガス
をエッチャントとしたＲＩＥによって積層膜をエッチン
グし、ゲート部分を加工した。このとき、シリコン窒化
物によって界面制御膜でエッチングレートが遅くなるこ
とを利用して、シリコン単結晶基板界面でエッチングが
停止するようにした。
トを塗布し、露光した後現像した。さらに、ＳＦ6 ガス
をエッチャントとしたＲＩＥによって積層膜をエッチン
グし、ゲート部分を加工した。このとき、シリコン窒化
物によって界面制御膜でエッチングレートが遅くなるこ
とを利用して、シリコン単結晶基板界面でエッチングが
停止するようにした。
【００３３】次に、リン不純物をイオン注入法によって
注入し、ランプ加熱により活性化し、ソース領域及びド
レイン領域を得た。加熱条件は、７００℃で５分であっ
た。次に、層間膜としてスピオングラスを塗布，焼成し
て、シリコン酸化膜を形成し、コンタクトホールをＲＩ
Ｅを用いて形成した。
注入し、ランプ加熱により活性化し、ソース領域及びド
レイン領域を得た。加熱条件は、７００℃で５分であっ
た。次に、層間膜としてスピオングラスを塗布，焼成し
て、シリコン酸化膜を形成し、コンタクトホールをＲＩ
Ｅを用いて形成した。
【００３４】次に、スパッタリング法を用いて、アルミ
ニウム薄膜を形成した後、リソグラフィー工程により、
配線加工を行い、アルミニウム電極を形成した。このサ
ンプルについて、トランジスタ特性の静特性を測定した
結果、上記第１の実施例と同様に、良好な特性を得るこ
とができると共に、記憶保持特性を得ることが確認でき
た。
ニウム薄膜を形成した後、リソグラフィー工程により、
配線加工を行い、アルミニウム電極を形成した。このサ
ンプルについて、トランジスタ特性の静特性を測定した
結果、上記第１の実施例と同様に、良好な特性を得るこ
とができると共に、記憶保持特性を得ることが確認でき
た。
【００３５】このように、セルフアラインプロセスを用
いて、ＭＦＩＳ−ＦＥＴを形成し、その動作確認を行う
ことができた。次に、本発明の第３の実施例について説
明する。この第３の実施例は、強誘電体薄膜の上面と共
に、側面にもキャリア注入阻止層を設けたものである。
いて、ＭＦＩＳ−ＦＥＴを形成し、その動作確認を行う
ことができた。次に、本発明の第３の実施例について説
明する。この第３の実施例は、強誘電体薄膜の上面と共
に、側面にもキャリア注入阻止層を設けたものである。
【００３６】図５に示すように、半導体単結晶基板とし
て、上記第１の実施例と同様に、フィールド酸化膜領域
１ａが形成された例えば、抵抗率２Ωｃｍのｐ型Ｓｉ
（１００）単結晶基板１を用い、この基板１を希釈酸素
雰囲気中で約９５０℃に加熱し、膜厚８０オングストロ
ームの酸化シリコン薄膜を形成した。さらに、この基板
をランプ加熱炉にセットし、アンモニア，窒素混合雰囲
気中で、約１１００℃で約１０分間加熱し、表面を窒化
させた。この操作によって、膜厚約９０オングストロー
ムの酸化シリコン膜及び窒化シリコン膜の積層ないし、
酸化シリコン及び窒化シリコンが混合した界面制御膜２
が成膜された。この界面制御膜２をシリコン基板側から
後述の強誘電体薄膜へのキャリア注入を阻止するキャリ
ア注入阻止層として用いる。
て、上記第１の実施例と同様に、フィールド酸化膜領域
１ａが形成された例えば、抵抗率２Ωｃｍのｐ型Ｓｉ
（１００）単結晶基板１を用い、この基板１を希釈酸素
雰囲気中で約９５０℃に加熱し、膜厚８０オングストロ
ームの酸化シリコン薄膜を形成した。さらに、この基板
をランプ加熱炉にセットし、アンモニア，窒素混合雰囲
気中で、約１１００℃で約１０分間加熱し、表面を窒化
させた。この操作によって、膜厚約９０オングストロー
ムの酸化シリコン膜及び窒化シリコン膜の積層ないし、
酸化シリコン及び窒化シリコンが混合した界面制御膜２
が成膜された。この界面制御膜２をシリコン基板側から
後述の強誘電体薄膜へのキャリア注入を阻止するキャリ
ア注入阻止層として用いる。
【００３７】次に、２エチルヘキサン塩酸からなるスト
ロンチウム（Ｓｒ），ビスマス（Ｂｉ），タンタル（Ｔ
ａ）の有機金属液を用意し、モル比でＳｒ：Ｂｉ：Ｔａ
＝０．８：２．２：２の割合で混合し、０．５モルパー
セントとなるように、ヘキサンで希釈した。この薬液を
２０００ｒｐｍで回転させたウエハに滴下して塗布し、
１５０℃で乾燥した後２５０℃で乾燥させ、再度、前記
薬液をウエハに塗布しこの操作を繰り返して、計３回薬
液をウエハに塗布した。このウエハをランプ加熱炉によ
って酸素雰囲気中で、１０Ｔｏｒｒ，７００℃の条件で
３０分間加熱焼成し、膜厚が約４０００オングストロー
ムのＢｉ2 ＳｒＴａ2 Ｏ9 からなる強誘電体膜３を得
た。
ロンチウム（Ｓｒ），ビスマス（Ｂｉ），タンタル（Ｔ
ａ）の有機金属液を用意し、モル比でＳｒ：Ｂｉ：Ｔａ
＝０．８：２．２：２の割合で混合し、０．５モルパー
セントとなるように、ヘキサンで希釈した。この薬液を
２０００ｒｐｍで回転させたウエハに滴下して塗布し、
１５０℃で乾燥した後２５０℃で乾燥させ、再度、前記
薬液をウエハに塗布しこの操作を繰り返して、計３回薬
液をウエハに塗布した。このウエハをランプ加熱炉によ
って酸素雰囲気中で、１０Ｔｏｒｒ，７００℃の条件で
３０分間加熱焼成し、膜厚が約４０００オングストロー
ムのＢｉ2 ＳｒＴａ2 Ｏ9 からなる強誘電体膜３を得
た。
【００３８】次に、この強誘電体膜３の上に、電子ビー
ム蒸着法を用いて、膜厚約８０オングストロームの窒化
シリコン膜５ａを成膜した。このとき、ソースには、窒
化シリコン粉末をホットプレスでタブレット状に成形し
たものを用いた。また、この窒化シリコン膜は、上部電
極から強誘電体膜へのキャリア注入を阻止するキャリア
注入阻止層として用いる。
ム蒸着法を用いて、膜厚約８０オングストロームの窒化
シリコン膜５ａを成膜した。このとき、ソースには、窒
化シリコン粉末をホットプレスでタブレット状に成形し
たものを用いた。また、この窒化シリコン膜は、上部電
極から強誘電体膜へのキャリア注入を阻止するキャリア
注入阻止層として用いる。
【００３９】次に、熱ＣＶＤ法を用いて、上部電極とし
て膜厚約２０００オングストロームのリンをドーピング
したポリシリコン膜を形成した。このとき、材料ガスに
は、モノシラン，フォスフィンを使用した。
て膜厚約２０００オングストロームのリンをドーピング
したポリシリコン膜を形成した。このとき、材料ガスに
は、モノシラン，フォスフィンを使用した。
【００４０】次に、このサンプルの表面にフォトレジス
トを塗布し、露光した後現像した。さらに、ＳＦ6 ガス
をエッチャントとしたＲＩＥによって積層膜をエッチン
グし、ゲート部分を加工した。このとき、シリコン窒化
物によって界面制御膜２でエッチングレートが遅くなる
ことを利用して、シリコン単結晶基板界面でエッチング
が停止するようにした。
トを塗布し、露光した後現像した。さらに、ＳＦ6 ガス
をエッチャントとしたＲＩＥによって積層膜をエッチン
グし、ゲート部分を加工した。このとき、シリコン窒化
物によって界面制御膜２でエッチングレートが遅くなる
ことを利用して、シリコン単結晶基板界面でエッチング
が停止するようにした。
【００４１】次に、スピオングラスを塗布，焼成し、さ
らにＲＩＥによってドライエッチングを行って、ゲート
側壁にシリコン酸化膜を残留させ、キャリア注入阻止層
１１を形成した。
らにＲＩＥによってドライエッチングを行って、ゲート
側壁にシリコン酸化膜を残留させ、キャリア注入阻止層
１１を形成した。
【００４２】次に、リン不純物をイオン注入法によって
注入し、ランプ加熱により活性化し、ソース領域６及び
ドレイン領域７を得た。加熱条件は、７００℃で５分で
あった。さらに、層間膜としてスピオングラスを塗布、
焼成してシリコン酸化膜８を形成し、コンタクトホール
をＲＩＥを用いて形成した。
注入し、ランプ加熱により活性化し、ソース領域６及び
ドレイン領域７を得た。加熱条件は、７００℃で５分で
あった。さらに、層間膜としてスピオングラスを塗布、
焼成してシリコン酸化膜８を形成し、コンタクトホール
をＲＩＥを用いて形成した。
【００４３】次に、スパッタリング法を用いて、アルミ
ニウム薄膜を形成した後、リソグラフィー工程により配
線加工を行い、アルミニウム電極１０を形成した。この
結果、ゲート側壁にもキャリア注入阻止層１１を有する
ＭＦＩＳ−ＦＥＴが得られた。
ニウム薄膜を形成した後、リソグラフィー工程により配
線加工を行い、アルミニウム電極１０を形成した。この
結果、ゲート側壁にもキャリア注入阻止層１１を有する
ＭＦＩＳ−ＦＥＴが得られた。
【００４４】このサンプルについて、トランジスタ特性
の静特性を測定した結果、上記第１の実施例と同様に、
良好な特性を得ることができると共に、良好な記憶保持
特性を得ることが確認でき、セルフアラインプロセスを
用いて、ＭＦＩＳ−ＦＥＴを形成し、その動作確認を行
うことができた。
の静特性を測定した結果、上記第１の実施例と同様に、
良好な特性を得ることができると共に、良好な記憶保持
特性を得ることが確認でき、セルフアラインプロセスを
用いて、ＭＦＩＳ−ＦＥＴを形成し、その動作確認を行
うことができた。
【００４５】このサンプルについてその記憶保持時間を
評価するために、図５に示すように強誘電体周囲にキャ
リア注入阻止層を設けたものをサンプルＡ，強誘電体膜
の上面及び下面にキャリア注入阻止層を設けたものをサ
ンプルＢ，強誘電体膜の下面にのみキャリア注入阻止層
を設けたものをサンプルＣとし、これらそれぞれについ
てその記憶時間を測定した。図６はその測定方法を示し
たものであり、ゲートの上部電極と基板との間に＋８Ｖ
又は−８Ｖの電圧をかけた後、このゲート電圧を１Ｖと
し、ドレイン電極に１Ｖをかけたときのドレイン電流の
時間変化を測定した。この結果、図７に示すように、強
誘電体膜の上面及び下面にもキャリア注入阻止層を有す
るサンプルＢは、強誘電体膜の下面にのみキャリア注入
阻止層を有するサンプルＣに比較してその記憶保持時間
が長いことがわかる。また、強誘電体周囲にキャリア注
入阻止層を設けたサンプルＡは、サンプルＢに比較して
約２倍の記憶保持時間が得られることが確認できた。
評価するために、図５に示すように強誘電体周囲にキャ
リア注入阻止層を設けたものをサンプルＡ，強誘電体膜
の上面及び下面にキャリア注入阻止層を設けたものをサ
ンプルＢ，強誘電体膜の下面にのみキャリア注入阻止層
を設けたものをサンプルＣとし、これらそれぞれについ
てその記憶時間を測定した。図６はその測定方法を示し
たものであり、ゲートの上部電極と基板との間に＋８Ｖ
又は−８Ｖの電圧をかけた後、このゲート電圧を１Ｖと
し、ドレイン電極に１Ｖをかけたときのドレイン電流の
時間変化を測定した。この結果、図７に示すように、強
誘電体膜の上面及び下面にもキャリア注入阻止層を有す
るサンプルＢは、強誘電体膜の下面にのみキャリア注入
阻止層を有するサンプルＣに比較してその記憶保持時間
が長いことがわかる。また、強誘電体周囲にキャリア注
入阻止層を設けたサンプルＡは、サンプルＢに比較して
約２倍の記憶保持時間が得られることが確認できた。
【００４６】次に本発明の第４の実施例について説明す
る。この第４の実施例も、強誘電体薄膜の上面と共に、
側面にもキャリア注入阻止層を設けたものである。半導
体単結晶基板として、上記第１の実施例と同様に、フィ
ールド酸化膜領域が形成された例えば、抵抗率２Ωｃｍ
のｐ型Ｓｉ（１００）単結晶基板を用い、この基板を希
釈酸素雰囲気中で約９５０℃に加熱し、膜厚８０オング
ストロームの酸化シリコン薄膜を形成した。さらに、こ
の基板上に真空蒸着法によって膜厚６０オングストロー
ムのシリコン窒化膜を形成した。このとき、基板温度は
約９００℃とした。この操作によって、膜厚約１５０オ
ングストロームの酸化シリコン膜及び窒化シリコン膜の
積層ないし、酸化シリコン及び窒化シリコンが混合した
界面制御膜が成膜された。この界面制御膜をシリコン基
板側から後述の強誘電体薄膜へのキャリア注入を阻止す
るキャリア注入阻止層として用いる。
る。この第４の実施例も、強誘電体薄膜の上面と共に、
側面にもキャリア注入阻止層を設けたものである。半導
体単結晶基板として、上記第１の実施例と同様に、フィ
ールド酸化膜領域が形成された例えば、抵抗率２Ωｃｍ
のｐ型Ｓｉ（１００）単結晶基板を用い、この基板を希
釈酸素雰囲気中で約９５０℃に加熱し、膜厚８０オング
ストロームの酸化シリコン薄膜を形成した。さらに、こ
の基板上に真空蒸着法によって膜厚６０オングストロー
ムのシリコン窒化膜を形成した。このとき、基板温度は
約９００℃とした。この操作によって、膜厚約１５０オ
ングストロームの酸化シリコン膜及び窒化シリコン膜の
積層ないし、酸化シリコン及び窒化シリコンが混合した
界面制御膜が成膜された。この界面制御膜をシリコン基
板側から後述の強誘電体薄膜へのキャリア注入を阻止す
るキャリア注入阻止層として用いる。
【００４７】次に、２エチルヘキサン塩酸からなるスト
ロンチウム（Ｓｒ），ビスマス（Ｂｉ），タンタル（Ｔ
ａ）の有機金属液を用意し、モル比でＳｒ：Ｂｉ：Ｔａ
＝０．８：２．２：２の割合で混合し、０．５モルパー
セントとなるように、ヘキサンで希釈した。この薬液を
２０００ｒｐｍで回転させたウエハに滴下して塗布し、
１５０℃で乾燥した後２５０℃で乾燥させ、再度、前記
薬液をウエハに塗布しこの操作を繰り返して、計３回薬
液をウエハに塗布した。このウエハをランプ加熱炉によ
って酸素雰囲気中で、１０Ｔｏｒｒ，７００℃の条件で
３０分間加熱焼成し、膜厚が約４０００オングストロー
ムのＢｉ2 ＳｒＴａ2 Ｏ9 からなる強誘電体膜を得た。
ロンチウム（Ｓｒ），ビスマス（Ｂｉ），タンタル（Ｔ
ａ）の有機金属液を用意し、モル比でＳｒ：Ｂｉ：Ｔａ
＝０．８：２．２：２の割合で混合し、０．５モルパー
セントとなるように、ヘキサンで希釈した。この薬液を
２０００ｒｐｍで回転させたウエハに滴下して塗布し、
１５０℃で乾燥した後２５０℃で乾燥させ、再度、前記
薬液をウエハに塗布しこの操作を繰り返して、計３回薬
液をウエハに塗布した。このウエハをランプ加熱炉によ
って酸素雰囲気中で、１０Ｔｏｒｒ，７００℃の条件で
３０分間加熱焼成し、膜厚が約４０００オングストロー
ムのＢｉ2 ＳｒＴａ2 Ｏ9 からなる強誘電体膜を得た。
【００４８】次に、この強誘電体膜の上に、電子ビーム
蒸着法を用いて、膜厚約８０オングストロームの酸化セ
リウム膜及び膜厚約１００オングストロームの窒化シリ
コン膜の積層を成膜した。また、この窒化シリコン膜
は、上部電極から強誘電体膜へのキャリア注入を阻止す
るキャリア注入阻止層として用いる。
蒸着法を用いて、膜厚約８０オングストロームの酸化セ
リウム膜及び膜厚約１００オングストロームの窒化シリ
コン膜の積層を成膜した。また、この窒化シリコン膜
は、上部電極から強誘電体膜へのキャリア注入を阻止す
るキャリア注入阻止層として用いる。
【００４９】次に、熱ＣＶＤ法を用いて、上部電極とし
て膜厚約２０００オングストロームのリンをドーピング
したポリシリコン膜を形成した。このとき、材料ガスに
は、モノシラン，フォスフィンを使用した。
て膜厚約２０００オングストロームのリンをドーピング
したポリシリコン膜を形成した。このとき、材料ガスに
は、モノシラン，フォスフィンを使用した。
【００５０】次に、このサンプルの表面にフォトレジス
トを塗布し、露光した後現像した。さらに、ＳＦ6 ガス
をエッチャントとしたＲＩＥによって積層膜をエッチン
グし、ゲート部分を加工した。このとき、シリコン窒化
物によってエッチングレートが遅くなることを利用し
て、シリコン単結晶基板界面でエッチングを停止させる
ようにした。
トを塗布し、露光した後現像した。さらに、ＳＦ6 ガス
をエッチャントとしたＲＩＥによって積層膜をエッチン
グし、ゲート部分を加工した。このとき、シリコン窒化
物によってエッチングレートが遅くなることを利用し
て、シリコン単結晶基板界面でエッチングを停止させる
ようにした。
【００５１】次に、スピオングラスを塗布，焼成して、
さらにＲＩＥによりドライエッチングして、ゲート側壁
にシリコン酸化膜を残留させ、キャリア注入阻止層を形
成した。
さらにＲＩＥによりドライエッチングして、ゲート側壁
にシリコン酸化膜を残留させ、キャリア注入阻止層を形
成した。
【００５２】次に、リン不純物をイオン注入法によって
注入し、ランプ加熱により活性化し、ソース領域及びド
レイン領域を得た。加熱条件は、７００℃で５分であっ
た。さらに、層間膜としてスピオングラスを塗布，焼成
して、シリコン酸化膜を形成し、コンタクトホールをＲ
ＩＥを用いて形成した。
注入し、ランプ加熱により活性化し、ソース領域及びド
レイン領域を得た。加熱条件は、７００℃で５分であっ
た。さらに、層間膜としてスピオングラスを塗布，焼成
して、シリコン酸化膜を形成し、コンタクトホールをＲ
ＩＥを用いて形成した。
【００５３】次に、スパッタリング法を用いて、アルミ
ニウム薄膜を形成した後、リソグラフィー工程により、
配線加工を行い、アルミニウム電極を形成した。このサ
ンプルについて、トランジスタ特性の静特性を測定した
結果、上記第１の実施例と同様に、良好な特性を得るこ
とができると共に、記憶保持特性を得ることが確認でき
た。
ニウム薄膜を形成した後、リソグラフィー工程により、
配線加工を行い、アルミニウム電極を形成した。このサ
ンプルについて、トランジスタ特性の静特性を測定した
結果、上記第１の実施例と同様に、良好な特性を得るこ
とができると共に、記憶保持特性を得ることが確認でき
た。
【００５４】このように、セルフアラインプロセスを用
いて、ＭＦＩＳ−ＦＥＴを形成し、その動作確認を行う
ことができた。次に、本発明の第５の実施例を説明す
る。
いて、ＭＦＩＳ−ＦＥＴを形成し、その動作確認を行う
ことができた。次に、本発明の第５の実施例を説明す
る。
【００５５】図８に示すように、通常のＭＯＳ−ＦＥＴ
のゲート電極部分を、ゲート上部に設置したＭＦＭ（Ｍ
ｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｔａｌ）
キャパシタの自発分極で制御する素子を形成した。この
とき、図８に示すように、フィールド酸化膜１ａが形成
された基板１上のゲート領域に、基板から遠い方から順
に、白金，キャリア注入阻止層として酸化セリウム，強
誘電体，キャリア注入阻止層としての酸化セリウム，白
金，チタン，多結晶シリコンの積層構造を持つキャパシ
タ１２を形成した。強誘電体と導電体電極との間にキャ
リア注入阻止層を設けることによって、キャリア注入阻
止層を設けない同様の素子と比較して記憶保持時間が約
１桁長くなることが確認できた。
のゲート電極部分を、ゲート上部に設置したＭＦＭ（Ｍ
ｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｔａｌ）
キャパシタの自発分極で制御する素子を形成した。この
とき、図８に示すように、フィールド酸化膜１ａが形成
された基板１上のゲート領域に、基板から遠い方から順
に、白金，キャリア注入阻止層として酸化セリウム，強
誘電体，キャリア注入阻止層としての酸化セリウム，白
金，チタン，多結晶シリコンの積層構造を持つキャパシ
タ１２を形成した。強誘電体と導電体電極との間にキャ
リア注入阻止層を設けることによって、キャリア注入阻
止層を設けない同様の素子と比較して記憶保持時間が約
１桁長くなることが確認できた。
【００５６】次に、本発明の第６の実施例を説明する。
通常のＭＯＳ−ＦＥＴのゲート電極部分をフィールド酸
化膜１ａ上に別置きしたＭＦＭキャパシタの自発分極で
制御する素子を形成した。このとき、図９に示すよう
に、フィールド酸化膜１ａ上に、基板から遠い方から順
に、白金，キャリア注入阻止層としての酸化セリウム，
強誘電体，キャリア注入阻止層としての酸化セリウム，
白金，チタンの積層構造を持つキャパシタ１３を形成し
た。強誘電体と導電体電極との間にキャリア注入阻止層
を設けることによって、キャリア注入阻止層を設けない
同様の素子と比較して記憶保持時間が約５倍長くなるこ
とが確認できた。
通常のＭＯＳ−ＦＥＴのゲート電極部分をフィールド酸
化膜１ａ上に別置きしたＭＦＭキャパシタの自発分極で
制御する素子を形成した。このとき、図９に示すよう
に、フィールド酸化膜１ａ上に、基板から遠い方から順
に、白金，キャリア注入阻止層としての酸化セリウム，
強誘電体，キャリア注入阻止層としての酸化セリウム，
白金，チタンの積層構造を持つキャパシタ１３を形成し
た。強誘電体と導電体電極との間にキャリア注入阻止層
を設けることによって、キャリア注入阻止層を設けない
同様の素子と比較して記憶保持時間が約５倍長くなるこ
とが確認できた。
【００５７】したがって、上記第１〜第４の実施例に示
すように、ゲート絶縁膜にシリコン酸化膜及びシリコン
窒化膜の積層又はこれらシリコン酸化物及びシリコン窒
化物の混合膜を用いることにより、界面制御性に優れ、
比誘電率を向上させることができ、シリコン窒化膜によ
るエッチングストッパーの効果を有し、セルフアライン
加工の可能な不揮発性素子を得ることができた。
すように、ゲート絶縁膜にシリコン酸化膜及びシリコン
窒化膜の積層又はこれらシリコン酸化物及びシリコン窒
化物の混合膜を用いることにより、界面制御性に優れ、
比誘電率を向上させることができ、シリコン窒化膜によ
るエッチングストッパーの効果を有し、セルフアライン
加工の可能な不揮発性素子を得ることができた。
【００５８】よって、絶縁膜或いは強誘電体薄膜の機能
を優良に保つことができ、微細加工が可能であり、且つ
記憶保持機能に優れた信頼性のより高速動作を有する不
揮発性記憶素子を得ることができた。
を優良に保つことができ、微細加工が可能であり、且つ
記憶保持機能に優れた信頼性のより高速動作を有する不
揮発性記憶素子を得ることができた。
【００５９】また、上記第１〜第６の実施例に示すよう
に、少なくとも強誘電体膜の上面及び下面に、キャリア
注入素子層を設けるようにしたから、強誘電体内にキャ
リアが注入されることをより確実に防止することができ
る。よって、記憶保持時間を長く保つことができ、安定
に動作し信頼性の高い高性能な、且つ寿命の長い不揮発
性の記憶素子を提供することができる。このため、高速
かつ不揮発性で低消費電力の高集積メモリを提供するこ
とができる。
に、少なくとも強誘電体膜の上面及び下面に、キャリア
注入素子層を設けるようにしたから、強誘電体内にキャ
リアが注入されることをより確実に防止することができ
る。よって、記憶保持時間を長く保つことができ、安定
に動作し信頼性の高い高性能な、且つ寿命の長い不揮発
性の記憶素子を提供することができる。このため、高速
かつ不揮発性で低消費電力の高集積メモリを提供するこ
とができる。
【００６０】
【発明の効果】以上説明したように、本発明による強誘
電体記憶素子によれば、少なくとも強誘電体の上面及び
下面にキャリア注入阻止層を設けることによって、安定
性に優れた記憶保持特性に優れた強誘電体記憶素子を提
供することができると共に、界面制御絶縁膜として酸化
シリコン及び窒化シリコンが混合して形成された絶縁膜
又は酸化シリコン膜及び窒化シリコン膜の積層膜を用い
ることによって、セルフアラインプロセス等の微細加工
技術を適用して素子形成することが可能となり、より高
精度な強誘電体記憶素子を実現することができる。
電体記憶素子によれば、少なくとも強誘電体の上面及び
下面にキャリア注入阻止層を設けることによって、安定
性に優れた記憶保持特性に優れた強誘電体記憶素子を提
供することができると共に、界面制御絶縁膜として酸化
シリコン及び窒化シリコンが混合して形成された絶縁膜
又は酸化シリコン膜及び窒化シリコン膜の積層膜を用い
ることによって、セルフアラインプロセス等の微細加工
技術を適用して素子形成することが可能となり、より高
精度な強誘電体記憶素子を実現することができる。
【図面の簡単な説明】
【図１】本発明によるＭＦＩＳ−ＦＥＴの製造工程の一
部を示す部分断面図である。
部を示す部分断面図である。
【図２】本発明によるＭＦＩＳ−ＦＥＴの製造工程の一
部を示す部分断面図である。
部を示す部分断面図である。
【図３】本発明によるＭＦＩＳ−ＦＥＴの静特性を測定
した測定結果である。
した測定結果である。
【図４】本発明によるＭＦＩＳ−ＦＥＴの記憶保持特性
を測定した測定結果である。
を測定した測定結果である。
【図５】ゲート側壁部にキャリア注入阻止層を設けたＭ
ＦＩＳ−ＦＥＴの素子構造を示す構成図である。
ＦＩＳ−ＦＥＴの素子構造を示す構成図である。
【図６】本発明によるＭＦＩＳ−ＦＥＴの記憶保持時間
の測定方法を示す説明図である。
の測定方法を示す説明図である。
【図７】本発明によるＭＦＩＳ−ＦＥＴの記憶保持時間
の測定結果である。
の測定結果である。
【図８】キャリア注入阻止層を持つＭＦＭＩＳ−ＦＥＴ
の素子構造を示す説明図である。
の素子構造を示す説明図である。
【図９】キャリア注入阻止層を持つ強誘電体キャパシタ
がＭＯＳ−ＦＥＴゲートを制御する素子の構造を示す説
明図である。
がＭＯＳ−ＦＥＴゲートを制御する素子の構造を示す説
明図である。
１ Ｓｉ（１００）単結晶基板 ２ 界面制御膜 ３ 強誘電体薄膜 ４ 酸化セリウム膜（キャリア注入阻止層） ５ ポリシリコン膜 ８ 酸化シリコン膜（層間絶縁膜） １０ アルミニウム電極 １１ キャリア注入阻止層
Claims (8)
- 【請求項１】 半導体単結晶基板上に形成されたトラン
ジスタのゲート電極部分が、前記半導体単結晶基板側か
らみた順で、界面制御絶縁膜と強誘電体薄膜と上部電極
との積層構造である強誘電体記憶素子であって、前記界
面制御絶縁膜は、シリコン酸化物及びシリコン窒化物を
主たる成分とすることを特徴とする強誘電体記憶素子。 - 【請求項２】 前記界面制御絶縁膜はシリコン酸化膜及
びシリコン窒化膜の積層構造であって、前記シリコン窒
化膜は前記シリコン窒化物を１０％以上９０％以下含む
ことを特徴とする請求項１記載の強誘電体記憶素子。 - 【請求項３】 前記界面制御絶縁膜は、膜厚が、３０オ
ングストローム以上３００オングストローム以下である
ことを特徴とする請求項１又は２記載の強誘電体記憶素
子。 - 【請求項４】 少なくとも、前記強誘電体薄膜と半導体
単結晶基板との間及び前記強誘電体薄膜と上部電極との
間及び前記ゲート電極部分の側面の何れかに、キャリア
注入阻止層を設けたことを特徴とする請求項１乃至３の
何れかに記載の強誘電体記憶素子。 - 【請求項５】 前記キャリア注入阻止層は、シリコン酸
化物又はシリコン窒化物を主たる成分とすることを特徴
とする請求項４記載の強誘電体記憶素子。 - 【請求項６】 前記キャリア注入阻止層は、セリウム酸
化物を主原料とする絶縁膜であることを特徴とする請求
項４記載の強誘電体記憶素子。 - 【請求項７】 前記キャリア注入阻止層は、チタン酸化
物を主原料とする絶縁膜であることを特徴とする請求項
４記載の強誘電体記憶素子。 - 【請求項８】 前記強誘電体薄膜は、ビスマスを含む層
状酸化物であることを特徴とする請求項１乃至７の何れ
かに記載の強誘電体記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177216A JPH1126704A (ja) | 1997-07-02 | 1997-07-02 | 強誘電体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177216A JPH1126704A (ja) | 1997-07-02 | 1997-07-02 | 強誘電体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126704A true JPH1126704A (ja) | 1999-01-29 |
Family
ID=16027197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9177216A Withdrawn JPH1126704A (ja) | 1997-07-02 | 1997-07-02 | 強誘電体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126704A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001003196A1 (de) * | 1999-07-06 | 2001-01-11 | Infineon Technologies Ag | Ferroelektrischer transistor |
| US7151001B2 (en) * | 2003-08-26 | 2006-12-19 | Korea Institute Of Science And Technology | Fabrication method of self-aligned ferroelectric gate transistor using buffer layer of high etching selectivity |
-
1997
- 1997-07-02 JP JP9177216A patent/JPH1126704A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001003196A1 (de) * | 1999-07-06 | 2001-01-11 | Infineon Technologies Ag | Ferroelektrischer transistor |
| US7151001B2 (en) * | 2003-08-26 | 2006-12-19 | Korea Institute Of Science And Technology | Fabrication method of self-aligned ferroelectric gate transistor using buffer layer of high etching selectivity |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |