JP3203135B2

JP3203135B2 - 強誘電体記憶素子

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Publication number: JP3203135B2
Application number: JP23758594A
Authority: JP
Inventors: 泰史荻本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1994-09-30
Filing date: 1994-09-30
Publication date: 2001-08-27
Anticipated expiration: 2016-08-27
Also published as: JPH08102528A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は強誘電体記憶素子に関す
る。詳しくは強誘電体薄膜の自発分極による静電誘導を
介して、不純物ドープ領域中のキャリアの移動量を変化
させる強誘電体記憶素子に関する。

【０００２】

【従来の技術】従来、コンピュータなどに利用される不
揮発性の半導体記憶素子として、ＲＯＭ（Read Only Me
mory）、ＰＲＯＭ（Programmable ＲＯＭ）、ＥＰＲＯ
Ｍ（Erasable ＰＲＯＭ）、ＥＥＰＲＯＭ（Electrical
ly Erasable ＰＲＯＭ）などが知られており、特にこ
の中でも、ＥＥＰＲＯＭは電気的に記憶内容を書き換え
ることができるので有望視されている。

【０００３】このＥＥＰＲＯＭにおいては、ＭＩＳ（Me
tal Insulator Semiconductor）電界効果型トランジス
タのゲート絶縁膜中のトラップ領域あるいはフローティ
ングゲートを、シリコン基板からのトンネル効果等を利
用した電荷注入によって帯電させ、その静電誘導によっ
て基板の表面伝導度を変調する方法が知られている。し
かしながら、フローティングゲート等への電子の注入
に、電子のトンネル効果を利用した素子においては、シ
リコン基板からの電荷注入の際に大きな電界が必要であ
ったり、ＳｉＯ₂ 絶縁膜中にトラップが発生して書換回
数が制限されるという問題があった。

【０００４】一方、ＥＥＰＲＯＭとは全く異なった不揮
発性メモリとして、強誘電体の自発分極を利用した方法
も考えられている。この強誘電体薄膜を利用した方法に
は２通りの構造があり、それぞれキャパシタ構造、ＭＦ
Ｓ（Metal Ferroelectric Semiconductor）−ＦＥＴ（F
ield Effect Transistor）構造と呼ばれている。

【０００５】キャパシタ構造は、強誘電体薄膜を電極で
挟んだ構造をしており、強誘電体の自発分極の分極反転
による反転電流の有無を検出して、メモリ内容の読み出
しを行うものである。キャパシタ構造では読み出し時に
蓄積されたメモリ内容を破壊してしまうので、読み出し
後にもう一度メモリ内容を書き直すという動作（リライ
ト動作）を行わなければならないという欠点がある。し
かし、Ｐｔ電極などの上に強誘電体薄膜を形成するた
め、比較的良質の膜が得られ易く、現在、製品化に向け
て精力的に開発が進められている。このキャパシタ構造
には例えば、ＰＺＴ（チタン酸ジルコン酸鉛）、ＰｂＴ
ｉＯ₃ （チタン酸鉛）、ＢａＴｉＯ₃ （チタン酸バリウ
ム）、Ｂｉ₄ Ｔｉ₃ Ｏ₁₂（チタン酸ビスマス）などのい
わゆる酸化物ペロブスカイトあるいは酸化物層状ペロブ
スカイト強誘電体材料が検討されている。これは、酸化
物ペロフスカイト強誘電体は自発分極の値が大きく抗電
界が小さいため、ＬＳＩで用いられる動作電圧で分極反
転が十分可能であり、メモリ内容の判別に十分な信号量
が確保できるからである。

【０００６】一方、ＭＦＳ−ＦＥＴ構造は、ＭＩＳ−Ｆ
ＥＴのゲ−ト絶縁膜を強誘電体薄膜としたもので、強誘
電体の自発分極の向き、大きさに応じてその自発分極を
補償するように半導体表面に誘起される電荷によって、
半導体表面の伝導度が変調されることを利用してメモリ
内容の読み出しをするものである。ＭＦＳ−ＦＥＴ構造
では読み出し時にメモリ内容を破壊しない非破壊読み出
しが可能であるばかりか、現在、高集積化が進むＤＲＡ
Ｍなどの１Ｔｒ−１Ｃ（１トランジスタ−１キャパシ
タ）で構成されるメモリ素子が直面しているスケーする
ことが可能であり、今後、更に１Ｇｂｉｔ以上の高集積
化が進展すると予想されるメモリ素子として優れた可能
性を有していると考えられている。

【０００７】

【発明が解決しようとする課題】ところが、このＭＦＳ
−ＦＥＴ構造で安定な素子を作製するには次のような困
難がある。半導体に直接強誘電体薄膜を形成するため、界面準
位密度が大きくなる。強誘電体を形成するプロセス中に、半導体表面に酸
化膜が形成されるため、強誘電体の結晶性、モフォロジ
ーが劣化し、強誘電特性が損なわれる。強誘電体が高い比誘電率（２００〜１０００）を有
するために、酸化シリコンなどの低誘電率層が形成され
た場合、強誘電体キャパシタ部分にかかる実効的な電圧
が非常に小さくなる。強誘電体キャパシタ部分にかかる電圧を大きくする
と、酸化シリコンなど低誘電率層が形成するキャパシタ
に大きな電圧がかかり、絶縁破壊が発生する。強誘電体キャパシタ部分にかかる電圧を大きくする
と動作電圧が大きくなる。

【０００８】、の問題は、半導体に直接、強誘電体
膜を作製する必要のないＭＦＭＩＳ（Metal Ferroelect
ric Metal Insulator Semiconductor）構造を用いるこ
とにより、回避することが可能である。あるいは、半導
体直上の絶縁体膜として、従来、ＭＯＳ−ＦＥＴに用い
られている熱酸化により作製した酸化シリコン膜を用
い、酸化シリコン膜上に強誘電体膜を作製するＭＦＯＳ
（Metal FerroelectricOxide Semiconductor）構造によ
っても回避できる。ただし、ＭＦＯＳ構造においては、
酸化シリコン膜がアモルファスであり、かつ、熱膨張係
数が強誘電体と大きく異なるため、強誘電体膜の下地と
して適していないという問題がある。

【０００９】しかしながら、いずれの構造においても、
〜の問題を解決することはできない。例えば、文献
「強誘電体薄膜のＮＤＲＯ不揮発性メモリ応用への研
究」信学技報（１９９３ー１１）ｐｐ．５３−５９で
は、ＭＦＭＩＳ構造に膜厚２５０ｎｍのＰＺＴ強誘電体
膜を用いてＣーＶ特性を調べているが、約１．５Ｖのメ
モリウインドウを得るのに、±１０Ｖのバイアス電圧を
必要としている。これは、ＰＺＴ膜の誘電率が約８５０
と非常に高いため、酸化シリコン膜に電圧のほとんどが
かかってしまい、強誘電体膜に実効的にかかる電圧が
０．６Ｖと非常に小さくなるためと考えられている。

【００１０】メモリデバイスとして実用化するには、Ｌ
ＳＩで用いられる５Ｖの電源電圧、更に１６Ｍｂｉｔ以
降の高集積メモリにおいて用いられると思われる３．３
Ｖの電源電圧で動作することが要求されるため、それに
見合う駆動電圧の低減が非常に大きな課題となる。

【００１１】

【課題を解決するための手段】そこで、本願発明は、Ｓ
ｉ(100)単結晶基板と、基板表層部に形成されたソース
およびドレインと、ソース−ドレイン間にまたがるよう
に形成された酸化シリコン絶縁膜上に、フローティング
ゲート電極、強誘電体膜、ゲート電極が順次形成された
積層ゲート構造からなる強誘電体記憶素子において、強
誘電体膜がＬＭｎＯ₃薄膜（Lは、Y、Er、Ho、Tm、Yb、L
uからなる群から選択された元素である。）であるもの
に対してなされたものである。

【００１２】また、本願発明は、Ｓｉ(100)単結晶基板
と、基板表層部に形成されたソースおよびドレインと、
ソース−ドレイン間にまたがるように形成された酸化シ
リコン絶縁膜上に、バッファ膜、強誘電体膜、ゲート電
極が順次形成された積層ゲート構造からなる強誘電体記
憶素子において、強誘電体膜が、ＬＭｎＯ₃薄膜（Lは、
Y、Er、Ho、Tm、Yb、Luからなる群から選択された元素
である。）であるものに対してなされたものであって、
特に、前記バッファ膜がＹ ₂ Ｏ ₃ からなることを特徴とす
る。

【００１３】

【００１４】本願第３の発明は、Ｓｉ（１００）単結晶
基板と、基板表層部に形成されたソースおよびドレイン
と、ソース−ドレイン間にまたがるように形成された誘
電体バッファ膜上に、強誘電体膜、ゲート電極が順次積
層された積層ゲート構造からなる強誘電体記憶素子にお
いて、強誘電体が、ＬＭｎＯ₃ 薄膜（ＬはＹ、Ｅｒ、Ｈ
ｏ、Ｔｍ、Ｙｂ、Ｌｕからなる群から選択された元素で
ある。）であることを特徴とする。

【００１５】好ましくは、前記第３の発明に記載のバッ
ファ膜が、１００以上の高誘電率を示すＳｒＴｉＯ₃ ま
たはＢａ₁ _- _x Ｓｒ_x ＴｉＯ₃ からなることを特徴とす
る。

【００１６】

【作用】本発明によれば、ＬＭｎＯ₃ （但し、ＬはＹ、
Ｅｒ、Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕからなる群から選択され
た元素）で表される材料による低誘電率の強誘電体薄膜
を形成しているので、強誘電体キャパシタ部分にかかる
実効的な電圧において、強誘電体膜の分極反転を行い半
導体表面の伝導度を変調するに十分な値を確保でき、か
つ、ＬＳＩとして要求される低駆動電圧に対応すること
が可能となる。そこで、ＭＦＳ−ＦＥＴ構造の強誘電体
記憶素子を実用化することが可能となる。

【００１７】即ち、ＬＭｎＯ₃ は、構成元素が３元素と
比較的単純な系であり、なおかつ揮発性元素を含まない
ため、Ｐｂ系強誘電体のようなＰｂ欠陥によるリーク特
性の劣化や、半導体基板へのＰｂ拡散などの問題がな
い。また、その結晶系は最密充填構造をとる六方晶系で
あり、分極方向が［０００１］であることから、配向方
向と分極方向が一致した膜を作製するプロセスが他の層
状化合物強誘電体や、複雑な結晶構造の材料と比して、
容易になることを見いだしたことにより、本願の強誘電
体記憶素子が可能となったものである。

【００１８】また、本発明によれば、強誘電体記憶素子
のバッファ膜として、アモルファスの酸化シリコン膜上
で配向膜を作製可能なＹ₂ Ｏ₃ 、ＹＳＺを用いることに
より、熱ひずみによるストレスを緩和し、良好な配向お
よびモフォロジーを有する強誘電体膜が得られる。特
に、強誘電体薄膜として、バッファ層と同じＹを構成元
素とするＹＭｎＯ₃ との組み合わせが望ましい。

【００１９】さらに、本発明によれば、強誘電体記憶素
子のバッファ層として、Ｓｉとの良好な界面を形成し、
１００以上の高い誘電率を示すＳｒＴｉＯ₃ または、Ｂ
ａ₁ _- _x Ｓｒ_x ＴｉＯ₃ を組み合わせることで、半導体
界面に接する誘電体バッファ膜に実効的にかかる電圧が
より低減され、その結果、Ｓｉ側からの電荷注入による
リーク電流を低減することも可能となる。

【００２０】ここで、ＬＭｎＯ₃ （但し、ＬはＹ、Ｅ
ｒ、Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕからなる群から選択された
元素）で表される強誘電体材料による強誘電体記憶素子
の有用性についての計算結果を以下に示す。表１に、Ｌ
ＭｎＯ₃ のバルクでの誘電率、残留分極、抗電界などの
電気特性を示す。

【００２１】

【表１】

【００２２】例えば、ＭＦＭＩＳ構造に膜厚ｔｆ＝１０
０ｎｍのＹＭｎＯ₃ を用いた場合、その誘電率としてε
ｆ＝２０（バルク値）、酸化シリコンの膜厚をｔｏ＝１
０ｎｍ、誘電率をεｏ＝３．９、という値を用いて強誘
電体膜と酸化シリコンとにかかる電圧比を見積もると、
Ｖｆ＝０．６６Ｖｇ、Ｖｏ＝０．３４Ｖｇ（Ｖｇ：印加
電圧）となる。Ｖｇ＝１．６５Ｖ（１６Ｍｂｉｔ以降の
高集積化メモリにおいて用いられると思われる電源電圧
３．３Ｖの１／２）とした場合、実際に印加される電圧
はＶｆ＝１．０９Ｖ、Ｖｏ＝０．５６Ｖとなり、それぞ
れの電界強度はＥｆ＝１０９ｋＶ／ｃｍ、Ｅｏ＝０．５
６ＭＶ／ｃｍとなる。よって、表１からＹＭｎＯ₃ の抗
電界はＥｃ＝２０ｋＶ／ｃｍであり、分極反転を行い、
飽和したヒステリシス特性を得るに十分な電界を確保で
きると考えられる。また、ＹＭｎＯ₃ の残留分極は５μ
Ｃ／ｃｍ² （バルク値）と、半導体表面の伝導度を変調
するに十分な値を有している。

【００２３】比較のため、ＰＺＴの８５０という誘電率
（文献参考値）を用いて同様の計算を行った。この場
合、強誘電体膜と酸化シリコンとにかかる電圧比は、Ｖ
ｆ＝０．０４Ｖｇ、Ｖｏ＝０．９６Ｖｇとなり、強誘電
体膜には、印加電圧のわずか４％しか分配されない。Ｖ
ｇ＝１．６５Ｖとした場合、実際に印加される電圧はＶ
ｆ＝０．０６６Ｖ、Ｖｏ＝１．５８４Ｖとなり、それぞ
れの電界強度はＥｆ＝６．６ｋＶ／ｃｍ、Ｅｏ＝１．５
８４ＭＶ／ｃｍとなる。この電界強度では、強誘電体メ
モリの動作原理となる分極反転を行い、飽和したヒステ
リシス特性を得ることは不可能である。

【００２４】

【実施例】

＜実施例１＞本発明の材料を適用したＭＦＭＩＳ構造に
ついて、いわゆるバラクタ構造を用いて調べた実施例を
図１〜４に従い説明する。

【００２５】まず、ＬＭｎＯ₃ （但し、ＬはＹ、Ｅｒ、
Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕからなる群から選択された元
素）で表される強誘電体の薄膜を作製し、薄膜での強誘
電特性の測定を行った。図１は、測定に用いた構造の断
面模式図である。ここでは、一例としてＹＭｎＯ₃ 膜の
作製方法について説明する。ｐ型で抵抗率が５０Ωｃｍ
（ドーパント：ホウ素）のＳｉ（１００）基板１に、シ
リコン酸化膜２を１０ｎｍ膜厚でドライ熱酸化により形
成する。この酸化膜２上に、膜厚３０ｎｍのＴａ膜３を
スパッタ法で形成し、このＴａ膜３上に膜厚２００ｎｍ
のＰｔ膜４を同じくスパッタ法で形成し、これを基板と
して用いた。

【００２６】上記基板上に、強誘電体膜５として膜厚１
００ｎｍのＹＭｎＯ₃ 膜をゾルゲル法によって形成し
た。前駆体溶液を上記基板上に滴下し、スピンコーティ
ングを２００ｒｐｍ×３秒、５０００ｒｐｍ×２０秒で
行ない、乾燥ゲルを１００℃×１５分の熱処理で作製
し、最後に有機物の熱分解を４００℃×３０分で行な
う。この一連の操作を２回繰返した。前記強誘電体膜
に、赤外線ランプを用いたアニーリング装置を用いて、
熱処理を施して結晶化を行った。熱処理条件は、大気
圧、１００％酸素雰囲気中、アニーリング温度は６００
℃、アニーリング時間は６０秒であった。熱処理による
結晶化の後、強誘電体膜５上に真空蒸着法でＰｔ上部電
極６を形成した。Ｐｔ上部電極６の形状は、１００μｍ
×１００μｍの矩形で膜厚は１００ｎｍであった。同様
にして、ＥｒＭｎＯ₃ 、ＨｏＭｎＯ₃ 、ＴｍＭｎＯ₃ 、
ＹｂＭｎＯ₃ 、ＬｕＭｎＯ₃ 薄膜をそれぞれ作製した。

【００２７】図２にＸ線回折により調べた各薄膜の配向
性を示す。分極方向の射影成分をもつ（１１１）が最も
強く、次いで、分極方向［００１］のピークである（０
０４）、ほかには、（１１１）と同じく分極方向の射影
成分をもつ（１１２）ピークがみられた。よって、基板
と垂直方向に残留分極電荷を取り出すことが可能である
ことが解る。

【００２８】図１に示す構造において、強誘電体膜のヒ
ステリシスカーブを測定した。印加電圧は±１．６５Ｖ
（３．３Ｖｐーｐ）の三角波であり、周期は７５Ｈｚで
ある。また、あわせて誘電率を振幅１０ｍＶｒｍｓ、１
ＭＨｚの正弦波にて測定した。表２に、本発明による各
薄膜について、誘電率、残留分極、抗電界などの電気特
性の測定結果を示す。

【００２９】

【表２】

【００３０】半導体表面の伝導度を変調するには、０．
１〜１μＣ／ｃｍ² 程度あればよいといわれているが、
どの膜においても残留分極は１μＣ／ｃｍ² 以上得られ
ており、十分な値であることがわかる。また、誘電率に
ついては１７〜３２とＰＺＴなどで得られる５００〜１
０００のεと比較して十分に低い値であることがわか
る。

【００３１】次に、強誘電体としてＹＭｎＯ₃ 薄膜を用
いたＭＦＭＩＳ構造について説明する。図３は本実施例
であるＭＦＭＩＳ構造の断面模式図である。上記と同様
なＰｔ（１０）／Ｔａ（９）／ＳｉＯ₂ （８）／Ｓｉ基
板（７）上に、膜厚１００ｎｍのＹＭｎＯ₃ 膜１１をゾ
ルゲル法によって形成した。作製条件は上記と同様であ
る。その後、強誘電体膜１１上に真空蒸着法で膜厚１０
０ｎｍのＰｔ上部電極１２を形成した。最後に、フォト
リソグラフィーとイオンミリングによりＰｔ上部電極１
２、ＹＭｎＯ₃ 膜１１、下部Ｐｔ電極１０、Ｔａ膜９、
ＳｉＯ₂ 膜８、を一括してＳｉ基板７の表面までエッチ
ングした。この加工により作製したキャパシタサイズは
１００μｍ×１００μｍの矩形である。

【００３２】次に、上部電極と基板裏面間に信号を印加
することにより、本構造でのＣ−Ｖ特性を測定し、しき
い値電圧のシフトΔＶｔｈを求めた。測定は、振幅１０
ｍＶｒｍｓ、１ＭＨｚの正弦波にＤＣバイアスを−１．
７〜１．７Ｖまで印加し、行った。バイアスの掃引はΔ
Ｖ＝１００ｍＶ、Δｔ＝１００ｍｓｅｃ．の条件とし
た。ここで、酸化シリコンの膜厚ｔｏ＝１０ｎｍ、誘
電率εｏ＝３．９、という値、ＹＭｎＯ₃ 膜の誘電率に
表２に示す１７を用いた場合、ＹＭｎＯ₃ 膜とＳｉＯ₂
膜とにかかる電圧比は、Ｖｆ＝０．７０Ｖｇ、Ｖｏ＝
０．３０Ｖｖ（Ｖｇ：印加電圧）となる。印加電圧±
１．６５Ｖの場合、実際に印加される電圧（及び電界強
度）はそれぞれ１．１５Ｖ（１１５ｋＶ／ｃｍ）、０．
５Ｖ（０．５ＭＶ／ｃｍ）になると考えられる。強誘電
体膜にかかる１．１５Ｖ（１１５ｋＶ／ｃｍ）という電
圧値は、表２に示す強誘電体膜の抗電界４２ｋＶ／ｃｍ
の約２．７倍であり、分極反転をするに十分な値である
ことがわかる。

【００３３】上記の測定条件の下でＣ−Ｖ測定を行った
ところ、図４に示すように、強誘電体の分極によるＤ−
Ｅヒステリシスループに対応するＣ−Ｖヒステリシスル
ープが観測された。測定バイアス＝±１．７Ｖのとき、
このＣ−Ｖヒステリシスからしきい値電圧のシフトを求
めるとΔＶｔｈ＝１．４Ｖが得られ、強誘電体の分極に
よるメモリ効果が確認された。

【００３４】同様に、ＥｒＭｎＯ₃ 、ＨｏＭｎＯ₃ 、Ｔ
ｍＭｎＯ₃ 、ＹｂＭｎＯ₃ 、ＬｕＭｎＯ₃ 薄膜を用いて
ＭＦＭＩＳ構造を作製し、Ｃ−Ｖ特性を評価したところ
いずれの場合でもＣ−Ｖヒステリシスが得られ、強誘電
体の分極によるメモリ効果が確認された。

【００３５】表３に本発明のよる各薄膜を用いたＭＦＭ
ＩＳ構造（Ｐｔ／Ｔａ／ＳｉＯ₂ ／Ｓｉ基板）でのしき
い値電圧シフトΔＶｔｈ量を示す。

【００３６】

【表３】

【００３７】表３に示すように、低誘電率の強誘電体Ｌ
ＭｎＯ₃ を薄膜にしてＭＦＭＩＳ構造を作製することに
より、はじめて３．４Ｖｐ−ｐという低電圧でメモリ効
果を得られることが示された。

【００３８】本実施例は基板としてｐ型Ｓｉ（１００）
基板を用いたが、ｎ型でもよい。また、シリコン酸化膜
の膜厚として１０ｎｍのものを用いたが、５〜３０ｎｍ
の範囲でも構わない。それと同時に強誘電体の膜厚も１
００ｎｍに限定されることはなく、５０〜３００ｎｍの
範囲でも構わない。また、強誘電体の下地電極として、
Ｐｔを用いたが、他にＲｕＯ₂ などの導電性酸化物など
を用いてもよい。

【００３９】また、強誘電体の作製には、ゾル−ゲル法
を用いたが、その他、ＥＢ蒸着法、ＭＢＥ法、スパッタ
法やレーザーアブレーション法などの物理的成膜方法
や、ＭＯＣＶＤ法などの化学的成膜方法であってもよ
い。

【００４０】＜実施例２＞本発明の強誘電体材料を適用
したＭＦＩＯＳ構造について、いわゆるバラクタ構造を
用いて調べた実施例を図５〜７に従い説明する。

【００４１】以下では、強誘電体膜としてＹＭｎＯ₃ 薄
膜を用いたＭＦＩＯＳ構造について説明する。図５は本
実施例のＭＦＩＯＳ構造の断面模式図である。ｐ型で抵
抗率が５０Ωｃｍ（ドーパント：ホウ素）のＳｉ（１０
０）基板１３にシリコン酸化膜１４を１０ｎｍの膜厚で
ドライ熱酸化により形成する。これを基板として用い
た。上記基板上に、バッファ膜１５としてＹ₂ Ｏ₃ 膜を
ＲＦ−マグネトロンスパッタ法により作製した。ベース
プレッシャー２×１０^- ⁷ Ｔｏｒｒまで、真空排気した
後、基板温度を６００℃、ＲＦパワー１００ｗ、ガス圧
２ｍＴｏｒｒ、Ａｒ／Ｏ₂ ＝８：２の条件で成膜した。
得られた膜厚は、２０ｎｍであった。Ｙ₂Ｏ₃ 膜をＸ線
回折により調べたところ、無配向の多結晶膜であった。

【００４２】前記バッファ膜１５上に、強誘電体膜１６
として膜厚１００ｎｍのＹＭｎＯ₃膜をゾルゲル法によ
って形成した。作製方法は、実施例１に記載した方法と
同様である。膜厚２０ｎｍの多結晶Ｙ₂ Ｏ₃ 膜をバッフ
ァとして用いたことにより、結晶化したＹＭｎＯ₃ 膜が
得られた。

【００４３】図６にＹＭｎＯ₃ 膜、及び、同様にして作
製したＥｒＭｎＯ₃ 、ＨｏＭｎＯ₃、ＴｍＭｎＯ₃ 、Ｙ
ｂＭｎＯ₃ 、ＬｕＭｎＯ₃ 薄膜の配向性をＸ線回折によ
り調べた結果を示す。Ｐｔ基板上と異なり、（１１２）
が最も強く、次いで（００４）、（１１１）の順であっ
た。下地のバッファ層であるＹ₂ Ｏ₃ 膜が多結晶膜であ
るため、自然配向に近い配向パターンが得られたと考え
られる。

【００４４】その後、強誘電体膜１６上に真空蒸着法で
膜厚１００ｎｍのＰｔ上部電極１７を形成した。最後
に、フォトリソグラフィーとイオンミリングによりＰｔ
上部電極１７、ＹＭｎＯ₃ 膜１６、Ｙ₂Ｏ₃膜１５、Ｓｉ
Ｏ₂膜１４、を一括してＳｉ基板１３の表面までエッチ
ングした。この加工により作製したキャパシタサイズは
１００μｍ×１００μｍの矩形である。

【００４５】このＭＦＩＯＳ構造において、上部電極と
基板裏面間に信号を印加することにより、Ｃ−Ｖ特性を
測定し、しきい値電圧のシフトΔＶｔｈを求めた。測定
条件は、実施例１と同様である。上記の測定条件の下で
Ｃ−Ｖ測定を行ったところ、図７に示すように、強誘電
体の分極によるＤ−Ｅヒステリシスループに対応するＣ
−Ｖヒステリシスル−プが観測された。測定バイアス＝
±１．７Ｖのとき、このＣ−Ｖヒステリシスからしきい
値電圧のシフトを求めるとΔＶｔｈ＝１．０Ｖが得ら
れ、強誘電体の分極によるメモリ効果が確認された。

【００４６】同様に、ＥｒＭｎＯ₃ 、ＨｏＭｎＯ₃ 、Ｔ
ｍＭｎＯ₃ 、ＹｂＭｎＯ₃ 、ＬｕＭｎＯ₃ 薄膜を用いて
ＭＦＩＯＳ構造を作製し、Ｃ−Ｖ特性を評価したところ
いずれの場合でもＣ−Ｖヒステリシスが得られ、強誘電
体の分極によるメモリ効果が確認された。表３に各薄膜
を用いたＭＦＩＯＳ構造（Ｙ₂ Ｏ₃ （１５）／ＳｉＯ₂
（１４）／Ｓｉ基板（１３））でのしきい値電圧シフト
ΔＶｔｈ量を示す。

【００４７】このように、バッファ層として膜厚２０ｎ
ｍの多結晶Ｙ₂ Ｏ₃ 膜を用いたことにより、ＳｉＯ₂ ／
Ｓｉ基板上においても結晶化したＹＭｎＯ₃ 膜が得ら
れ、ＭＦＩＯＳ構造を作製することが可能となった。そ
して、ＭＦＭＩＳ構造と同様に３．４Ｖｐ−ｐという低
電圧でメモリ効果を得られることが示された。

【００４８】本実施例は基板としてｐ型Ｓｉ（１００）
基板を用いたが、ｎ型でもよい。また、シリコン酸化膜
の膜厚として１０ｎｍのものを用いたが、５〜３０ｎｍ
の範囲でも構わない。バッファ膜として膜厚２０ｎｍの
Ｙ₂ Ｏ₃ を用いたが、ＹＳＺでもよく、また、膜厚も２
０ｎｍに限定するものではない。強誘電体の膜厚も１０
０ｎｍに限定されることはなく、５０〜３００ｎｍの範
囲でも構わない。

【００４９】また、バッファ膜作製には、スパッタ法を
用いたが、その他、反応性ＥＢ蒸着法、ＭＢＥ法、スパ
ッタ法やレーザーアブレーション法などの物理的成膜方
法や、ゾル−ゲル法、ＭＯＣＶＤ法などの化学的成膜方
法であってもよい。

【００５０】＜実施例３＞本発明の強誘電体材料を適用
したＭＦＩＳ構造について、いわゆるバラクタ構造を用
いて調べた一実施例を図８〜１０に従い説明する。

【００５１】以下では、強誘電体膜としてＹＭｎＯ₃ 薄
膜を用いたＭＦＩＳ構造について説明する。図８は本実
施例であるＭＦＩＳ構造の断面模式図である。ｐ型で抵
抗率が５０Ωｃｍ（ドーパント：ホウ素）のＳｉ（１０
０）基板１８をＢＨＦ（緩衝フッ酸溶液）により処理
し、表面の自然酸化膜を除去した。その後、できるだけ
速やかにＲＦ−マグネトロンスパッタ装置の真空チェン
バー内基板ホルダーに上記基板を装着し、真空排気を開
始する。

【００５２】上記基板上に、バッファ膜１９としてＳｒ
ＴｉＯ₃ をＲＦ−マグネトロンスパッタ法により作製し
た。ベースプレッシャー２×１０^- ⁷ Ｔｏｒｒまで、真
空排気した後、基板温度を４００℃、ＲＦパワー５０
ｗ、ガス圧２ｍＴｏｒｒ、Ａｒ／Ｏ₂ ＝８：２の条件で
成膜した。得られた膜厚は、１００ｎｍであった。Ｓｒ
ＴｉＯ₃ 膜をＸ線回折により調べたところ、（１１０）
を主ピークとする多結晶膜であった。

【００５３】また、上記ＳｒＴｉＯ₃ 膜の誘電率を調べ
るために実施例１において強誘電特性の測定に用いたＰ
ｔ／Ｔａ／ＳｉＯ₂ ／Ｓｉ基板上に同様の条件で成膜、
同様に上部Ｐｔ電極を作製し、誘電率を測定したとこ
ろ、ε＝１２０という高い誘電率が得られた。ここで、
ＳｒＴｉＯ₃ バッファの膜厚ｔｂ＝１００ｎｍ、誘電率
εｂ＝１２０、という値、ＹＭｎＯ₃ 膜の誘電率に表２
に示す１７を用いた場合、ＹＭｎＯ₃ 膜とバッファ膜と
にかかる電圧比は、Ｖｆ＝０．８８Ｖｇ、Ｖｂ＝０．１
２Ｖｇ（Ｖｇ：印加電圧）となる。印加電圧±１．６５
Ｖの場合、実際に印加される電圧（及び電界強度）はそ
れぞれ１．４５Ｖ（１４５ｋＶ／ｃｍ）、０．２Ｖ（２
０ｋＶ／ｃｍ）になると考えられる。

【００５４】上記ＳｒＴｉＯ₃ バッファ膜１９上に強誘
電体膜２０として膜厚１００ｎｍのＹＭｎＯ₃ 膜をゾル
ゲル法によって形成した。作製方法は、実施例１に記載
した方法と同様である。多結晶ＳｒＴｉＯ₃ 膜上におい
ても結晶化したＹＭｎＯ₃ 膜が得られた。図９にＹＭｎ
Ｏ₃ 膜、及び、同様にして作製したＥｒＭｎＯ₃ 、Ｈｏ
ＭｎＯ₃ 、ＴｍＭｎＯ₃ 、ＹｂＭｎＯ₃ 、ＬｕＭｎＯ₃
薄膜の配向性をＸ線回折により調べた結果を示す。Ｙ₂
Ｏ₃ 膜上とほぼ同様な配向パターンが得られていた。

【００５５】その後、強誘電体膜１６上に真空蒸着法で
膜厚１００ｎｍのＰｔ上部電極２１を形成した。最後
に、フォトリソグラフィーとイオンミリングによりＰｔ
上部電極２１、ＹＭｎＯ₃ 膜２０、ＳｒＴｉＯ₃ 膜１
９、を一括してＳｉ基板１８の表面までエッチングし
た。この加工により作製したキャパシタサイズは１００
μｍ×１００μｍの矩形である。

【００５６】このＭＦＩＳ構造において、上部電極と基
板裏面間に信号を印加することにより、Ｃ−Ｖ特性を測
定し、しきい値電圧のシフトΔＶｔｈを求めた。測定条
件は、実施例１に示したものと同様である。上記の測定
条件の下でＣ−Ｖ測定を行ったところ、図１０に示すよ
うに、強誘電体の分極によるＤ−Ｅヒステリシスループ
に対応するＣ−Ｖヒステリシスループが観測された。測
定バイアス＝±１．７Ｖのとき、このＣ−Ｖヒステリシ
スからしきい値電圧のシフトを求めると、ΔＶｔｈ＝
１．２Ｖが得られ、強誘電体の分極によるメモリ効果が
確認された。

【００５７】同様に、ＥｒＭｎＯ₃ 、ＨｏＭｎＯ₃ 、Ｔ
ｍＭｎＯ₃ 、ＹｂＭｎＯ₃ 、ＬｕＭｎＯ₃ 薄膜を用いて
ＭＦＩＳ構造を作製し、Ｃ−Ｖ特性を評価したところい
ずれの場合でもＣ−Ｖヒステリシスが得られ、強誘電体
の分極によるメモリ効果が確認された。表３に各薄膜を
用いたＭＦＩＳ構造（ＳｒＴｉＯ₃ （１９）／Ｓｉ基板
（１８））でのしきい値電圧シフトΔＶｔｈ量を示す。

【００５８】このように、バッファ層として誘電率１２
０という高誘電率のバッファＳｒＴｉＯ₃ 膜を用いたこ
とで、強誘電体膜にかかる電圧比を増加させることが実
現される。また、実施例１、２で用いたＭＦＭＩＳ構
造、ＭＦＩＯＳ構造と比較して最も作製プロセスが簡単
になる本ＭＦＩＳ構造においても、同様に３．４Ｖｐ−
ｐという低電圧でメモリ効果を得られることが示され
た。

【００５９】本実施例は基板としてｐ型Ｓｉ（１００）
基板を用いたが、ｎ型でもよい。バッファ膜として膜厚
１００ｎｍのＳｒＴｉＯ₃ を用いたが、さらに高い誘電
率が得られるＢａ₁ _- _x Ｓｒ_x ＴｉＯ₃ でもよく、ま
た、膜厚も１００ｎｍに限定するものではない。強誘電
体の膜厚も１００ｎｍに限定されることはなく、５０〜
３００ｎｍの範囲でも構わない。

【００６０】また、バッファ膜作製には、スパッタ法を
用いたが、その他、反応性ＥＢ蒸着法、ＭＢＥ法、スパ
ッタ法やレーザーアブレーション法などの物理的成膜方
法や、ゾル−ゲル法、ＭＯＣＶＤ法などの化学的成膜方
法であってもよい。

【００６１】

【発明の効果】本発明により、強誘電体キャパシタ部分
にかかる実効的な電圧が、強誘電体膜の分極反転を行い
半導体表面の伝導度を変調するに十分な値を確保でき、
なおかつ、ＬＳＩとして要求される低駆動電圧に対応す
ることが可能となった。そこで、はじめて、ＭＦＳ−Ｆ
ＥＴ構造の強誘電体記憶素子を実用化することが可能と
なった。

【００６２】また、バッファ膜としてＹ₂ Ｏ₃ 、ＹＳＺ
を用いるＭＦＩＯＳ構造においては、Ｐｔ下地電極の困
難な微細加工プロセスが不要となる。さらに、ＭＦＩＳ
構造においては、低誘電率の強誘電体膜と高誘電率誘電
体膜を組み合わせることで、より強誘電体膜にかかる電
圧比を増加させ、かつリーク電流を低減することも可能
となった。

【００６３】本発明は、デバイスにおいて非破壊読み出
しが可能であり、かつ、プロセスの観点からは高集積可
能という強誘電体記憶素子を実現可能とするものであ
り、工業上有用な強誘電体記憶素子を提供することがで
きる。

【図面の簡単な説明】

【図１】実施例１における強誘電体薄膜のヒステリシス
測定に用いたバラクタ構造の断面模式図である。

【図２】実施例１におけるＰｔ／Ｔａ／ＳｉＯ₂ ／Ｓｉ
基板上のＬＭｎＯ₃ （Ｌ＝Ｙ、Ｅｒ、Ｈｏ、Ｔｍ、Ｙ
ｂ、Ｌｕ）薄膜の配向性を示す図である。

【図３】実施例１におけるＭＦＭＩＳ構造の断面模式図
である。

【図４】実施例１におけるＭＦＭＩＳ構造で得られたＣ
−Ｖ特性の図である。

【図５】実施例２におけるＭＦＩＯＳ構造の断面模式図
である。

【図６】実施例２におけるＹ₂ Ｏ₃ ／ＳｉＯ₂ ／Ｓｉ基
板上のＬＭｎＯ₃ （Ｌ＝Ｙ、Ｅｒ、Ｈｏ、Ｔｍ、Ｙｂ、
Ｌｕ）薄膜の配向性を示す図である。

【図７】実施例２におけるＭＦＩＯＳ構造で得られたＣ
−Ｖ特性の図である。

【図８】実施例３におけるＭＦＩＳ構造の断面模式図で
ある。

【図９】実施例３におけるＳｒＴｉＯ₃ ／Ｓｉ基板上の
ＬＭｎＯ₃ （Ｌ＝Ｙ、Ｅｒ、Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕ）
薄膜の配向性を示す図である。

【図１０】実施例３におけるＭＦＩＳ構造で得られたＣ
−Ｖ特性の図である。

【符号の説明】

１、７、１３、１８ｐ型Ｓｉ（１００）基板２、８、１４シリコン熱酸化膜３、９Ｔａ膜４、１０Ｐｔ下地電極５、１１、１６、２０強誘電体膜６、１２、１７、２１Ｐｔ上部電極１５、１９バッファ膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/10 451 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】Ｓｉ(100)単結晶基板と、基板表層部に
形成されたソースおよびドレインと、ソース−ドレイン
間にまたがるように形成された酸化シリコン絶縁膜上
に、バッファ膜、強誘電体膜、ゲート電極が順次形成さ
れた積層ゲート構造からなる強誘電体記憶素子におい
て、前記強誘電体膜が、ＬＭｎＯ₃薄膜（ＬはＹ、Ｅｒ、Ｈ
ｏ、Ｔｍ、Ｙｂ、Ｌｕからなる群から選択された元素で
ある。）であって、かつ前記バッファ膜がＹ ₂ Ｏ ₃ からな
ることを特徴とする強誘電体記憶素子。