JP3813206B2 - 強誘電体記憶素子の製造方法 - Google Patents
強誘電体記憶素子の製造方法 Download PDFInfo
- Publication number
- JP3813206B2 JP3813206B2 JP21494495A JP21494495A JP3813206B2 JP 3813206 B2 JP3813206 B2 JP 3813206B2 JP 21494495 A JP21494495 A JP 21494495A JP 21494495 A JP21494495 A JP 21494495A JP 3813206 B2 JP3813206 B2 JP 3813206B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- ferroelectric
- single crystal
- crystal substrate
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【発明の属する技術分野】
本発明は、強誘電体記憶素子の製造方法に関し、特に、トランジスタのゲート電極部分に、配向した酸化物薄膜及び配向した強誘電体薄膜を用いてソース−ドレイン間電流を直接制御することのできる不揮発性メモリの製造方法に関する。
【0002】
【従来の技術】
半導体記憶素子には、電源を投入している間のみ情報を記憶しておくことができる揮発性メモリと、電源を断たれた状態においても情報を記憶しておくことのできる不揮発性メモリとがある。揮発性メモリとしては、DRAM(Dynamic Random Access Memory),SRAM(Static Random Access Memory )があり、不揮発性メモリとしては、マスクROM(Mask Read Only Memory ),PROM(Programmable Read Only Memory ),EPROM(Erasable Programmable Read Only Memory),EEPROM(Electrically Erasable And Programmable Read Only Memory )等がある。
【0003】
これらの不揮発性メモリの中でもEPROM,EEPROMは、RAMのように記憶内容を書き換えることができるROMであって、コントロールゲートとチャネルとの間にフローティングゲートをもつMOS−FET(MOS型電界効果トランジスタ)構造をとるものが一般的である。しかしながら、これらのフローティングゲート型のMOS−FETは、書き込み又は消去動作には、msec.オーダーの時間と107 V/cmオーダーの高電界を必要とするため、通常のDRAMのように同一サイクルでの書き込み、或いは消去動作を実現することができず、また、電圧の高い電源も必要としている。
【0004】
これらの不揮発性メモリに対して、最近開発が進められているFRAM(Ferroelectric Random Access Memory)は、低電圧駆動であり、且つ、書き換え回数の点においてより優れており、次世代のメモリとして期待されている。しかしながら、このFRAMは、その多くはDRAMのキャパシタを強誘電体キャパシタに置き換えた構造をしており(特開平2−113496号公報記載)、書き込み,消去,読み出し動作いずれもが強誘電体の分極反転を伴うため、強誘電体の疲労が激しく、また、いずれの動作もキャパシタの充放電を伴うため、その動作時間は100nsec.程度を要している。さらに、トランジスタとキャパシタとを別々に設ける必要があり、面積縮小化に不利であった。
【0005】
これを回避するために、特開平6−97452号公報に記載のような、トランジスタのゲート電極部分において、配向した酸化物薄膜及び配向した強誘電体薄膜を積層した構造を持つ半導体記憶素子が提案されている。
【0006】
【発明が解決しようとする課題】
しかしながら、上記特開平6−97452号公報に記載の半導体記憶素子においては、高速、且つ、強誘電体の疲労が少なく、面積縮小化に適した不揮発性メモリを提供する一方、トランジスタのゲート特性において、再現性、安定性の上で問題があった。
【0007】
そこで、この発明は上記従来の未解決の課題に着目してなされたものであり、高速、且つ、強誘電体の疲労が少なく、面積縮小化に適し、特に、ゲート特性において、耐圧、信頼性、安定性に優れた不揮発性メモリの製造方法を提供することを目的としている。
【0008】
【課題を解決するための手段】
ここで、前記半導体記憶素子における再現性,安定性等のゲート特性における問題点は、これらを研究した結果、ゲート絶縁膜として用いられる配向した酸化物薄膜の耐圧、すなわち、絶縁強度が低いこと、或いは、界面順位が大きいこと等の影響により生じ、ゲート絶縁膜の耐圧を向上させることにより解決できることを見い出し、以下のような発明を完成させた。
【0012】
上記目的を達成するために、本発明の請求項1に係る強誘電体記憶素子の製造方法は、Si単結晶基板上に形成されたトランジスタのゲート電極部分が、前記Si単結晶基板側からみた順でキャリア注入阻止層,配向した酸化物薄膜及び配向した強誘電体薄膜の積層構造である強誘電体記憶素子の製造方法であって、前記Si単結晶基板上に前記酸化物薄膜を形成する工程と、当該工程後に、前記Si単結晶基板を700〔℃〕以上800〔℃〕以下の酸化性雰囲気中で加熱処理して前記Si単結晶基板と前記酸化物薄膜との界面に前記キャリア注入阻止層のみを形成する工程と、当該工程後に、前記酸化物薄膜上に前記強誘電体薄膜を形成する工程と、を含むことを特徴としている。
【0014】
また、請求項2に係る強誘電体記憶素子の製造方法は、Si単結晶基板上に形成されたトランジスタのゲート電極部分が、前記Si単結晶基板側からみた順でキャリア注入阻止層,配向した酸化物薄膜及び配向した強誘電体薄膜の積層構造である強誘電体記憶素子の製造方法であって、前記Si単結晶基板上に前記酸化物薄膜及び前記強誘電体薄膜をこの順に形成する工程と、当該工程後に、前記Si単結晶基板を650〔℃〕以上800〔℃〕以下の酸化性雰囲気中で加熱処理して前記Si単結晶基板と前記酸化物薄膜との界面に前記キャリア注入阻止層のみを形成する工程と、を含むことを特徴としている。
【0015】
ここで、配向した酸化物薄膜とは、酸化物常誘電体結晶の特定の結晶軸が半導体単結晶基板面に対し強く垂直に並んだ酸化物薄膜のことであり、例えば、CeO2 ,ZrO2 ,YSZ(酸化イットリウム安定化酸化ジルコニウム),Y2 O3 ,SrTiO3 ,酸化セリウム安定化酸化ジルコニウム,又はこれら酸化膜の2種以上を積層させたものが用いられる。そして、これら配向した酸化物薄膜は、例えば、真空蒸着法,スパッタリング法,レーザアブレーション法等によって形成される。
【0016】
また、配向した強誘電体薄膜とは、強誘電体結晶の特定の結晶軸が半導体単結晶基板面に対し強く垂直に並んだ強誘電体薄膜のことであり、特に分極を最も強く起こす結晶軸が基板面に対して強く垂直に並ぶことが好ましく、この強誘電体薄膜としては、例えば、PbTiO3 ,PZT(PbZrX Ti(1-X) O3 ),PLZT(Pb(1-Y) LaY ZrX Ti(1-X) O3 ),BaTiO3 ,Bi4 Ti3 O12が用いられる。そして、これらの強誘電体薄膜は、例えば、有機金属CVD(MOCVD:Metal Organic Chemical Vapor Deposition )法,スパッタリング法,レーザアブレーション法等によって形成される。
【0017】
これら配向した酸化物薄膜,配向した強誘電体薄膜の結晶の配列は、高速電子線回折,X線回折等によって確認することができる。
また、配向した酸化物薄膜と、配向した強誘電体薄膜との組み合わせとしては、例えば、CeO2 とPbTiO3 ,CeO2 とPZT,CeO2 とPLZT,YSZとPbTiO3 ,YSZとPZT,YSZとPLZT,酸化セリウム安定化酸化ジルコニウムとPbTiO3 ,酸化セリウム安定化酸化ジルコニウムとPZT,酸化セリウム安定化酸化ジルコニウムとPLZT等がある。
【0018】
また、半導体単結晶基板としては、例えば、Siの単結晶基板が用いられ、これは酸化物薄膜及び強誘電体薄膜を配向させるために必要であって、例えば、強誘電体薄膜としてPbTiO3 薄膜の分極をより安定に発生させるためには、(100)面又は(111)面に配向したものが好ましい。
また、絶縁強度は、キャパシタ構造のサンプルに徐々に電圧をかけてゆき、絶縁破壊が起きたときの電界強度〔単位MV/cm〕を表したものである。
【0019】
また、キャリア注入阻止層とは、半導体単結晶基板から配向した強誘電体薄膜にキャリアが注入されることを防止するための絶縁膜であって、例えば、Si酸化膜,Si酸化膜と配向した酸化膜の混合体等からなる。
また、酸化性雰囲気としては、例えば、酸素,オゾン,亜酸化チッソ等の酸化性ガス雰囲気,又はこれらのガスの2種以上を混合したガス,又はこれらのガスと例えば窒素,アルゴン等の不活性ガスとの混合ガスをいう。
【0020】
そして、これら酸化雰囲気中での加熱処理条件としては、例えば、大気圧ないし減圧雰囲気のもとで、600℃〜800℃で2分から1時間行うのが好ましい。
【0021】
【実施例】
以下、本発明の実施の形態を実施例を伴って説明する。
まず、本発明の第1の実施例について説明する。この第1の実施例は、酸化物薄膜としてCeO2 薄膜を用い、強誘電体としてPbTiO3 を用いたものである。
【0022】
半導体単結晶基板として例えば、抵抗率2Ωcmのn型Si(100)単結晶基板を用い、この基板を5×10-9Torrの真空中において、室温に保持した上で、CeO2 タブレットにKrFエキシマレーザビームを照射し、膜厚約200オングストロームのCeO2 薄膜をSi基板上にレーザアブレーション法により成膜する。
【0023】
その結果、RHEED(高速反射電子回折法)によって、このCeO2 薄膜の表面観察を行うことによって、(110)配向の薄膜が成長していることが確認できた。
次に、このCeO2 /Si(100)基板を1気圧、500℃の乾燥酸素雰囲気(酸化性雰囲気)中で20分間加熱する。
【0024】
そして、このサンプルを用いて、耐電圧(絶縁強度)特性を測定する。その結果、乾燥酸素雰囲気中で加熱処理を行ったものは、5MV/cmの耐電圧が得られた。これに対し、加熱処理を行わなかったものは、2MV/cmの耐電圧しか得られなかった。
次に、このCeO2 /Si(100)基板上に、MOCVD法によりPbTiO3 薄膜を成膜する。これは、Pb(C2 H5 )4 ,Ti〔i−OC3 H7 〕4 を材料とし、それぞれ、0℃,30℃の温度に保ち、それぞれ、7,4.5cc/min.のキャリアN2 ガスで材料を運び、30cc/min.のO2 と共に、基板温度540℃のCeO2 /Si(100)基板に吹きつけ、PbTiO3 薄膜を成膜する。このときの雰囲気圧力は、約1Torrである。
【0025】
この結果、膜厚が約1000オングストロームのPbTiO3 薄膜が成膜された。この薄膜に対してX線回折装置を用いて分析を行ったところ、PbTiO3 (100),(001)面に強く配向していることが確認できた。
なお、このとき、CeO2 薄膜の成膜時に、Si(100)単結晶基板を室温に保持した状態で、レーザアブレーション法により成膜したので、Si(100)単結晶基板上にSiO2 膜等の酸化物膜が形成されることはなく、同様に、PbTiO3 /CeO2 /Si(100)基板に対して、500℃程度の温度で加熱処理を行っているから、加熱処理によってSi単結晶基板とCeO2 薄膜との間にSiO2 薄膜等の酸化物膜は形成されず、加熱処理により単結晶基板上の積層構造は変化しなかった。
【0026】
次に本発明の第2の実施例について説明する。この第2の実施例は、酸化物薄膜としてCeO2 薄膜を用い、強誘電体としてPbTiO3 を用いたものである。
半導体単結晶基板として、上記第1の実施例と同様に抵抗率2Ωcmのn型Si(100)単結晶基板を用いる。そして、この基板を1×10-6Torrの真空中において、約900℃に加熱した上で、CeO2 タブレットを電子ビーム加熱し、膜厚約200オングストロームのCeO2 薄膜をSi基板上に真空蒸着により成膜する。
【0027】
その結果、RHEEDによって、このCeO2 薄膜の表面観察を行ったところいくつかのドットパターンを観測することができ、(110)配向の薄膜が成長していることが確認できた。
次に、このCeO2 /Si(100)基板を1気圧、700℃の乾燥酸素雰囲気中で20分間加熱する。
【0028】
その結果、Si基板とCeO2 薄膜との界面に約40オングストロームのSiO2 からなるキャリア注入阻止層が形成された。
次に、この状態で、CeO2 薄膜表面にアルミニウム電極を真空蒸着法により形成する。
この結果、この電極を用いて容量−電圧(C−V)特性を測定したところ、図1に示すような極めて良好なC−V特性が得られた。図1からわかるように、キャリア注入阻止層を形成する加熱処理を行わない場合に比べて、界面順位が1013/cm2 ・eVオーダーから1011/cm2 ・eVオーダーに改善されたことが確認された。この界面順位は、ゲート下部界面の結晶性の乱れを電気的に評価する手法であって、C−V特性の傾斜から見積もることができ、1011/cm2 ・eVオーダー以下の値であれば、良好な界面であるとみなすことができる。表1に各加熱処理条件での界面順位密度を示す。
【0029】
次に、上記のCeO2 薄膜表面にアルミニウム電極を真空蒸着法により形成したサンプルと同様のサンプルを用いて耐電圧特性を測定する。
その結果、表1に示すような結果が得られた。表1からわかるように、加熱処理、すなわち、酸化操作を行ったものは、10MV/cm程度の耐圧、すなわち、絶縁強度が得られたのに対し、加熱処理を行わなかったものは、3〜3.5MV/cmの耐圧しか得られなかった。
【0030】
【表1】
【0031】
次に、CeO2 /SiO2 /Si(100)基板上に、MOCVD法により、PbTiO3 薄膜を成膜する。これは、Pb(C2 H5 )4 ,Ti〔i−OC3 H7 〕4 を材料とし、それぞれ0℃,30℃の温度に保ち、それぞれ7,4.5cc/min.のキャリアN2 ガスで材料を運び、30cc/min.のO2 と共に基板温度540℃のCeO2 /SiO2 /Si(100)基板に吹きつけ、PbTiO3 薄膜を成膜する。このときの、雰囲気圧力は、約1Torrである。
【0032】
この結果、膜厚が約1000オングストロームのPbTiO3 薄膜が成膜された。この薄膜に対してX線回折装置を用いて分析を行ったところ、PbTiO3 (100),(001)面に強く配向していることが確認できた。
次に、上記のサンプル表面にアルミニウム電極を真空蒸着によって形成し、容量−電圧(C−V)特性を測定する。
【0033】
この結果、図2に示すような掃引方向によるヒステリシス特性を示し(メモリウィンドウ)、記憶動作を確認することができた。ここで、一旦、−3V〜+3Vまでバイアス電圧を掃引した後、メモリウィンドウ中央部における容量を測定し、その時間変化を観察した。これによって、このサンプルの記憶保持時間を測定することができる。そして、加熱処理を行わなかったものは、約27時間で容量が20パーセント以上低下したのに対し、上記のように加熱処理を実施したものは、1カ月経過しても容量の低下は観察されなかった。
【0034】
次に、図3に示すように、Si単結晶基板上の、ソース,ドレイン間に上記PbTiO3 /CeO2 /SiO2 を形成し、ソース−ドレイン間電流のオン・オフをPbTiO3 自発分極を用いて制御してみたところ、その現象を確認することができ、不揮発性メモリとして作用させることができることを確認することができた。
【0035】
なお、図中、1はSi単結晶基板,2はソース,3はドレイン,4はキャリア注入阻止層としてのSiO2 薄膜,5は酸化物薄膜としてのCeO2 ,6は強誘電体薄膜としてのPbTiO3 ,7はアルミニウム電極である。
次に、本発明の第3の実施例について説明する。この第3の実施例は、酸化物薄膜としてYSZ薄膜を用い、強誘電体としてPbTiO3 を用いたものである。
【0036】
まず、基板として抵抗率2Ωcmのn型Si(100)単結晶基板を用い、この基板を1×10-5Torrの真空中において、約900℃に加熱した上で、YSZタブレットを電子ビーム加熱し、膜厚約200オングストロームのYSZ薄膜をSi基板上に真空蒸着により成膜する。
その結果、このYSZ薄膜に対してRHEEDにより表面観察を行ったところ、ストリークパターンを観測することができ、(100)配向のエピタキシャル膜が成長していることが確認できた。
【0037】
次に、このYSZ/Si(100)基板を1気圧、700℃の乾燥酸素雰囲気中で10分間加熱する。
この結果、Si基板とYSZ薄膜との界面に約60オングストロームのSiO2 からなるキャリア注入阻止層が形成された。
次に、この状態で、YSZ薄膜表面にアルミニウム電極を真空蒸着法により形成する。
【0038】
この結果、このアルミニウム電極を用いて耐電圧特性を測定したところ、加熱処理を行ったものは、8MV/cmの耐圧が得られたのに対し、加熱処理を行わなかったものは、3MV/cmの耐圧しか得られなかった。
次に、YSZ/SiO2 /Si(100)基板上にMOCVD法により、PbTiO3 薄膜を成膜する。これは、上記第2実施例と同様に、Pb(C2 H5 )4 ,Ti〔i−OC3 H7 〕4 を材料とし、それぞれ0℃,30℃の温度に保ち、それぞれ7,4.5cc/min.のキャリアN2 ガスで材料を運び、30cc/min.のO2 と共に基板温度540℃のYSZ/SiO2 /Si(100)基板に吹きつけ、PbTiO3 薄膜を成膜する。このときの、雰囲気圧力は、約1Torrである。
【0039】
この結果、膜厚が約1000オングストロームのPbTiO3 薄膜を成膜された。この薄膜に対してX線回折装置を用いて分析を行ったところ、PbTiO3 (100),(001)面に強く配向していることが確認できた。
次に、本発明の第4の実施例について説明する。この第4の実施例は、酸化物薄膜としてCeO2 を用い、強誘電体としてPZTを用いたものである。
【0040】
まず、上記第2実施例と同様にして、CeO2 /SiO2 /Si(100)基板を形成する。そして、形成した基板上にMOCVD法によりPZT薄膜を成膜する。これは、Pb(C2 H5 )4 ,Zr〔t−OC4 H9 〕4 ,Ti〔i−OC3 H7 〕4 を材料とし、それぞれ、0℃,30℃,30℃の温度に保ち、それぞれ7,5,4.5cc/min.のキャリアN2 ガスで材料を運び、30cc/min.のO2 と共に基板温度540℃の基板CeO2 /SiO2 /Si(100)基板に吹きつけ、PZT薄膜を成膜する。このときの、雰囲気圧力は、約1Torrである。
【0041】
この結果、膜厚が約1000オングストロームのPZT薄膜が成膜された。この薄膜に対してX線回折装置を用いて分析を行ったところ、PZT(100),(001)面に強く配向していることが確認できた。
次に、このサンプル表面にアルミニウム電極を真空蒸着にて形成し、容量−電圧(C−V)特性を測定する。
【0042】
その結果、上記第2の実施例と同様の掃引方向によるヒステリシス特性を示し(メモリウィンドウ),記憶動作を確認することができた。
次に、本発明の第5の実施例について説明する。
この第5の実施例は、上記第2の実施例と同様に、酸化物薄膜としてCeO2 、強誘電体としてPbTiO 3 を用い、半導体単結晶基板上に強誘電体薄膜を形成した後、加熱処理を行ってキャリア注入阻止層を形成するようにしたものである。
【0043】
上記第2の実施例と同様に半導体単結晶基板として、例えば抵抗率2Ωcmのn型Si(100)単結晶基板を用い、この基板を1×10-6Torrの真空中において、約900℃に加熱した上で、CeO2 タブレットを電子ビーム加熱し、膜厚約200オングストロームの酸化物薄膜としてのCeO2 薄膜をSi基板上に真空蒸着により成膜する。
【0044】
その結果、RHEEDによって、このCeO2 薄膜の表面観察を行ったところ、いくつかのドットパターンを観測することができ、(110)配向の薄膜が成長していることが確認できた。
次に、このCeO2 /Si(100)基板上に、MOCVD法により、PbTiO3 薄膜を成膜する。これは、上記第2の実施例と同様に、Pb(C2 H5 )4 ,Ti〔i−OC3 H7 〕4 を材料とし、それぞれ0℃,30℃の温度に保ち、それぞれ7,4.5cc/min.のキャリアN2 ガスで材料を運び、30cc/min.のO2 と共に基板温度540℃の基板CeO2 /Si(100)基板に吹きつけ、PbTiO3 薄膜を成膜する。このときの、雰囲気圧力は、約1Torrである。
【0045】
この結果、膜厚が約1000オングストロームのある。PbTiO3 薄膜が成膜された。この薄膜に対してX線回折装置を用いて分析を行ったところ、PbTiO3 (100),(001)面に強く配向していることが確認できた。
次に、このCeO2 /Si(100)基板を1気圧,650℃の乾燥酸素雰囲気中で30分間加熱する。
【0046】
その結果、Si基板とCeO2 薄膜との界面に約40オングストロームのSiO2 からなるキャリア注入阻止層が形成された。
次に、上記のサンプル表面にアルミニウム電極を真空蒸着法により形成する。
この結果、容量−電圧(C−V)特性を測定したところ、上記第2の実施例と同様に、掃引方向によるヒステリシス特性を示し(メモリウィンドウ)、記憶動作を確認することができた。
【0047】
また、上記第2の実施例と同様に、メモリウィンドウ中央部における容量を測定しその時間変化を観察することによって、このサンプルの記憶保持時間を測定した。その結果、加熱処理を行わなかったものは、約27時間で容量が20パーセント以上低下したのに対し、上記のように加熱処理を行ったものは、10日経過しても容量の低下は観察されなかった。
【0048】
したがって、上記第1〜第5の実施例に示すように、酸化物薄膜又は、酸化物薄膜とキャリア注入阻止層との積層膜の絶縁強度が向上することから、トランジスタのゲート特性において、安定性、再現性を向上させることができ、安定に動作するMFIS構造を実現することができる。特に、強誘電体薄膜と半導体単結晶基板との間のゲート絶縁膜の耐電圧特性としては、4MV/cm程度の電界で絶縁破壊が起きないことが要求され、8MV/cm以上の電界で絶縁破壊が生じないことが望ましいが、上記第1実施例では、5MV/cm程度の絶縁強度、また、上記第2〜第5の実施例では、8〜10MV/cm程度の絶縁強度を有しているから、これら要求を充分満足することができる。
【0049】
よって、現在研究が進められているFRAMに比較して、読み出し動作では自発分極の反転を伴わないため、強誘電体の膜疲労が極めて少なく、また、トランジスタ以外の領域にキャパシタを設ける必要がないため、面積縮小化に適した不揮発性メモリを提供することができる。
なお、キャリア注入阻止層と、配向した酸化物薄膜との積層膜について、その耐圧と、各耐圧における記憶保持時間との対応を測定してみたところ、耐圧が1〜3.5MV/cm程度である場合には、記憶保持時間は約30時間以内であったが、耐圧が4MV/cm程度以上である場合にはその記憶保持時間は約1カ月以上であることが確認された。
【0050】
また、従来困難とされてきた界面の制御を、耐圧の高い配向した酸化膜を用いることにより、単結晶基板から強誘電体へのキャリア注入を阻止し、安定したMFIS構造を実現することができる。
また、本発明による製造方法を用いることによって、耐圧の高い配向した酸化膜が得られるほか、界面順位密度を低減し、ゲート特性を向上させることもできる。なお、界面順位密度としては、1012個/eV・cm2 以下となることが要求され、1011個/eV・cm2 オーダーないしそれ以下になることが好ましい。
【0051】
また、耐圧特性の向上に伴ってリーク電流特性の向上が図られ、また、可動イオンの削減も図ることができる。なお、リーク電流特性としては、1MV/cmの電界印加時にリーク電流が10-6A/cm2 以下であることが要求され、10-8A/cm2 以下であることが好ましい。
さらに、800℃以下の酸化性雰囲気中での加熱処理によって、酸化物薄膜又は酸化物薄膜及びキャリア注入阻止層の電界強度が向上するから、高温での加熱処理に伴う強誘電体記憶素子への悪影響を軽減することができる。
【0052】
なお、上記第1の実施例では、CeO2 薄膜からなる酸化物薄膜を成膜した後、加熱処理を行うようにした場合について説明したが、例えば、強誘電体薄膜の成膜処理と同時に加熱処理を行ってもよく、また、酸化物薄膜及び強誘電体薄膜を成膜後に加熱処理を行った場合でも同様の効果を得ることができる。
また、上記第2〜第5の実施例においては、酸化物薄膜としてCeO2 或いはYSZを用い、強誘電体としてPbTiO3 或いはPZTを用いた場合について説明したが、これに限らず、上述した配向した酸化物薄膜と配向した強誘電体薄膜との組み合わせに示すように、例えば、CeO2 とPLZT,YSZとPbTiO3 ,YSZとPZT,YSZとPLZT,酸化セリウム安定化酸化ジルコニウムとPbTiO3 ,酸化セリウム安定化酸化ジルコニウムとPZT,酸化セリウム安定化酸化ジルコニウムとPLZT等に基づいて適用することができる。
【0053】
また、上記第4の実施例においては、単結晶基板上に酸化物薄膜及び強誘電体薄膜を形成した後、加熱処理を行ってキャリア注入阻止層を形成する場合について説明したが、強誘電体薄膜の成膜処理と同時に、加熱処理を行ってキャリア注入阻止層を形成することも可能であり、上記第4の実施例と同様の特性を有する強誘電体記憶素子を得ることができる。
【0054】
また、上記各実施例においては、酸化性雰囲気として酸素を適用した場合について説明したが、これに限らず、オゾン,亜酸化チッソ等の酸化性ガス雰囲気,又はこれらのガスの2種以上を混合したガス,又はこれらのガスと例えば窒素,アルゴン等の不活性ガスとの混合ガスを適用することも可能である。
【0055】
【発明の効果】
以上説明したように、本発明による強誘電体記憶素子の製造方法によれば、酸化物薄膜形成後、或いは、酸化物薄膜及び強誘電体薄膜を形成した後に、加熱処理によってSi単結晶基板と酸化物薄膜との間にキャリア注入阻止層のみを形成する工程を設けることによって、酸化薄膜とキャリア注入阻止層との積層膜の絶縁強度を4MV/cm以上とすることができる。よって、再現性,安定性のよいゲート特性を提供することができ、耐圧、信頼性、安定性に優れた強誘電体記憶素子を提供することができる。また、加熱処理は、この加熱処理を酸化物薄膜を形成した後に行う場合には、700〔℃〕以上800〔℃〕以下、また、酸化物薄膜及び強誘電体薄膜を形成した後に行う場合には、650〔℃〕以上800〔℃〕以下の酸化性雰囲気で行うことにより、高温での加熱処理に伴う強誘電体記憶素子への悪影響を軽減することができる。
【図面の簡単な説明】
【図1】第2の実施例において、Si(100)基板上にCeO2 を真空蒸着し、さらに、加熱処理したものにアルミニウム電極を蒸着し、容量−電圧(C−V)特性を測定した測定結果を示す図である。
【図2】第2の実施例において、Si(100)基板上にCeO2 を真空蒸着して加熱処理し、さらに、PbTiO2 薄膜をMOCVD法により成膜したものに、アルミニウム電極を蒸着し、容量−電圧(C−V)特性を測定した測定結果を示す図である。
【図3】第2の実施例において、Si単結晶基板上に、PbTiO3 /CeO2 /SiO2 /Si(100)構造を持つゲートと、ソース及びドレインを形成したFETの一例である。
【符号の説明】
1 Si単結晶基板
2 ソース
3 ドレイン
4 キャリア注入阻止層(Si酸化物薄膜)
5 酸化物薄膜
6 強誘電体薄膜
7 アルミニウム電極
Claims (2)
- Si単結晶基板上に形成されたトランジスタのゲート電極部分が、前記Si単結晶基板側からみた順でキャリア注入阻止層,配向した酸化物薄膜及び配向した強誘電体薄膜の積層構造である強誘電体記憶素子の製造方法であって、
前記Si単結晶基板上に前記酸化物薄膜を形成する工程と、
当該工程後に、前記Si単結晶基板を700〔℃〕以上800〔℃〕以下の酸化性雰囲気中で加熱処理して前記Si単結晶基板と前記酸化物薄膜との界面に前記キャリア注入阻止層のみを形成する工程と、
当該工程後に、前記酸化物薄膜上に前記強誘電体薄膜を形成する工程と、を含むことを特徴とする強誘電体記憶素子の製造方法。 - Si単結晶基板上に形成されたトランジスタのゲート電極部分が、前記Si単結晶基板側からみた順でキャリア注入阻止層,配向した酸化物薄膜及び配向した強誘電体薄膜の積層構造である強誘電体記憶素子の製造方法であって、
前記Si単結晶基板上に前記酸化物薄膜及び前記強誘電体薄膜をこの順に形成する工程と、
当該工程後に、前記Si単結晶基板を650〔℃〕以上800〔℃〕以下の酸化性雰囲気中で加熱処理して前記Si単結晶基板と前記酸化物薄膜との界面に前記キャリア注入阻止層のみを形成する工程と、を含むことを特徴とする強誘電体記憶素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21494495A JP3813206B2 (ja) | 1995-08-23 | 1995-08-23 | 強誘電体記憶素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21494495A JP3813206B2 (ja) | 1995-08-23 | 1995-08-23 | 強誘電体記憶素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0964207A JPH0964207A (ja) | 1997-03-07 |
JP3813206B2 true JP3813206B2 (ja) | 2006-08-23 |
Family
ID=16664159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21494495A Expired - Fee Related JP3813206B2 (ja) | 1995-08-23 | 1995-08-23 | 強誘電体記憶素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3813206B2 (ja) |
-
1995
- 1995-08-23 JP JP21494495A patent/JP3813206B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0964207A (ja) | 1997-03-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5923056A (en) | Electronic components with doped metal oxide dielectric materials and a process for making electronic components with doped metal oxide dielectric materials | |
US7135736B2 (en) | Semiconductor device | |
US6153898A (en) | Ferroelectric capacitor, method of manufacturing same and memory cell using same | |
US6759250B2 (en) | Deposition method for lead germanate ferroelectric structure with multi-layered electrode | |
US6084260A (en) | Semiconductor storage device and method for manufacturing the same | |
US6307225B1 (en) | Insulating material, substrate covered with an insulating film, method of producing the same, and thin-film device | |
US20020024074A1 (en) | Semiconductor device including ferroelectric capacitor and method of manufacturing the same | |
JP3203135B2 (ja) | 強誘電体記憶素子 | |
US6495412B1 (en) | Semiconductor device having a ferroelectric capacitor and a fabrication process thereof | |
JPH09252094A (ja) | 薄膜キャパシタ及び半導体装置 | |
JPH10321809A (ja) | 半導体記憶素子の製造方法 | |
US6380573B1 (en) | Semiconductor memory device and method for producing the same | |
JP3813206B2 (ja) | 強誘電体記憶素子の製造方法 | |
JP3222569B2 (ja) | 半導体記憶素子 | |
Noda et al. | A Study on a Metal-Ferroelectric-Oxide-Semiconductor Structure with Thin Silicon Oxide Film Using SrBi2Ta2O9 Ferroelectric Films Prepared by Pulsed Laser Deposition | |
KR100379245B1 (ko) | 산화지르코늄타이타늄 박막을 이용한 전계형 트랜지스터및 그 제조방법 | |
JP3746815B2 (ja) | 半導体記憶素子 | |
KR100363393B1 (ko) | 비파괴판독형 불휘발성 기억소자의 메모리 셀 소자 및 그제조 방법 | |
JPH09172097A (ja) | 強誘電体記憶素子 | |
KR20040079884A (ko) | 갈륨나이트라이드를 기판으로한 페로브스카이트 구조의강유전체 박막트랜지스터 및 그 제조방법 | |
US6852549B2 (en) | Ferroelectric thin film processing for ferroelectric field-effect transistor | |
Sudhama et al. | Thickness-scaling of sputtered PZT films in the 200 nm range for memory applications | |
JPH1126704A (ja) | 強誘電体記憶素子 | |
Lee et al. | The electrical properties of high-dielectric-constant and ferroelectric thin films for very large scale integration circuits | |
JPH10152398A (ja) | 強誘電体薄膜の形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050621 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050801 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050906 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051019 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060516 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060531 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |