JPH05218368A - 薄膜半導体装置 - Google Patents

薄膜半導体装置

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JPH05218368A
JPH05218368A JP1894692A JP1894692A JPH05218368A JP H05218368 A JPH05218368 A JP H05218368A JP 1894692 A JP1894692 A JP 1894692A JP 1894692 A JP1894692 A JP 1894692A JP H05218368 A JPH05218368 A JP H05218368A
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film
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carbon
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Abstract

(57)【要約】 【目的】 固相成長法の利点を最大限に利用して、結晶
性の優れたシリコン薄膜を作成し、オフ電流の少ない薄
膜トランジスタを実現する。 【構成】 不純物特に炭素の含有量が1×1018cm-3
以下の非晶質シリコン薄膜を固相成長させることにより
薄膜トランジスタを作成する。 【効果】 炭素等の不純物を含まないため、シリコン薄
膜の結晶性がきわめて良好になる。その結果、オフ電流
の極めて少ない薄膜トランジスタが実現される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、石英基板あるいはガラ
ス基板のような絶縁性非晶質材料上に結晶性の優れた半
導体薄膜を形成し、該半導体薄膜を能動領域に利用した
優れた特性を有する薄膜半導体装置の製造方法に関す
る。特に、絶縁性非晶質材料上に成膜された非晶質半導
体薄膜を再結晶化させて能動領域に利用する場合の薄膜
半導体装置の製造方法に関する。
【0002】
【従来の技術】非晶質絶縁基板あるいは非晶質絶縁膜上
に,結晶方位の揃った結晶粒径の大きな多結晶シリコン
薄膜、あるいは単結晶シリコン薄膜を形成する方法は、
SOI(Silicon On Insulator)
技術として知られている。{SOI構造形成技術,産業
図書}。 大きく分類すると、再結晶化法、エピタキシ
ャル法、絶縁層埋め込み法、貼り合わせ法という方法が
ある。再結晶化法には、レ−ザ−アニ−ルあるいは電子
ビ−ムアニ−ルによりシリコンを溶融再結晶化させる方
法と、溶融する温度までは昇温させずに固相成長させる
固相成長法の2つに分類される。比較的低温で再結晶化
できるという点で固相成長法が優れている。550℃の
低温熱処理にもかかわらずシリコン薄膜の結晶粒が成長
したという結果も報告されている。{IEEE Ele
ctron Device Letters,vol.
EDL−8,No.8,p361,August 19
87}。
【0003】プラズマCVDによって堆積させられた非
晶質シリコン薄膜(a−Si)を固相成長させ、大粒径
化したシリコン薄膜を用いて作成された薄膜トランジス
タはオン電流がきわめて大きい。{Japanese
Journal of Applied Physic
s Vol.29,No.12,p.L2380,19
90}
【0004】
【発明が解決しようとする課題】しかしながらプラズマ
CVD法で成膜されたa−Si膜は、不純物として弗素
(F)あるいは炭素(C)を多く含むことがある。これ
はプラズマCVDのチェンバ−をフレオン(CF4)ガ
スプラズマによってクリ−ニングしてからa−Si膜を
デポすると、チェンバ−内に残留している弗素あるいは
炭素がa−Si膜中に取り込まれるからである。また、
炭素は空気中にも多く存在する。さらに、チェンバ−を
真空引きするために用いる油回転ポンプや油拡散ポンプ
からの油のために常に炭素汚染の危険にさらされてい
る。炭素が含まれる場合はSi膜に欠陥準位が形成され
る。
【0005】このような炭素を不純物として含むような
汚染されたSi膜を用いて作成された薄膜トランジスタ
はオン電流が低くオフ電流が高くなる。発明者が実験を
行って調べたところ、炭素を7×1018cm-3含むa−
Si膜を固相成長させて作成したNch薄膜トランジス
タのオフ電流は、2〜3pAであった。ただし、チャネ
ル長10μm、チャネル幅10μmのトランジスタサイ
ズでゲート電圧5Vの時の値である。これは非常に大き
な値であり、例えば液晶パネルを作成した場合には表示
ムラの原因となったり、消費電流の増大の原因となる。
なお、炭素量はSIMS分析により調べた。この時のバ
ックグラウンドレベルは1×1018-3であった。
【0006】本発明は、以上述べたようなプラズマCV
Da−Si膜を固相成長する場合に問題となる不純物、
特に炭素による汚染を防ぎ、固相成長法の利点を最大限
に発揮する薄膜半導体装置、及びその製造方法を提供す
ることを目的としている。
【0007】
【課題を解決するための手段】本発明は、炭素の含有量
が1×1018cm-3以下の非晶質半導体薄膜を固相成長
させて形成した半導体層を能動領域として具備すること
を特徴とする。
【0008】
【実施例】本発明による炭素の少ないシリコン薄膜を用
いて薄膜トランジスタを作成する工程に沿って実施例を
説明する。
【0009】絶縁性非晶質材料上に、非単結晶半導体薄
膜を成膜する。前記絶縁性非晶質材料としては、石英基
板、ガラス基板、窒化膜あるいはSiO2膜等が用いら
れる。石英基板を用いる場合はプロセス温度は1200
℃程度まで許容されるが、ガラス基板を用いる場合は、
600℃以下の低温プロセスに制限される。本発明は、
石英基板を用い、前記非単結晶半導体薄膜としてSi薄
膜を用いた場合を実施例として説明する。プラズマCV
D装置を用い、図1(a)に示すように石英基板1−1
上に、SiH4とH2の混合ガスを、13.56MHzの
高周波グロ−放電により分解させて非晶質Si膜1−2
を堆積させる。堆積前のチェンバー内は、高真空に引く
必要がある。従来のように、油拡散ポンプで引いた場合
には前にも述べたように油による汚染の可能性がある。
さらに到達真空度は1×10-7Torrが限度である。
そこで本発明においては、分子ターボポンプ等のような
オイルフリーの真空ポンプを用いる。この場合到達真空
度は1×10-10Torrの超高真空にまで達する。前
記混合ガスのSiH4分圧は10〜20%、デポ中の内
圧は0.5〜1.5torr程度である。基板温度は2
50℃以下、180℃程度が適している。赤外吸収測定
より結合水素量を求めたところ約8atomic%であ
った。前記非晶質Si膜1−2の堆積前のチェンバ−を
フレオン洗浄し、続いて堆積させられた非晶質Si膜は
2×1018cm-3の弗素を含んでいる。従って、本発明
においては、前記フレオン洗浄後、ダミーの堆積を行っ
てから、実際の堆積を行う。該ダミーの堆積は1時間程
度は少なくとも必要である。あるいは、フレオン洗浄を
廃止し、ビ−ズ処理等の別の方法でチェンバ−の洗浄を
行うことも有効である。
【0010】続いて、該非晶質Si膜を、400℃〜5
00℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。
【0011】次に、前記非晶質薄膜1−2を固相成長さ
せる。固相成長方法は、石英管による炉アニ−ルが便利
である。アニ−ル雰囲気としては、窒素ガス、水素ガ
ス、アルゴンガス、ヘリウムガスなどを用いる。1×1
-6から1×10-10Torrの高真空雰囲気でアニ−
ルを行ってもよい。固相成長アニ−ル温度は500℃〜
700℃とする。この様な低温アニ−ルでは選択的に、
結晶成長の活性化エネルギ−の小さな結晶方位を持つ結
晶粒のみが成長し、しかもゆっくりと大きく成長する。
発明者の実験において、炭素の含有量が1×1018cm
-3以下の非晶質シリコン膜を、アニ−ル温度600℃、
アニ−ル時間16時間で固相成長させることにより2μ
m以上の大粒径シリコン薄膜が得られている。これは透
過型電子顕微鏡(TEM)観察の結果である。さらに、
後でも述べるが、結晶粒界に存在するトラップ密度(N
t)を求めたところ約6×1011cm-2と低い値となっ
た。これに対して、従来の方法で成膜した炭素を7×1
18cm-3も含むような非晶質シリコン膜を固相成長さ
せた場合には、そのトラップ密度は約1×1012cm-2
とかなり高い値となった。ただし、結晶粒径の大きさは
2μm程度となり、炭素量には依存していなかった。図
1(b)において、1−3は固相成長シリコン薄膜を示
している。
【0012】次に、前記固相成長シリコン薄膜をフォト
リソグラフィ法によって図1(c)に示されているよう
に島状にパタ−ニングする。
【0013】次に図1(d)に示されているように、ゲ
−ト酸化膜1−4を形成する。該ゲ−ト酸化膜の形成方
法としてはLPCVD法、あるいは光励起CVD法、あ
るいはプラズマCVD法、ECRプラズマCVD法、あ
るいは高真空蒸着法、あるいはプラズマ酸化法、あるい
は高圧酸化法などのような500℃以下の低温方法があ
る。該低温方法で成膜されたゲ−ト酸化膜は、熱処理す
ることによってより緻密で界面準位の少ない優れた膜と
なる。非晶質絶縁基板1−1として石英基板を用いる場
合は、熱酸化法によることができる。該熱酸化法にはd
ry酸化法とwet酸化法とがあるが、酸化温度は10
00℃以上と高いが膜質が優れていることからdry酸
化法の方が適している。
【0014】酸化膜形成後、ボロンをチャネルイオン注
入してもよい。これは、Nch薄膜トランジスタのスレ
ッシュホルド電圧がマイナス側にシフトすることを防ぐ
ことを目的としている。前記非晶質シリコン膜のデポ膜
厚が500〜1500Å程度の場合は、ボロンのド−ズ
量は1×1012〜5×1012cm-2程度が適している。
【0015】前記非晶質シリコン膜の膜厚が500Å以
下の薄い場合にはボロンド−ズ量を少なくし、目安とし
ては1×1012cm-2以下にする。また、前記膜厚が1
500Å以上の厚い場合にはボロンド−ズ量を多くし、
目安としては5×1012cm-2以上にする。
【0016】次に図1(e)に示されるように、ゲ−ト
電極1−5を形成する。該ゲ−ト電極材料としては多結
晶シリコン薄膜、あるいはモリブデンシリサイド、ある
いはアルミニュウムやクロムなどのような金属膜、ある
いはITOやSnO2 などのような透明性導電膜などを
用いることができる。成膜方法としては、CVD法、ス
パッタ法、真空蒸着法、プラズマCVD法等の方法があ
るが、ここでの詳しい説明は省略する。
【0017】続いて図2(a)に示すように、前記ゲ−
ト電極1−5をマスクとして不純物をイオン注入し、自
己整合的にソ−ス領域1−6およびドレイン領域1−7
を形成する。前記不純物としては、Nchトランジスタ
を作製する場合はP+ あるいはAs+ を用い、Pchト
ランジスタを作製する場合はB+ 等を用いる。不純物添
加方法としては、イオン注入法の他に、レ−ザ−ド−ピ
ング法あるいはプラズマド−ピング法などの方法があ
る。1−8で示される矢印は不純物のイオンビ−ムを表
している。前記絶縁性非晶質材料1−1として石英基板
を用いた場合には熱拡散法を使うことができる。不純物
濃度は、1×1015から1×1020cm-3程度とする。
【0018】続いて図2(b)に示されるように、層間
絶縁膜1−9を積層する。該層間絶縁膜材料としては、
酸化膜あるいは窒化膜などを用いる。絶縁性が良好なら
ば膜厚はいくらでもよいが、数千Åから数μm程度が普
通である。窒化膜の形成方法としては、LPCVD法あ
るいはプラズマCVD法などが簡単である。反応には、
アンモニアガス(NH3)とシランガスと窒素ガスとの
混合ガス、あるいはシランガスと窒素ガスとの混合ガス
などを用いる。
【0019】続いて、前記層間絶縁膜の緻密化と前記ソ
−ス領域及びドレイン領域の活性化と結晶性の回復を目
的として活性化アニ−ルを行う。活性化アニ−ルの条件
としては、N2ガス雰囲気中で1000℃30分程度で
よい。結晶性をさらに改善して薄膜トランジスタのオフ
電流を低減したい場合は、前記活性化アニ−ルを900
℃程度に低温化し、アニ−ル時間を1〜10時間程度に
長くすることが効果的である。または、はじめに500
〜700℃で1〜20時間程度のアニ−ルにより結晶性
を充分に回復させた後、900〜1000℃の高温で活
性化させるという2段階活性化アニ−ル法も効果があ
る。また、赤外線ランプやハロゲンランプを用いたRT
A(Rapid Thermal Annealin
g)法も効果がある。さらには、レ−ザ−ビ−ム等を用
いたレ−ザ−活性化法を利用することができる。
【0020】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると,ゲ−ト酸化膜界
面などに存在するダングリングボンドなどの欠陥が不活
性化される。この様な水素化工程は、層間絶縁膜1−9
を積層する前におこなってもよい。または、後に述べ
る、ソ−ス電極とドレイン電極を形成してから前記水素
化工程を行ってもよい。次に図2(c)に示すように、
前記層間絶縁膜1−9及びゲ−ト絶縁膜1−4にコンタ
クトホ−ルを形成し、コンタクト電極を形成しソ−ス電
極1−10およびドレイン電極1−11とする。該ソ−
ス電極及びドレイン電極は、アルミニュウムあるいはク
ロムなどの金属材料で形成する。この様にして薄膜トラ
ンジスタが形成される。
【0021】
【発明の効果】以上説明したように、プラズマCVDに
よって成膜された非晶質Si膜は多い場合は数10%の
水素を含んでいる。そして、薄膜トランジスタ特性の解
析やSIMS分析等の結果より、非晶質Si膜中に含ま
れる不純物、特に炭素混入が固相成長を阻害しているこ
とが分かった。
【0022】本発明においては、含有炭素の量が1×1
18cm-3以下の非晶質シリコン薄膜を固相成長させる
のでトラップ密度が約6×1011cm-2と従来の約60
%という欠陥準位の少ないシリコン薄膜を得ることがで
きる。その結果オフ電流の非常に少ない優れた薄膜トラ
ンジスタを実現することができた。従来のように炭素の
制御を行わず、7×1018cm-3程度も含んでいる非晶
質シリコン薄膜を固相成長させて作成した薄膜トランジ
スタのオフ電流は非常に大きい。図3に、発明者が実験
した結果を示して本発明の効果を説明する。図3は、N
ch薄膜トランジスタの特性図である。横軸はゲ−ト電
圧、縦軸はドレイン電流を示している。黒丸の曲線3−
1は炭素を7×1018cm-3含んでいる非晶質シリコン
薄膜を固相成長させて作成された従来の薄膜トランジス
タの特性を示し、白丸の曲線3−2は炭素含有量が1×
1018cm-3以下の非晶質シリコン薄膜を固相成長させ
て作成された本発明による薄膜トランジスタの特性を示
している。なお、トランジスタサイズは、チャネル長チ
ャネル幅共に10μm、ゲート電圧は5vとした。本発
明によりオフ電流が半分以下に低減することが明かであ
る。
【0023】図4に、SIMSによる不純物分析の結果
を示す。曲線4−1は従来方法で成膜したSi膜中の炭
素濃度分布を示し、曲線4−2は本発明により成膜した
Si膜の炭素濃度分布を示している。横軸は深さを、縦
軸は炭素濃度を示している。なお、分析に用いたサンプ
ルは約1200ÅのSiO2膜で覆われているので、多
結晶シリコンは深さ1200から1700Åの領域に存
在している。従来方法で作製されたSi膜には炭素が7
×1018cm-3含まれ、そのトラップ密度は1×1012
cm-2であった。そして本発明によって作製されたSi
膜には炭素は1×1018cm-3しか含まれず、そのトラ
ップ密度は6×1011cm-2であった。それぞれに対応
するトランジスタ特性は図3に示してある。
【0024】含有不純物のきわめて少ない非晶質シリコ
ン薄膜を固相成長させるので、固相成長のアニ−ル温度
が600℃程度の低温でも結晶核発生に長時間アニ−ル
を必要とせず、潜伏時間を非常に短くすることが可能と
なる。アニ−ル温度が低ければ核発生密度が小さくな
り、最終的に非常に大きな結晶粒径のSi膜が得られ
る。従って、本発明は、固相成長に要する時間を大幅に
短縮させるばかりでなく、大粒径のSi膜を形成するこ
とに対して極めて大きな効果がある。
【0025】1〜2時間という非常に短時間で大粒径の
Si膜が得られるので、薄膜トランジスタを作成する場
合の工程時間の短縮化、及びスル−プットの向上、ひい
てはコストダウンに対して本発明は極めて大きな効果が
ある。
【0026】非晶質絶縁基板上に結晶性の優れたシリコ
ン薄膜を作製することが可能になったのでSOI技術の
発展に大きく寄与するものである。フォト工程数はまっ
たく増えない。600℃以下の低温のプロセスでも作製
が可能なので、価格が安くて耐熱温度が低いガラス基板
をもちいることができる。優れたシリコン薄膜が得られ
るのにかかわらずコストアップとはならない。
【0027】本発明によって得られた大粒径多結晶シリ
コン薄膜を用いて薄膜トランジスタを作成すると、優れ
た特性が得られる。従来に比べて、薄膜トランジスタの
ON電流は増大しOFF電流は小さくなる。またスレッ
シュホルド電圧も小さくなりトランジスタ特性が大きく
改善される。NチャネルとPチャネルとの特性の不釣合
いさも改善される。
【0028】非晶質絶縁基板上に優れた特性の薄膜トラ
ンジスタを作製することが可能となるので、ドライバ−
回路を同一基板上に集積したアクティブマトリクス基板
に応用した場合にも十分な高速動作が実現される。さら
に、電源電圧の低減、消費電流の低減、信頼性の向上に
対して大きな効果がある。また、600℃以下の低温プ
ロセスによる作製も可能なので、アクティブマトリクス
基板の低価格化及び大面積化に対してもその効果は大き
い。従って、液晶ディスプレイあるいは液晶ビュウフ
インダー等の高性能化に対して大きな効果がある。
【0029】本発明を、光電変換素子とその走査回路を
同一チップ内に集積した密着型イメ−ジセンサ−に応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラ−読み取り用密着型イメ−
ジセンサ−への応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果は大きい。また低温プロセスによって作製することが
できるので、密着型イメ−ジセンサ−チップの長尺化が
可能となり、一本のチップでA4サイズあるいはA3サ
イズの様な大型ファクシミリ用の読み取り装置を実現で
きる。従って、センサ−チップの二本継ぎのような手数
がかかり信頼性の悪い技術を回避することができ、実装
歩留りも向上される。
【0030】石英基板やガラス基板だけではなく、サフ
ァイア基板(Al23)あるいはMgO・Al23,B
P,CaF2等の結晶性絶縁基板を用いたSOS技術に
も本発明を応用することができる。
【0031】以上薄膜トランジスタを例として説明した
が、バイポ−ラトランジスタあるいはヘテロ接合バイポ
−ラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなSOI技術を利用した素子に対しても、本発明
を応用することができる。例えば、SRAMの負荷抵抗
として応用することができる。
【0032】固相成長法を例にとって本発明について説
明したが、本発明は固相成長法ばかりではなく、LPC
VD法やその他の方法で成膜したpoly−Si薄膜を
利用して薄膜半導体装置を作成する場合にも応用するこ
とができる。
【図面の簡単な説明】
【図1】 (a)から(e)は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。
【図2】 (a)から(c)は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。
【図3】 本発明の効果を示す薄膜トランジスタの特性
図である。
【図4】 炭素の深さ方向の分布を示すSIMS測定デ
ータである。
【符号の説明】
1−2 含有炭素量が1×1018cm-3以下の非晶質
シリコン薄膜 1−3 固相成長させたシリコン薄膜 3−1 炭素含有量7×1018cm-3のトランジスタ
特性 3−2 炭素含有量1×1018cm-3のトランジスタ
特性

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 炭素の含有量が1×1018cm-3以下の
    非晶質半導体薄膜を固相成長させて形成した半導体層を
    能動領域として具備することを特徴とする薄膜半導体装
    置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001332496A (ja) * 2001-03-30 2001-11-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6703264B2 (en) 1995-09-08 2004-03-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7763153B2 (en) 2005-09-26 2010-07-27 Nissin Electric Co., Ltd. Method and apparatus for forming a crystalline silicon thin film
US7887677B2 (en) 2005-09-26 2011-02-15 Nissin Electric Co., Ltd. Silicon object forming method and apparatus

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6703264B2 (en) 1995-09-08 2004-03-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7393723B2 (en) 1995-09-08 2008-07-01 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP2001332496A (ja) * 2001-03-30 2001-11-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7763153B2 (en) 2005-09-26 2010-07-27 Nissin Electric Co., Ltd. Method and apparatus for forming a crystalline silicon thin film
US7887677B2 (en) 2005-09-26 2011-02-15 Nissin Electric Co., Ltd. Silicon object forming method and apparatus

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