JP3055170B2 - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、薄膜半導体装置の製造方法に関する。
［従来の技術］ 近年、大型で高解像度のアクティブマトリクス液晶表
示パネル、高速で高解像度の密着型イメージセンサ、３
次元IC等への実現に向けて、ガラス、石英などの絶縁性
非晶質基板や、多酸化珪素（SiOx・ｘは１〜３）などの
絶縁性非晶質層上に、高性能な半導体素子を形成する試
みがなされている。特に、大型の液晶表示パネルに於い
ては、低コストの要求を満たすために、廉価な低融点ガ
ラス基板上に薄膜トランジスタ（TFT）を形成すること
が必須の要求になりつつある。
示パネル、高速で高解像度の密着型イメージセンサ、３
次元IC等への実現に向けて、ガラス、石英などの絶縁性
非晶質基板や、多酸化珪素（SiOx・ｘは１〜３）などの
絶縁性非晶質層上に、高性能な半導体素子を形成する試
みがなされている。特に、大型の液晶表示パネルに於い
ては、低コストの要求を満たすために、廉価な低融点ガ
ラス基板上に薄膜トランジスタ（TFT）を形成すること
が必須の要求になりつつある。
非晶質シリコン（以下ａ−Si）薄膜をアニールして多
結晶シリコン（以下poly−Si）薄膜化することを、以下
固相成長と呼ぶ。
結晶シリコン（以下poly−Si）薄膜化することを、以下
固相成長と呼ぶ。
従来、ａ−Si薄膜の固相成長により大粒径化したpoly
−Si薄膜を用いて、TFTのチャネル領域を形成する試み
はあったものの、ａ−Si薄膜が物質構造由来で包含する
水素の脱離工程に於いて該薄膜の空洞化を防ぐ有力な方
法がなかった。そのため、該薄膜によって形成されたチ
ャネル領域の抵抗率は、poly−Siを減圧下化学気相成長
法（以下LPCVD法）などにより積層した薄膜の抵抗率よ
りかなり高かった。また、その結果としてTFTの動作時
の電流（ON電流）が少なく、デバイスとして使うには無
理があった。
−Si薄膜を用いて、TFTのチャネル領域を形成する試み
はあったものの、ａ−Si薄膜が物質構造由来で包含する
水素の脱離工程に於いて該薄膜の空洞化を防ぐ有力な方
法がなかった。そのため、該薄膜によって形成されたチ
ャネル領域の抵抗率は、poly−Siを減圧下化学気相成長
法（以下LPCVD法）などにより積層した薄膜の抵抗率よ
りかなり高かった。また、その結果としてTFTの動作時
の電流（ON電流）が少なく、デバイスとして使うには無
理があった。
［発明が解決しようとする課題］ ON電流は、poly−SiTFTの場合、その粒径の大きさ
と、粒界内に存在するトラップ準位に深く関わってお
り、それらは、固相成長により大粒径化したpoly−SiTF
Tでは、固相成長法を施す前のａ−Si薄膜の成膜条件に
大きく依存することが分かってきた。
と、粒界内に存在するトラップ準位に深く関わってお
り、それらは、固相成長により大粒径化したpoly−SiTF
Tでは、固相成長法を施す前のａ−Si薄膜の成膜条件に
大きく依存することが分かってきた。
そこで、本発明はより適切な方法で成膜されたａ−Si
薄膜をより大粒径のpoly−Si薄膜とするものであり、そ
の目的とするところは、より高性能の薄膜半導体装置の
製造方法を提供するところにある。
薄膜をより大粒径のpoly−Si薄膜とするものであり、そ
の目的とするところは、より高性能の薄膜半導体装置の
製造方法を提供するところにある。
［課題を解決するための手段］ 本発明は、基板上に非晶質半導体薄膜をプラズマCVD
法を用いて形成する工程と、該薄膜をアニールして多結
晶化する工程とを少なくとも有する薄膜半導体装置の製
造方法であって、前記非晶質半導体薄膜をプラズマCVD
法を用いて形成する工程は、RF電源の高周波電源電力の
範囲が60〜160mW/cm2、原料ガスとしてSiH4を用いて成
膜ガスの希釈率の範囲が1/10〜2/3、及び基板温度の範
囲が150〜250℃、の条件下にて行われることを特徴とす
る。
法を用いて形成する工程と、該薄膜をアニールして多結
晶化する工程とを少なくとも有する薄膜半導体装置の製
造方法であって、前記非晶質半導体薄膜をプラズマCVD
法を用いて形成する工程は、RF電源の高周波電源電力の
範囲が60〜160mW/cm2、原料ガスとしてSiH4を用いて成
膜ガスの希釈率の範囲が1/10〜2/3、及び基板温度の範
囲が150〜250℃、の条件下にて行われることを特徴とす
る。
本発明は、基板上に非晶質半導体薄膜をプラズマCVD
法を用いて形成する工程と、該薄膜をアニールして多結
晶化する工程とを少なくとも有する薄膜半導体装置の製
造方法であって、前記非晶質半導体薄膜をプラズマCVD
法を用いて形成する工程は、RF電源の高周波電源電力の
範囲が60〜96mW/cm2、原料ガスとしてSiH4を用いて成膜
ガスの希釈率の範囲が1/6〜1/2、及び基板温度の範囲が
180〜210℃、の条件下にて行われることを特徴とする。
法を用いて形成する工程と、該薄膜をアニールして多結
晶化する工程とを少なくとも有する薄膜半導体装置の製
造方法であって、前記非晶質半導体薄膜をプラズマCVD
法を用いて形成する工程は、RF電源の高周波電源電力の
範囲が60〜96mW/cm2、原料ガスとしてSiH4を用いて成膜
ガスの希釈率の範囲が1/6〜1/2、及び基板温度の範囲が
180〜210℃、の条件下にて行われることを特徴とする。
［実施例］ 第１図（ａ）〜（ｅ）は、本発明の実施例における薄
膜半導体装置の製造工程図の一例である。この第１図に
おいては、薄膜半導体素子としてTFTを形成する場合を
例示している。
膜半導体装置の製造工程図の一例である。この第１図に
おいては、薄膜半導体素子としてTFTを形成する場合を
例示している。
まず、石英基板上100にプラズマCVD法（以下PCVD法）
により、真性ａ−Si薄膜を約800〜1500Å積層する。該
ａ−Si薄膜の積層工程に於いては、PCVD法以外にLPCVD
法、μ波プラズマCVD法、スパッタ法などを用いてもよ
いし、また、真性poly−Si（若しくはｐ型poly−Si、若
しくはｎ型poly−Si）薄膜中へSiイオンインプランテー
ションを行うなどしてもよい。本実施例では、PCVD法の
場合を説明する、PCVD法では、ａ−Si薄膜の成膜ガスと
してSiH4及び希釈ガスとしてH2ガスを用いた。該ａ−Si
薄膜の成膜条件は、基板温度100〜250℃、真空槽内圧
（以下内圧）0.5及び0.8Torrで、周波数13.56MHzのRF電
源を用いた。その時の高周波電力（以下RFパワー）は30
〜160mW/cm2である。また、SiH4、H2の流量比（以下希
釈率）は［SiH4］／［H2］＝2/3〜1/20（及びSiH4ガス
のみ）となるように設定した。このａ−Si薄膜をTFTの
半導体領域101にパタニングした後、固相成長法または
アニールなどの手段により大粒径化する（第１図
（ａ））。この場合、大粒径化の後にパタニングしても
よい。また、大粒径化により、該ａ−Si薄膜は多結晶薄
膜化（poly−Si薄膜化）する。以下に大粒径化のアニー
ルの方法を示す。アニールは、第一のアニールと、第二
のアニールとからなり、両アニールとも不活性ガスを用
いて行う。本実施例では両アニールとも不活性ガスとし
てN2を用いたが不活性ガスはこれに限定されるものでは
ない。まず、アニールに際してはアニール炉の予熱は最
低限に抑え低温挿入を行う。大量生産に於いては、連続
工程となるため直前バッチの余熱が残っていることも考
えられるが、この場合でも一旦炉を冷やして低温挿入す
る方が望ましい。第一のアニールは、ａ−Si薄膜が大気
中に取り出された場合酸素等を吸着し、以って該薄膜の
膜質低下をもたらすことを防止することを主たる目的と
して行う。ａ−Si薄膜の成膜後のアニール工程は連続工
程則ち真空槽をブレイクせずに窒素ガスを導入しそのま
ま熱処理する工程であることが望ましく、その場合第一
のアニールは省くこともできる。第一のアニールは熱処
理温度300℃以上が望ましく、400〜500℃で特に大きな
効果が得られた。尚、該薄膜の緻密化のみを目的とする
ならば熱処理温度300℃未満でも効果がある。第二のア
ニールは、ａ−Si薄膜を大粒径化することを目的として
行う。第二のアニールは熱処理温度550〜650℃で数時間
〜72時間行ったが、特に40時間以上で望ましい効果が得
られた。第二のアニールによって、水素の脱離と結晶成
長が起こり、１〜３μｍ（40時間以上で２〜３μｍ）の
大粒径のpoly−Si薄膜が形成される。尚、両アニールと
も、アニール前の温度から設定アニール温度に達するま
での昇温速度を毎分20deg.よりも遅くして行う（毎分5d
eg.よりも遅くすると特に望ましい）。その理由とする
ところは、前記昇温速度よりも速く所定のアニール温度
まで昇温すると、特に300℃を越えてから顕著な現象で
あるが、ａ−Si薄膜中に欠陥を生じ易くなり、延いては
該薄膜の剥離を来す事もあるからである。尚、第一のア
ニールと第二のアニールとを合わせて以下これを固相成
長アニールと呼ぶ。続いて、熱酸化を行いpoly−Si薄膜
上にゲート絶縁膜であるSiO2102を約300〜500Å形成す
る（第１図（ｂ））。ここでは、熱酸化以外にスパッタ
法を用いてもよい。また、ゲート絶縁膜の材料としては
SiO2に限らず窒化シリコンその他の絶縁性シリコン化合
物でもよい。次にゲート電極103を形成する（第１図
（ｃ））。該ゲート電極材料としては、一般的に多結晶
シリコンが用いられている。該多結晶シリコン層の形成
方法としては、減圧CVD法で多結晶シリコン層を形成
し、PClO3等を用いた熱拡散法により、n+poly−Siを形
成する方法、プラズマCVD法等で、例えばＢ（ボロン）
若しくはＰ（燐）を不純物としてドープした非晶質シリ
コン層を形成し、550℃〜650℃程度の固相成長アニール
を２時間〜70時間程度行い、該非晶質シリコン層を多結
晶化することで、p+poly−Si若しくはn+poly−Siを形成
する（以下これを固相成長アニール法と呼ぶ）等の方法
がある。特に固相成長アニール法を用いてゲート電極を
形成した場合には、結晶粒径１〜２μｍ以上の結晶粒を
含む大粒径の多結晶シリコンが形成できるため、熱拡散
法を用いた場合よりも低抵抗の多結晶シリコンゲート電
極を得ることが出来ると言う利点がある。更にゲート電
極としてp+poly−Siを用いた場合は、チャネルイオンイ
ンプランテーション工程を省くことが出来ると言う利点
があるが、詳細は後述する。尚、固相成長アニール法を
用いる場合には、ゲート電極のパタニングの後に固相成
長アニールを行なっても良いし、固相成長アニールの後
にゲート電極のパタニングをしてもよい。続いて該ゲー
ト電極103をマスクとして不純物元素をイオン注入し
て、半導体領域101にソース領域104及びドレイン領域10
5及びチャネル領域106を形成する（第１図（ｃ））。前
記不純物元素としては、Ｐ（燐）、As（砒素）、または
Ｂ（ボロン）等が用いられている。次に第１図（ｄ）に
示すように層間絶縁膜107を積層する。続いて、前記ソ
ース領域104内及びドレイン領域105内の不純物活性化
と、前記層間絶縁膜107の緻密化の目的で、600℃〜1000
℃程度の熱処理を行なう。続いて、第１図（ｅ）に示す
ように層間絶縁膜にコンタクトホールを開け、ソース領
域104及びドレイン領域105の引き出し電極108及び109を
形成してTFTは完成する。
により、真性ａ−Si薄膜を約800〜1500Å積層する。該
ａ−Si薄膜の積層工程に於いては、PCVD法以外にLPCVD
法、μ波プラズマCVD法、スパッタ法などを用いてもよ
いし、また、真性poly−Si（若しくはｐ型poly−Si、若
しくはｎ型poly−Si）薄膜中へSiイオンインプランテー
ションを行うなどしてもよい。本実施例では、PCVD法の
場合を説明する、PCVD法では、ａ−Si薄膜の成膜ガスと
してSiH4及び希釈ガスとしてH2ガスを用いた。該ａ−Si
薄膜の成膜条件は、基板温度100〜250℃、真空槽内圧
（以下内圧）0.5及び0.8Torrで、周波数13.56MHzのRF電
源を用いた。その時の高周波電力（以下RFパワー）は30
〜160mW/cm2である。また、SiH4、H2の流量比（以下希
釈率）は［SiH4］／［H2］＝2/3〜1/20（及びSiH4ガス
のみ）となるように設定した。このａ−Si薄膜をTFTの
半導体領域101にパタニングした後、固相成長法または
アニールなどの手段により大粒径化する（第１図
（ａ））。この場合、大粒径化の後にパタニングしても
よい。また、大粒径化により、該ａ−Si薄膜は多結晶薄
膜化（poly−Si薄膜化）する。以下に大粒径化のアニー
ルの方法を示す。アニールは、第一のアニールと、第二
のアニールとからなり、両アニールとも不活性ガスを用
いて行う。本実施例では両アニールとも不活性ガスとし
てN2を用いたが不活性ガスはこれに限定されるものでは
ない。まず、アニールに際してはアニール炉の予熱は最
低限に抑え低温挿入を行う。大量生産に於いては、連続
工程となるため直前バッチの余熱が残っていることも考
えられるが、この場合でも一旦炉を冷やして低温挿入す
る方が望ましい。第一のアニールは、ａ−Si薄膜が大気
中に取り出された場合酸素等を吸着し、以って該薄膜の
膜質低下をもたらすことを防止することを主たる目的と
して行う。ａ−Si薄膜の成膜後のアニール工程は連続工
程則ち真空槽をブレイクせずに窒素ガスを導入しそのま
ま熱処理する工程であることが望ましく、その場合第一
のアニールは省くこともできる。第一のアニールは熱処
理温度300℃以上が望ましく、400〜500℃で特に大きな
効果が得られた。尚、該薄膜の緻密化のみを目的とする
ならば熱処理温度300℃未満でも効果がある。第二のア
ニールは、ａ−Si薄膜を大粒径化することを目的として
行う。第二のアニールは熱処理温度550〜650℃で数時間
〜72時間行ったが、特に40時間以上で望ましい効果が得
られた。第二のアニールによって、水素の脱離と結晶成
長が起こり、１〜３μｍ（40時間以上で２〜３μｍ）の
大粒径のpoly−Si薄膜が形成される。尚、両アニールと
も、アニール前の温度から設定アニール温度に達するま
での昇温速度を毎分20deg.よりも遅くして行う（毎分5d
eg.よりも遅くすると特に望ましい）。その理由とする
ところは、前記昇温速度よりも速く所定のアニール温度
まで昇温すると、特に300℃を越えてから顕著な現象で
あるが、ａ−Si薄膜中に欠陥を生じ易くなり、延いては
該薄膜の剥離を来す事もあるからである。尚、第一のア
ニールと第二のアニールとを合わせて以下これを固相成
長アニールと呼ぶ。続いて、熱酸化を行いpoly−Si薄膜
上にゲート絶縁膜であるSiO2102を約300〜500Å形成す
る（第１図（ｂ））。ここでは、熱酸化以外にスパッタ
法を用いてもよい。また、ゲート絶縁膜の材料としては
SiO2に限らず窒化シリコンその他の絶縁性シリコン化合
物でもよい。次にゲート電極103を形成する（第１図
（ｃ））。該ゲート電極材料としては、一般的に多結晶
シリコンが用いられている。該多結晶シリコン層の形成
方法としては、減圧CVD法で多結晶シリコン層を形成
し、PClO3等を用いた熱拡散法により、n+poly−Siを形
成する方法、プラズマCVD法等で、例えばＢ（ボロン）
若しくはＰ（燐）を不純物としてドープした非晶質シリ
コン層を形成し、550℃〜650℃程度の固相成長アニール
を２時間〜70時間程度行い、該非晶質シリコン層を多結
晶化することで、p+poly−Si若しくはn+poly−Siを形成
する（以下これを固相成長アニール法と呼ぶ）等の方法
がある。特に固相成長アニール法を用いてゲート電極を
形成した場合には、結晶粒径１〜２μｍ以上の結晶粒を
含む大粒径の多結晶シリコンが形成できるため、熱拡散
法を用いた場合よりも低抵抗の多結晶シリコンゲート電
極を得ることが出来ると言う利点がある。更にゲート電
極としてp+poly−Siを用いた場合は、チャネルイオンイ
ンプランテーション工程を省くことが出来ると言う利点
があるが、詳細は後述する。尚、固相成長アニール法を
用いる場合には、ゲート電極のパタニングの後に固相成
長アニールを行なっても良いし、固相成長アニールの後
にゲート電極のパタニングをしてもよい。続いて該ゲー
ト電極103をマスクとして不純物元素をイオン注入し
て、半導体領域101にソース領域104及びドレイン領域10
5及びチャネル領域106を形成する（第１図（ｃ））。前
記不純物元素としては、Ｐ（燐）、As（砒素）、または
Ｂ（ボロン）等が用いられている。次に第１図（ｄ）に
示すように層間絶縁膜107を積層する。続いて、前記ソ
ース領域104内及びドレイン領域105内の不純物活性化
と、前記層間絶縁膜107の緻密化の目的で、600℃〜1000
℃程度の熱処理を行なう。続いて、第１図（ｅ）に示す
ように層間絶縁膜にコンタクトホールを開け、ソース領
域104及びドレイン領域105の引き出し電極108及び109を
形成してTFTは完成する。
ここで完成したTFTの特性は、最初のPCVD法によるａ
−Siの成膜条件に大きく依存していることがわかった。
表１にRFパワーを変えた場合、表２に希釈率を変えた場
合、表３に基板温度を変えた場合の、代表的なTFT特性
であるON電流特性を示す。尚ここで言うON電流とは、pc
hTFTではドレイン電圧（Vd）−5V、ゲート電圧（Vg）−
14.5V印加時のドレイン電流の値であり、nchTFTではド
レイン電圧（Vd）5V、ゲート電圧（Vg）14.5V印加時の
ドレイン電流の値である。まずRFパワーについては表１
より、60mM/cm2以上で好ましいON電流特性が得られるこ
とが分かる。但し、RFパワーが250mW/cm2を越えるとプ
ラズマダメージによりａ−Si薄膜に気泡ができたり薄膜
自体の剥離などが起こるので、過剰なRFパワーは印加し
ない方が良い。表１の例でもRFパワーを160mW/cm2だけ
印加した試料には薄膜の極く狭い領域に気泡の存在が認
められるので、RFパワーの上限値はこの数値の辺りであ
る。即ち、好ましいON電流特性を得るためのRFパワーの
範囲は60〜160mW/cm2（望ましくは60〜127mW/cm2;膜の
剥離もなく好ましいON電流特性が得られる）であること
が分かる。次に希釈率に関しては、表２から好ましいON
電流特性を得るためには、内圧0.5Torrで1/10以上、内
圧0.8Torrで1/2〜1/6であることが分かる。但し、希釈
率が2/3を越えるとａ−Si薄膜の剥離が観察されるよう
になるので（希釈無しの試料では基板面積の20％が剥離
した）好ましいON電流特性を得るための希釈率の範囲は
1/10〜2/3（望ましくは1/6〜1/2;やはり膜の剥離もな
く、不純物を膜中に取り込みにくい、良好なON電流特性
のTFTが得られる）であることが分かる。尚、成膜ガス
としてＳ i2H6を用いた場合のH2希釈率（［Si2H6］／［H2］）
は、好ましいON電流特性を得るためには1/20〜1/2（望
ましくは1/18〜1/5）である。また、基板温度について
は表３から、RFパワーと同時に考える必要があることが
分かる。RFパワーが高くなると、良好なON電流特性を得
るための基板温度は下がる傾向にありRFパワー30mW/cm2
では180〜210℃、RFパワー60mW/cm2では150〜250℃（望
ましくは180〜210℃；膜堆積速度が安定していて、粉状
膜となったり膜の剥離を来すことが無い）、RFパワー96
mW/cm2では180℃以下が適正な範囲と考えられる。ま
た、RFパワー、希釈率、基板温度の三変数を同時に鑑
み、最も良好なON電流特性が得られる範囲は、RFパワー
60〜96mW/cm2、希釈率1/6〜1/2、基板温度180〜210℃で
あることが分かる。
−Siの成膜条件に大きく依存していることがわかった。
表１にRFパワーを変えた場合、表２に希釈率を変えた場
合、表３に基板温度を変えた場合の、代表的なTFT特性
であるON電流特性を示す。尚ここで言うON電流とは、pc
hTFTではドレイン電圧（Vd）−5V、ゲート電圧（Vg）−
14.5V印加時のドレイン電流の値であり、nchTFTではド
レイン電圧（Vd）5V、ゲート電圧（Vg）14.5V印加時の
ドレイン電流の値である。まずRFパワーについては表１
より、60mM/cm2以上で好ましいON電流特性が得られるこ
とが分かる。但し、RFパワーが250mW/cm2を越えるとプ
ラズマダメージによりａ−Si薄膜に気泡ができたり薄膜
自体の剥離などが起こるので、過剰なRFパワーは印加し
ない方が良い。表１の例でもRFパワーを160mW/cm2だけ
印加した試料には薄膜の極く狭い領域に気泡の存在が認
められるので、RFパワーの上限値はこの数値の辺りであ
る。即ち、好ましいON電流特性を得るためのRFパワーの
範囲は60〜160mW/cm2（望ましくは60〜127mW/cm2;膜の
剥離もなく好ましいON電流特性が得られる）であること
が分かる。次に希釈率に関しては、表２から好ましいON
電流特性を得るためには、内圧0.5Torrで1/10以上、内
圧0.8Torrで1/2〜1/6であることが分かる。但し、希釈
率が2/3を越えるとａ−Si薄膜の剥離が観察されるよう
になるので（希釈無しの試料では基板面積の20％が剥離
した）好ましいON電流特性を得るための希釈率の範囲は
1/10〜2/3（望ましくは1/6〜1/2;やはり膜の剥離もな
く、不純物を膜中に取り込みにくい、良好なON電流特性
のTFTが得られる）であることが分かる。尚、成膜ガス
としてＳ i2H6を用いた場合のH2希釈率（［Si2H6］／［H2］）
は、好ましいON電流特性を得るためには1/20〜1/2（望
ましくは1/18〜1/5）である。また、基板温度について
は表３から、RFパワーと同時に考える必要があることが
分かる。RFパワーが高くなると、良好なON電流特性を得
るための基板温度は下がる傾向にありRFパワー30mW/cm2
では180〜210℃、RFパワー60mW/cm2では150〜250℃（望
ましくは180〜210℃；膜堆積速度が安定していて、粉状
膜となったり膜の剥離を来すことが無い）、RFパワー96
mW/cm2では180℃以下が適正な範囲と考えられる。ま
た、RFパワー、希釈率、基板温度の三変数を同時に鑑
み、最も良好なON電流特性が得られる範囲は、RFパワー
60〜96mW/cm2、希釈率1/6〜1/2、基板温度180〜210℃で
あることが分かる。
さて、ゲート電極としてp+poly−Siを用いた場合の利
点について、以下に説明する。従来の水素化poly−Siは
キャリアとして電子を極く少量含むため、デート電極と
してｎ型poly−Siを使用すると、ｐチャネルTFTの場合
は問題が無いが、ｎチャネルTFTではスレッシュホール
ド電圧が−1Vほどにずれ込む現象がみられる。これをオ
フ電流を上げる結果につながり、発熱若しくは消費電力
の肥大につながるため望ましくない。このため従来は、
ゲート絶縁膜とチャネル領域との界面付近にある電荷を
打ち消すためのチャネル処理工程を必要としていた。し
かし、主たるチャネル処理工程であるチャネルドーピン
グはドープ量の制御が難しく、ドーピング過剰による膜
質劣化から、TFT作動時電流の低下などもしばしば起こ
る。本発明のｐ型poly−Si薄膜となったｐ型ａ−Si薄膜
のパタニングによるゲート電極を用いれば、ｎチャネル
TFTばかりでなくｐチャネルTFTに於いてもスレッシュホ
ールド電圧のずれ込みは起こらないのでチャネル処理工
程を省くことが出来、且つ特性の良いTFTを得ることが
出来る。
点について、以下に説明する。従来の水素化poly−Siは
キャリアとして電子を極く少量含むため、デート電極と
してｎ型poly−Siを使用すると、ｐチャネルTFTの場合
は問題が無いが、ｎチャネルTFTではスレッシュホール
ド電圧が−1Vほどにずれ込む現象がみられる。これをオ
フ電流を上げる結果につながり、発熱若しくは消費電力
の肥大につながるため望ましくない。このため従来は、
ゲート絶縁膜とチャネル領域との界面付近にある電荷を
打ち消すためのチャネル処理工程を必要としていた。し
かし、主たるチャネル処理工程であるチャネルドーピン
グはドープ量の制御が難しく、ドーピング過剰による膜
質劣化から、TFT作動時電流の低下などもしばしば起こ
る。本発明のｐ型poly−Si薄膜となったｐ型ａ−Si薄膜
のパタニングによるゲート電極を用いれば、ｎチャネル
TFTばかりでなくｐチャネルTFTに於いてもスレッシュホ
ールド電圧のずれ込みは起こらないのでチャネル処理工
程を省くことが出来、且つ特性の良いTFTを得ることが
出来る。
［発明の効果］ 本発明の薄膜半導体装置の製造方法によれば、結晶粒
径が大きく結晶粒界界面に不純物を捕獲しにくいSi薄膜
を成膜することが出来る。そして、本発明の薄膜半導体
装置の製造方法によれば、良好な特性を持つ半導体薄膜
を従来の工程よりも容易に製造できるので、歩留りの向
上、製造時間の短縮も達成できる。
径が大きく結晶粒界界面に不純物を捕獲しにくいSi薄膜
を成膜することが出来る。そして、本発明の薄膜半導体
装置の製造方法によれば、良好な特性を持つ半導体薄膜
を従来の工程よりも容易に製造できるので、歩留りの向
上、製造時間の短縮も達成できる。
第１図（ａ）〜（ｅ）は本発明の実施例に於ける薄膜半
導体装置の製造工程図の一例である。 100……石英基板 101……半導体領域 102……ゲート絶縁膜 103……ゲート電極 104……ソース領域 105……ドレイン領域 106……チャネル領域 107……層間絶縁膜 108・109……引き出し電極
導体装置の製造工程図の一例である。 100……石英基板 101……半導体領域 102……ゲート絶縁膜 103……ゲート電極 104……ソース領域 105……ドレイン領域 106……チャネル領域 107……層間絶縁膜 108・109……引き出し電極
Claims (2)
- 【請求項１】基板上に非晶質半導体薄膜をプラズマCVD
法を用いて形成する工程と、 該薄膜をアニールして多結晶化する工程とを少なくとも
有する薄膜半導体装置の製造方法であって、 前記非晶質半導体薄膜をプラズマCVD法を用いて形成す
る工程は、RF電源の高周波電源電力の範囲が60〜160mW/
cm2、原料ガスとしてSiH4を用いて成膜ガスの希釈率の
範囲が1/10〜2/3、及び基板温度の範囲が150〜250℃、
の条件下にて行われることを特徴とする半導体装置の製
造方法。 - 【請求項２】基板上に非晶質半導体薄膜をプラズマCVD
法を用いて形成する工程と、 該薄膜をアニールして多結晶化する工程とを少なくとも
有する薄膜半導体装置の製造方法であって、 前記非晶質半導体薄膜をプラズマCVD法を用いて形成す
る工程は、RF電源の高周波電源電力の範囲が60〜96mW/c
m2、原料ガスとしてSiH4を用いて成膜ガスの希釈率の範
囲が1/6〜1/2、及び基板温度の範囲が180〜210℃、の条
件下にて行われることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311776A JP3055170B2 (ja) | 1990-11-17 | 1990-11-17 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311776A JP3055170B2 (ja) | 1990-11-17 | 1990-11-17 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186612A JPH04186612A (ja) | 1992-07-03 |
| JP3055170B2 true JP3055170B2 (ja) | 2000-06-26 |
Family
ID=18021335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311776A Expired - Fee Related JP3055170B2 (ja) | 1990-11-17 | 1990-11-17 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055170B2 (ja) |
-
1990
- 1990-11-17 JP JP2311776A patent/JP3055170B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04186612A (ja) | 1992-07-03 |
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