JPH04186635A - 薄膜半導体装置及びその製造方法 - Google Patents
薄膜半導体装置及びその製造方法Info
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- JPH04186635A JPH04186635A JP31177590A JP31177590A JPH04186635A JP H04186635 A JPH04186635 A JP H04186635A JP 31177590 A JP31177590 A JP 31177590A JP 31177590 A JP31177590 A JP 31177590A JP H04186635 A JPH04186635 A JP H04186635A
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Landscapes
- Recrystallisation Techniques (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、薄膜半導体装置及びその製造方法に関する。
[従来の技術]
近年、大型で高解像度のアクティブマトリクス液晶表示
パネル、高速で高解像度の密着型イメージセンサ、3次
元IC等への実現に向けて、ガラス、石英などの絶縁性
非結晶基板や、多酸化珪素(Si、Ox・Xは1〜3)
などの絶縁性非結晶層上に、高性能な半導体素子を形成
する試みがなされている。特に、大型の液晶表示パネル
に於いては、低コストの要求□を満たすために、廉価な
低−融点ガラス基板上に薄膜トランジスタ(TPT)を
形成し駆動素子とすることが必須の要求になりつつある
。
パネル、高速で高解像度の密着型イメージセンサ、3次
元IC等への実現に向けて、ガラス、石英などの絶縁性
非結晶基板や、多酸化珪素(Si、Ox・Xは1〜3)
などの絶縁性非結晶層上に、高性能な半導体素子を形成
する試みがなされている。特に、大型の液晶表示パネル
に於いては、低コストの要求□を満たすために、廉価な
低−融点ガラス基板上に薄膜トランジスタ(TPT)を
形成し駆動素子とすることが必須の要求になりつつある
。
非晶質シリコン(以下a−6i)薄膜をアニールして多
結晶シリコンく以下p(+1y−3i)薄膜化すること
を、以下固相成長と呼ぶ。
結晶シリコンく以下p(+1y−3i)薄膜化すること
を、以下固相成長と呼ぶ。
従来、a−3i薄膜の固相成長により大粒径化したpo
ly−3i薄膜を用いて、TPTのチャネル領域を形成
する試みはあったものの、a−3i薄膜が物質構造由来
で包含する水素の脱敵工程に於いて該薄膜の空洞化を防
ぐ有力な方法がなかった。そのため、該薄膜によって形
成されたチャネル領域の抵抗率は、poly−3iを減
圧下化学気相成長法(以下LPCVD法)などにより積
層した薄膜の抵vL率よりかなり高かった。言葉をかえ
れば、TPTを駆動素子としてとらえた場合、待機中に
消費する電力(オフ電流)が高くなってしまっていた。
ly−3i薄膜を用いて、TPTのチャネル領域を形成
する試みはあったものの、a−3i薄膜が物質構造由来
で包含する水素の脱敵工程に於いて該薄膜の空洞化を防
ぐ有力な方法がなかった。そのため、該薄膜によって形
成されたチャネル領域の抵抗率は、poly−3iを減
圧下化学気相成長法(以下LPCVD法)などにより積
層した薄膜の抵vL率よりかなり高かった。言葉をかえ
れば、TPTを駆動素子としてとらえた場合、待機中に
消費する電力(オフ電流)が高くなってしまっていた。
また、一般に固相成長に於いては、非活性な元素、特に
酸素および炭素および窒素が不純物として混入すると、
pc)ly−8i薄膜となるまでに要するアニール時間
の長時間化、得られる該薄膜の結晶粒径の微小化、キャ
リアの捕獲による該薄膜の易動度の低下及び抵抗率の増
大を招くことが知られている。Si薄膜をLPCVD法
などにより積層する場合には、500°C以上の比較的
高温域に於いては、酸素の不純物濃度および炭素の不純
物濃度および窒素の不純物濃度の総計濃度(以下不純物
総計濃度)は下がるものの、既に微小粒径のpoly−
3i薄膜になっていて固相成長は臼来す、かと言ってa
−3i薄膜を得るために濃度を下げると、膜積層速度が
大幅に減り不純物総計濃度が増大して同相成長には向か
なくなってしまう。即ち、通常のLPCVD法などによ
り積層したpoly−3i薄膜は、抵抗率の点では有利
なものの、LPCVD法などはより大粒径のpOly−
3i薄膜を得ることを目的とした同相成長法のためのa
−3i薄膜の積層には向いていない。
酸素および炭素および窒素が不純物として混入すると、
pc)ly−8i薄膜となるまでに要するアニール時間
の長時間化、得られる該薄膜の結晶粒径の微小化、キャ
リアの捕獲による該薄膜の易動度の低下及び抵抗率の増
大を招くことが知られている。Si薄膜をLPCVD法
などにより積層する場合には、500°C以上の比較的
高温域に於いては、酸素の不純物濃度および炭素の不純
物濃度および窒素の不純物濃度の総計濃度(以下不純物
総計濃度)は下がるものの、既に微小粒径のpoly−
3i薄膜になっていて固相成長は臼来す、かと言ってa
−3i薄膜を得るために濃度を下げると、膜積層速度が
大幅に減り不純物総計濃度が増大して同相成長には向か
なくなってしまう。即ち、通常のLPCVD法などによ
り積層したpoly−3i薄膜は、抵抗率の点では有利
なものの、LPCVD法などはより大粒径のpOly−
3i薄膜を得ることを目的とした同相成長法のためのa
−3i薄膜の積層には向いていない。
[発明が解決しようとする課題]
そこで、本発明はより短い時間でa−3i薄膜をより結
晶粒径の大きいpoly−Si薄膜とし、且つTPTの
オフ電流特性を改善しようとするものであり、その目的
とするところは、より高性能の薄膜半導体装置及びその
製造方法を提供するところにある。
晶粒径の大きいpoly−Si薄膜とし、且つTPTの
オフ電流特性を改善しようとするものであり、その目的
とするところは、より高性能の薄膜半導体装置及びその
製造方法を提供するところにある。
[課題を解決するための手段 1
(1)本発明の薄膜半導体装置は、薄膜半導体装置の主
要部が非単結晶半導体より構成される薄膜半導体装置に
於いて、チャネル領域の非単結晶半導体に対する該領域
に含まれる酸素の不純物濃度および炭素の不純物濃度お
よび窒素の不純物濃度の総計濃度の範囲が1xlO17
個/cm”〜1×1019個/c11]3であることを
特徴とする。
要部が非単結晶半導体より構成される薄膜半導体装置に
於いて、チャネル領域の非単結晶半導体に対する該領域
に含まれる酸素の不純物濃度および炭素の不純物濃度お
よび窒素の不純物濃度の総計濃度の範囲が1xlO17
個/cm”〜1×1019個/c11]3であることを
特徴とする。
(2)また、本発明の薄膜半導体装置の製造方法は非晶
質半導体薄膜を形成する工程と、該薄膜栃アニールして
多結晶半導体薄膜化する工程とを少’tiくとも含む薄
膜半導体装置の製造方法によって、結晶粒径1μm以上
の結晶粒を含む半導体から成る電界効果トランジスタの
半導体領域を形成したことを特徴とする。
質半導体薄膜を形成する工程と、該薄膜栃アニールして
多結晶半導体薄膜化する工程とを少’tiくとも含む薄
膜半導体装置の製造方法によって、結晶粒径1μm以上
の結晶粒を含む半導体から成る電界効果トランジスタの
半導体領域を形成したことを特徴とする。
(3)また、本発明の薄膜半導体装置の製造方法は前記
2記載の薄膜半導体装置の製造方法によって、前記総計
濃度の範囲が1xlO17個/cm3〜1×1019個
/cm:lであるチャネル領域を形成したことを特徴と
する。
2記載の薄膜半導体装置の製造方法によって、前記総計
濃度の範囲が1xlO17個/cm3〜1×1019個
/cm:lであるチャネル領域を形成したことを特徴と
する。
(4)また、本発明の薄膜半導体装置の製造方法は前記
2記載の薄膜半導体装置の製造方法によって、前記総計
濃度の範囲がl x l Q 19個/cm’〜1×1
02′1個/cm”であるチャネル領域を形成し、且つ
、ドーパントの活性化アニールを二段階で行なったこと
を特徴とする薄膜半導体装置の製造方法。
2記載の薄膜半導体装置の製造方法によって、前記総計
濃度の範囲がl x l Q 19個/cm’〜1×1
02′1個/cm”であるチャネル領域を形成し、且つ
、ドーパントの活性化アニールを二段階で行なったこと
を特徴とする薄膜半導体装置の製造方法。
[実施例]
第1図(a)〜(e)は、本発明の実施例における薄膜
半導体装置の製造工程図の一例である。
半導体装置の製造工程図の一例である。
この第1図においては、薄膜半導体素子としてTFT番
形酸形成場合を例示している。
形酸形成場合を例示している。
まず、石英基板上100にプラズマCVD法(PCVD
法)により、真性a−3i薄膜を約800〜1500人
種層する。このとき該薄膜中に含まれる不純物総計濃度
はlX1017個/cm3〜1xio19個/cm3程
度である(6x101o個/cm3以下で特に望ましい
)。成膜方法はPCVD法に限定されるものではなく、
不純物総計濃度を限定したところが重要である。該a−
3i薄膜の積層工程に於いては、PCVD法以外にLP
CVD法、μ波プラズマCVD法、スパッタ法などを用
いてもよいし、また、真性poly−3i (若しくは
p型poly−3i、若しくはn型poly−3i)薄
膜中へSiイオンインプランテーションを行うなどして
もよい。本実施例では、PCVD法の場合を説明する。
法)により、真性a−3i薄膜を約800〜1500人
種層する。このとき該薄膜中に含まれる不純物総計濃度
はlX1017個/cm3〜1xio19個/cm3程
度である(6x101o個/cm3以下で特に望ましい
)。成膜方法はPCVD法に限定されるものではなく、
不純物総計濃度を限定したところが重要である。該a−
3i薄膜の積層工程に於いては、PCVD法以外にLP
CVD法、μ波プラズマCVD法、スパッタ法などを用
いてもよいし、また、真性poly−3i (若しくは
p型poly−3i、若しくはn型poly−3i)薄
膜中へSiイオンインプランテーションを行うなどして
もよい。本実施例では、PCVD法の場合を説明する。
PCVD法では、a−3i薄膜の成膜ガスとしてSiH
4及びN2ガスを用いた。
4及びN2ガスを用いた。
該a−3i薄膜の成膜条件は、基板濃度180〜250
℃、真空槽内圧(、以下内圧)0.8Torrで、周波
数1’3.56MHzのRF電源を用いた。また、S
i H4、N2の流量比は[5iHal/[N2]:1
76となるように設定した。但し、成膜条件はこれに限
定されるものではない、このa−3i薄膜をTFTの半
導体領域101にパタニングした後、固相成長法または
アニールなどの手段により大粒径化する(第1図(a)
)。この場合、大粒径化の後にパタニングしてもよい。
℃、真空槽内圧(、以下内圧)0.8Torrで、周波
数1’3.56MHzのRF電源を用いた。また、S
i H4、N2の流量比は[5iHal/[N2]:1
76となるように設定した。但し、成膜条件はこれに限
定されるものではない、このa−3i薄膜をTFTの半
導体領域101にパタニングした後、固相成長法または
アニールなどの手段により大粒径化する(第1図(a)
)。この場合、大粒径化の後にパタニングしてもよい。
また、大粒径化により、該a−3i薄膜は多結晶薄膜化
(poly−3i薄膜化)する。以下に大粒径化のアニ
ールの方法を示す。アニールは、第一のアニールと、第
二のアニールとからなり、両アニールとも不活性ガスを
用いて行う。本実施例では両アニールとも不活性ガスと
してN2を用いたが不活性ガスはこれに限定されるもの
ではない。まず、アニールに際してはアニール炉の予熱
は最低限に抑え低温挿入を行う。大量生産に於いては、
連続工程となるため直前バッチの余熱が残っていること
も考えられるが、この場合でも一旦炉を冷やして低温挿
入する方が望ましい。第一のアニールは、a−5i薄膜
が大気中に取りaされた場合酸素等を吸着し、以って該
薄膜の膜買但下をもたらすことを防止することを主たる
目的として行う。a−3i薄膜の成膜後のアニール工程
は連続工程則ち真空槽をブレイクせずに窒素ガスを導入
しそのまま熱処理する工程であることが望ましく、その
場合第一のアニールは省くこともできる。第一のアニー
ルは熱処理濃度300°C以上が望ましく、400〜5
00℃で特に大きな効果が得られた。尚、該薄膜の緻密
化のみを目的とするならば熱処理濃度300℃未満でも
効果がある。第二のアニールは、a−3i薄膜を大粒径
化することを目的として行う。第二のアニールは熱処理
濃度550〜650″Cで数時間〜72時間行ったが、
特に4o時間以上で望ましい効果が得られた。第二のア
ニールによって、水素の脱離と結晶成長が起こり、1〜
3μm(40時間以上で2〜3μm)の大粒径のpol
y−8i薄膜が形成される。尚、両アニールとも、アニ
ール前の濃度がら設定アニール濃度に達するまでの昇温
速度を毎分20deg、 よりも遅くして行う(毎分
5 d e g、 よりも遅くすると特に望ましい)
、その理由とするところは、前記昇温速度よりも速く所
定のアニール濃度まで昇温すると、特に300℃を越え
てから顕著な現象であるが、a−3i薄膜中に欠陥を生
じ易くなり、延いては該薄膜の剥離を来す事もあるから
である。尚、第二のアニールは以下これを固相成長アニ
ールと呼ぶ。このとき、得られたpoly−3i薄膜の
結晶粒径の大きさは1μm〜3μm程度であり、中には
数μm程度まで成長した結晶粒もある。また結晶部分の
総和が該薄膜に占める体積比(以下結晶体積比)は90
%を越える。ここまで結晶粒の成長が進むのは、a−3
i薄膜成膜時の不純物総計濃度がlX1017〜1×1
019個/cm3(6x 1018個/cm’以下で特
に望ましい)と低いためである。該濃度が1×1019
個/cm3を越える従来のLPCVD法などによる成膜
では結晶粒径は1μm程度までしか成長せず、結晶体積
比も70〜80%で頭打ちとなっている。また固相成長
アニールによる大粒径化に要する時間も、結晶体積比6
0%の点で比較して、後者従来法では30〜40時間と
長かったのに対し、前者本発明では12〜18時間と、
飛躍的な工程時間の短縮ができる。尚、不純物総計濃度
を小さくするためには、前記a−3i薄膜を成膜する真
空槽を、到達真空度4xlO−7Torr 〜1xlO
−5T。
(poly−3i薄膜化)する。以下に大粒径化のアニ
ールの方法を示す。アニールは、第一のアニールと、第
二のアニールとからなり、両アニールとも不活性ガスを
用いて行う。本実施例では両アニールとも不活性ガスと
してN2を用いたが不活性ガスはこれに限定されるもの
ではない。まず、アニールに際してはアニール炉の予熱
は最低限に抑え低温挿入を行う。大量生産に於いては、
連続工程となるため直前バッチの余熱が残っていること
も考えられるが、この場合でも一旦炉を冷やして低温挿
入する方が望ましい。第一のアニールは、a−5i薄膜
が大気中に取りaされた場合酸素等を吸着し、以って該
薄膜の膜買但下をもたらすことを防止することを主たる
目的として行う。a−3i薄膜の成膜後のアニール工程
は連続工程則ち真空槽をブレイクせずに窒素ガスを導入
しそのまま熱処理する工程であることが望ましく、その
場合第一のアニールは省くこともできる。第一のアニー
ルは熱処理濃度300°C以上が望ましく、400〜5
00℃で特に大きな効果が得られた。尚、該薄膜の緻密
化のみを目的とするならば熱処理濃度300℃未満でも
効果がある。第二のアニールは、a−3i薄膜を大粒径
化することを目的として行う。第二のアニールは熱処理
濃度550〜650″Cで数時間〜72時間行ったが、
特に4o時間以上で望ましい効果が得られた。第二のア
ニールによって、水素の脱離と結晶成長が起こり、1〜
3μm(40時間以上で2〜3μm)の大粒径のpol
y−8i薄膜が形成される。尚、両アニールとも、アニ
ール前の濃度がら設定アニール濃度に達するまでの昇温
速度を毎分20deg、 よりも遅くして行う(毎分
5 d e g、 よりも遅くすると特に望ましい)
、その理由とするところは、前記昇温速度よりも速く所
定のアニール濃度まで昇温すると、特に300℃を越え
てから顕著な現象であるが、a−3i薄膜中に欠陥を生
じ易くなり、延いては該薄膜の剥離を来す事もあるから
である。尚、第二のアニールは以下これを固相成長アニ
ールと呼ぶ。このとき、得られたpoly−3i薄膜の
結晶粒径の大きさは1μm〜3μm程度であり、中には
数μm程度まで成長した結晶粒もある。また結晶部分の
総和が該薄膜に占める体積比(以下結晶体積比)は90
%を越える。ここまで結晶粒の成長が進むのは、a−3
i薄膜成膜時の不純物総計濃度がlX1017〜1×1
019個/cm3(6x 1018個/cm’以下で特
に望ましい)と低いためである。該濃度が1×1019
個/cm3を越える従来のLPCVD法などによる成膜
では結晶粒径は1μm程度までしか成長せず、結晶体積
比も70〜80%で頭打ちとなっている。また固相成長
アニールによる大粒径化に要する時間も、結晶体積比6
0%の点で比較して、後者従来法では30〜40時間と
長かったのに対し、前者本発明では12〜18時間と、
飛躍的な工程時間の短縮ができる。尚、不純物総計濃度
を小さくするためには、前記a−3i薄膜を成膜する真
空槽を、到達真空度4xlO−7Torr 〜1xlO
−5T。
rr (2xlO−6Torr以下が特に望ましい)程
度まで真空化する。この真空化は、a−3i薄膜中の不
純物総計濃度を減少させる上で特に重要な要素の一つで
ある。また、結晶粒の成長を阻害する要因として最も大
きく寄与する元素は酸素であるが、酸素だけの不純物濃
度を前記不純物総計濃度まで減少させても、炭素の不純
物濃度及び窒素の不純物濃度が合わせてI X 10
’9個/cm3を越えていると従来のLPCVD法など
による成膜の場合と同程度の結晶粒径・結晶体積比にし
かならない。即ち、酸素・炭素・窒素の不純物濃度はバ
ラバラにではなく、総計として制限することが重要であ
る。但し、炭素・窒素が不純物として混入した場合は、
酸素が不純物として混入した場合に比べて、後に述べる
オフ電流の二段階活性化アニールによる回復が若干良い
。また、成膜ガスの純度若しくは成膜ガス及びドーピン
グガスの純度を上げると、更に不純物総計濃度は減少し
、更に大粒径のpoly−3i薄膜を得ることが出来る
。
度まで真空化する。この真空化は、a−3i薄膜中の不
純物総計濃度を減少させる上で特に重要な要素の一つで
ある。また、結晶粒の成長を阻害する要因として最も大
きく寄与する元素は酸素であるが、酸素だけの不純物濃
度を前記不純物総計濃度まで減少させても、炭素の不純
物濃度及び窒素の不純物濃度が合わせてI X 10
’9個/cm3を越えていると従来のLPCVD法など
による成膜の場合と同程度の結晶粒径・結晶体積比にし
かならない。即ち、酸素・炭素・窒素の不純物濃度はバ
ラバラにではなく、総計として制限することが重要であ
る。但し、炭素・窒素が不純物として混入した場合は、
酸素が不純物として混入した場合に比べて、後に述べる
オフ電流の二段階活性化アニールによる回復が若干良い
。また、成膜ガスの純度若しくは成膜ガス及びドーピン
グガスの純度を上げると、更に不純物総計濃度は減少し
、更に大粒径のpoly−3i薄膜を得ることが出来る
。
続いて、熱酸化を行いpoly−3i薄膜上にゲート絶
縁膜である5i02102を約300〜500人形成す
る(第1図(b))。ここでは、熱酸化以外にスパッタ
法を用いてもよい。また、ゲート絶縁膜の材料としては
5i02に限らず窒化シリコンその他の絶縁性シリコン
化合物でもよい。次に第1図(C)に示すようにゲート
電極103を形成する。該ゲート電極材料としては、一
般的に多結晶シリコンが用いられている。該多結晶シリ
コン層の形成方法としては、減圧CVD法で多結晶シリ
コン層を形成し、PC103等を用いた熱拡散法により
、n”poly−8iを形成する方法、プラズマCVD
法等で、例えば前記a−3i薄膜と成膜条件を同じよう
にして、B(ボロン)若しくはP (gJ)をドーパン
トとしてドープした非晶質シリコン層を形成し、550
℃〜650℃程度の同相成長アニールを2時間〜70時
間程度行い、該非晶質シリコン層を多結晶化することで
、p“poly−3i若しくはn”poly−3iを形
成するく以下これを固相成長アニール法と呼ぶ)等の方
法がある。特に固相成長アニール法を用いてゲート電極
を形成した場合には、結晶粒径1〜2μm以上の結晶粒
を含む大粒径の多結晶シリコンが形成できるため、熱拡
散法を用いた場合よりも低抵抗の多結晶シリコンゲート
電極を得ることが出来ると言う利点がある。更にゲート
電極としてp”poly−8iを用いた場合は、チャネ
ルイオンインブランテーション工程を省くことが8来る
と言う利点があるが1.詳細は後述する。尚、固相成長
アニール法を用いる場合には、ゲート電極のパタニング
の後に固相成長アニールを行なっても良いし、固相成長
アニールの後にゲート電極のパタニングをしてもよい、
続いて該ゲート電極103をマスクとしてドーパントを
イオン注入して、半導体領域101にソース領域104
及びドレイン領域105及びチャネル領域106を形成
する。
縁膜である5i02102を約300〜500人形成す
る(第1図(b))。ここでは、熱酸化以外にスパッタ
法を用いてもよい。また、ゲート絶縁膜の材料としては
5i02に限らず窒化シリコンその他の絶縁性シリコン
化合物でもよい。次に第1図(C)に示すようにゲート
電極103を形成する。該ゲート電極材料としては、一
般的に多結晶シリコンが用いられている。該多結晶シリ
コン層の形成方法としては、減圧CVD法で多結晶シリ
コン層を形成し、PC103等を用いた熱拡散法により
、n”poly−8iを形成する方法、プラズマCVD
法等で、例えば前記a−3i薄膜と成膜条件を同じよう
にして、B(ボロン)若しくはP (gJ)をドーパン
トとしてドープした非晶質シリコン層を形成し、550
℃〜650℃程度の同相成長アニールを2時間〜70時
間程度行い、該非晶質シリコン層を多結晶化することで
、p“poly−3i若しくはn”poly−3iを形
成するく以下これを固相成長アニール法と呼ぶ)等の方
法がある。特に固相成長アニール法を用いてゲート電極
を形成した場合には、結晶粒径1〜2μm以上の結晶粒
を含む大粒径の多結晶シリコンが形成できるため、熱拡
散法を用いた場合よりも低抵抗の多結晶シリコンゲート
電極を得ることが出来ると言う利点がある。更にゲート
電極としてp”poly−8iを用いた場合は、チャネ
ルイオンインブランテーション工程を省くことが8来る
と言う利点があるが1.詳細は後述する。尚、固相成長
アニール法を用いる場合には、ゲート電極のパタニング
の後に固相成長アニールを行なっても良いし、固相成長
アニールの後にゲート電極のパタニングをしてもよい、
続いて該ゲート電極103をマスクとしてドーパントを
イオン注入して、半導体領域101にソース領域104
及びドレイン領域105及びチャネル領域106を形成
する。
前記ドーパントとしては、P(燐)、As(砒素)、ま
たはB(ボロン)等が用いられているa 次に第1図(
d)に示すように層間絶縁膜107を積層する。続いて
、前記ソース領域104内及びドレイン領域105内の
ドーパント活性化と、前記層間絶縁膜107の緻密化の
目的で、600℃〜1000℃程度の熱処理(以下活性
化アニール)を行なう。続いて、第1図(e)に示すよ
うに層間絶縁膜にコンタクトホールを開け、ソース領域
104及びドレイン領域105の引きaし電極108及
び109を形成してTPTは完成する。
たはB(ボロン)等が用いられているa 次に第1図(
d)に示すように層間絶縁膜107を積層する。続いて
、前記ソース領域104内及びドレイン領域105内の
ドーパント活性化と、前記層間絶縁膜107の緻密化の
目的で、600℃〜1000℃程度の熱処理(以下活性
化アニール)を行なう。続いて、第1図(e)に示すよ
うに層間絶縁膜にコンタクトホールを開け、ソース領域
104及びドレイン領域105の引きaし電極108及
び109を形成してTPTは完成する。
ところで、このようにして得られたTPTのオフ電流特
性を調べてみると、a−8i薄膜成膜時に該薄膜に含ま
れる不純物総計濃度が1×1019〜1×1020個/
crn3程度である従来のTPT (以下従来TPT)
のオフ電流(トランジスタサイズL / W = 5
μm / l 0μmのPChで1〜3x10−11A
、L/W=6μm/10μmのnchで1〜4 X 1
0−1OA程度)と比較して、前託不純物漬度が1×1
017〜1×10!9個/cm3のTPT (以下低不
純物濃度TPT)では、pchで1/3〜115、nc
hで1/8〜1/20にまで減少していることが分かっ
た。また、従来TPTであっても、オフ電流を減少させ
る方法も同時に分かった。その方法とは、活性化アニー
ルを2回に分けて行なうことである(以下二段階活性化
アニール)。
性を調べてみると、a−8i薄膜成膜時に該薄膜に含ま
れる不純物総計濃度が1×1019〜1×1020個/
crn3程度である従来のTPT (以下従来TPT)
のオフ電流(トランジスタサイズL / W = 5
μm / l 0μmのPChで1〜3x10−11A
、L/W=6μm/10μmのnchで1〜4 X 1
0−1OA程度)と比較して、前託不純物漬度が1×1
017〜1×10!9個/cm3のTPT (以下低不
純物濃度TPT)では、pchで1/3〜115、nc
hで1/8〜1/20にまで減少していることが分かっ
た。また、従来TPTであっても、オフ電流を減少させ
る方法も同時に分かった。その方法とは、活性化アニー
ルを2回に分けて行なうことである(以下二段階活性化
アニール)。
1凹目の活性化アニールは窒素雰囲気中で600〜80
0°Cの濃度範囲で2〜20時間、2凹目の活性化アニ
ールは同じく窒素雰囲気中で850〜1050°Cの濃
度範囲で20分〜1時間行なった。
0°Cの濃度範囲で2〜20時間、2凹目の活性化アニ
ールは同じく窒素雰囲気中で850〜1050°Cの濃
度範囲で20分〜1時間行なった。
その結果オフ電流は、1回で活性化アニールを行なった
従来TPTの場合に比べて、pchで1/2〜1/4、
nchで1/3〜1/10にまで減少した。即ち、従来
TPTの場合には低不純物濃度TPTの場合に比べて効
果はやや小さいものの、不純物総計濃度が高くとも二段
階活性化アニールを行うことによってオフ電流を低減で
きるという点で大きな効果がある。また、不純物総計濃
度がlX1020個/cm3を越える場合でも、二段階
活性化アニールの効果はあるが、その効果は微々たるも
のになる。
従来TPTの場合に比べて、pchで1/2〜1/4、
nchで1/3〜1/10にまで減少した。即ち、従来
TPTの場合には低不純物濃度TPTの場合に比べて効
果はやや小さいものの、不純物総計濃度が高くとも二段
階活性化アニールを行うことによってオフ電流を低減で
きるという点で大きな効果がある。また、不純物総計濃
度がlX1020個/cm3を越える場合でも、二段階
活性化アニールの効果はあるが、その効果は微々たるも
のになる。
ここで従来TPTのオフ電流発生の機構としては、次の
2つの要因が考えられる。
2つの要因が考えられる。
■ 不純物の存在により、固相成長が阻暑され、チャネ
ル領域の未結晶部分に多数の電子−正孔対発生準位がで
きてしまった。
ル領域の未結晶部分に多数の電子−正孔対発生準位がで
きてしまった。
■ 不純物の存在が電子−正孔対の発生に直接寄与して
いる。
いる。
活性化アニールは、ソース・ドレイン領域内のドーパン
トの活性化を目的として行う工程だが、■とじて考えれ
ば未結晶部分の再結晶化を促す効果があり、■とじて考
えれば、結晶部分からの不純物原子の押し臼しく不純物
による電子−正孔対発生準位の不活性化)の効果がある
工程とも見なせる。この考え方は活性化アニール工程を
二段階活性化アニールとする事でオフ電流を減少させる
ことができるという、前記の結果を裏付けている。
トの活性化を目的として行う工程だが、■とじて考えれ
ば未結晶部分の再結晶化を促す効果があり、■とじて考
えれば、結晶部分からの不純物原子の押し臼しく不純物
による電子−正孔対発生準位の不活性化)の効果がある
工程とも見なせる。この考え方は活性化アニール工程を
二段階活性化アニールとする事でオフ電流を減少させる
ことができるという、前記の結果を裏付けている。
尚、この二段階活性化アニールは、低不純物濃度TFT
の場合も若干効果がある。前記同様の二段階活性化アニ
ールを行なうことにより、オフ電流は従来TPTの場合
に比べて、pchで1/6〜1/15、nchで1/2
5〜1/100にまで減少した。但し、低不純物濃度T
FTの場合は、もともと前記不純物総計濃度が低いため
、二段階活性化アニールの効果はそれほど顕著には現わ
れていない。
の場合も若干効果がある。前記同様の二段階活性化アニ
ールを行なうことにより、オフ電流は従来TPTの場合
に比べて、pchで1/6〜1/15、nchで1/2
5〜1/100にまで減少した。但し、低不純物濃度T
FTの場合は、もともと前記不純物総計濃度が低いため
、二段階活性化アニールの効果はそれほど顕著には現わ
れていない。
さて、ゲート電極としてp”poly−3iを用いた場
合の利点について、以下に説明する。従来の水素化po
ly−3iはキャリアとして電子を極く少量含むため、
ゲート電極としてn型poly−3iを使用すると、p
チャネルTPTの場合は問題が無いが、nチャネルTP
Tではスレッシュホールド電圧が一1vはどにずれ込む
現象がみられる。これはオフ電流を上げる結果につなが
り、発熱若しくは消費電力の肥大につながるため望まし
くない。このため従来は、ゲート絶縁膜とチャネル領域
との界面付近にある電荷を打ち消すためのチャネル処理
工程を必要としていた。しかし、主たるチャネル処理工
程であるチャネルドーピングはドープ量の制御が難しく
、ドーピング過剰による膜質劣化から、TPT作動時電
流の低下などもしばしば起こる0本発明のp型poly
−3i薄膜となったp型a−3i薄膜のパタニングによ
るゲート電極を用いれば、nチャネルTPTばかりでな
くpチャネルTPTに於いてもスレッシュホールド電圧
のずれ込みは起こらないのでチャネル処理工程を省くこ
とが出来、且つ特性の良いTPTを得ることが出来る。
合の利点について、以下に説明する。従来の水素化po
ly−3iはキャリアとして電子を極く少量含むため、
ゲート電極としてn型poly−3iを使用すると、p
チャネルTPTの場合は問題が無いが、nチャネルTP
Tではスレッシュホールド電圧が一1vはどにずれ込む
現象がみられる。これはオフ電流を上げる結果につなが
り、発熱若しくは消費電力の肥大につながるため望まし
くない。このため従来は、ゲート絶縁膜とチャネル領域
との界面付近にある電荷を打ち消すためのチャネル処理
工程を必要としていた。しかし、主たるチャネル処理工
程であるチャネルドーピングはドープ量の制御が難しく
、ドーピング過剰による膜質劣化から、TPT作動時電
流の低下などもしばしば起こる0本発明のp型poly
−3i薄膜となったp型a−3i薄膜のパタニングによ
るゲート電極を用いれば、nチャネルTPTばかりでな
くpチャネルTPTに於いてもスレッシュホールド電圧
のずれ込みは起こらないのでチャネル処理工程を省くこ
とが出来、且つ特性の良いTPTを得ることが出来る。
[発明の効果1
本発明の薄膜半導体装置及びその製造方法によれば、結
晶粒径が大きく結晶粒界界面に不純物を捕獲しにくいS
i薄膜を成膜することが出来る。
晶粒径が大きく結晶粒界界面に不純物を捕獲しにくいS
i薄膜を成膜することが出来る。
そして、本発明の薄膜半導体装置及びその製造方法によ
れば、良好な特性を持つ半導体装置を従来の工程よりも
容易に製造できるので、歩留りの向上も達成できる。
れば、良好な特性を持つ半導体装置を従来の工程よりも
容易に製造できるので、歩留りの向上も達成できる。
第1図(a)〜(e)は本発明の実施例に於ける薄膜半
導体装置の製造工程図の一例である。 100・・・・・・石英基板 101・・・・・・半導体領域 102・・・・・・ゲート絶縁膜 103・・・・・・ゲート電極 104・・・・・・ソース領域 105・・・・・・ドレイン領域 106・・・・・・チャネル領域 107・・・・・・層間絶縁膜 108・109・・・・・・引き出し電極以 上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部(化1名) 第1図(C)
導体装置の製造工程図の一例である。 100・・・・・・石英基板 101・・・・・・半導体領域 102・・・・・・ゲート絶縁膜 103・・・・・・ゲート電極 104・・・・・・ソース領域 105・・・・・・ドレイン領域 106・・・・・・チャネル領域 107・・・・・・層間絶縁膜 108・109・・・・・・引き出し電極以 上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部(化1名) 第1図(C)
Claims (4)
- (1)薄膜半導体装置の主要部が非単結晶半導体より構
成される薄膜半導体装置に於いて、チャネル領域の非単
結晶半導体に対する該領域に含まれる酸素の不純物濃度
および炭素の不純物濃度および窒素の不純物濃度の総計
濃度の範囲が1×10^1^7個/cm^3〜1×10
^1^9個/cm^3であることを特徴とする薄膜半導
体装置。 - (2)非晶質半導体薄膜を形成する工程と、該薄膜をア
ニールして多結晶半導体薄膜化する工程とを少なくとも
含む薄膜半導体装置の製造方法によって、結晶粒径1μ
m以上の結晶粒を含む半導体から成る電界効果トランジ
スタの半導体領域を形成したごとを特徴とする薄膜半導
体装置の製造方法。 - (3)請求項2記載の薄膜半導体装置の製造方法によっ
て、前記総計濃度の範囲が1×10^1^7個/cm^
3〜1×10^1^9個/cm^3であるチャネル領域
を形成したことを特徴とする薄膜半導体装置の製造方法
。 - (4)請求項2記載の薄膜半導体装置の製造方法によっ
て、前記総計濃度の範囲が1×10^1^9個/cm^
3〜1×10^2^0個/cm^3であるチャネル領域
を形成し、且つ、ドーパントの活性化アニールを二段階
で行なったことを特徴とする薄膜半導体装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31177590A JPH04186635A (ja) | 1990-11-17 | 1990-11-17 | 薄膜半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31177590A JPH04186635A (ja) | 1990-11-17 | 1990-11-17 | 薄膜半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04186635A true JPH04186635A (ja) | 1992-07-03 |
Family
ID=18021324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31177590A Pending JPH04186635A (ja) | 1990-11-17 | 1990-11-17 | 薄膜半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04186635A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6271066B1 (en) | 1991-03-18 | 2001-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor material and method for forming the same and thin film transistor |
US6562672B2 (en) | 1991-03-18 | 2003-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor material and method for forming the same and thin film transistor |
-
1990
- 1990-11-17 JP JP31177590A patent/JPH04186635A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6271066B1 (en) | 1991-03-18 | 2001-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor material and method for forming the same and thin film transistor |
US6562672B2 (en) | 1991-03-18 | 2003-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor material and method for forming the same and thin film transistor |
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