JPH0653438A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0653438A JPH0653438A JP4214244A JP21424492A JPH0653438A JP H0653438 A JPH0653438 A JP H0653438A JP 4214244 A JP4214244 A JP 4214244A JP 21424492 A JP21424492 A JP 21424492A JP H0653438 A JPH0653438 A JP H0653438A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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Abstract
(57)【要約】
【目的】 半導体装置及びその製造方法を提供するこ
と。 【構成】 第１及び第２の伝送トランジスタ、第１及び
第２の駆動トランジスタ及び、第１及び第２の負荷素子
が相互連結され一つのメモリセルを構成する半導体メモ
リ装置において、ノード端を構成する不純物拡散領域を
除外した不純物拡散領域はゲートと自己整合される形で
形成される第１の不純物拡散領域と前記ゲート側壁に形
成されたスペーサと自己整合される形で形成される第２
の不純物拡散領域から構成され、前記スペーサはノード
端を構成する不純物拡散領域を除外した不純物拡散領域
と接するゲートの側壁に形成されている。 【効果】 ＬＤＤ構造形成時発生する恐れのある半導体
基板の格子欠陥を最大限に減らし、メモリセルのノード
端で発生する漏れ電流を防止することによりＳＲＡＭセ
ルのデータ保存不良を軽減することができる。
と。 【構成】 第１及び第２の伝送トランジスタ、第１及び
第２の駆動トランジスタ及び、第１及び第２の負荷素子
が相互連結され一つのメモリセルを構成する半導体メモ
リ装置において、ノード端を構成する不純物拡散領域を
除外した不純物拡散領域はゲートと自己整合される形で
形成される第１の不純物拡散領域と前記ゲート側壁に形
成されたスペーサと自己整合される形で形成される第２
の不純物拡散領域から構成され、前記スペーサはノード
端を構成する不純物拡散領域を除外した不純物拡散領域
と接するゲートの側壁に形成されている。 【効果】 ＬＤＤ構造形成時発生する恐れのある半導体
基板の格子欠陥を最大限に減らし、メモリセルのノード
端で発生する漏れ電流を防止することによりＳＲＡＭセ
ルのデータ保存不良を軽減することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ
Ｄｒａｉｎ）構造を選択的に応用しデータ貯蔵ノード端
の漏れ電流の減少を図った半導体メモリ装置及びその製
造方法に関するものである。
方法に係り、特にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ
Ｄｒａｉｎ）構造を選択的に応用しデータ貯蔵ノード端
の漏れ電流の減少を図った半導体メモリ装置及びその製
造方法に関するものである。
【０００２】
【従来の技術】ＳＲＡＭ （Ｓｔａｔｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はＤＲＡＭ （Ｄｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）に比べて単位面積当りのメモリセル集積度は劣るが
高速で低電力消費でありながら使い勝手が良いので中、
小容量メモリ分野で多用されている。
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はＤＲＡＭ （Ｄｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）に比べて単位面積当りのメモリセル集積度は劣るが
高速で低電力消費でありながら使い勝手が良いので中、
小容量メモリ分野で多用されている。
【０００３】図１は本発明及び従来技術の双方で利用す
るスタティックランダムアクセスメモリセルの回路図
で、そのゲートはワードラインと接続しそのドレーンは
第１ビットラインと接続する第１ＮＭＯＳ伝送トランジ
スタＱ１；そのゲートは前記ワードラインと接続されそ
のドレーンは第２ビットラインと接続する第２ＮＭＯＳ
伝送トランジスタＱ２；そのソースは接地され、そのド
レーンが前記第１伝送トランジスタＱ１のソースと接続
し、そのゲートは前記第２伝送トランジスタＱ２のソー
スと接続する第１ＮＭＯＳ駆動トランジスタＱ３；その
ソースは接地され、そのドレーンが前記第２伝送トラン
ジスタのソースと接続し、そのゲートは前記第１伝送ト
ランジスタＱ１のソースと接続する第２ＮＭＯＳ駆動ト
ランジスタＱ４；その片側は電源端子Ｖｃｃと連結され
他の側は第１駆動トランジスタＱ１、Ｑ３のドレーンと
連結される第１負荷素子Ｌ１；及びその片側は電源端子
Ｖｃｃと連結され他の側は第２駆動トランジスタＱ４の
ドレーンと連結される第２負荷素子Ｌ２から構成された
スタティックランダムアクセスメモリセルを図示する。
前記図１において、第１及び第２駆動トランジスタＱ
１、Ｑ２と第１及び第２負荷素子Ｌ１、Ｌ２は一つのフ
リップフロップを構成する。
るスタティックランダムアクセスメモリセルの回路図
で、そのゲートはワードラインと接続しそのドレーンは
第１ビットラインと接続する第１ＮＭＯＳ伝送トランジ
スタＱ１；そのゲートは前記ワードラインと接続されそ
のドレーンは第２ビットラインと接続する第２ＮＭＯＳ
伝送トランジスタＱ２；そのソースは接地され、そのド
レーンが前記第１伝送トランジスタＱ１のソースと接続
し、そのゲートは前記第２伝送トランジスタＱ２のソー
スと接続する第１ＮＭＯＳ駆動トランジスタＱ３；その
ソースは接地され、そのドレーンが前記第２伝送トラン
ジスタのソースと接続し、そのゲートは前記第１伝送ト
ランジスタＱ１のソースと接続する第２ＮＭＯＳ駆動ト
ランジスタＱ４；その片側は電源端子Ｖｃｃと連結され
他の側は第１駆動トランジスタＱ１、Ｑ３のドレーンと
連結される第１負荷素子Ｌ１；及びその片側は電源端子
Ｖｃｃと連結され他の側は第２駆動トランジスタＱ４の
ドレーンと連結される第２負荷素子Ｌ２から構成された
スタティックランダムアクセスメモリセルを図示する。
前記図１において、第１及び第２駆動トランジスタＱ
１、Ｑ２と第１及び第２負荷素子Ｌ１、Ｌ２は一つのフ
リップフロップを構成する。
【０００４】通常的に、ＳＲＡＭのメモリセルは２個の
スイッチングトランジスタと１個のフリップフロップ
（Ｆｌｉｐ Ｆｌｏｐ）回路から構成されている。記憶
情報はフリップフロップの入出力端子である二つのノー
ドＡ、Ｂ（第１伝送トランジスタＱ１のソース、第１駆
動トランジスタＱ３のドレーン及び第１負荷素子Ｌ１が
接続する第１のノードＡと、第２伝送トランジスタＱ２
のソース、第２駆動トランジスタＱ４のドレーン及び第
２負荷素子Ｌ２が接続する第２のノードＢ）間の電圧差
で保たれるが、実際には二つのノードにおける浮遊キャ
パシター（主にノードＡ又はＢにおける接合容量とゲー
ト入力容量から構成される。）内に蓄積された電荷とし
て保たれる。この電荷は電源Ｖｃｃから負荷素子Ｌ１、
Ｌ２を通じて常に補われているのでＤＲＡＭセルの場合
のように時間が過ぎると共に記憶情報が消失することは
ない。したがって、ＤＲＡＭセルの場合とは異なり、時
間が経過しても読出・再書込み（Ｒｆｒｅｓｈ）機能を
必要とせず、情報を判読（Ｒｅａｄ）する時まで前記二
つのノードの信号電荷の差がメモリセルを構成している
フリップフロップ回路で一定電圧を維持することにな
る。それ故に雑音の影響をあまり受けない。
スイッチングトランジスタと１個のフリップフロップ
（Ｆｌｉｐ Ｆｌｏｐ）回路から構成されている。記憶
情報はフリップフロップの入出力端子である二つのノー
ドＡ、Ｂ（第１伝送トランジスタＱ１のソース、第１駆
動トランジスタＱ３のドレーン及び第１負荷素子Ｌ１が
接続する第１のノードＡと、第２伝送トランジスタＱ２
のソース、第２駆動トランジスタＱ４のドレーン及び第
２負荷素子Ｌ２が接続する第２のノードＢ）間の電圧差
で保たれるが、実際には二つのノードにおける浮遊キャ
パシター（主にノードＡ又はＢにおける接合容量とゲー
ト入力容量から構成される。）内に蓄積された電荷とし
て保たれる。この電荷は電源Ｖｃｃから負荷素子Ｌ１、
Ｌ２を通じて常に補われているのでＤＲＡＭセルの場合
のように時間が過ぎると共に記憶情報が消失することは
ない。したがって、ＤＲＡＭセルの場合とは異なり、時
間が経過しても読出・再書込み（Ｒｆｒｅｓｈ）機能を
必要とせず、情報を判読（Ｒｅａｄ）する時まで前記二
つのノードの信号電荷の差がメモリセルを構成している
フリップフロップ回路で一定電圧を維持することにな
る。それ故に雑音の影響をあまり受けない。
【０００５】前記のような長点を有するＳＲＡＭは負荷
素子としてデプレッション（Ｄｅｐｌｅｔｉｏｎ）ＭＯ
Ｓトランジスタを用いるデプレッション負荷形、負荷素
子として高低抗多結晶シリコンを用いる高低抗多結晶シ
リコン負荷形、そして負荷素子としてＰＭＯＳ薄膜トラ
ンジスタを用いるＰＭＯＳ薄膜トランジスタＣＭＯＳ形
及びＰＭＯＳトランジスタを用いる完全ＣＭＯＳ形に区
分できる。
素子としてデプレッション（Ｄｅｐｌｅｔｉｏｎ）ＭＯ
Ｓトランジスタを用いるデプレッション負荷形、負荷素
子として高低抗多結晶シリコンを用いる高低抗多結晶シ
リコン負荷形、そして負荷素子としてＰＭＯＳ薄膜トラ
ンジスタを用いるＰＭＯＳ薄膜トランジスタＣＭＯＳ形
及びＰＭＯＳトランジスタを用いる完全ＣＭＯＳ形に区
分できる。
【０００６】素子の集積度が増加するほど素子の大きさ
は減少し、それ故えに素子の誘電膜の厚さが減少するこ
とにより相対的に素子内の電界は増加し、これはホット
キャリヤー（ｈｏｔ−ｃａｒｒｉｅｒ）発生を誘発し素
子の信頼性を低下させる。高集積化されているＳＲＡＭ
において、ホットキャリヤー発生による素子の信頼度の
低下問題を解決するためにトランジスタを構成する不純
物拡散領域（ソース及びドレーン）を二重構造（トラン
ジスタのゲートと自己整合（ｓｅｌｆ−ａｌｉｇｎｅ
ｄ）になるように形成される第１の不純物拡散領域とゲ
ートの側壁に形成されたスペーサと自己整合になるよう
に形成される第２の不純物拡散領域で構成される。ＬＤ
Ｄ構造という）にする方法が多用されている。
は減少し、それ故えに素子の誘電膜の厚さが減少するこ
とにより相対的に素子内の電界は増加し、これはホット
キャリヤー（ｈｏｔ−ｃａｒｒｉｅｒ）発生を誘発し素
子の信頼性を低下させる。高集積化されているＳＲＡＭ
において、ホットキャリヤー発生による素子の信頼度の
低下問題を解決するためにトランジスタを構成する不純
物拡散領域（ソース及びドレーン）を二重構造（トラン
ジスタのゲートと自己整合（ｓｅｌｆ−ａｌｉｇｎｅ
ｄ）になるように形成される第１の不純物拡散領域とゲ
ートの側壁に形成されたスペーサと自己整合になるよう
に形成される第２の不純物拡散領域で構成される。ＬＤ
Ｄ構造という）にする方法が多用されている。
【０００７】図２Ａ及び図２Ｂは図１に対して従来方法
により製造されたスタティックランダムアクセスメモリ
セルの断面図を図示しており、これは本発明の一部（図
６Ａ及び図７Ａ除外）で用いたレイアウト図と同じレイ
アウト図を用いて製造した。半導体基板１０を活性領域
及び非活性領域に区分するためのフィールド酸化膜１２
が形成されている半導体基板上に第１の伝送トランジス
タＱ１のゲート２６及び第１駆動トランジスタＱ３のゲ
ート２８と第２の伝送トランジスタＱ２のゲート（図示
せず）及び駆動トランジスタＱ４のゲート３０を形成し
た後、結果物（以上の加工を施した半導体基板）全面に
半導体基板の導電形と異なる導電形の不純物（ＮＭＯＳ
トランジスタの場合燐（Ｐｈｏｓｐｈｏｒｕｓ）イオ
ン）をドープ（添加）して前記ゲート群と自己整合にな
るように形成される第１の伝送トランジスタのソース１
８及びドレーン２０、第１の駆動トランジスタのソース
２４及びドレーン１８、第２の伝送トランジスタのソー
ス及びドレーン（未図示）、及び第２の駆動トランジス
タのソース２２及びドレーン１６を形成する。ここで、
ゲートと自己整合になる形で形成された不純物拡散領域
群を第１の不純物拡散領域と称する。次いで、結果物
（以上の加工を施した半導体基板）全面に、例えば、酸
化膜のような絶縁物質を塗布し第１の絶縁層を形成し前
記第１の絶縁層を食刻対象とした異方性食刻を行ない前
記ゲート群の側壁にスペーサ３２ａを形成した後、前記
スペーサが形成されている結果物全面に前記半導体基板
１０の導電形と異なる導電形の不純物、例えば、ひ素イ
オンを注入することにより前記スペーサと自己整合にな
る形の第２の不純物拡散領域１６ａ、１８ａ及び２０ａ
を各第１の不純物拡散領域内に形成する。次いで、結果
物全面に、例えば，酸化膜のような絶縁物質を塗布し第
２の絶縁層３４を形成し第１及び第２の駆動トランジス
タのソース２２上の前記第２の絶縁層を部分的に除去し
た後、前記第１及び第２の駆動トランジスタのソースと
接触するような第１の電源線（Ｖｓｓ）３６及び第１パ
ッド３８を形成する。次いで、結果物全面に、例えば、
酸化膜のような絶縁物質を塗布し第３の絶縁層４０を形
成し、第１及び第２のノードＡ、Ｂを構成する不純物拡
散領域上に積層されている絶縁層群を部分的に除去し
て、多結晶シリコンのような導電物質を蒸着してパター
ニングすることにより前記第１及び第２のノードと接触
する第１負荷素子４２及び第２の負荷素子（図２では未
図示）と、前記第１及び第２の負荷素子と部分的に連結
される第２の電源線（Ｖｃｃ線）４４を形成する。次い
で、結果物全面に、例えば、酸化膜のような絶縁物質を
塗布し第４の絶縁層４６を形成し前記第１及び第２の伝
送トランジスタのドレーン上の第２、第３及び第４の絶
縁層を部分的に除去した後、アルミニウムのような金属
物質を蒸着しパターニングすることにより前記第１パッ
ド３８を介在させて第１の伝送トランジスタのドレーン
２０と接触する第１のビットライン４８及び第２の伝送
トランジスタのドレーン（未図示）と接触する第２のビ
ットライン５０を形成することによりＳＲＡＭセルを完
成する。
により製造されたスタティックランダムアクセスメモリ
セルの断面図を図示しており、これは本発明の一部（図
６Ａ及び図７Ａ除外）で用いたレイアウト図と同じレイ
アウト図を用いて製造した。半導体基板１０を活性領域
及び非活性領域に区分するためのフィールド酸化膜１２
が形成されている半導体基板上に第１の伝送トランジス
タＱ１のゲート２６及び第１駆動トランジスタＱ３のゲ
ート２８と第２の伝送トランジスタＱ２のゲート（図示
せず）及び駆動トランジスタＱ４のゲート３０を形成し
た後、結果物（以上の加工を施した半導体基板）全面に
半導体基板の導電形と異なる導電形の不純物（ＮＭＯＳ
トランジスタの場合燐（Ｐｈｏｓｐｈｏｒｕｓ）イオ
ン）をドープ（添加）して前記ゲート群と自己整合にな
るように形成される第１の伝送トランジスタのソース１
８及びドレーン２０、第１の駆動トランジスタのソース
２４及びドレーン１８、第２の伝送トランジスタのソー
ス及びドレーン（未図示）、及び第２の駆動トランジス
タのソース２２及びドレーン１６を形成する。ここで、
ゲートと自己整合になる形で形成された不純物拡散領域
群を第１の不純物拡散領域と称する。次いで、結果物
（以上の加工を施した半導体基板）全面に、例えば、酸
化膜のような絶縁物質を塗布し第１の絶縁層を形成し前
記第１の絶縁層を食刻対象とした異方性食刻を行ない前
記ゲート群の側壁にスペーサ３２ａを形成した後、前記
スペーサが形成されている結果物全面に前記半導体基板
１０の導電形と異なる導電形の不純物、例えば、ひ素イ
オンを注入することにより前記スペーサと自己整合にな
る形の第２の不純物拡散領域１６ａ、１８ａ及び２０ａ
を各第１の不純物拡散領域内に形成する。次いで、結果
物全面に、例えば，酸化膜のような絶縁物質を塗布し第
２の絶縁層３４を形成し第１及び第２の駆動トランジス
タのソース２２上の前記第２の絶縁層を部分的に除去し
た後、前記第１及び第２の駆動トランジスタのソースと
接触するような第１の電源線（Ｖｓｓ）３６及び第１パ
ッド３８を形成する。次いで、結果物全面に、例えば、
酸化膜のような絶縁物質を塗布し第３の絶縁層４０を形
成し、第１及び第２のノードＡ、Ｂを構成する不純物拡
散領域上に積層されている絶縁層群を部分的に除去し
て、多結晶シリコンのような導電物質を蒸着してパター
ニングすることにより前記第１及び第２のノードと接触
する第１負荷素子４２及び第２の負荷素子（図２では未
図示）と、前記第１及び第２の負荷素子と部分的に連結
される第２の電源線（Ｖｃｃ線）４４を形成する。次い
で、結果物全面に、例えば、酸化膜のような絶縁物質を
塗布し第４の絶縁層４６を形成し前記第１及び第２の伝
送トランジスタのドレーン上の第２、第３及び第４の絶
縁層を部分的に除去した後、アルミニウムのような金属
物質を蒸着しパターニングすることにより前記第１パッ
ド３８を介在させて第１の伝送トランジスタのドレーン
２０と接触する第１のビットライン４８及び第２の伝送
トランジスタのドレーン（未図示）と接触する第２のビ
ットライン５０を形成することによりＳＲＡＭセルを完
成する。
【０００８】前述した従来方法による半導体装置及びそ
の製造方法によると、トランジスタを構成する不純物拡
散領域をＬＤＤ構造で形成することによりトランジスタ
の電気的特性を向上させメモリの信頼度を向上させた
が、前記ＬＤＤ構造形成のため追加される食刻工程及び
不純物注入工程により半導体基板に微細な格子欠陥が生
じ漏れ電流の原因を提供する。
の製造方法によると、トランジスタを構成する不純物拡
散領域をＬＤＤ構造で形成することによりトランジスタ
の電気的特性を向上させメモリの信頼度を向上させた
が、前記ＬＤＤ構造形成のため追加される食刻工程及び
不純物注入工程により半導体基板に微細な格子欠陥が生
じ漏れ電流の原因を提供する。
【０００９】この漏れ電流は、特にメモリセルのノード
端Ａ、Ｂで深刻な問題を起すが、その理由を説明する
と、ＳＲＡＭセルは前記第１及び第２のノードによりデ
ータが貯蔵され第１のノードＡと第２のノードＢに貯蔵
されるデータの形態は常に反対である。そして前記第１
及び第２の負荷素子は第１及び第２のノードのうちいず
れか一つ、電荷を貯蔵してないノードに継続的に電流を
供給する機能を遂行している。この時、電荷を貯蔵して
いないノードに前記負荷素子を通じて供給される電流は
ＳＲＡＭチップのスタンドバイ電流（Ｓｔａｎｄ −
ｂｙ ｃｕｒｒｅｎｔ）として作用することになる。こ
の時、電荷貯蔵ノードに電流供給が中断されるとノード
端を構成する不純物拡散領域の接合漏れと、伝送及び駆
動トランジスタの漏れ電流によりＳＲＡＭセルデータが
反転する現象が発生することになるが、このような不良
をデータ保存不良という。前記データ保存不良を防止す
るには、負荷素子を通じてノードに供給される電流が前
記漏れ電流より常に多くなければならないし、これはス
タンドバイ電流を増やさなければならないことの意味で
ある。ＳＲＡＭの電力損失を減らすための多くの努力が
各分野で進行されつつある。このうち一分野がスタンド
バイ電流を減らすことであり、このためには前記漏れ電
流の減少が必須である。前記従来方法による半導体装置
及びその製造方法によると、スタンドバイ電流減少のた
めには減らすべき漏れ電流がスタンドバイ電流の減少に
もかかわらず減少しないのでデータ保存不良率が高い。
端Ａ、Ｂで深刻な問題を起すが、その理由を説明する
と、ＳＲＡＭセルは前記第１及び第２のノードによりデ
ータが貯蔵され第１のノードＡと第２のノードＢに貯蔵
されるデータの形態は常に反対である。そして前記第１
及び第２の負荷素子は第１及び第２のノードのうちいず
れか一つ、電荷を貯蔵してないノードに継続的に電流を
供給する機能を遂行している。この時、電荷を貯蔵して
いないノードに前記負荷素子を通じて供給される電流は
ＳＲＡＭチップのスタンドバイ電流（Ｓｔａｎｄ −
ｂｙ ｃｕｒｒｅｎｔ）として作用することになる。こ
の時、電荷貯蔵ノードに電流供給が中断されるとノード
端を構成する不純物拡散領域の接合漏れと、伝送及び駆
動トランジスタの漏れ電流によりＳＲＡＭセルデータが
反転する現象が発生することになるが、このような不良
をデータ保存不良という。前記データ保存不良を防止す
るには、負荷素子を通じてノードに供給される電流が前
記漏れ電流より常に多くなければならないし、これはス
タンドバイ電流を増やさなければならないことの意味で
ある。ＳＲＡＭの電力損失を減らすための多くの努力が
各分野で進行されつつある。このうち一分野がスタンド
バイ電流を減らすことであり、このためには前記漏れ電
流の減少が必須である。前記従来方法による半導体装置
及びその製造方法によると、スタンドバイ電流減少のた
めには減らすべき漏れ電流がスタンドバイ電流の減少に
もかかわらず減少しないのでデータ保存不良率が高い。
【００１０】
【発明が解決しようとする課題】本発明の目的は素子の
信頼度を増加させた半導体装置を提供することにある。
本発明の他の目的はデータ保存不良率を低くできる半導
体装置を提供することにある。
信頼度を増加させた半導体装置を提供することにある。
本発明の他の目的はデータ保存不良率を低くできる半導
体装置を提供することにある。
【００１１】本発明の更に他の目的は前記半導体装置を
製造するにおいてその適切な製造方法を提供することに
ある。
製造するにおいてその適切な製造方法を提供することに
ある。
【００１２】
【課題を解決するための手段】前述した本発明の目的及
び他の目的を達成するために、本発明による半導体装置
は第１及び第２の伝送トランジスタ、第１及び第２の駆
動トランジスタ及び、第１及び第２の負荷素子が相互連
結され一つのメモリセルを構成する半導体メモリ装置に
おいて、ノード端を構成する不純物拡散領域を除外した
不純物拡散領域はゲートと自己整合される形で形成され
る第１の不純物拡散領域と前記ゲート側壁に形成された
スペーサと自己整合される形で形成される第２の不純物
拡散領域から構成され、前記スペーサはノード端を構成
する不純物拡散領域を除外した不純物拡散領域と接する
ゲートの側壁に形成されていることを特徴とする。
び他の目的を達成するために、本発明による半導体装置
は第１及び第２の伝送トランジスタ、第１及び第２の駆
動トランジスタ及び、第１及び第２の負荷素子が相互連
結され一つのメモリセルを構成する半導体メモリ装置に
おいて、ノード端を構成する不純物拡散領域を除外した
不純物拡散領域はゲートと自己整合される形で形成され
る第１の不純物拡散領域と前記ゲート側壁に形成された
スペーサと自己整合される形で形成される第２の不純物
拡散領域から構成され、前記スペーサはノード端を構成
する不純物拡散領域を除外した不純物拡散領域と接する
ゲートの側壁に形成されていることを特徴とする。
【００１３】本発明の更に他の目的を達成するために、
本発明による半導体装置製造方法は第１及び第２の伝送
トランジスタ、第１及び第２の駆動トランジスタ及び、
第１及び第２の負荷素子が相互連結され一つのメモリセ
ルを構成する半導体メモリ装置を製造するにおいて、半
導体基板上に第１及び第２の伝送トランジスタのゲート
と第１及び第２の駆動トランジスタのゲートを形成する
工程と、結果物全面に第１の第１導電形の不純物をドー
プする工程と、第１の絶縁層を形成する工程と、ノード
端を構成する不純物拡散領域を覆う形の感光膜パターン
を形成する工程と、結果物全面に異方性食刻を行うこと
により第１の絶縁層からなる前記ノード端を構成する不
純物拡散領域を除外した不純物拡散領域と接するゲート
側壁にスペーサを形成する工程と、結果物全面に第２の
第１導電形の不純物をドープする工程を含むことを特徴
とする。
本発明による半導体装置製造方法は第１及び第２の伝送
トランジスタ、第１及び第２の駆動トランジスタ及び、
第１及び第２の負荷素子が相互連結され一つのメモリセ
ルを構成する半導体メモリ装置を製造するにおいて、半
導体基板上に第１及び第２の伝送トランジスタのゲート
と第１及び第２の駆動トランジスタのゲートを形成する
工程と、結果物全面に第１の第１導電形の不純物をドー
プする工程と、第１の絶縁層を形成する工程と、ノード
端を構成する不純物拡散領域を覆う形の感光膜パターン
を形成する工程と、結果物全面に異方性食刻を行うこと
により第１の絶縁層からなる前記ノード端を構成する不
純物拡散領域を除外した不純物拡散領域と接するゲート
側壁にスペーサを形成する工程と、結果物全面に第２の
第１導電形の不純物をドープする工程を含むことを特徴
とする。
【００１４】そして、本発明の更に他の目的を達成する
ために、本発明による他の半導体装置製造方法は第１及
び第２の伝送トランジスタ、第１及び第２の駆動トラン
ジスタ及び、第１及び第２の負荷素子が相互連結され一
つのメモリセルを構成する半導体メモリ装置を製造する
において、半導体基板上に第１及び第２の伝送トランジ
スタのゲートと第１及び第２の駆動トランジスタのゲー
トを形成する工程と、結果物全面に第１の第１導電形の
不純物をドープする工程と、第１の絶縁層を形成する工
程と、前記第１の絶縁層を食刻対象物として異方性食刻
を結果物全面に行う工程と、結果物上にノード端を構成
する不純物拡散領域を除外した不純物拡散領域が露出さ
れるようにイオン注入防止層を形成する工程と、前記イ
オン注入防止層をマスクとして結果物全面に第１導電形
の不純物を再びドープする工程を含むことを特徴とす
る。
ために、本発明による他の半導体装置製造方法は第１及
び第２の伝送トランジスタ、第１及び第２の駆動トラン
ジスタ及び、第１及び第２の負荷素子が相互連結され一
つのメモリセルを構成する半導体メモリ装置を製造する
において、半導体基板上に第１及び第２の伝送トランジ
スタのゲートと第１及び第２の駆動トランジスタのゲー
トを形成する工程と、結果物全面に第１の第１導電形の
不純物をドープする工程と、第１の絶縁層を形成する工
程と、前記第１の絶縁層を食刻対象物として異方性食刻
を結果物全面に行う工程と、結果物上にノード端を構成
する不純物拡散領域を除外した不純物拡散領域が露出さ
れるようにイオン注入防止層を形成する工程と、前記イ
オン注入防止層をマスクとして結果物全面に第１導電形
の不純物を再びドープする工程を含むことを特徴とす
る。
【００１５】
【作用】本発明による半導体装置及びその製造方法によ
ると、ＬＤＤ構造形成時発生する恐れのある半導体基板
の格子欠陥を最大限に減らし、メモリセルのノード端で
発生する漏れ電流を軽減するとこによりＳＲＡＭセルの
データ保存不良を軽減することができる。
ると、ＬＤＤ構造形成時発生する恐れのある半導体基板
の格子欠陥を最大限に減らし、メモリセルのノード端で
発生する漏れ電流を軽減するとこによりＳＲＡＭセルの
データ保存不良を軽減することができる。
【００１６】
【実施例】以下、本発明に係る実施例を添付図面に従っ
て説明する。
て説明する。
【００１７】［第１実施例］図３Ａないし図１４Ａは本
発明の一実施例を製造工程の順番にレイアウトしたＳＲ
ＡＭセルのレイアウト図で、各レイアウト図において斜
線の部分は１枚のマスクに描かれたマスクパターンを意
味する。又、図３Ｂないし図１４Ｂは前記図３Ａないし
図１４ＡのＡＡ線を切って見た断面図であり、図３Ｃな
いし図１４Ｃは前記図３Ａないし図１４ＡのＢＢ線を切
って見た断面図で、前記レイアウト図に描かれたマスク
パターンを利用して本発明による半導体メモリ装置を製
造する工程を図示している。
発明の一実施例を製造工程の順番にレイアウトしたＳＲ
ＡＭセルのレイアウト図で、各レイアウト図において斜
線の部分は１枚のマスクに描かれたマスクパターンを意
味する。又、図３Ｂないし図１４Ｂは前記図３Ａないし
図１４ＡのＡＡ線を切って見た断面図であり、図３Ｃな
いし図１４Ｃは前記図３Ａないし図１４ＡのＢＢ線を切
って見た断面図で、前記レイアウト図に描かれたマスク
パターンを利用して本発明による半導体メモリ装置を製
造する工程を図示している。
【００１８】まず、図３Ａ、図３Ｂ及び図３Ｃを参照す
ると、第１の活性領域及び第２の活性領域形成のための
マスクパターン１００及び１０２を利用しフィールド酸
化膜１２を形成する工程を図示したもので、Ｐ形の不純
物がドープされている半導体基板１０に（ＳＲＡＭを構
成する伝送及び駆動トランジスタをＮＭＯＳトランジス
タで形成する場合）前記マスクパターン１００及び１０
２を利用した選択酸化法（ＬＯＣＯＳ）等により基板を
酸化させることにより半導体基板を活性領域及び非活性
領域に区分するための前記フィールド酸化膜１２を形成
した後、スレショルド電圧調整のためのイオン注入工程
を施す。この時前記活性領域は第１活性領域及び第２活
性領域に区分され形成される。
ると、第１の活性領域及び第２の活性領域形成のための
マスクパターン１００及び１０２を利用しフィールド酸
化膜１２を形成する工程を図示したもので、Ｐ形の不純
物がドープされている半導体基板１０に（ＳＲＡＭを構
成する伝送及び駆動トランジスタをＮＭＯＳトランジス
タで形成する場合）前記マスクパターン１００及び１０
２を利用した選択酸化法（ＬＯＣＯＳ）等により基板を
酸化させることにより半導体基板を活性領域及び非活性
領域に区分するための前記フィールド酸化膜１２を形成
した後、スレショルド電圧調整のためのイオン注入工程
を施す。この時前記活性領域は第１活性領域及び第２活
性領域に区分され形成される。
【００１９】図４Ａ、図４Ｂ及び図４Ｃを参照すると、
第１、第２及び第３の埋没接触窓（Ｂｕｒｉｅｄ Ｃｏ
ｎｔａｃｔ）形成のためのマスクパターン２００、２０
２及び２０４を利用し第２の活性領域、第１の活性領域
及び第２の活性領域それぞれに第１の埋没接触窓１、第
２の埋没接触窓２及び第３（図示せず）の埋没接触窓を
形成する工程を図示したもので、フィールド酸化膜１２
により第１及び第２の活性領域に区分された半導体基板
全面に、例えば、乾式酸化法のような酸化工程を利用し
てゲート酸化膜１４として利用される良質の酸化膜を形
成した後、前記マスクパターン２００、２０２及び２０
４を利用して前記ゲート酸化膜を食刻対象とした写真食
刻工程を行うことにより第２の活性領域上には第１埋没
接触窓１及び第３の埋没接触窓を、第１の活性領域上に
は第２埋没接触窓２を形成する。この時前記埋没接触窓
は伝送及び駆動トランジスタのゲートを半導体基板と接
触させるためのものである。
第１、第２及び第３の埋没接触窓（Ｂｕｒｉｅｄ Ｃｏ
ｎｔａｃｔ）形成のためのマスクパターン２００、２０
２及び２０４を利用し第２の活性領域、第１の活性領域
及び第２の活性領域それぞれに第１の埋没接触窓１、第
２の埋没接触窓２及び第３（図示せず）の埋没接触窓を
形成する工程を図示したもので、フィールド酸化膜１２
により第１及び第２の活性領域に区分された半導体基板
全面に、例えば、乾式酸化法のような酸化工程を利用し
てゲート酸化膜１４として利用される良質の酸化膜を形
成した後、前記マスクパターン２００、２０２及び２０
４を利用して前記ゲート酸化膜を食刻対象とした写真食
刻工程を行うことにより第２の活性領域上には第１埋没
接触窓１及び第３の埋没接触窓を、第１の活性領域上に
は第２埋没接触窓２を形成する。この時前記埋没接触窓
は伝送及び駆動トランジスタのゲートを半導体基板と接
触させるためのものである。
【００２０】図５Ａ、図５Ｂ及び図５Ｃを参照すると、
第１及び第２の伝送トランジスタのゲートと第１及び第
２の駆動トランジスタのゲート形成のためのマスクパタ
ーン３００、３０２及び３０４を利用して第１及び第２
の伝送トランジスタと第１及び第２の駆動トランジスタ
を形成する工程を図示したものである。埋没接触窓が形
成されている半導体基板全面に第１の導電層、例えば多
結晶シリコンを塗布した後不純物を注入した層、あるい
は、多結晶シリコンを塗布して不純物を注入した後珪化
物（主としてタングステン珪化物ＷＳｉｘが用いられ
る。）を蒸着した導電物質を積層した層を付加した後、
第１の導電層の抵抗を低めるために注入された前記不純
物は前記埋没接触窓を通じて半導体基板に拡散される。
つづいて前記マスクパターン３００、３０２及び３０４
を利用した写真食刻工程を行ない第１伝送トランジスタ
のゲート２６及び第２の伝送トランジスタのゲート（図
示せず）と第１駆動トランジスタのゲート２８及び第２
の駆動トランジスタのゲート３０を形成する。次いで、
結果物全面に前記半導体基板と異なる導電形の不純物、
例えばＮＭＯＳトランジスタの場合はＰ（Ｐｈｏｓｐｈ
ｏｒｕｓ）イオンを低濃度でドープし第１の伝送トラン
ジスタのソース１８及びドレーン２０、第２の伝送トラ
ンジスタのソース及びドレーン（図示せず）、第１の駆
動トランジスタのソース２４及びドレーン１８、及び第
２の駆動トランジスタのソース２２及びドレーン１６を
形成する。この時１次的な不純物注入工程により形成さ
れた前記各トランジスタのソース及びドレーンを第１の
不純物拡散領域という。これはＬＤＤ構造を形成するた
めの２次的な不純物注入工程により形成される不純物拡
散領域（第２の不純物拡散領域という、以後の工程で説
明する。）と区別するためのものである。前記第１の不
純物拡散領域のうち第１の伝送及び駆動トランジスタの
ソース及びドレーンは前記第１の活性領域に形成され、
第２の伝送及び駆動トランジスタのソース及びドレーン
は前記第２の活性領域に形成される。
第１及び第２の伝送トランジスタのゲートと第１及び第
２の駆動トランジスタのゲート形成のためのマスクパタ
ーン３００、３０２及び３０４を利用して第１及び第２
の伝送トランジスタと第１及び第２の駆動トランジスタ
を形成する工程を図示したものである。埋没接触窓が形
成されている半導体基板全面に第１の導電層、例えば多
結晶シリコンを塗布した後不純物を注入した層、あるい
は、多結晶シリコンを塗布して不純物を注入した後珪化
物（主としてタングステン珪化物ＷＳｉｘが用いられ
る。）を蒸着した導電物質を積層した層を付加した後、
第１の導電層の抵抗を低めるために注入された前記不純
物は前記埋没接触窓を通じて半導体基板に拡散される。
つづいて前記マスクパターン３００、３０２及び３０４
を利用した写真食刻工程を行ない第１伝送トランジスタ
のゲート２６及び第２の伝送トランジスタのゲート（図
示せず）と第１駆動トランジスタのゲート２８及び第２
の駆動トランジスタのゲート３０を形成する。次いで、
結果物全面に前記半導体基板と異なる導電形の不純物、
例えばＮＭＯＳトランジスタの場合はＰ（Ｐｈｏｓｐｈ
ｏｒｕｓ）イオンを低濃度でドープし第１の伝送トラン
ジスタのソース１８及びドレーン２０、第２の伝送トラ
ンジスタのソース及びドレーン（図示せず）、第１の駆
動トランジスタのソース２４及びドレーン１８、及び第
２の駆動トランジスタのソース２２及びドレーン１６を
形成する。この時１次的な不純物注入工程により形成さ
れた前記各トランジスタのソース及びドレーンを第１の
不純物拡散領域という。これはＬＤＤ構造を形成するた
めの２次的な不純物注入工程により形成される不純物拡
散領域（第２の不純物拡散領域という、以後の工程で説
明する。）と区別するためのものである。前記第１の不
純物拡散領域のうち第１の伝送及び駆動トランジスタの
ソース及びドレーンは前記第１の活性領域に形成され、
第２の伝送及び駆動トランジスタのソース及びドレーン
は前記第２の活性領域に形成される。
【００２１】図６Ａ、図６Ｂ及び図６Ｃを参照すると、
フリップフロップの入出力端子である二つのノ−ド（本
発明の実施例では第１の伝送トランジスタのソースと第
１の駆動トランジスタのドレーン１８を第１のノードと
いい、以後の工程により互いに連結される第２の伝送ト
ランジスタのソースと第２の駆動トランジスタのドレー
ン１６を第２のノードという。）を露出させるためのマ
スクパターン４００を利用し前記二つのノードに不純物
を注入する工程を図示したもので、第１及び第２の伝送
トランジスタと第１及び第２の駆動トランジスタが形成
されている半導体基板全面にイオン注入防止物質層（注
入される不純物が半導体基板に到達しないようにする物
質、例えば酸化物質やフォトレジスト等を使用）を形成
した後、前記マスクパターン４００を利用してフリップ
フロップの二つのノードを露出させる写真食刻工程を行
なう。次いで、結果物全面に前記第１の不純物拡散領域
の導電形と同じ導電形の不純物、例えば本発明の場合、
５価の燐イオンを注入し前記第１及び第２のノードにの
み追加としてイオン注入を行なわせ、第３の不純物拡散
領域（図示せず）を形成する。二つのノードに不純物を
注入する前記工程は、ノード端を構成する不純物拡散領
域の抵抗を低下させるためのもので、本発明の一実施例
では伝送及び駆動トランジスタを形成した後前記工程を
進行したが、前記注入工程が伝送及び駆動トランジスタ
形成以前に進行されてもよく、通常、半導体基板の表面
を基準とした時、前記第１の不純物拡散領域より更に深
く形成され、前記第１の不純物拡散領域の不純物濃度よ
りは高濃度で形成される。
フリップフロップの入出力端子である二つのノ−ド（本
発明の実施例では第１の伝送トランジスタのソースと第
１の駆動トランジスタのドレーン１８を第１のノードと
いい、以後の工程により互いに連結される第２の伝送ト
ランジスタのソースと第２の駆動トランジスタのドレー
ン１６を第２のノードという。）を露出させるためのマ
スクパターン４００を利用し前記二つのノードに不純物
を注入する工程を図示したもので、第１及び第２の伝送
トランジスタと第１及び第２の駆動トランジスタが形成
されている半導体基板全面にイオン注入防止物質層（注
入される不純物が半導体基板に到達しないようにする物
質、例えば酸化物質やフォトレジスト等を使用）を形成
した後、前記マスクパターン４００を利用してフリップ
フロップの二つのノードを露出させる写真食刻工程を行
なう。次いで、結果物全面に前記第１の不純物拡散領域
の導電形と同じ導電形の不純物、例えば本発明の場合、
５価の燐イオンを注入し前記第１及び第２のノードにの
み追加としてイオン注入を行なわせ、第３の不純物拡散
領域（図示せず）を形成する。二つのノードに不純物を
注入する前記工程は、ノード端を構成する不純物拡散領
域の抵抗を低下させるためのもので、本発明の一実施例
では伝送及び駆動トランジスタを形成した後前記工程を
進行したが、前記注入工程が伝送及び駆動トランジスタ
形成以前に進行されてもよく、通常、半導体基板の表面
を基準とした時、前記第１の不純物拡散領域より更に深
く形成され、前記第１の不純物拡散領域の不純物濃度よ
りは高濃度で形成される。
【００２２】図７Ａ、図７Ｂ及び図７Ｃを参照すると、
第１スペーサ形成のためのマスクパターン５００（図６
Ａで利用したマスクパターン４００と比較した時、同一
感光形（ポジティブ形又はネガティブ形）のフォトレジ
ストを用いるとすると反対形のマスクパターン）を利用
して前記第１及び第２のノードを構成する不純物拡散領
域を除外した不純物拡散領域と接するゲート側壁に第１
のスペーサ３２ｂを形成する工程を図示したもので、第
１の伝送及び駆動トランジスタと第２の伝送及び駆動ト
ランジスタが形成されている半導体基板全面に酸化膜の
ような絶縁物質を塗布し第１の絶縁層３２を形成して、
その全面にフォトレジストのような感光物質を塗布した
後前記マスクパターン５００を利用した写真工程を行な
い感光膜パターン７２を形成する。次いで、前記感光膜
パターンを食刻マスクとした異方性食刻工程を結果物全
面に行うことにより前記第１及び第２のノード領域を除
外した領域の不純物拡散領域と接するゲート側壁に第１
のスペーサ３２ｂを形成する。この時本発明の実施例の
マスクパターンを用いた時前記第１のスペーサが形成さ
れる領域を具体的に言えば、第１及び第２の伝送トラン
ジスタのドレーンと接するゲート側壁と、第１及び第２
の駆動トランジスタのソースと接するゲート側壁であ
る。
第１スペーサ形成のためのマスクパターン５００（図６
Ａで利用したマスクパターン４００と比較した時、同一
感光形（ポジティブ形又はネガティブ形）のフォトレジ
ストを用いるとすると反対形のマスクパターン）を利用
して前記第１及び第２のノードを構成する不純物拡散領
域を除外した不純物拡散領域と接するゲート側壁に第１
のスペーサ３２ｂを形成する工程を図示したもので、第
１の伝送及び駆動トランジスタと第２の伝送及び駆動ト
ランジスタが形成されている半導体基板全面に酸化膜の
ような絶縁物質を塗布し第１の絶縁層３２を形成して、
その全面にフォトレジストのような感光物質を塗布した
後前記マスクパターン５００を利用した写真工程を行な
い感光膜パターン７２を形成する。次いで、前記感光膜
パターンを食刻マスクとした異方性食刻工程を結果物全
面に行うことにより前記第１及び第２のノード領域を除
外した領域の不純物拡散領域と接するゲート側壁に第１
のスペーサ３２ｂを形成する。この時本発明の実施例の
マスクパターンを用いた時前記第１のスペーサが形成さ
れる領域を具体的に言えば、第１及び第２の伝送トラン
ジスタのドレーンと接するゲート側壁と、第１及び第２
の駆動トランジスタのソースと接するゲート側壁であ
る。
【００２３】次いで、結果物全面に半導体基板と異なる
導電形の不純物で、例えばひ素（Ａｓ）イオンをドープ
し第２の不純物拡散領域（第１の不純物拡散領域の部材
番号が２０、２２、２４なので第２の不純物拡散領域の
部材番号は２０ｂ、２２ｂ、２４ｂと表示する。）を形
成する。前記第２の不純物拡散領域は前記第１のスペー
サと自己整合的に形成され、通常、前記第１の不純物拡
散領域より更に深く形成され、前記感光膜パターン７２
及び第１の絶縁層３２により第１及び第２のノードを構
成する不純物拡散領域には前記第２の不純物拡散領域が
形成されない。従来方法によると、第１の伝送及び駆動
トランジスタと第２の伝送及び駆動トランジスタの全て
をＬＤＤ構造で形成したので前記スペーサ形成のための
異方性食刻工程及び第２の不純物拡散領域形成のための
不純物注入工程により不純物拡散領域に転移（Ｄｉｓｌ
ｏｃａｔｉｏｎ）等の格子欠陥が発生し漏れ電流の大き
な原因となった。
導電形の不純物で、例えばひ素（Ａｓ）イオンをドープ
し第２の不純物拡散領域（第１の不純物拡散領域の部材
番号が２０、２２、２４なので第２の不純物拡散領域の
部材番号は２０ｂ、２２ｂ、２４ｂと表示する。）を形
成する。前記第２の不純物拡散領域は前記第１のスペー
サと自己整合的に形成され、通常、前記第１の不純物拡
散領域より更に深く形成され、前記感光膜パターン７２
及び第１の絶縁層３２により第１及び第２のノードを構
成する不純物拡散領域には前記第２の不純物拡散領域が
形成されない。従来方法によると、第１の伝送及び駆動
トランジスタと第２の伝送及び駆動トランジスタの全て
をＬＤＤ構造で形成したので前記スペーサ形成のための
異方性食刻工程及び第２の不純物拡散領域形成のための
不純物注入工程により不純物拡散領域に転移（Ｄｉｓｌ
ｏｃａｔｉｏｎ）等の格子欠陥が発生し漏れ電流の大き
な原因となった。
【００２４】本発明は伝送及び駆動トランジスタを全て
ＬＤＤ構造で形成していたものを、ノード端を除外した
領域にのみＬＤＤ構造を形成することにより、ノード端
の格子欠陥を最大限防止しノード端の不純物拡散領域接
合から漏出される漏れ電流を減らした。これは図２Ａ及
び図２Ｂで説明したことと同じ原理でメモリセルのデー
タ保存不良を軽減できる。
ＬＤＤ構造で形成していたものを、ノード端を除外した
領域にのみＬＤＤ構造を形成することにより、ノード端
の格子欠陥を最大限防止しノード端の不純物拡散領域接
合から漏出される漏れ電流を減らした。これは図２Ａ及
び図２Ｂで説明したことと同じ原理でメモリセルのデー
タ保存不良を軽減できる。
【００２５】図８Ａ、図８Ｂ及び図８Ｃを参照すると、
第１の電源線Ｖｓｓ３６を不純物拡散領域に接触させる
ための第１及び第２のコンタクトホール、及び第１及び
第２のビットラインと接触するパッドを前記不純物拡散
領域に接触させるための第３及び第４のコンタクトホー
ル形成のためのマスクパターン６００及び６０２を利用
して第１のコンタクトホール３、第２のコンタクトホー
ル（図示せず）、第３のコンタクトホール５及び第４の
コンタクトホール（図示せず）を形成する工程を図示し
たもので、ゲートの一部の側壁に第１のスペーサが形成
され部分的にＬＤＤ構造で形成されている伝送及び駆動
トランジスタが形成されている半導体基板全面に、例え
ば酸化膜のような絶縁物質を用いて第２の絶縁層３４を
形成し、前記マスクパターン６００及び６０２を利用し
た写真食刻工程を行ない第１の駆動トランジスタのソー
ス２４上には第１のコンタクトホール３を、第２の駆動
トランジスタのソース２２上には第２のコンタクトホー
ルを、第１の伝送トランジスタのドレーン２０上には第
３のコンタクトホール５をそして第２の伝送トランジス
タのドレーン上には第４のコンタクトホールを形成す
る。
第１の電源線Ｖｓｓ３６を不純物拡散領域に接触させる
ための第１及び第２のコンタクトホール、及び第１及び
第２のビットラインと接触するパッドを前記不純物拡散
領域に接触させるための第３及び第４のコンタクトホー
ル形成のためのマスクパターン６００及び６０２を利用
して第１のコンタクトホール３、第２のコンタクトホー
ル（図示せず）、第３のコンタクトホール５及び第４の
コンタクトホール（図示せず）を形成する工程を図示し
たもので、ゲートの一部の側壁に第１のスペーサが形成
され部分的にＬＤＤ構造で形成されている伝送及び駆動
トランジスタが形成されている半導体基板全面に、例え
ば酸化膜のような絶縁物質を用いて第２の絶縁層３４を
形成し、前記マスクパターン６００及び６０２を利用し
た写真食刻工程を行ない第１の駆動トランジスタのソー
ス２４上には第１のコンタクトホール３を、第２の駆動
トランジスタのソース２２上には第２のコンタクトホー
ルを、第１の伝送トランジスタのドレーン２０上には第
３のコンタクトホール５をそして第２の伝送トランジス
タのドレーン上には第４のコンタクトホールを形成す
る。
【００２６】この時、前記第２の絶縁層３４は不純物が
ドープされた絶縁物質、例えばＢＰＳＧ（Ｂｏｒｏ Ｐ
ｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
等のような物質を用いてその表面を平坦に形成すること
もできる。
ドープされた絶縁物質、例えばＢＰＳＧ（Ｂｏｒｏ Ｐ
ｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
等のような物質を用いてその表面を平坦に形成すること
もできる。
【００２７】図９Ａ、図９Ｂ及び図９Ｃを参照すると、
第１の電源線Ｖｓｓ３６形成のためのマスクパターン７
００、及び第１及び第２のパッド形成のためのマスクパ
ターン７０２及び７０４を利用して前記第１の電源線Ｖ
ｓｓ３６、及び第１のパッド３８及び第２のパッド（図
示せず）を形成する工程を図示したもので、第１ないし
第４のコンタクトホールが形成されている半導体基板全
面に第２の導電層、例えば多結晶シリコンか多結晶シリ
コンと珪化物を蒸着した形態の導電物質を積層した後、
前記マスクパターン７００、７０２及び７０４を利用し
た写真食刻工程を行ない前記第１の電源線３６、第１の
パッド３８及び第２のパッド（図示せず）を形成する。
この時、第１の電源線３６は前記第１及び第２のコンタ
クトホールを同時に埋める形態で、第１のパッドは前記
第３のコンタクトホールを埋める形態で、そして第２の
パッドは前記第４のコンタクトホールを埋める形態で形
成される。前記第１の電源線３６は接地線として利用さ
れる。
第１の電源線Ｖｓｓ３６形成のためのマスクパターン７
００、及び第１及び第２のパッド形成のためのマスクパ
ターン７０２及び７０４を利用して前記第１の電源線Ｖ
ｓｓ３６、及び第１のパッド３８及び第２のパッド（図
示せず）を形成する工程を図示したもので、第１ないし
第４のコンタクトホールが形成されている半導体基板全
面に第２の導電層、例えば多結晶シリコンか多結晶シリ
コンと珪化物を蒸着した形態の導電物質を積層した後、
前記マスクパターン７００、７０２及び７０４を利用し
た写真食刻工程を行ない前記第１の電源線３６、第１の
パッド３８及び第２のパッド（図示せず）を形成する。
この時、第１の電源線３６は前記第１及び第２のコンタ
クトホールを同時に埋める形態で、第１のパッドは前記
第３のコンタクトホールを埋める形態で、そして第２の
パッドは前記第４のコンタクトホールを埋める形態で形
成される。前記第１の電源線３６は接地線として利用さ
れる。
【００２８】図１０Ａ、図１０Ｂ及び図１０Ｃを参照す
ると、第１及び第２の負荷素子を第１及び第２のノード
端に接触させるための第５及び第６のコンタクトホール
形成のためのマスクパターン８００及び８０２を利用し
て前記第５のコンタクトホール７及び第６のコンタクト
ホール（図示せず）を形成する工程を図示したもので、
第１の電源線３６、第１のパッド３８及び第２のパッド
が形成されている半導体基板全面を、例えば純粋酸化膜
単一層や純粋酸化膜と不純物がドープされた絶縁物質を
積層した形態の複合層からなる絶縁物質を塗布し第３の
絶縁層４０を形成した後、前記マスクパターン８００及
び８０２を利用して第１、第２及び第３の絶縁層を食刻
対象とした写真食刻工程を行うことにより第１の伝送ト
ランジスタのソース１８、第１の駆動トランジスタのド
レーン１８及び第２の駆動トランジスタのゲート３０を
露出させる第５のコンタクトホール７と第２の伝送トラ
ンジスタのソース及び第１の駆動トランジスタのゲート
２８を露出させる第６のコンタクトホール（図示せず）
を形成する。この時、前記第３の絶縁層４０はその表面
が平坦になるように形成することもできる。
ると、第１及び第２の負荷素子を第１及び第２のノード
端に接触させるための第５及び第６のコンタクトホール
形成のためのマスクパターン８００及び８０２を利用し
て前記第５のコンタクトホール７及び第６のコンタクト
ホール（図示せず）を形成する工程を図示したもので、
第１の電源線３６、第１のパッド３８及び第２のパッド
が形成されている半導体基板全面を、例えば純粋酸化膜
単一層や純粋酸化膜と不純物がドープされた絶縁物質を
積層した形態の複合層からなる絶縁物質を塗布し第３の
絶縁層４０を形成した後、前記マスクパターン８００及
び８０２を利用して第１、第２及び第３の絶縁層を食刻
対象とした写真食刻工程を行うことにより第１の伝送ト
ランジスタのソース１８、第１の駆動トランジスタのド
レーン１８及び第２の駆動トランジスタのゲート３０を
露出させる第５のコンタクトホール７と第２の伝送トラ
ンジスタのソース及び第１の駆動トランジスタのゲート
２８を露出させる第６のコンタクトホール（図示せず）
を形成する。この時、前記第３の絶縁層４０はその表面
が平坦になるように形成することもできる。
【００２９】図１１Ａ、図１１Ｂ及び図１１Ｃを参照す
ると、第１及び第２の負荷素子、及び第２の電源線４４
形成のためのマスクパターン９００、９０２及び９０４
を利用して前記第１の負荷素子４２及び第２の負荷素子
（図示せず）、及び第２の電源線４４を形成する工程を
図示したもので、第５及び第６のコンタクトホールが形
成されている半導体基板全面に第３の導電層、例えば多
結晶シリコンを蒸着した後前記マスクパターン９００、
９０２及び９０４を利用した写真食刻工程を行うことに
より前記第１の負荷素子４２及び第２の負荷素子，第２
の電源線４４を形成する。この時。前記第１の負荷素子
は、その片側は第５のコンタクトホールを通じて第２の
駆動トランジスタのゲートと接触しその他の側は第２の
電源線４４と連結され、前記第２の負荷素子は、その片
側は第６のコンタクトホールを通じて第１の駆動トラン
ジスタのゲートと接触しその他の側は第２の電源線４４
と連結される。
ると、第１及び第２の負荷素子、及び第２の電源線４４
形成のためのマスクパターン９００、９０２及び９０４
を利用して前記第１の負荷素子４２及び第２の負荷素子
（図示せず）、及び第２の電源線４４を形成する工程を
図示したもので、第５及び第６のコンタクトホールが形
成されている半導体基板全面に第３の導電層、例えば多
結晶シリコンを蒸着した後前記マスクパターン９００、
９０２及び９０４を利用した写真食刻工程を行うことに
より前記第１の負荷素子４２及び第２の負荷素子，第２
の電源線４４を形成する。この時。前記第１の負荷素子
は、その片側は第５のコンタクトホールを通じて第２の
駆動トランジスタのゲートと接触しその他の側は第２の
電源線４４と連結され、前記第２の負荷素子は、その片
側は第６のコンタクトホールを通じて第１の駆動トラン
ジスタのゲートと接触しその他の側は第２の電源線４４
と連結される。
【００３０】図１２Ａ、図１２Ｂ及び図１２Ｃを参照す
ると、第３の導電層に部分的に不純物をドープするため
のマスクパターン１０００、１００２及び１００４を利
用し前記第３の導電層に不純物をドープする工程を図示
したもので、前記第１の負荷素子４２及び第２の負荷素
子、及び第２の電源線４４を形成されている半導体基板
全面にイオン注入防止物質を塗布した後、前記マスクパ
ターン１０００、１００２及び１００４を利用した写真
食刻工程を行ない第５及び第６のコンタクトホールとそ
の周辺部及び第２の電源線を露出させるイオン注入防止
層７４を形成する。次いで、結果物全面に前記第１及び
第２の不純物拡散領域の導電形と同じ導電形の不純物、
例えば燐やひ素イオンを注入する。これは、第２の電源
線の抵抗及び負荷素子と不純物拡散領域間の接触抵抗を
低める役割をする。
ると、第３の導電層に部分的に不純物をドープするため
のマスクパターン１０００、１００２及び１００４を利
用し前記第３の導電層に不純物をドープする工程を図示
したもので、前記第１の負荷素子４２及び第２の負荷素
子、及び第２の電源線４４を形成されている半導体基板
全面にイオン注入防止物質を塗布した後、前記マスクパ
ターン１０００、１００２及び１００４を利用した写真
食刻工程を行ない第５及び第６のコンタクトホールとそ
の周辺部及び第２の電源線を露出させるイオン注入防止
層７４を形成する。次いで、結果物全面に前記第１及び
第２の不純物拡散領域の導電形と同じ導電形の不純物、
例えば燐やひ素イオンを注入する。これは、第２の電源
線の抵抗及び負荷素子と不純物拡散領域間の接触抵抗を
低める役割をする。
【００３１】図１３Ａ、図１３Ｂ及び図１３Ｃを参照す
ると、第１及び第２のビットラインを第１及び第２のパ
ッドに接触させるための第７及び第８のコンタクトホー
ル形成のためのマスクパターン１１００を利用し、前記
第７のコンタクトホール１３及び第８のコンタクトホー
ルを形成する工程を図示したもので、結果物全面に、例
えば純粋酸化膜や純粋酸化膜と不純物がドープされた絶
縁物質を積層した形態の絶縁物質を塗布し第４の絶縁層
４６を形成した後、前記マスクパターン１１００を利用
し、第３及び第４の絶縁層を食刻対象とした写真食刻工
程を行うことにより第１のパッド３８上には第７のコン
タクトホール１３を、第２のパッド上には第８のコンタ
クトホール（図示せず）を形成する。
ると、第１及び第２のビットラインを第１及び第２のパ
ッドに接触させるための第７及び第８のコンタクトホー
ル形成のためのマスクパターン１１００を利用し、前記
第７のコンタクトホール１３及び第８のコンタクトホー
ルを形成する工程を図示したもので、結果物全面に、例
えば純粋酸化膜や純粋酸化膜と不純物がドープされた絶
縁物質を積層した形態の絶縁物質を塗布し第４の絶縁層
４６を形成した後、前記マスクパターン１１００を利用
し、第３及び第４の絶縁層を食刻対象とした写真食刻工
程を行うことにより第１のパッド３８上には第７のコン
タクトホール１３を、第２のパッド上には第８のコンタ
クトホール（図示せず）を形成する。
【００３２】図１４Ａ、図１４Ｂ及び図１４Ｃを参照す
ると、第１及び第２のビットライン形成のためのマスク
パターン１２００及び１２０２を利用し前記第１のビッ
トライン４８及び第２のビットライン５０を形成する工
程を図示したもので、第７及び第８のコンタクトホール
が形成されている結果物全面に導電物質、例えばアルミ
ニウムのような金属物質を蒸着した後、前記マスクパタ
ーン１２００及び１２０２を利用した写真食刻工程を行
ない第７のコンタクトホールを通じて前記第１のパッド
３８と連結される第１のビットライン４８と第８のコン
タクトホールを通じて前記第２のパッドと連結される第
２のビットライン５０を形成する。
ると、第１及び第２のビットライン形成のためのマスク
パターン１２００及び１２０２を利用し前記第１のビッ
トライン４８及び第２のビットライン５０を形成する工
程を図示したもので、第７及び第８のコンタクトホール
が形成されている結果物全面に導電物質、例えばアルミ
ニウムのような金属物質を蒸着した後、前記マスクパタ
ーン１２００及び１２０２を利用した写真食刻工程を行
ない第７のコンタクトホールを通じて前記第１のパッド
３８と連結される第１のビットライン４８と第８のコン
タクトホールを通じて前記第２のパッドと連結される第
２のビットライン５０を形成する。
【００３３】［第２実施例］本発明の他の実施例は、前
記図３Ａないし図５Ａのマスクパターンを利用して伝送
及び駆動トランジスタを形成した後、結果物全面に、例
えば酸化膜等のような絶縁物質を塗布し第１の絶縁層を
形成し、次いで、前記第１の絶縁層を食刻対象とした異
方性食刻工程を結果物全面に行うことにより前記伝送及
び駆動トランジスタのゲート側壁にスペーサ（この時、
ノード端を構成する不純物拡散領域と接するゲート側壁
に形成されるスペーサを前記一実施例で形成された第１
のスペーサと区別するため第２のスペーサといい、前記
他の実施例で形成された前記スペーサは第１及び第２の
スペーサを全て含む。）を形成する。次いで、前記図７
Ａのマスクパターンを利用してＳＲＡＭセルのノードを
構成する不純物拡散領域をイオン注入防止物質で被覆し
た後、半導体基板の導電形と異なる導電形の不純物、例
えばひ素イオンをドープし前記ノードを構成する不純物
拡散領域を除外した不純物拡散領域をＬＤＤ構造で形成
する。以後の工程は前記一実施例と同一である。
記図３Ａないし図５Ａのマスクパターンを利用して伝送
及び駆動トランジスタを形成した後、結果物全面に、例
えば酸化膜等のような絶縁物質を塗布し第１の絶縁層を
形成し、次いで、前記第１の絶縁層を食刻対象とした異
方性食刻工程を結果物全面に行うことにより前記伝送及
び駆動トランジスタのゲート側壁にスペーサ（この時、
ノード端を構成する不純物拡散領域と接するゲート側壁
に形成されるスペーサを前記一実施例で形成された第１
のスペーサと区別するため第２のスペーサといい、前記
他の実施例で形成された前記スペーサは第１及び第２の
スペーサを全て含む。）を形成する。次いで、前記図７
Ａのマスクパターンを利用してＳＲＡＭセルのノードを
構成する不純物拡散領域をイオン注入防止物質で被覆し
た後、半導体基板の導電形と異なる導電形の不純物、例
えばひ素イオンをドープし前記ノードを構成する不純物
拡散領域を除外した不純物拡散領域をＬＤＤ構造で形成
する。以後の工程は前記一実施例と同一である。
【００３４】前記本発明の他の実施例によると、ＳＲＡ
Ｍセルを構成する伝送及び駆動トランジスタのゲート側
壁に全てスペーサを形成することにより前記一実施例よ
りマスク（図６Ａのマスクパターン）１枚を減らせて、
ノードを構成する不純物拡散領域を除外した不純物拡散
領域だけに追加的な不純物注入工程を実施することによ
りノードを構成する不純物拡散領域に前記追加的な不純
物注入工程により発生するかもしれない格子欠陥を防止
できＳＲＡＭセルのノード領域での漏れ電流を減らせ
る。
Ｍセルを構成する伝送及び駆動トランジスタのゲート側
壁に全てスペーサを形成することにより前記一実施例よ
りマスク（図６Ａのマスクパターン）１枚を減らせて、
ノードを構成する不純物拡散領域を除外した不純物拡散
領域だけに追加的な不純物注入工程を実施することによ
りノードを構成する不純物拡散領域に前記追加的な不純
物注入工程により発生するかもしれない格子欠陥を防止
できＳＲＡＭセルのノード領域での漏れ電流を減らせ
る。
【００３５】前記一実施例及び他の実施例で、負荷素子
として高抵抗の多結晶シリコンを用いたが、前記負荷素
子として前述したデプレッション形トランジスタやＰＭ
ＯＳ薄膜トランジスタを用い得ることは勿論である。
又、ノードを構成する不純物拡散領域に追加的に不純物
を注入する工程（図６Ａのマスクパターン利用）が前記
一実施例及び他の実施例では伝送及び駆動トランジスタ
形成した後進行するようになっているが、その順序が変
形されても本発明が達成しようとする目的を達成するこ
とができる。
として高抵抗の多結晶シリコンを用いたが、前記負荷素
子として前述したデプレッション形トランジスタやＰＭ
ＯＳ薄膜トランジスタを用い得ることは勿論である。
又、ノードを構成する不純物拡散領域に追加的に不純物
を注入する工程（図６Ａのマスクパターン利用）が前記
一実施例及び他の実施例では伝送及び駆動トランジスタ
形成した後進行するようになっているが、その順序が変
形されても本発明が達成しようとする目的を達成するこ
とができる。
【００３６】なお、本発明は前記実施例に限定されるも
のではなく、本発明に思想を逸脱しない範囲で種々の改
変をなし得ることは勿論である。
のではなく、本発明に思想を逸脱しない範囲で種々の改
変をなし得ることは勿論である。
【００３７】
【発明の効果】本発明による半導体装置及びその製造方
法によると、ＬＤＤ構造形成時発生する恐れのある半導
体基板の格子欠陥を最大限に減らし、メモリセルのノー
ド端で発生する漏れ電流を軽減することによりＳＲＡＭ
セルのデータ保存不良を軽減することができる。
法によると、ＬＤＤ構造形成時発生する恐れのある半導
体基板の格子欠陥を最大限に減らし、メモリセルのノー
ド端で発生する漏れ電流を軽減することによりＳＲＡＭ
セルのデータ保存不良を軽減することができる。
【図１】図１は本発明及び従来技術によるスタティック
ランダムアクセスメモリセルの回路図。
ランダムアクセスメモリセルの回路図。
【図２】図２Ａ及び図２Ｂは図１で図示された回路に対
応し、従来方法により製造されたスタティックランダム
アクセスメモリセルの断面図。
応し、従来方法により製造されたスタティックランダム
アクセスメモリセルの断面図。
【図３】図３Ａは本発明の一実施例の方法により製造工
程の順番にレイアウトされたスタティックランダムアク
セスメモリセルのレイアウト図であり、図３Ｂは、前記
図３ＡのＡＡ線を切って見た本発明の方法による半導体
メモリ装置の製造方法を説明するための断面図であり、
図３Ｃは前記図３ＡのＢＢ線を切って見た本発明の方法
による半導体メモリ装置の製造方法を説明するための断
面図。
程の順番にレイアウトされたスタティックランダムアク
セスメモリセルのレイアウト図であり、図３Ｂは、前記
図３ＡのＡＡ線を切って見た本発明の方法による半導体
メモリ装置の製造方法を説明するための断面図であり、
図３Ｃは前記図３ＡのＢＢ線を切って見た本発明の方法
による半導体メモリ装置の製造方法を説明するための断
面図。
【図４】図４Ａは本発明の一実施例の方法により製造工
程の順番にレイアウトされたスタティックランダムアク
セスメモリセルのレイアウト図であり、図４Ｂは、前記
図４ＡのＡＡ線を切って見た本発明の方法による半導体
メモリ装置の製造方法を説明するための断面図であり、
図４Ｃは前記図４ＡのＢＢ線を切って見た本発明の方法
による半導体メモリ装置の製造方法を説明するための断
面図。
程の順番にレイアウトされたスタティックランダムアク
セスメモリセルのレイアウト図であり、図４Ｂは、前記
図４ＡのＡＡ線を切って見た本発明の方法による半導体
メモリ装置の製造方法を説明するための断面図であり、
図４Ｃは前記図４ＡのＢＢ線を切って見た本発明の方法
による半導体メモリ装置の製造方法を説明するための断
面図。
【図５】図５Ａは本発明の一実施例の方法により製造工
程の順番にレイアウトされたスタティックランダムアク
セスメモリセルのレイアウト図であり、図５Ｂは、前記
図５ＡのＡＡ線を切って見た本発明の方法による半導体
メモリ装置の製造方法を説明するための断面図であり、
図５Ｃは前記図５ＡのＢＢ線を切って見た本発明の方法
による半導体メモリ装置の製造方法を説明するための断
面図。
程の順番にレイアウトされたスタティックランダムアク
セスメモリセルのレイアウト図であり、図５Ｂは、前記
図５ＡのＡＡ線を切って見た本発明の方法による半導体
メモリ装置の製造方法を説明するための断面図であり、
図５Ｃは前記図５ＡのＢＢ線を切って見た本発明の方法
による半導体メモリ装置の製造方法を説明するための断
面図。
【図６】図６Ａは本発明の一実施例の方法により製造工
程の順番にレイアウトされたスタティックランダムアク
セスメモリセルのレイアウト図であり、図６Ｂは、前記
図６ＡのＡＡ線を切って見た本発明の方法による半導体
メモリ装置の製造方法を説明するための断面図であり、
図６Ｃは前記図６ＡのＢＢ線を切って見た本発明の方法
による半導体メモリ装置の製造方法を説明するための断
面図。
程の順番にレイアウトされたスタティックランダムアク
セスメモリセルのレイアウト図であり、図６Ｂは、前記
図６ＡのＡＡ線を切って見た本発明の方法による半導体
メモリ装置の製造方法を説明するための断面図であり、
図６Ｃは前記図６ＡのＢＢ線を切って見た本発明の方法
による半導体メモリ装置の製造方法を説明するための断
面図。
【図７】図７Ａは本発明の一実施例の方法により製造工
程の順番にレイアウトされたスタティックランダムアク
セスメモリセルのレイアウト図であり、図７Ｂは、前記
図７ＡのＡＡ線を切って見た本発明の方法による半導体
メモリ装置の製造方法を説明するための断面図であり、
図７Ｃは前記図７ＡのＢＢ線を切って見た本発明の方法
による半導体メモリ装置の製造方法を説明するための断
面図。
程の順番にレイアウトされたスタティックランダムアク
セスメモリセルのレイアウト図であり、図７Ｂは、前記
図７ＡのＡＡ線を切って見た本発明の方法による半導体
メモリ装置の製造方法を説明するための断面図であり、
図７Ｃは前記図７ＡのＢＢ線を切って見た本発明の方法
による半導体メモリ装置の製造方法を説明するための断
面図。
【図８】図８Ａは本発明の一実施例の方法により製造工
程の順番にレイアウトされたスタティックランダムアク
セスメモリセルのレイアウト図であり、図８Ｂは、前記
図８ＡのＡＡ線を切って見た本発明の方法による半導体
メモリ装置の製造方法を説明するための断面図であり、
図８Ｃは前記図８ＡのＢＢ線を切って見た本発明の方法
による半導体メモリ装置の製造方法を説明するための断
面図。
程の順番にレイアウトされたスタティックランダムアク
セスメモリセルのレイアウト図であり、図８Ｂは、前記
図８ＡのＡＡ線を切って見た本発明の方法による半導体
メモリ装置の製造方法を説明するための断面図であり、
図８Ｃは前記図８ＡのＢＢ線を切って見た本発明の方法
による半導体メモリ装置の製造方法を説明するための断
面図。
【図９】図９Ａは本発明の一実施例の方法により製造工
程の順番にレイアウトされたスタティックランダムアク
セスメモリセルのレイアウト図であり、図９Ｂは、前記
図９ＡのＡＡ線を切って見た本発明の方法による半導体
メモリ装置の製造方法を説明するための断面図であり、
図９Ｃは前記図９ＡのＢＢ線を切って見た本発明の方法
による半導体メモリ装置の製造方法を説明するための断
面図。
程の順番にレイアウトされたスタティックランダムアク
セスメモリセルのレイアウト図であり、図９Ｂは、前記
図９ＡのＡＡ線を切って見た本発明の方法による半導体
メモリ装置の製造方法を説明するための断面図であり、
図９Ｃは前記図９ＡのＢＢ線を切って見た本発明の方法
による半導体メモリ装置の製造方法を説明するための断
面図。
【図１０】図１０Ａは本発明の一実施例の方法により製
造工程の順番にレイアウトされたスタティックランダム
アクセスメモリセルのレイアウト図であり、図１０Ｂ
は、前記図１０ＡのＡＡ線を切って見た本発明の方法に
よる半導体メモリ装置の製造方法を説明するための断面
図であり、図１０Ｃは前記図１０ＡのＢＢ線を切って見
た本発明の方法による半導体メモリ装置の製造方法を説
明するための断面図。
造工程の順番にレイアウトされたスタティックランダム
アクセスメモリセルのレイアウト図であり、図１０Ｂ
は、前記図１０ＡのＡＡ線を切って見た本発明の方法に
よる半導体メモリ装置の製造方法を説明するための断面
図であり、図１０Ｃは前記図１０ＡのＢＢ線を切って見
た本発明の方法による半導体メモリ装置の製造方法を説
明するための断面図。
【図１１】図１１Ａは本発明の一実施例の方法により製
造工程の順番にレイアウトされたスタティックランダム
アクセスメモリセルのレイアウト図であり、図１１Ｂ
は、前記図１１ＡのＡＡ線を切って見た本発明の方法に
よる半導体メモリ装置の製造方法を説明するための断面
図であり、図１１Ｃは前記図１１ＡのＢＢ線を切って見
た本発明の方法による半導体メモリ装置の製造方法を説
明するための断面図。
造工程の順番にレイアウトされたスタティックランダム
アクセスメモリセルのレイアウト図であり、図１１Ｂ
は、前記図１１ＡのＡＡ線を切って見た本発明の方法に
よる半導体メモリ装置の製造方法を説明するための断面
図であり、図１１Ｃは前記図１１ＡのＢＢ線を切って見
た本発明の方法による半導体メモリ装置の製造方法を説
明するための断面図。
【図１２】図１２Ａは本発明の一実施例の方法により製
造工程の順番にレイアウトされたスタティックランダム
アクセスメモリセルのレイアウト図であり、図１２Ｂ
は、前記図１２ＡのＡＡ線を切って見た本発明の方法に
よる半導体メモリ装置の製造方法を説明するための断面
図であり、図１２Ｃは前記図１２ＡのＢＢ線を切って見
た本発明の方法による半導体メモリ装置の製造方法を説
明するための断面図。
造工程の順番にレイアウトされたスタティックランダム
アクセスメモリセルのレイアウト図であり、図１２Ｂ
は、前記図１２ＡのＡＡ線を切って見た本発明の方法に
よる半導体メモリ装置の製造方法を説明するための断面
図であり、図１２Ｃは前記図１２ＡのＢＢ線を切って見
た本発明の方法による半導体メモリ装置の製造方法を説
明するための断面図。
【図１３】図１３Ａは本発明の一実施例の方法により製
造工程の順番にレイアウトされたスタティックランダム
アクセスメモリセルのレイアウト図であり、図１３Ｂ
は、前記図１３ＡのＡＡ線を切って見た本発明の方法に
よる半導体メモリ装置の製造方法を説明するための断面
図であり、図１３Ｃは前記図１３ＡのＢＢ線を切って見
た本発明の方法による半導体メモリ装置の製造方法を説
明するための断面図。
造工程の順番にレイアウトされたスタティックランダム
アクセスメモリセルのレイアウト図であり、図１３Ｂ
は、前記図１３ＡのＡＡ線を切って見た本発明の方法に
よる半導体メモリ装置の製造方法を説明するための断面
図であり、図１３Ｃは前記図１３ＡのＢＢ線を切って見
た本発明の方法による半導体メモリ装置の製造方法を説
明するための断面図。
【図１４】図１４Ａは本発明の一実施例の方法により製
造工程の順番にレイアウトされたスタティックランダム
アクセスメモリセルのレイアウト図であり、図１４Ｂ
は、前記図１４ＡのＡＡ線を切って見た本発明の方法に
よる半導体メモリ装置の製造方法を説明するための断面
図であり、図１４Ｃは前記図１４ＡのＢＢ線を切って見
た本発明の方法による半導体メモリ装置の製造方法を説
明するための断面図。
造工程の順番にレイアウトされたスタティックランダム
アクセスメモリセルのレイアウト図であり、図１４Ｂ
は、前記図１４ＡのＡＡ線を切って見た本発明の方法に
よる半導体メモリ装置の製造方法を説明するための断面
図であり、図１４Ｃは前記図１４ＡのＢＢ線を切って見
た本発明の方法による半導体メモリ装置の製造方法を説
明するための断面図。
Ｑ１…第１の伝送トランジスタ Ｑ２…第２の伝送トランジスタ Ｑ３…第１の駆動トランジスタ Ｑ４…第２の駆動トランジスタ Ｌ１…第１の負荷素子 Ｌ２…第２の負荷素子 １６、１８、２０、２２、２４…第１の不純物拡散領域 ２０ｂ、２２ｂ、２４ｂ…第２の不純物拡散領域 ２６…第１の伝送トランジスタのゲート ２８…第１の駆動トランジスタのゲート ３０…第２の駆動トランジスタのゲート ３２…第１の絶縁層 ３２ｂ…第１のスペーサ ７２…感光膜パターン ７４…イオン注入防止層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 辛 哲豪 大韓民国ソウル特別市江南區驛三１洞629 −７番地
Claims (24)
- 【請求項１】第１及び第２の伝送トランジスタ、第１及
び第２の駆動トランジスタ及び、第１及び第２の負荷素
子が相互連結され一つのフリップフロップ型メモリセル
を構成する半導体メモリ装置において、ノード端（フリ
ップフロップの入出力接点）を構成する不純物拡散領域
を除外した不純物拡散領域はゲートと自己整合される形
で形成される第１の不純物拡散領域と前記ゲート側壁に
形成された第１のスペーサと自己整合される形で形成さ
れる第２の不純物拡散領域から構成され、前記第１のス
ペーサはノード端を構成する不純物拡散領域を除外した
不純物拡散領域と接する前記ゲートの側壁にのみ形成さ
れていることを特徴とする半導体装置。 - 【請求項２】伝送及び駆動トランジスタのゲート側壁の
うち前記第１のスペーサが形成されてないゲート側壁に
第２のスペーサが形成されていることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】第２の不純物拡散領域は第１の不純物拡散
領域より更に深く形成されたことを特徴とする請求項１
又は請求項２記載の半導体装置。 - 【請求項４】第２の不純物拡散領域の不純物濃度は第１
の不純物拡散領域の不純物濃度より高濃度であることを
特徴とする請求項３記載の半導体装置。 - 【請求項５】ノード端を構成する不純物拡散領域はゲー
トと自己整合される形で形成されたことを特徴とする請
求項１又は請求項２記載の半導体装置。 - 【請求項６】ノード端を構成する不純物拡散領域は１層
以上で形成されることを特徴とする請求項５記載の半導
体装置。 - 【請求項７】ノード端を構成する不純物拡散領域は第１
及び第３の不純物拡散領域から構成されることを特徴と
する請求項６記載の半導体装置。 - 【請求項８】第３の不純物拡散領域は第１の不純物拡散
領域より更に深く形成されることを特徴とする請求項７
記載の半導体装置。 - 【請求項９】第３の不純物拡散領域の不純物濃度は第１
の不純物拡散領域の不純物濃度より高濃度であることを
特徴とする請求項８記載の半導体装置。 - 【請求項１０】ノード端を構成する不純物拡散領域上に
第１の絶縁層が形成されていることを特徴とする請求項
１又は請求項２記載の半導体装置。 - 【請求項１１】前記第１の絶縁層は５００オングストロ
ーム〜５，０００オングストローム程度の厚さであるこ
とを特徴とする請求項１０記載の半導体装置。 - 【請求項１２】前記負荷素子はＰＭＯＳ薄膜トランジス
タ又は高低抗の多結晶シリコンから構成されたことを特
徴とする請求項１記載の半導体装置。 - 【請求項１３】第１及び第２の伝送トランジスタ、第１
及び第２の駆動トランジスタ及び、第１及び第２の負荷
素子が相互連結され一つのメモリセルを構成する半導体
メモリ装置を製造するにおいて、半導体基板上に第１及
び第２の伝送トランジスタのゲートと第１及び第２の駆
動トランジスタのゲートを形成する工程と、結果物全面
に第１の第１導電形の不純物をドープする工程と、第１
の絶縁層を形成する工程と、ノード端を構成する不純物
拡散領域を覆う形の感光膜パターンを形成する工程と、
結果物全面に異方性食刻を行うことにより第１の絶縁層
からなる前記ノード端を構成する不純物拡散領域を除外
した不純物拡散領域と接するゲート側壁にスペーサを形
成する工程と、結果物全面に第２の第１導電形の不純物
をドープする工程を含むことを特徴とする半導体装置の
製造方法。 - 【請求項１４】前記第１の第１導電形の不純物として燐
イオンを用いて、第２の第１導電形の不純物としてひ素
イオンを用いることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項１５】前記第１の絶縁層を構成する物質として
酸化膜を用いることを特徴とする請求項１３記載の半導
体装置の製造方法。 - 【請求項１６】前記伝送及び駆動トランジスタのゲート
を構成する物質に多結晶シリコンか多結晶シリコンと珪
化物を積層した形態の導電物質を用いることを特徴とす
る請求項１３記載の半導体装置の製造方法。 - 【請求項１７】伝送及び駆動トランジスタのゲート形成
前に、又は第１の絶縁層形成前にノード端を構成する不
純物拡散領域に追加的な不純物注入工程を施すことを特
徴とする請求項１３記載の半導体装置の製造方法。 - 【請求項１８】前記追加的な不純物注入工程時加えられ
る不純物は前記第１の第１導電形の不純物と同様のもの
であることを特徴とする請求項１７記載の半導体装置の
製造方法。 - 【請求項１９】第１及び第２の伝送トランジスタ、第１
及び第２の駆動トランジスタ及び、第１及び第２の負荷
素子が相互連結され一つのメモリセルを構成する半導体
メモリ装置を製造するにおいて、半導体基板上に第１及
び第２の伝送トランジスタのゲートと第１及び第２の駆
動トランジスタのゲートを形成する工程と、結果物全面
に第１の第１導電形の不純物をドープする工程と、第１
の絶縁層を形成する工程と、前記第１の絶縁層を食刻対
象物として異方性食刻を結果物全面に行う工程と、結果
物上にノード端を構成する不純物拡散領域を除外した不
純物拡散領域が露出されるようにイオン注入防止層を形
成する工程と、前記イオン注入防止層をマスクとして結
果物全面に第２の第１導電形の不純物をドープする工程
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２０】第１の第１導電形の不純物として燐イオ
ンを用いて、第２の第１導電形の不純物としてひ素イオ
ンを用いることを特徴とする請求項１９記載の半導体装
置の製造方法。 - 【請求項２１】前記第１の絶縁層を構成する物質として
酸化膜を用いることを特徴とする請求項１９記載の半導
体装置の製造方法。 - 【請求項２２】前記イオン注入防止層を構成する物質と
して酸化膜かフォトレジスト等の物質を用いることを特
徴とする請求項１９記載の半導体装置の製造方法。 - 【請求項２３】伝送及び駆動トランジスタ形成前に、又
は第１の絶縁層形成前にノード端を構成する不純物拡散
領域に更に不純物注入工程を施すことを特徴とする請求
項１９記載の半導体装置の製造方法。 - 【請求項２４】前記追加的な不純物注入工程時用いられ
る不純物は第１の第１導電形の不純物と同様のものであ
ることを特徴とする請求項２３記載の半導体装置の製造
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992P4780 | 1992-03-23 | ||
| KR1019920004780A KR930020692A (ko) | 1992-03-23 | 1992-03-23 | 반도체장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653438A true JPH0653438A (ja) | 1994-02-25 |
Family
ID=19330791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4214244A Pending JPH0653438A (ja) | 1992-03-23 | 1992-08-11 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JPH0653438A (ja) |
| KR (1) | KR930020692A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7331730B2 (en) | 2002-11-18 | 2008-02-19 | Pentel Kabushiki Kaisha | Retractable writing material |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102227342B1 (ko) | 2020-09-25 | 2021-03-11 | 박태식 | 회전식 떡 성형장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633462A (ja) * | 1986-06-24 | 1988-01-08 | Nec Corp | 半導体装置の製造方法 |
| JPH0378256A (ja) * | 1989-08-21 | 1991-04-03 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1992
- 1992-03-23 KR KR1019920004780A patent/KR930020692A/ko not_active Application Discontinuation
- 1992-08-11 JP JP4214244A patent/JPH0653438A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633462A (ja) * | 1986-06-24 | 1988-01-08 | Nec Corp | 半導体装置の製造方法 |
| JPH0378256A (ja) * | 1989-08-21 | 1991-04-03 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7331730B2 (en) | 2002-11-18 | 2008-02-19 | Pentel Kabushiki Kaisha | Retractable writing material |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930020692A (ko) | 1993-10-20 |
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