KR930011241A - 낸드형 롬(nand rom) 및 그 제조방법 - Google Patents
낸드형 롬(nand rom) 및 그 제조방법 Download PDFInfo
- Publication number
- KR930011241A KR930011241A KR1019920021705A KR920021705A KR930011241A KR 930011241 A KR930011241 A KR 930011241A KR 1019920021705 A KR1019920021705 A KR 1019920021705A KR 920021705 A KR920021705 A KR 920021705A KR 930011241 A KR930011241 A KR 930011241A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- insulating film
- trench
- region
- forming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title 1
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 238000002955 isolation Methods 0.000 claims abstract 8
- 239000000758 substrate Substances 0.000 claims abstract 7
- 238000003491 array Methods 0.000 claims abstract 4
- 238000000034 method Methods 0.000 claims abstract 3
- 238000001459 lithography Methods 0.000 claims abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 11
- 229920005591 polysilicon Polymers 0.000 claims 11
- 238000005530 etching Methods 0.000 claims 6
- 238000005468 ion implantation Methods 0.000 claims 6
- 238000000151 deposition Methods 0.000 claims 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 3
- 238000002844 melting Methods 0.000 claims 3
- 230000008018 melting Effects 0.000 claims 3
- 229910052698 phosphorus Inorganic materials 0.000 claims 3
- 239000011574 phosphorus Substances 0.000 claims 3
- 229910021332 silicide Inorganic materials 0.000 claims 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 3
- 229910052751 metal Inorganic materials 0.000 claims 2
- 239000002184 metal Substances 0.000 claims 2
- 125000006850 spacer group Chemical group 0.000 claims 2
- 241000196324 Embryophyta Species 0.000 claims 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 claims 1
- 239000012535 impurity Substances 0.000 claims 1
- 150000002500 ions Chemical class 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract 1
- 238000000926 separation method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
향상된 집적도를 가진 NAND형 R0M이 제공된다. 반도체 기판의 표면에 스트라이프 패턴으로 복수의 트랜치가 형성되고, 디바이스들 사이의 분리를 위해 각 트렌치의 측벽에 절연막이 각각 형성된다. 2개의 인접 트렌치들사이에 정해진 각각의 제1 능동 영역 내에 직렬로 접속된 MOSFET로 구성된 제1 단위 어레이가 배치된다. 각 트렌치의 바닥에 제2 능동 영역이 정해지고, 그 안에 제2 단위 어레이가 배치된다. 본 발명에 따르면, 단위 어레이들 사이에 트렌치를 제공하는 트랜치 분리 기술과 달리, 그 대신, 절연막 측벽이 형성된다. 트렌치 폭은 리소그래피에 수반하는 최소 피쳐 크기에 국한된다. 반면에 절연막 측벽의 폭은 제한이 없으므로 64M 비트 마스크 롬칩의 크기를 약 2mm 정도 더 작게 할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시예로서 반도체 칩 상의 셀 어레이 블럭 영역 등을 포함하는 레이아웃을 개략적으로 도시한 평면도.
제2도는 동 실시예의 단위 어레이 쌍을 도시한 회로도.
제3도는 동 실시예의 한 디지트 라인에 접속된 한 그룹의 단위 어레이 쌍을 도시한 개략적인 회로도.
Claims (6)
- 반도체 기판의 표면에 선택적으로 형성된 제1 디바이스 분리 구조물 사이에 두고 서로로부터 분리된 각 셀어레이 블럭 내에 선정된 간격으로 배치되고 선정된 폭을 가지되, 각각이 그 측벽에 제2 디바이스 분리 구조물로서의 절연막을 갖고 있는 복수의 트렌치, 각각이 제1 및 제2 게이트 절연막 상에 배치되고, 인접하는 2개의 상기 트렌치 사이의 상기 반도체 기판의 영역으로 정해진 제1능동 영역의 표면 위 및 상기 측벽의 절연막 및 그 저부와 접촉하지 않는 상기 트렌치의 바닥 영역으로 정해진 제2 능동 영역의 표면 상에 형성되며, 상기 제1 및 제2 능동영역과 교차하는 방향으로 배치된 복수의 워드 라인, 상기 제1 및 제2 능동 영역 내에 배치되고 각각이 직렬로 접속된 복수의 셀 트렌지스터로 구성되며, 각 셀 트렌지스터가 상기 워드 라인 중 1개의 워드 라인에 자기 정렬된 소스 및 드레인 영역을 갖고 있는 제1 및 제2 단위 어레이, 각각이 제1 및 제2 단위 선택 회로를 통해 상기 제1단위 어레이 중의 1개의 어레이 및 인접한 상기 제2 단위 어레이 중1개의 어레이의 한쪽 단부들에 접속된 디지트라인 및 각각이 상기 제1 단위 어레이 중의 1개의 어레이 및 인접한 상기 제2 단위 어레이 중 1개의 어레이의 다른쪽 단부에 접속된 접지 라인을 포함하는 것을 특징으로 하는 NAND형 ROM.
- 제1항에 있어서, 상기 워드 라인이 상기 제1 및 제2 게이트 절연막을 각각 선택적으로 덮고 있는 폴리실리콘막 및 상기 폴리실리콘막을 덮고 있는 고융점 금속 실리사이드막으로 구성되는 것을 특징으로 하는 NAND형 ROM.
- 제1항에 있어서, 상기 제1 단위 선택 회로가 인헨스먼트 모드의 제1 선택 트랜지스터 및 디플리션 모드의 제2 선택 트랜지스터를 포함하되, 상기 제1 및 제2 선택 트랜지스터가 형태에 있어서 상기 셀 트랜지스터와 동일하고, 상기 제2 단위 선택 회로가 인헨스먼트 모드의 제3 선택 트랜지스터 및 디플리션 모드의 제4 선택 트랜지스터를 포함하되, 상기 제3 및 제4 선택 트랜지스터가 형태에 있어서 상기 셀 트랜지스터와 동일한 것을 특징으로하는 NAND형 ROM.
- 제1항에 있어서, 상기 접지 라인이 상기 제1 능동 영역 및 상기 트랜치 바닥의 상기 반도체 기판의 부분에 선택적으로 형성된 반대 도전형의 불순물 확산층을 포함하는 것을 특징으로 하는 NAND형 ROM.
- 반도체 기판의 표면에 선택적으로 필드 산화막을 형성함으로써 셀 어레이 블럭 영역을 분리시키는 단계, 상기 셀 어레이 블럭 영역의 표면 상에 제1 게이트 절연막을 형성하고, 이어서 제1 폴리실리콘막 및 상기 제1폴리실리콘막 보다 더 느린 속도로 에칭될 수 있는 항에칭막을 피착시키며, 상기 항에칭막, 상기 제1 폴리실리콘막 및 상기 제1 게이트 절연막을 선택적으로 제거함으로써 선정된 간격으로 배치된 복수의 트랜치 형성 영역을 정하기 위한 마스크를 형성하는 단계, 상기 필드 산화막 및 상기 트랜치에 의해 제1 능동 영역을 정하도록 상기 마스크를 사용하여 상기 반도체 기판을 에칭함으로써 트랜치를 형성하고, 전체 표면에 걸쳐 절연막을 피착시키며, 이어서 비등방성 에칭을 행하여 상기 트랜치의 측벽에 디바이스 분리 절연막을 형성하는 단계, 디바이스 분리절연막으로 덮인 부분을 제외한 상기 트랜치의 바닥을 표면으로서 갖고 있는 제2 능동 영역 내에 상기 제1 게이트절연막과 거의 동일한 두께로 제2 게이트 절연막을 형성하는 단계, 전체 표면에 걸쳐 상기 제1 폴리실리콘막과 두께가 거의 동일한 제2 폴리실리콘막을 피착시키는 단계, 상기 트랜치 영역 내에만 정해진 상기 제2 폴리실리콘막 부분을 덮고 있는 레지스트막을 마스크로서 사용하여 상기 제1 폴리실리콘막 및 상기 항에칭막을 연속적으로 에칭하는 단계, 전체 표면에 걸쳐 고융점 금속 실리사이드를 피착시키고, 리소그래피 기술을 사용하여 상기 고융점 실리사이드막, 상기 제1폴리실리콘막 및 상기 제2 폴리실리콘막을 패터닝함으로써 상기 제1 및 제2 능동 영역을 각각 교차하는 방향으로 복수의 워드 라인을 형성하는 단계, 희박하게 도포된 소스 및 드레인 영역을 형성하기 위해 상기 워드 라인 및 상기 디바이스 분리 절연막을 사용하여 이온 주입을 수행하는 단계, 상기 워드 라인에 절연 스페이서를 형성하도록 상기 트랜치의 측벽에 상기 디바이스 분리 절연막의 일부를 잔류시키는 단계, 농후하게 도프된 소스 및 드레인 영역을 형성하도록 상기 위드 라인, 상기 디바이스 분리 절연막 및 상기 절연 스페이서를 마스크로서 사용하여 이온 주입을 수행하는 단계 및 코드화를 위해 상기 워드 라인 아래의 상기 제1 및 제2 능동 영역 중의 선정된 영역 내부로 이온 주입을 수행하는 단계를 포함하는 것을 특징으로 하는 NAND형 ROM제조 방법.
- 제5항에 있어서, 상기 희박하게 도프된 소스 및 드레인 영역을 형성하기 위해 인 이온 주입을 수행하는 단계, 상기 농후하게 도프된 소스 및 드레인 영역을 형성하기 위해 비소 이온 주입을 수행하는 단계 및 그 외에도 상기인 이온 주입 보다 더 높은 에너지에서 상기 코드화를 위해 인 이온 주입을 수행하는 단계를 포함하는 것을 특징으로 하는 NAND형 ROM 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30429391 | 1991-11-20 | ||
| JP91-304293 | 1991-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930011241A true KR930011241A (ko) | 1993-06-24 |
| KR0127290B1 KR0127290B1 (ko) | 1999-03-20 |
Family
ID=17931291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920021705A KR0127290B1 (ko) | 1991-11-20 | 1992-11-19 | 낸드형 롬 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5635748A (ko) |
| KR (1) | KR0127290B1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5405378A (en) * | 1992-05-20 | 1995-04-11 | Strecker; Ernst P. | Device with a prosthesis implantable in the body of a patient |
| DE69520580T2 (de) * | 1995-09-29 | 2001-10-04 | St Microelectronics Srl | Hierarchische Speicheranordnung |
| US5854128A (en) * | 1996-04-29 | 1998-12-29 | Micron Technology, Inc. | Method for reducing capacitive coupling between conductive lines |
| TW319904B (en) * | 1997-01-20 | 1997-11-11 | United Microelectronics Corp | Three dimensional read only memory and manufacturing method thereof |
| KR100355238B1 (ko) | 2000-10-27 | 2002-10-11 | 삼성전자 주식회사 | 플레쉬 메모리 소자의 셀 제조 방법 |
| US6893923B2 (en) | 2001-03-21 | 2005-05-17 | International Rectifier Corporation | Reduced mask count process for manufacture of mosgated device |
| KR101108711B1 (ko) * | 2007-08-23 | 2012-01-30 | 삼성전자주식회사 | 액티브 패턴 구조물 및 그 형성 방법, 비휘발성 메모리소자 및 그 제조 방법. |
| GB2452125A (en) * | 2007-08-23 | 2009-02-25 | Samsung Electronics Co Ltd | Integrated circuit memory devices |
| JP5631607B2 (ja) * | 2009-08-21 | 2014-11-26 | 株式会社東芝 | マルチチップモジュール構造を有する高周波回路 |
| KR101736983B1 (ko) | 2010-06-28 | 2017-05-18 | 삼성전자 주식회사 | 반도체 소자 및 반도체 소자의 패턴 형성 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4271421A (en) * | 1977-01-26 | 1981-06-02 | Texas Instruments Incorporated | High density N-channel silicon gate read only memory |
| JPS58219783A (ja) * | 1982-06-15 | 1983-12-21 | Toshiba Corp | 化合物半導体装置の製造方法 |
| JPS61236089A (ja) * | 1985-04-10 | 1986-10-21 | Mitsubishi Electric Corp | 扉の開閉機構 |
| US4805143A (en) * | 1986-01-16 | 1989-02-14 | Hitachi Ltd. | Read-only memory |
| US4989055A (en) * | 1989-06-15 | 1991-01-29 | Texas Instruments Incorporated | Dynamic random access memory cell |
| JPH05102436A (ja) * | 1991-10-09 | 1993-04-23 | Ricoh Co Ltd | 半導体メモリ装置とその製造方法 |
-
1992
- 1992-11-19 KR KR1019920021705A patent/KR0127290B1/ko not_active IP Right Cessation
-
1995
- 1995-01-10 US US08/370,818 patent/US5635748A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0127290B1 (ko) | 1999-03-20 |
| US5635748A (en) | 1997-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5250450A (en) | Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance | |
| EP0042084B1 (en) | Semiconductor device especially a memory cell in v-mos technology | |
| KR19990048973A (ko) | 반도체 장치 및 그 제조방법 | |
| US6066534A (en) | Method of manufacturing a field effect transistor | |
| KR960026895A (ko) | 이이피롬 셀 및 그 제조방법 | |
| KR920022510A (ko) | 반도체 장치 및 그의 제조 방법 | |
| US20060065922A1 (en) | Semiconductor memory with vertical charge-trapping memory cells and fabrication | |
| KR970024197A (ko) | 반도체 메모리 장치 및 제조방법 | |
| US6750095B1 (en) | Integrated circuit with vertical transistors | |
| KR930011241A (ko) | 낸드형 롬(nand rom) 및 그 제조방법 | |
| KR100328332B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US6914277B1 (en) | Merged FinFET P-channel/N-channel pair | |
| US6150700A (en) | Advanced nor-type mask ROM | |
| KR100277904B1 (ko) | 마스크 롬 및 그 제조방법 | |
| CN116053136A (zh) | 半导体存储器件的制作方法 | |
| KR0155865B1 (ko) | Dram 셀 및 그 제조방법 | |
| JP3088728B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| KR0161737B1 (ko) | 모스 전계 효과 트랜지스터의 제조방법 | |
| KR960013512B1 (ko) | 트랜지스터의 구조 및 제조방법 | |
| KR940022796A (ko) | 트랜지스터 격리방법 | |
| KR100449656B1 (ko) | 플랫 셀 메모리 소자의 확산 영역 제조방법 | |
| KR970077631A (ko) | 플래쉬 메모리장치 및 그 제조방법 | |
| KR19990015776A (ko) | 저항 장치 | |
| JPH07115178A (ja) | ゲートアレイ及びその製造方法 | |
| KR940008563B1 (ko) | Sram 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20021008 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |