KR940008563B1 - Sram 소자 및 그 제조방법 - Google Patents

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내용 없음.

Description

SRAM 소자 및 그 제조방법

제1도 (a) - (d)는 일반적인 모스 트랜지스터의 제조 공정단면도.

제2도 (a) - (c)는 본 발명에 따른 SRAM 소자에 적용한 수직형 드라이브 모스 트랜지스터의 제조 공정 단면도.

제3도 (a) - (j)는 제2도의 수직형 드라이브 모스 트랜지스터를 적용한 본 발명의 제1실시예에 따른 SRAM소자의 제조공정도.

제4도는 본 발명에 따른 SRAM 소자의 배치도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : p형 기판 12 : 제1n⁺형 불순물층

13 : p형 에피택셜층 14 : 제2n⁺형 불순물층

15 : 게이트 산화막 16 : 게이트

17 : 포토레지스트 18,19 : 소오스 및 드레인영역

20 : 제1중간절연층 21 : 제1폴리실리콘층

22 : 제2중간절연층 23 : 제2폴리실리콘층

24 : BPSG막 25 : 메탈

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 고집적화를 도모한 SRAM 소자 및 그 제조방법에 관한 것이다.

반도체 메모리 소자에 있어서, DRAM(Dynamic RAM)이 하나의 트랜지스터와 하나의 커패시터로 구성되는 2회로 소자임에 비하여 SRAM은 4개의 트랜지스터(액세스 트랜지스터 2개와 드라이브 트랜지스터 2개)와 2개의 폴리실리콘 부하저항으로 구성되거나 6개의 트랜지스터로 구성되는 6회로 소자이기 때문에 집적도면에서 큰 부담을 갖고 있다.

이에 따라 현재 SRAM의 고집적화 연구가 활발히 진행되고 있다.

제1도 (a) - (d)는 종래의 SRAM 소자에 적용하는 일반적인 평면형 모스 트랜지스터의 제조 공정단면도로서, n형 모스 트랜지스터를 예로 든 것이다.

p형 기판(1)상에 게이트 산화막(2)이 형성되며(제1도 (a)), 게이트 산화막(2) 상의 소정 부분에 폴리실리콘 또는 실리사이드로 되는 게이트(3)가 형성되고 (제1도(b)), 게이트(3)의 양측의 p형 기판(1)에 n⁺형 불순물이 이온 주입된 소오스 및 드레인영역(4)이 형성되며(제1도 (c)), 그 위에 소오스/드레인 전극용 금속(5)이 배선되게 된다(제1도 (d)).

미설명부호 6은 절연용 산화막을 나타낸다.

이렇게 제조된 평면형 모스 트랜지스터를 SRAM에 적용시 드라이브 트랜지스터 및 액세스 트랜지스터로 이용되며, 또한 셀로부터 그라운드로 전류를 흘려주는 Vss라인으로 메탈과 같은 전도성층이 이용되었다.

그러나, 이와 같은 종래 기술은 트랜지스터가 평면적 구조를 가짐에 따라 최소 선폭 이상의 크기를 가져야 하므로 메모리 셀의 크기를 축소시키는데 장애 요소로 작용하며, 또한 전도성층을 Vss라인으로 이용하므로 공정이 복잡해지고 Vss라인의 저항에 따라 셀이 불안정하게 되는 문제점이 있었다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 수직형 트랜지스터를 드라이브 트랜지스터에 적용한 SRAM 소자를 제공하는 것이다.

본 발명의 다른 목적은 상술한 SRAM 소자를 제조하는 방법을 제공하는 것이다.

이하, 본 발명을 첨부도면에 의하여 상세히 설명한다.

제4도는 본 발명에 따른 SRAM 소자의 배치도이고, 제2도 (a) - (c)는 제4도 B-B' 또는 C-C' 선에 따른 본 발명의 SRAM 소자에 적용한 수직형 모스 트랜지스터의 제조 공정단면도이다.

제2도를 참조하여 수직형 모스 트랜지스터의 제조방법을 설명한다.

우선 제2도 (a)에 도시한 바와 같이 p형 기판(11)으로 비소등의 n형 불순물을 이온주입하고 p형 에피택셜 설장하여 제1n⁺형 불순물층(12)과 p형 에피택셜층(13)을 순차 형성한다.

제2도 (b)와 같이 트랜지스터 영역에 해당하는 p형 에피택셜층(13)과 소정 깊이만큼만 제한하여 제ln⁺형 불순물층(12)의 일부분을 식각하고, 남아있는 p형 에피택셜층(13)으로 n형 불순물을 이온 주입하여 에피택셜층(13)의 표면에 제2n⁺형 불순물층(14)을 형성한다.

그리고, 기판 전면에 게이트 산화막(15)을 형성한다.

그후 제2도 (c)에 도시한 바와 같이 전면에 폴리실리콘 또는 폴리사이드를 형성하고, 제2n⁺형 불순물층(14) 상부의 일측 표면에서 제2n⁺형 불순물층(14)과 에피택셜층(13)의 측벽을 타고 제ln⁺형 불순물층(12)상의 일측 표면까지만 남도록 식각해서 게이트(16)를 형성한다.

이로써, 본 발명의 SRAM 소자의 드라이브 트랜지스터로 사용되는 수직형 모스 트랜지스터를 제조할 수 있게된다.

여기서 제1n⁺형 불순물층(12)은 드라이브 트랜지스터의 소오스 영역으로 사용되고 제2n⁺형 불순물층(14)은 드라이브 트랜지스터의 드레인영역으로 사용되게 된다.

제3도는 제4도의 A-A'선에 따른 본 발명의 1실시예의 SRAM 소자의 제조 공정단면도이다.

제3도의 수직형 모스 트랜지스터는 제2도의 수직형 모스 트랜지스터를 적용한 것으로서, 제3도에서 동일 부호를 사용한 것을 제2도와 동일 부분을 나타낸다.

우선 제3도 (a) - (c)에 도시한 바와 같이, p형 기판(11)으로 비소등의 n형 불순물을 1E15 이상의 도즈량, 40KeV의 에너지로 이온 주입하고 p형 에피택셜 성장시켜 제ln⁺형 불순물층(12)과 p형 에피택셜층(13)을 형성한다.

제3도 (d)와 같이 제1액세스 트랜지스터영역(AR₁), 제1드라이브 트랜지스터영역(DR₁) 및 제2드라이브 트랜지스터영역(DR₂)을 제외한 P형 에피택셜층(13)을 식각하여 제거하고, 일정 깊이 만큼만 제ln⁺형 불순물층(12)을 식각하여 제1액세스 트랜지스터영역(AR₁), 제1 및 제2드라이브 트랜지스터영역(DR₁) (DR₂)을 섬(Island) 모양으로 패터닝한다.

즉, 제4도에서 제1액세스 트랜지스터영역(AR₁), 제1, 제2드라이브 트랜지스터영역(DR₁, DR₂)에만 p형 에피택셜층(13)이 남도록 한다.

그 다음, 제3도 (e)에 도시한 바와 같이 기판 전면에 포토레지스트막(17)을 도포한 후 사진 식각하여 제1 및 제2드라이브 트랜지스터 영역(DR₁)(DR₂)을 노출시킨다.

포토레지스트(17)을 이용하여 노출된 제1 및 제2드라이브 트랜지스터영역(DR₁, DR₂)의 p형 에피택셜층(13)으로 제ln⁺형 불순물층(12)의 형성시와 동일 조건으로 불순물을 이온 주입하여 제2n⁺형 불순물층(14)을 형성한다.

제3도 (f)와 같이 제1액세스 트랜지스터영역(AR₁)의 에피택셜층(13) 및 제1 및 제2드라이브 트랜지스터영역(DR₁)(DR₂)의 제2n⁺형 불순물층(14)상에 게이트 산화막(15)와 게이트(16)을 형성한다.

즉, 제1액세스 트랜지스터영역(AR₁)에는 제1도에 도시한 바와 같은 평면형 트랜지스터가 형성되고 제1및 제2드라이브 트랜지스터영역(DR₁, DR₂)에는 제2도에 도시한 바와 같은 수직형 트랜지스터가 형성될 수 있도록, 각각의 영역의 일부 부위에 게이트 산화막(15) 및 게이트(16)을 형성한다.

여기서, 제1드라이브 트랜지스터영역(DR₁)의 게이트 산화막(15) 및 게이트(16)는 앞쪽으로 연장되어 있어 제4도 A-A'선에 따른 제3도의 단면도에는 나타낼 수 있지만, 제2드라이브 트랜지스터영역(DR₂)의 게이트 산화막(15) 및 게이트(16)(점선표시)는 뒤쪽으로 연장되어 있으므로 실제로는 제4도의 A-A'선에 따른 제3도의 단면도에는 게이트가 나타나지 않는다.

그리고, 제3도(f)에서는 드라이브 트랜지스터영역(DR₁)(DR₂)의 게이트(16)가 액세스 트랜지스터영역(AR₁)의 게이트와 동일한 단면구조를 갖지만, 제4도 B-B'선 또는 C-C'선에 따른 단면도(제2도)에서 보는 바와 같이 제1드라이브 트랜지스터영역(DR₁)의 게이트는 제2n⁺형 불순물층(14)이 일측 표면으로부터 측벽을 타고 제ln⁺형 불순물층(12)의 일측 표면까지 연장되어 형성되고, 제2드라이브 트랜지스터영역(DR₂)의 게이트는 제1드라이브 트랜지스터영역(DR₁)의 게이트와는 반대 방향으로 형성되므로 제2n⁺형 불순물층(14)의 타측 표면으로부터 측벽을 타고 제1n⁺형 불순물층(12)의 타측 표면까지 연장되어 형성된다.

따라서, 제1, 제2드라이브 트랜지스터영역(DR₁, DR₂)는 제2도 (c)와 같이 게이트 형성부위가 다르다.

그 후 제3도 (g)에 도시한 바와 같이 제1액세스 트랜지스터영역(AR₁)의 게이트(16)의 양측에 노출된 p형 에피택셜층(13)에 선택적으로 n형 불순물을 이온주입하여 n⁺형 소오스 및 드레인영역(18, 19)을 형성한다.

제3도는 제4도의 A-A'선에 따른 단면도로, 제1액세스 트랜지스터(AR₁)에 대해서만 도시되었지만, 상기 공정이 제4도에 도시된 제2액세스 트랜지스터(AR₂)에도 적용된다.

이로써, 액세스 스랜지스터로서 평면형 트랜지스터가 완성되어 SRAM 소자중 제4도에 도시된 바와 같은 2개의 평면형 액세스 트랜지스터와 2개의 수직형 트랜지스터가 완성된다.

제3도 (h)와 같이 전면에 제1중간절연층(20)을 도포하고, 제1액세스 트랜지스터(AR₁)의 드레인영역(19), 제1드라이브 트랜지스터영역(DR₁)의 게이트(16)와 제2드라이브 트랜지스터영역(DR₂)의 드레인영역인 제2n⁺형 불순물층(14) 상부의 제1중간절연층(20)을 식각하여 콘택을 형성한다.

제1폴리실리콘충(21)을 기판 전면에 형성하고 패터닝하여 상기 콘택들을 덮도록 일정 범위에만 남긴다.

제1폴리실리콘층(21)은 SRAM 소자의 제1부하저항으로 작용한다.

그후 제3도 (i)에 도시한 바와 같이 전면에 제2중간절연층(22)을 도포하고 제2드라이브 트랜지스터(DR₂)의 제2n⁺형 불순물층(14) 상부의 제2중간절연층(22)을 식각하여 부하저항을 연결하기 위한 콘택을 형성한다.

제2폴리실리콘층(23)을 형성하고 상기 콘택을 통해 제1폴리실리콘층(21)과 접촉되도록 일정 범위만 남긴다.

제1부하저항용 제1폴리실리콘층(21)은 제1액세스 트랜지스터부의 드레인영역(19), 제1드라이브 트랜지스터부의 게이트(16) 및 제2드라이브 트랜지스터부의 드레인용 제2n⁺형 불순물층(14)과 콘택을 통해 연결되는 반면, 제4도의 A-A'선에 따른 단면도인 제3도 (i)에는 도시되지 않았지만 부하저항용 제2폴리실리콘층(23)은 제2액세스 트랜지스터부의 드레인영역(19), 제1드라이브 트랜지스터부의 드레인용 제2n⁺형 불순물층(14) 및 제2드라이브 트랜지스터부의 게이트(16)와 콘택을 통해 연결된다.

제2폴리실리콘층(23)은 SRAM 소자의 제2부하저항으로 작용한다.

따라서, SRAM 소자 중 2개의 폴리실리콘 부하저항이 완성된다.

제3도 (j)와 같이 기판 전면에 BPSG막(24)을 도포하고, 메탈 콘택을 낸후 전극용 메탈(25)로 배선하게 되면 2개의 드라이브 트랜지스터와 2개의 액세스 트랜지스터 및 2개의 폴리실리콘 부하저항으로 구성된 본 발명의 SRAM소자를 제조할 수 있게 된다.

즉, 제4도의 배치도를 참조하면, 본 발명에 따른 SRAM 소자는 제2도의 수직형 모스 트랜지스터를 드라이브 트랜지스터로 사용하고 제1도의 평면형 모스 트랜지스터를 액세스 트랜지스터로 사용한 예를 나타낸 것으로, 수직형 트랜지스터의 특성, 즉 드라이브 트랜지스터영역(DR₁, DR₂)의 일측에 게이트(16)가 형성되는 것을 이용해서 두 드라이브 트랜지스터영역의 게이트(16)를 서로 엇갈리게 배치하여 SRAM 소자의 레이아우트(Layout)를 간단하게 설계한 것이다.

제3도와 동일 부호는 동일 부분을 나타내며, 18a 및 18b 메탈 콘택을 나타낸다.

본 발명에서는 수직형 트랜지스터의 채널부가 p형 에피택셜층(13)으로 형성되며, p형 기판(11)의 제ln⁺형 불순물층(12)이 드라이브 트랜지스터의 소오스 영역으로 사용되고 p형 에피택셜층(13) 표면에 형성되는 제2n⁺형 불순물층(14)이 드라이브 트랜지스터의 드레인영역으로 사용된다.

더욱이, 셀로부터 그라운드로 전류가 흐르는 Vss 라인으로는 p형 기판(11) 상의 제ln⁺형 불순물층(12)이 사용된다.

이상 설명한 바와 같이, 본 발명에 따르면 수직형 모스 트랜지스터를 사용하고 소오스, 드레인 및 채널이 서로 중첩되어 쌓여지기 때문에 트랜지스터의 면적이 극소화되며, Vss 라인이 n형 불순물층으로 구성되므로 공정이 간단해지고 셀의 면적이 축소되는 이점이 있다.

더욱이 Vss 라인의 저항이 매우 작으므로 셀의 동작이 안정되며 셀의 위치에 따라 Vss 라인의 저항차가 거의 없으므로 전체 칩내에서 안정된 셀의 동작을 이룰 수가 있게 된다.

Claims (4)

1. 소오스역할을 하는 제1불순물층(12)과, 상기 제1불순물층(12)에 형성되어 채널영역으로 작용하는 에피택셜층(13)과, 상기 에피택셜층(13)상에 형성되어 드레인 역할을 하는 제2불순물층(14)과, 제2불순물층(14)의 일측 상부로부터 제2불순물층(14)과 에피택셜층(13)의 일측벽을 타고 제1불순물층(12)의 일측 상부까지 연장되어 형성된 게이트 산화막(15)과 게이트(16)을 포함하며, 게이트(16)가 서로 엇갈리게 배열되도록 반도체 기판(11)상에 평행하게 형성된 제1 및 제2드라이브 트랜지스터부와, p형 에피택셜층(13)과, p형 에피택셜층(13)상에 형성된 게이트 산화막(15) 및 게이트(16)과, 게이트(16) 양측의 p형 에피택셜층(13)에 형성된 n⁺형 소오스, 드레인영역(18)(19)을 포함하며, 상기 제1드라이브 트랜지스터부의 하측의 반도체기판(11)상에 서로 일정 간격을 두고 일렬로 형성된 제1 및 제2액세스 트랜지스터부와, 상기 제1 및 제2액세스 트랜지스터부와 제1 및 제2드라이브 트랜지스터부를 서로 절연시켜 주기 위한 제1 중간절연층(20)과, 상기 제1액세스 트랜지스터부의 드레인 영역(19), 제1드라이브 트랜지스터부의 게이트(16) 및 제2 드라이브 트랜지스터부의 제2불순물층(14)과 콘택을 통해 연결되도록 제1중간절연층(21)상에 형성된 제1부하저항부(21)와, 상기 제1부하저항부(21)를 덮도록 제1중간절연층(22) 상에 형성된 제2중간절연층(22)과, 상기 제2액세스 트랜지스터의 드레인영역(19), 제1드라이브 트랜지스터부의 제2불순물층(14) 및 제2드라이브 트랜지스터부의 게이트(16)와 콘택을 통해 연결되고, 제1부하저항부와 연결되도록 제2중간절연층(22) 상에 형성된 제2부하저항부(23)와, 기판 전면상에 형성된 BPSG막(24)과, 콘택을 통해 제1 및 제2액세스 트랜지스터부의 소오스영역(18)과 연결되도록 BPSG막상에 형성된 메탈(25)로 이루어지는 것을 특징으로 하는 SRAM 소자.
2. 제1항에 있어서, 제1 및 제2액세스 트랜지스터부는 상기 제1 및 제2 드라이브 트랜지스터부로부터 연장된 상기 제1불순물층(12) 상에 형성된 것을 특징으로 하는 SRAM 소자.
3. 제2항에 있어서, 상기 제1불순물층은 Vss 라인임을 특징으로 하는 SRAM 소자.
4. p형 기판(11)으로 n형 불순물을 이온주입하고 p형 에피택셜 성장시켜 제1n⁺형 불순물층(12)과 p형 에피택셜층(13)을 형성하는 공정과, p형 에피택셜층(13)을 식각하고, 제ln⁺형 불순물층(12)을 일정 두께만큼만 식각하여 섬모양의 제1 및 제2액세스 트랜지스터영역(AR₁)(AR₂) 및 제1, 제2드라이브 트랜지스터영역(DR₁, DR₂)을 정의하는 공정과, 제1 및 제2드라이브 트랜지스터 영역(DR₁)(DR₂)의 p형 에피택셜층(13)으로 n형 불순물을 이온 주입하여 제2n⁺형 불순물층(14)을 형성하는 공정과, 제1 및 제2액세스 트랜지스터영역(AR₁)(AR₂)의 P형 에피택셜층(13)상에 게이트 산화막(15) 및 게이트(16)을 형성하고, 제1 및 제2드라이브 트랜지스터영역(DR₁)(DR₂)의 제2n⁺형 불순물층(14)의 일측 상부로부터 제2n⁺형 불순물층(14) 및 p형 에피택셜층(13)의 일측벽을 따라 제ln⁺형 불순물층(12)의 일측 상부까지 연장하여 게이트 산화막(15) 및 게이트(16)을 형성하는 공정과, 제1 및 제2액세스 트랜지스터영역(AR₁)(AR₂)의 p형 에피택셜층(13)으로 n형 불순물 이온 주입하여 소오스/드레인영역(18)(19)을 형성하는 공정과, 각 트랜지스터영역을 절연시켜 주기 위한 제1중간절연층(20)을 형성하는 공정과, 콘택을 통해 노출된 제1액세스 트랜지스터영역(AR₁)의 드레인영역(19)과, 제1 및 제2드라이브 트랜지스터영역(DR₁)(DR₂)의 게이트(16) 및 제2불순물영역(14)과 연결되도록 제1중간절연층(20)상에 부하저항부용 제1폴리실리콘층(21) 형성하는 공정과, 상기 부하저항용 제1폴리실리콘층(21)을 덮도록 제1중간절연층(20) 상에 제2중간절연층(22)을 형성하는 공정과, 콘택을 통해 상기 제2액세스 트랜지스터영역(AR₂)의 드레인영역(19)과 제1 및 제2 드라이브 트렌지스터(DR₁)(DR₂)의 제2불순물영역(14) 및 게이트(16)와 연결됨과 동시에 부하저항용 제1폴리실리콘층(21)과 연결되도록 제2중간절연층(22) 상에 부하저항용 제2폴리실리콘층(23)을 형성하는 공정과, 제1 및 제2액세스 트랜지스터영역(AR₁)(AR₂)의 소오스영역(18)을 제외한 기판 전면에 BPSG막(24)을 형성하는 공정과, 콘택을 통해 제1 및 제2액세스 트랜지스터영역(AR₁, AR₂)의 소오스영역(18)과 연결되도록 BPSG막(24)상에 메탈(25)을 형성하는 공정으로 이루어지는 것을 특징으로 하는 SRAM 소자의 제조방법.