KR100328332B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
플로팅 게이트, 제어 게이트, 소오스 및 드레인, 및 실리사이드 층을 포함하는 메모리 셀을 복수개 구비하는 반도체 장치가 제공된다. 플로팅 게이트는 제 1 도전형의 반도체 기판상에 게이트 절연막을 매개로 주변 영역으로부터 절연되도록 형성된다. 제어 게이트는 이 플로팅 게이트 상에 ONO 막을 매개로 형성된다. 소오스 및 드레인은 플로팅 게이트의 2 개의 측면 상의 반도체 기판상에 형성되며 제 2 도전형의 불순물로 도핑된다. 실리사이드 층은 이 드레인 및 소오스 중의 하나 이상의 표면상에 형성된다. 또한, 이러한 반도체 장치의 제조방법도 개시한다.
Description
본 발명은 플로팅 게이트를 갖는 메모리 셀을 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
도 4 와 도 5a 및 도 5b를 참조하여, 종래의 일반적인 플래시 메모리에 대해 설명한다.
도 5a 및 도 5b 에 나타낸 플래시 메모리의 메모리 셀에서, 플로팅 게이트들 (503) 은 게이트 절연막 (502)을 매개로 반도체 기판 (501) 상에 형성된다. 각 플로팅 게이트 (503) 는 T 자형 단부를 가지며, 그 상부는 수평으로 연장되어 있다. 이러한 형태는 플로팅 게이트 (503) 의 용량 (capacity)을 증대시키게 된다.
소오스 (504) 및 드레인 (505) 은 반도체 기판 (501) 의 절연막 (502) 의 2 개 측면에 형성되며, 소자분리용의 분리산화막 (506) 에 의해 소자 영역이 한정 및 분리된다. 제어 게이트 (508) 는 ONO 막 (507)을 매개로 플로팅 게이트 (503) 상에 형성된다. 이 제어 게이트 (508) 는 워드 라인의 일부를 이룬다. 소오스 (504) 및 드레인 (505) 은 복수개의 플로팅 게이트 (503) 에 공통으로 형성되며, 이 공통으로 형성된 드레인 (505) 은 비트라인의 일부로서 사용된다.
도 4 및 도 5a 에 나타낸 바와 같이, 플래시 메모리는 분리산화막 (506) 에 의해 게이트의 길이방향으로 한정된 복수개의 메모리 셀을 갖는다. 복수개의 플로팅 게이트 (503) 는 게이트의 길이방향을 수직으로 가로지르는 방향으로 소정의 거리만큼 서로 이격된 간격만큼 규칙적으로 배열됨으로써, 복수개의 메모리 셀을 구비하는 메모리 셀 어레이를 형성하게 된다. 도 4 및 도 5b 에 나타낸 바와 같이, 비트라인의 일부로서 사용되는 공통 드레인 (505) 은 1 개의 메모리 셀의 단부에서 콘택 (509)을 매개로 비트 인터커넥션 (511) 에 접속된다. 이 비트 인터커넥션 (511) 은 층간 절연막 (inverlevel insulating film) (510)을 매개로 제어 게이트 (508) 상에 형성된다.
도 4 에 나타낸 플래시 메모리의 평면도에서, 복수개의 제어 게이트 (508) 는 게이트의 길이방향으로 연장되어 형성되며, 서로 병렬로 배열되어 각 메모리 셀 어레이들의 대응되는 메모리 셀의 열 (row) 에 접속된다. 복수개의 소오스 (504) 및 드레인 (505) 의 쌍들은 게이트의 길이방향을 수직으로 가로지르는 방향으로 연장되어 형성되며, 서로 병렬로 배열되어 메모리 셀 어레이에 대응되게 된다.
전술한 바와 같이, 종래의 플래시 메모리에서는, 소오스 (504) 및 드레인 (505) 이 복수개의 메모리 셀에 공통으로 형성된다. 드레인 (505) 은 비트라인의 일부로서 사용되며, 이 비트라인에 접속될 1 개의 콘택이 복수개의 메모리 셀에 배열된다. 그 결과, 메모리 셀 사이의 간격이 게이트의 길이방향에서 감소될 수 있게 되며, 셀 사이즈가 감소될 수 있게 된다.
예를들어 마이크로컴퓨터내에 장착된 플래시 메모리에서, 고속으로 동작하는 마이크로컴퓨터에 대처하기 위해 더 빠른 판독속도가 요구된다. 이상 설명한 바와 같이, 드레인이 복수개의 메모리 셀에 공통으로 사용되며 이 복수개의 메모리 셀의 일부분에 콘택이 접속되어 있는 셀 어레이에서, 드레인 영역은 100 Ω/의 높은 시트저항을 가지며, 이는 콘택으로부터 멀리 위치한 메모리 셀에는 높은 드레인 저항이 되게 하므로, 고속동작을 방해하게 된다.
따라서, 본 발명의 목적은, 고속으로 동작할 수 있는 반도체 장치 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명에 따르면, 제 1 도전형의 반도체 기판 상에 게이트 절연막을 통해 주변영역으로부터 절연되도록 형성된 플로팅 게이트, 상기 플로팅 게이트상에 분리절연막을 매개로 형성된 제어 게이트, 상기 플로팅 게이트의 2 개의 측면상의 상기 반도체 기판상에 형성되며 제 2 도전형의 불순물로 도핑된 제 1 소오스 및 제 1 드레인 및 상기 제 1 드레인 및 제 1 소오스 중의 하나 이상의 표면 상에 형성된 제 1 실리사이드 층을 구비하는 메모리 셀을 복수개 구비하는 반도체 장치가 제공된다.
도 1a 내지 도 1j' 은 본 발명의 실시형태에 따른 반도체 장치의 제조방법의 단계를 나타낸 도면으로서, 도 1a 내지 도 1j 는 메모리 셀 형성영역의 단면도, 도 1a' 내지 도 1j' 은 이 메모리 셀 형성영역의 주변회로영역의 단면도.
도 2a 및 도 2b 는 각기 도 1a 내지 도 1j' 의 단계에 따라 형성된 반도체 장치의 주요부재의 단면도.
도 3 은 도 1a 내지 도 1j' 의 단계에 따라 형성된 반도체 장치의 등가회로도.
도 4 는 종래의 일반적인 플래시 메모리의 메모리 셀의 평면도.
도 5a 및 도 5b 는 각기 선 A-A' 및 선 B-B'을 따라 취한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 반도체 장치 102 : 소자분리영역
103 : 게이트 절연막 104a : 하부전극
105 : 측벽 106 : 저농도영역
107 : 소오스 108 : 드레인
109 : 보호막
이하, 첨부된 도면을 참조하여 본 발명을 자세히 설명한다.
도 1a 내지 도 1j' 은 본 발명의 실시형태에 따른 반도체 장치의 제조방법의 단계를 나타낸 도면으로서, 도 1a 내지 도 1j 는 메모리 셀 형성영역의 단면도이며, 도 1a' 내지 도 1j' 은 이 메모리 셀 형성영역의 주변회로영역의 단면도이다. 플래시 메모리 셀의 평면 배열은 도 4 의 배열과 동일하므로, 이에 대한 설명은 생략하기로 한다.
먼저, 도 1a 에 나타낸 바와 같이, 소자분리영역 (102) 에 의해 한정된 반도체 기판상의 영역에 이하의 구조체가 형성된다. 이 구조체는 메모리 셀을 구성하는 플로팅 게이트를 갖는 트랜지스터의 일부로서, 하부 전극 (104a), 저농도영역 (106), 및 소오스 (107) 및 드레인 (108) 으로 이루어진다. 게이트 절연막 (103) 상에 하부 전극 (104a) 이 형성된다. 하부전극 (104a) 의 측벽 상에 형성된 측벽 (105) 의 하부에 저농도영역 (106) 이 형성된다. 소오스 (107) 및 드레인 (108) 은 저농도영역 (106) 에 연속하여 형성된 불순물영역이다.
이 실시형태에서, 반도체 기판 (101) 은 p 형의 도전형이며, 저농도영역 (106) 은 n 형의 불순물로 저농도로 도핑된 영역이며, 소오스 (107) 및 드레인 (108) 은 n 형의 불순물로 도핑된 영역이다. 폴리실리콘으로 형성된 하부전극 (104a) 상에 실리콘 질화물로 형성된 보호막 (109) 이 형성된다.
하부전극 (104a) 은 전극재료로 형성된 막을 형성하여 이 막을 공지의 포토리소그라피 기술 등을 이용하여 패터닝함으로써 형성된다. 따라서, 실리콘 질화물로 형성된 절연막이 전극재료막 상에 소정의 두께로 형성된 후 상술한 방식으로 패터닝되는 경우, 도 1a 에 나타낸 바와 같이, 보호막 (109) 이 하부전극 (104a) 상에 형성되게 된다.
절연체로 형성된 측벽 (105) 은 하부전극 (104a) 상에 절연막을 소정의 두께로 형성한 후 이 절연막을 수직 이방성을 갖는 드라이 에칭에 의해 에치 백 (etch back) 함으로써 형성된다.
메모리 셀 형성영역 둘레에 형성된 주변회로영역에는, 도 1a' 에 나타낸 바와 같이, 도 1a 의 하부전극에 대응되는 하부전극을 게이트 전극 (104c) 으로서 갖는 트랜지스터가 동시에 형성된다. 따라서, 이 주변회로영역에서, 보호막 (109) 은 게이트 전극 (104c) 상에 형성되어서는 안된다. 즉, 전술한 실리콘 질화물로 형성되며 보호막 (109) 의 역할을 하는 절연막이 이 영역내에 형성되어서는 안된다.
도 1b 에 나타낸 바와 같이, 반도체 기판 (101) 의 전체 표면 상에 코발트막 (110) 이 형성된다. 이 때, 이 코발트막 (110) 은, 도 1b' 에 나타낸 바와 같이, 주변회로영역 상에도 형성된다. 이 상태에서, 이 코발트막 (110) 과 직접 접촉해 있는 실리콘 영역을 가열 등에 의해 실리사이드화함으로써, 도 1c 에 나타낸 바와 같이, 소오스 (107) 및 드레인 (108) 의 표면 상에 실리사이드 층 (110a 및 110b)을 형성하게 된다.
이 때, 하부전극 (104a) 상에는 보호막 (109) 의 존재로 인해 실리사이드 층이 형성되지 않으나, 주변회로 영역내의 게이트 전극 (104c) 상에는 보호막 (109) 의 부존재로 인해 실리사이드 층 (110') 이 형성된다. 도 1c' 에 나타낸 바와 같이, 실리사이드 층 (110') 은 게이트 전극 (104c) 의 2 개 측면 상의 소오스 (107') 및 드레인 (108') 의 표면 상에도 형성된다.
도 1d 및 도 1d' 에 나타낸 바와 같이, 코발트막 (110) 이 제거되고, 도 1e 및 도 1e' 에 나타낸 바와 같이, 반도체 기판 (101) 상에 실리콘 산화물로 형성된 층간 막 (111) 이 형성된다.
도 1f 에 나타낸 바와 같이, 화학 기계적 연마법을 이용하여, 보호막 (109) 의 표면이 노출될 때까지, 층간막 (111) 을 에치백한다. 도 1f' 에 나타낸 바와 같이, 실리사이드 층 (110a) 이 형성된 주변회로영역내의 게이트 전극 (104c) 상에 층간막 (111) 이 잔존하므로, 실리사이드 층 (110') 은 노출되지 않는다.
도 1g 에 나타낸 바와 같이, 실리콘 질화물을 실리콘 산화물에 대해 선택적으로 에칭함으로써, 보호막 (109) 을 제거하여 하부전극 (104a) 의 상부표면을 노출시키게 된다.
도 1h 에 나타낸 바와 같이, 하부전극 (104a) 과 유사한 도전재료인 폴리실리콘으로 형성된 도전성 막이 하부전극 (104a) 의 노출된 상부표면을 포함하는 층간막 (111) 상에 형성된 다음, 부분적으로 제거되어, 하부전극 (104a) 상에 상부전극 (104b) 이 접촉하여 형성되게 된다. 이 하부전극 (104a) 및 상부전극 (104b) 은 플로팅 게이트 (104)를 구성한다.
도 1g 및 도 1h 의 단계 동안, 도 1g' 및 도 1h' 에 나타낸 바와 같이, 주변회로영역에서는 아무런 변화가 일어나지 않는다.
도 1i 에 나타낸 바와 같이, 플로팅 게이트 (104) 의 상부표면을 포함하는 층간막 (111) 상에 ONO 막 (112) 이 형성된다. 이 ONO 막 (112) 은 실리콘 질화물로 형성된 절연막을 실리콘 산화막들 사이에 삽입하여 형성된 3 층 구조를 갖는다. 이 때, 주변회로영역에서는, 도 1i' 에 나타낸 바와 같이, 층간막 (111) 상에 ONO 막 (112) 이 형성되게 된다.
도 1j 에 나타낸 바와 같이, 제어게이트 (113) 가 게이트의 길이방향으로플로팅 게이트 (104)를 가로질러 연장되도록 형성된다. 도 1j' 에 나타낸 바와 같이, 이 제어게이트 (113) 는 주변회로영역에는 형성되지 않는다.
제어 게이트 (113)를 포함하는 반도체 기판 (101) 의 전체 표면 상에 층간막 (114) 이 형성된다. 따라서, 도 2a 에 나타낸 바와 같이, 플로팅 게이트나 제어 게이트가 형성되지 않은 영역내에 콘택 (115) 이 형성되게 되어, 드레인 영역 (108) 에 인접한 불순물 영역 (108a) 에 실리사이드 층 (110b)을 통해 접속되게 된다. 이 콘택 (115) 에 접속될 비트 인터커넥션 (116) 이 형성된다. 소오스 (107) 에 인접한 불순물 영역 (107a) 상에는 실리사이드 층 (110a) 이 형성된다.
그 결과, 도 2a 및 도 2b 에 나타낸 바와 같이, 비트 인터커넥션 (116) 은, 드레인 영역 (108) 및 이에 인접한 불순물 영역 (108a)을 가로질러 연장되도록 형성된 실리사이드 층 (110b) 및 콘택 (115)을 통해, 플로팅 게이트 (104) 가 형성된 트랜지스터의 드레인 (108) 에 접속된다.
도 3 은 이 실시형태의 메모리 셀들의 등가회로를 나타낸 것이다.
도 3 에 나타낸 바와 같이, 파선으로 둘러싸인 영역 (401) 은 1 개의 메모리 셀 어레이를 이룬다. 이 1 개의 메모리 셀 어레이내의 복수개의 메모리 트랜지스터에 대해 공통으로 소오스 라인 (402) 및 드레인 라인 (403) 이 형성된다.
이 실시형태에서, 소오스 라인 (402) 은, 전술한 소오스 (107) 및 이에 인접한 불순물 영역 (107a) 으로 이루어지는 공통 소오스와, 소오스 (107) 및 불순물 영역 (107a) 상에 형성된 실리사이드 층 (110a) 으로 이루어진다.
드레인 라인 (403) 은, 전술한 드레인 (108) 및 이에 인접한 불순물 영역 (108a) 으로 이루어지는 공통 드레인와, 드레인 (108) 및 불순물 영역 (108a) 상에 형성된 실리사이드 층 (110b) 으로 이루어진다.
따라서, 실리사이드 층 (110a 및 110b) 이 형성된 공통 소오스 및 공통 드레인은, 1 개의 메모리 셀 어레이내의 각 트랜지스터들에 대해 공통으로 형성되게 되어, 비트 라인의 일부를 형성하게 된다. 이 비트 라인의 일부로 이용되는 실리사이드 층 (110a 및 110b) 은 5 Ω/의 매우 낮은 시트 저항을 갖는다. 따라서, 이 실시형태에서는, 복수개의 메모리 셀이 1 개의 드레인을 공통으로 가지며 이 드레인의 표면 상에 실리사이드 층이 형성되어 드레인 영역 상의 이 실리사이드 층의 일부에 콘택을 형성하고 있는 셀 어레이 구조체에서도, 콘택으로부터 멀리 위치한 메모리 셀에서도 드레인 저항이 높아지지 않게 되므로, 고속 동작이 방해되지 않게 된다.
이상 설명한 바와 같이, 본 발명에 따르면, 복수개의 메모리 셀이 공통 소오스 및 공통 드레인을 갖도록 배열되며, 이들 메모리 셀의 일부에 드레인 콘택이 형성되며, 공통 드레인이 비트 라인의 일부로서 사용되는 경우에도, 콘택으로부터 멀리 위치한 메모리 셀에서도 드레인 저항에 의해 야기되는 지연이 억제되며 고속 동작이 가능하게 된다.
공통 드레인 및 공통 소오스의 저항이 감소될 수 있으므로, 비트 라인과의 접속에 요하는 1 개의 콘택이 일군의 메모리 셀로 형성된 셀 어레이에 대해 형성될 수 있게 되어, 메모리 셀 형성영역의 면적이 감소될 수 있게 된다.
플로팅 게이트의 상부영역이 소오스 및 드레인 영역에 걸쳐 연장되도록 형성되는 경우에도, 이 소오스 및 드레인 상에 실리사이드 층이 형성될 수 있게 된다.
Claims (9)
- 복수개의 메모리셀을 갖는 반도체 장치에 있어서,상기 각 메모리셀들은,제 1 도전형의 반도체 기판 (101) 상에 게이트 절연막 (103)을 통해 주변영역으로부터 절연되도록 형성된 플로팅 게이트 (104);상기 플로팅 게이트상에 분리절연막 (112)을 매개로 형성된 제어 게이트 (113);상기 플로팅 게이트의 2 개의 측면상의 상기 반도체 기판상에 형성되며 제 2 도전형의 불순물로 도핑된 제 1 소오스 (107) 및 제 1 드레인 (108); 및상기 제 1 드레인 및 제 1 소오스 중의 하나 이상의 표면 상에 형성된 제 1 실리사이드 층 (110a 및 110b) 을 구비하고,상기 제 1 드레인 및 제 1 소오스 중의 하나이상의 소정 영역에 콘택 (115)을 더 구비하되,상기 콘택은 상기 실리사이드 층에 접속되며 메모리 셀 어레이를 이루는 복수개의 메모리 셀에 공통인 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,상기 제어 게이트를 포함하는 상기 반도체 기판상에 층간절연막 (114)을 통해 선택적으로 형성되며 상기 콘택에 접속된 인터커넥션을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 플로팅 게이트는,상기 게이트 절연막에 형성되며 상기 게이트 절연막의 폭과 동일한 폭을 갖는 하부 전극 (104a), 및상기 하부전극 상에 인접하여 형성되며 상기 소오스 및 드레인 상으로 연장되는 폭을 갖는 상부 전극 (104b) 으로 이루어는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제어 게이트는, 복수개의 플로팅 게이트 상에 게이트 길이방향으로 연장되도록 형성되며 메모리 셀 어레이를 이루는 상기 복수개의 메모리 셀에 대해 서로 병렬로 배열된 복수개의 제어 게이트를 구비하며,상기 제 1 소오스 및 제 1 드레인은, 상기 제어 게이트를 수직으로 가로지르는 방향으로 연장되도록 형성되며 상기 메모리 셀 어레이를 이루는 복수개의 메모리 셀에 대해 공통으로 배열된 1 개 이상의 쌍을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,게이트 전극 (104c), 제 2 소오스 (107') 및 제 2 드레인 (108')을 갖되, 상기 게이트 전극은 상기 메모리 셀들이 형성되지 않은 반도체 기판 상에 게이트 절연막을 통하여 형성되며, 상기 제 2 소오스 및 제 2 드레인은 상기 게이트 전극의 2 개의 측면상의 상기 반도체 기판상에 형성되며 제 2 도전형의 불순물로 도핑된, 트랜지스터; 및상기 제 2 소오스, 상기 제 2 드레인 및 상기 게이트 전극 상에 형성된 제 2 실리사이드 층 (110') 을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제 1 도전형의 반도체 기판 (101) 상에 게이트 절연막 (103)을 형성하는 제 1 단계;상기 게이트 절연막 상에 하부 전극 (104a)을 형성하는 제 2 단계;상기 게이트 절연막 및 상기 하부 전극의 2 개의 측면 영역상의 상기 반도체 기판의 표면으로 제 2 도전형의 불순물을 도핑하여 소오스 (107) 및 드레인 (108)을 형성하는 제 3 단계;상기 하부 전극 상에 보호막 (109)을 형성하는 제 4 단계;상기 소오스 및 드레인 상에 실리사이드 층 (110a 및 110b)을 형성하는 제 5 단계;상기 보호막을 제거한 다음, T 자형 단부를 갖는 상부 전극을 형성하여 상기 하부 전극의 노출된 상부 표면과 접촉하도록 함으로써 상기 하부 전극 및 하부 전극으로 이루어진 플로팅 게이트 (104)를 형성하는 제 6 단계;상기 상부 전극을 덮도록 분리절연막 (112)을 형성하는 제 7 단계; 및상기 플로팅 게이트상에 상기 분리절연막을 통하여 제어 게이트 (113)를 형성하는 제 8 단계를 구비하며,상기 제 1 드레인 및 제 1 소오스 중의 하나이상의 소정 영역에 콘택 (115)을 형성하는 단계를 더 구비하되,상기 콘택은 상기 실리사이드 층에 접속되며 메모리 셀 어레이를 이루는 복수개의 메모리 셀에 공통인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 7 항에 있어서,상기 제 5 단계는,상기 보호막 및 하부 전극을 포함하는 상기 반도체 기판상에 내화성 (refractory) 금속막을 형성하는 제 9 단계, 및상기 반도체 기판을 가열하여 상기 내화성 금속막과 접촉하는 상기 드레인 및 상기 소오스 상에 실리사이드 층 (110a 및 110b)을 형성하는 제 10 단계를 포함하고,상기 제 6 단계는,상기 내화성 금속막을 제거한 다음, 상기 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 8 항에 있어서,상기 제 9 단계는 상기 반도체 기판상에 상기 내화성 금속막으로서 코발트막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 7 항에 있어서,상기 제 6 단계는,상기 보호막 및 상기 하부 전극을 포함하는 상기 반도체 기판 상에 절연막 (111) 을 형성하는 제 9 단계,상기 절연막을 에칭함으로써 상기 보호막의 표면을 노출시키는 제 10 단계,상기 보호막을 선택적으로 제거함으로써 상기 하부 전극의 상부 표면을 노출시키는 제 11 단계, 및상기 소오스 및 드레인에 대응되는 상기 하부 전극의 상기 상부표면과 접촉하는 상기 절연막 상에 상기 상부 전극을 형성함으로써, 상기 하부전극 및 상부전극으로 이루어진 플로팅 게이트 (104) 를 형성하는 제 12 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
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