KR100449656B1 - 플랫 셀 메모리 소자의 확산 영역 제조방법 - Google Patents

Abstract

본 발명은 플랫 셀 메모리 소자의 확산 영역 제조 방법에 관한 것으로, 특히 반도체 기판 상부에 절연막을 형성하고, 절연막 상부에 플랫 셀의 BN+ 확산 영역을 정의하는 포토레지스트 패턴을 형성하며, 포토레지스트 패턴에 따라 절연막을 패터닝해서 BN+ 마스크 패턴을 형성하고, 포토레지스트 패턴에 리플로우 공정을 실시하여 포토레지스트 패턴의 폭을 증가시키며, 결과물에 BN+ 이온 주입을 실시하여 반도체 기판내에 BN+ 확산 영역을 형성한 후에, 포토레지스트 패턴을 제거한다. 그러므로, 본 발명은 BN 마스크 패턴의 측벽에 스페이서를 형성하지 않는 대신에 포토레지스트 리플로우 공정을 진행하여 포토레지스트 패턴의 측면 폭을 증가시키고 BN+ 이온 주입을 진행함으로써 BN+ 확산 영역 크기를 디자인 룰보다 작은 크기로 줄일 수 있다.

Description

플랫 셀 메모리 소자의 확산 영역 제조방법{METHOD FOR MANUFACTURING A BURIED JUNCTION OF THE FLAT CELL MEMORY DEVICE}

본 발명은 메모리 소자의 제조 방법에 관한 것으로서, 특히 플랫 셀 구조를 갖는 마스크 롬(Mask ROM)의 BN+ 확산 영역의 제조 공정을 단순화할 수 있는 플랫 셀 메모리 소자의 확산 영역 제조 방법에 관한 것이다.

일반적으로 마스크 롬은 비휘발성 소자의 일종으로 필요한 정보를 소자의 제조 공정에서 마스크 공정을 이용하여 기록한다. 정보 기록을 위한 마스크 공정은 소자 분리 공정 또는 금속 배선 공정에서 진행되는 경우도 있으나, 메모리 셀의 채널 영역에 대한 이온 주입 공정으로 진행되는 것이 대부분이다. 이 경우에, 이온 주입을 한 셀과 이온 주입을 하지 않는 셀은 문턱 전압의 차이가 발생하며 이를 이용해 데이터 기록을 판별한다. 마스크 롬 등의 ROM들은 많은 셀 전류를 흐르게 하여 동작 속도를 향상시키기 위해 플랫 셀(flat cell) 구조를 갖는다.

도 1은 일반적인 플랫 셀 구조의 마스크 롬을 도시한 레이아웃도로서, 마스크 롬의 플랫 셀 어레이 영역(1)에서는 로우 방향으로 소정 간격 이격된 BN+(Buried N+ channel) 확산 영역(4)이 다수 개 배치되어 있고, BN+ 확산 영역(4)과 교차되면서 칼럼 방향으로 소정 간격 이격된 워드 라인(5)이 다수 개 배치되어 있다. 그리고, 마스크 롬의 주변 회로 영역(2)에서는 BN+ 확산 영역의 콘택(7)과 콘택 영역내에 세그먼트 선택 활성 영역(8)이 형성되어 있다. 미설명된 도면 부호 3은 반도체 기판의 소자분리 영역이고 6은 코드 이온 주입 영역이다.

이와 같은 플랫 셀 구조의 마스크 롬은 메모리 셀 어레이 영역내에서 셀 사이를 분리하기 위한 LOCOS(LOCal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation)와 같은 소자 분리막대신에 메모리 셀 어레이 영역 전체를 감싸는 형태의 소자 분리 영역(3)이 존재하게 된다. 그리고 셀 트랜지스터의 소오스/드레인 접합은 BN+ 확산 영역(4)을 사용하기 때문에 서로 분리하지 않고 BN+ 확산 영역(4)으로의 콘택(7)은 메모리 셀 어레이 영역내에는 존재하지 않는 대신에 세그먼트 선택 영역(즉, 주변 회로 영역)(2)에 존재하게 된다. 그러므로, 플랫 셀 구조의 마스크 롬은 메모리 셀 어레이 영역내에 소자 분리 패턴과 콘택이 없기 때문에 메모리 셀의 크기가 4F2(F는 포토리소그래피의 최소 선폭)정도가 되는 고집적 메모리를 만들 수가 있다.

도 2는 종래 기술에 의한 플랫 셀 구조의 마스크 롬에서 BN+ 확산 영역을 제조하는 과정을 나타낸 흐름도이다. 도 2를 참조하면, 종래의 BN+ 확산 영역 제조 방법은 다음과 같은 순서로 진행된다.

우선 반도체 기판에 소자분리(isolation) 공정으로 소자 분리막을 형성하고(S10), 이온 주입을 통하여 반도체 기판에 웰(well)을 형성한다.(S12) 그리고 BN+ 마스크 및 스페이서를 제조한다.(S14) BN+ 마스크 및 스페이서를 이용한 이온 주입 공정으로 반도체 기판내에 BN+ 확산 영역을 형성한다(S16) 그런 다음 도면에 도시하지 않았지만, 어닐 및 산화 공정을 진행하여 BN+ 확산 영역 상부에 BN+ 확산층을 형성하고 BN+ 확산 영역의 이온을 활성화시킨다. 한편, 종래 기술에서 소자분리 공정(S10)과 웰 공정(S12)은 그 순서를 바꾸어도 상관없다.

3a 내지 도 3f는 종래 기술의 일 실시예에 의한 플랫 셀 구조의 마스크 롬에서 BN+ 확산 영역 제조 공정을 순차적으로 나타낸 공정 순서도로서, 이들 도면을 참조하면 종래 BN+ 확산 영역의 제조 공정은 다음과 같다.

우선 도 3a에 도시된 바와 같이, 반도체기판(10) 상부에 BN+ 마스크용 절연막을 적층하는데, 예를 들어 패드 산화막(12) 및 질화막(14)을 순차 적층한다. 이때, 질화막(14) 상부에는 산화막을 더 형성할 수 있다.

그리고 도 3b에 도시된 바와 같이, 사진 공정을 진행하여 패드 산화막(12) 및 질화막(14) 상부에 BN+ 확산 영역을 정의하는 포토레지스트 패턴(16)을 형성한다.

그 다음 도 3c에 도시된 바와 같이, 포토레지스트 패턴(16)에 맞추어 패드 산화막(12) 및 질화막(14)을 건식 식각해서 BN+ 마스크 패턴(17)을 형성한 후에 포토레지스트 패턴(16)을 제거한다.

이어서 도 3d에 도시된 바와 같이, BN+ 마스크 패턴(17)이 형성된 결과물 전면에 절연막(18)으로서 실리콘질화막을 증착한다. 계속해서 도 3e에 도시된 바와 같이, 건식 식각 공정을 진행하여 절연막(18)을 식각해서 BN+ 마스크 패턴(17) 측벽에 스페이서(18a)를 형성한다. 이때, 스페이서(18a)는 이후 형성될 BN+ 확산 영역이 확산되는 거리를 조정하는 역할을 한다.

그리고나서 도 3f에 도시된 바와 같이, BN+ 이온주입 공정을 진행하여 BN+마스크 패턴(17) 및 스페이서(18a)에 의해 노출된 반도체 기판 내에 BN+ 이온을 주입하여 BN+ 확산 영역(20)을 형성한다. BN+ 이온 주입 공정은 반도체 기판(10)과 반대 도전형의 불순물을 고농도로 이온 주입하는데, 예를 들어 반도체기판(10)이 P형이라면, BN+ 확산 영역(20)은 인(P) 또는 비소(As)등의 N형 불순물이 주입된다.

그런 다음 도면에 도시되지 않았지만, 어닐 공정 및 산화 공정을 실시하여 BN+ 마스크 패턴(17)에 의해 노출된 반도체 기판 표면을 산화시켜 BN+ 산화막을 형성시킴과 동시에, BN+ 산화막 아래의 BN+ 확산 영역(20)의 이온을 활성화시킨다. 그러므로, 이러한 제조 공정에 의해 플랫 셀 어레이 영역의 반도체 기판에는 BN+ 확산 영역(20) 및 BN+ 산화막이 형성된다.

한편, 플랫 셀 구조의 마스크 롬은 고집적화에 따라 셀 크기를 축소시키는데, BN+ 확산 영역(20)의 확산 거리를 줄이고자 BN+ 마스크 패턴(17)의 측벽에 스페이서(18a)를 형성하였다.

하지만, 종래 기술에서는 BN+ 마스크 패턴을 형성한 후에 추가적인 스페이서 제조 공정을 진행해야 하기 때문에 그 제조 공정이 복잡해지는 문제점이 있었다.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 BN+ 마스크 패턴의 측벽에 스페이서를 형성하지 않는 대신에 포토레지스트 리플로우(reflow) 공정을 진행하여 BN+ 마스크 패턴의 크기를 정의하는 포토레지스트 패턴의 폭을 증가시킴으로써 BN+ 확산 영역 크기를 디자인룰보다 작은 크기로 줄일 수 있는 플랫 셀 메모리 소자의 확산 영역 제조 방법을 제공하고자 한다.

이러한 목적을 달성하기 위하여 본 발명은 플랫 셀 메모리 소자의 제조 방법에 있어서, 반도체 기판 상부에 절연막을 형성하는 단계와, 절연막 상부에 플랫 셀의 BN+ 확산 영역을 정의하는 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴에 따라 절연막을 패터닝하여 BN+ 마스크 패턴을 형성하는 단계와, 포토레지스트 패턴에 리플로우 공정을 실시하여 포토레지스트 패턴의 폭을 증가시키는 단계와, 결과물에 BN+ 이온 주입을 실시하여 반도체 기판내에 BN+ 확산 영역을 형성한 후에, 포토레지스트 패턴을 제거하는 단계를 포함한다.

도 1은 일반적인 플랫 셀 구조의 마스크 롬을 도시한 레이아웃도,

도 2는 종래 기술에 의한 플랫 셀 구조의 마스크 롬에서 BN+ 확산 영역을 제조하는 과정을 나타낸 흐름도,

도 3a 내지 도 3f는 종래 기술의 일 실시예에 의한 플랫 셀 구조의 마스크 롬에서 BN+ 확산 영역 제조 공정을 순차적으로 나타낸 공정 순서도,

도 4는 본 발명에 따른 플랫 셀 구조의 마스크 롬에서 BN+ 확산 영역을 제조하는 과정을 나타낸 흐름도,

도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 플랫 셀 구조의 마스크 롬에서 BN+ 확산 영역 제조 공정을 순차적으로 나타낸 공정 순서도.

＜도면의 주요부분에 대한 부호의 설명＞

100 : 반도체 기판 102 : 패드 산화막

104 : 질화막 106 : 포토레지스트 패턴

106a : 리플로우된 포토레지스트 패턴

107 : BN+ 마스크 패턴 108 : BN+ 확산 영역

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.

도 4는 본 발명에 따른 플랫 셀 구조의 마스크 롬에서 BN+ 확산 영역을 제조하는 과정을 나타낸 흐름도이다. 도 4를 참조하면, 본 발명의 BN+ 확산 영역 제조 방법은 다음과 같은 순서로 진행된다.

우선 반도체 기판에 소자분리 공정으로 소자 분리막을 형성하고(S100), 이온 주입을 통하여 반도체 기판에 웰을 형성한다.(S102) 그리고 BN+ 마스크 및 포토레지스트 패턴의 리플로우 공정을 진행한다.(S104) BN+ 마스크와 리플로우에 의해 측면 폭이 증가된 포토레지스트 패턴을 이용하여 BN+ 이온 주입을 실시하여 반도체 기판내에 BN+ 확산 영역을 형성한다(S106) 그런 다음 도면에 도시하지 않았지만, 어닐 및 산화 공정을 진행하여 BN+ 확산 영역 상부에 BN+ 확산층을 형성하고 BN+ 확산 영역의 이온을 활성화시킨다. 한편, 본 발명에서 소자분리 공정(S100)과 웰 공정(S102)은 그 순서를 바꾸어도 상관없다.

도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 플랫 셀 구조의 마스크 롬에서 BN+ 확산 영역 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하면 본 발명의 일 실시예에 따른 BN+ 확산 영역의 제조 공정은 다음과 같다.

우선 도 5a에 도시된 바와 같이, 반도체기판(100) 상부에 BN+ 마스크용 절연막을 적층하는데, 예를 들어 패드 산화막(102) 및 질화막(104)을 순차 적층한다. 이때, 질화막(104) 상부에는 산화막을 더 형성할 수 있다.

그리고 도 5b에 도시된 바와 같이, 사진 공정을 진행하여 패드 산화막(102) 및 질화막(104) 상부에 BN+ 확산 영역을 정의하는 포토레지스트 패턴(106)을 형성한다.

그 다음 도 5c에 도시된 바와 같이, 포토레지스트 패턴(106)에 맞추어 패드 산화막(102) 및 질화막(104)을 건식 식각한다. 이로 인해, 패터닝된 질화막(104')과 패드 산화막(102')으로 이루어진 BN+ 마스크 패턴(107)이 형성된다.

이어서 도 5d에 도시된 바와 같이, 포토레지스트 패턴(106)에 리플로우 공정을 실시하여 포토레지스트 패턴의 폭을 증가(106a)시킨다. 이때, 리플로우 공정에 의해 포토레지스트 패턴(106a)의 증가 폭은 단일 측벽 방향으로 300Å∼800Å 범위로 증가시키는 것이 바람직하다. 본 발명의 리플로우 공정에 의해 측면 폭이 증가된 포토레지스트 패턴(106a)은 종래 BN+ 마스크 패턴(107) 측벽의 스페이서와 같은 동일한 역할을 한다. 즉, 이후 형성될 BN+ 확산 영역내 이온의 확산 거리를 조정한다.

그리고나서 도 5e에 도시된 바와 같이, BN+ 이온주입 공정을 진행하여 BN+마스크 패턴(107) 및 측면 폭이 증가된 포토레지스트 패턴(106a)에 의해 노출된 반도체 기판(100) 내에 BN+ 이온을 주입하여 BN+ 확산 영역(108)을 형성한다. 여기서 BN+ 이온 주입 공정은 반도체 기판(100)과 반대 도전형의 불순물을 고농도로 이온 주입하는데, 예를 들어 반도체기판(100)이 P형이라면, BN+ 확산 영역(108)은 인(P) 또는 비소(As)등의 N형 불순물이 주입된다.

그런 다음 측면 폭이 증가된 포토레지스트 패턴(106a)을 제거한다.

이후 도면에 도시되지 않았지만, 어닐 공정 및 산화 공정을 실시하여 BN+ 마스크 패턴(107)에 의해 노출된 반도체 기판 표면을 산화시켜 BN+ 산화막을 형성시킴과 동시에, BN+ 산화막 아래의 BN+ 확산 영역(108)의 이온을 활성화시킨다.

이상 설명한 바와 같이, 본 발명은 BN 마스크 패턴의 측벽에 스페이서를 형성하지 않는 대신에 포토레지스트 리플로우 공정을 진행하여 포토레지스트 패턴의 측면 폭을 증가시키고 BN+ 이온 주입을 진행함으로써 BN+ 확산 영역 크기를 디자인룰보다 작은 크기로 줄일 수 있고 종래 스페이서 제조 공정보다 공정이 단순화되는 이점이 있다.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (4)

1. 플랫 셀 메모리 소자의 제조 방법에 있어서,

   반도체 기판 상부에 절연막을 형성하는 단계와,

   상기 절연막 상부에 상기 플랫 셀의 BN+ 확산 영역을 정의하는 포토레지스트 패턴을 형성하는 단계와,

   상기 포토레지스트 패턴에 따라 상기 절연막을 패터닝하여 BN+ 마스크 패턴을 형성하는 단계와,

   상기 포토레지스트 패턴에 리플로우 공정을 실시하여 상기 포토레지스트 패턴의 폭을 증가시키는 단계와,

   상기 결과물에 BN+ 이온 주입을 실시하여 상기 반도체 기판내에 BN+ 확산 영역을 형성한 후에, 상기 포토레지스트 패턴을 제거하는 단계

   를 포함하는 플랫 셀 메모리 소자의 확산 영역 제조 방법.
2. 제 1 항에 있어서,

   상기 절연막은 적어도 2층 이상의 절연막이 적층된 구조를 갖는 것을 특징으로 하는 플랫 셀 메모리 소자의 확산 영역 제조 방법.
3. 제 2 항에 있어서,

   상기 절연막은 패드 산화막과 질화막이 적층된 것을 특징으로 하는 플랫 셀 메모리 소자의 확산 영역 제조 방법.
4. 제 1 항에 있어서,

   상기 포토레지스트 패턴의 증가 폭은 단일 측벽 방향으로 300Å∼800Å 범위로 증가시키는 것을 특징으로 하는 플랫 셀 메모리 소자의 확산 영역 제조 방법.