KR20000077015A - 마스크ｒｏｍ 및 그의 제조 방법 - Google Patents

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하세가와마사히로
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마찌다 가쯔히꼬
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Abstract

프로그래밍을 위해 불순물이온을 채널영역으로만 도입하고, 비트선확산층상으로는 도입되지 않도록 하여, 비트선확산층으로의 이온주입에 의한 데미지를 감소시켜, 접합리크의 증가를 방지하고, 비트선확산층의 저항의 상승을 억제한다.
반도체기판(1)중에 일방향으로 평행하게 형성된 복수의 비트선확산층(2), 비트선확산층(2)상에 형성되어, 비트선확산층(2)에 직교하는 복수의 워드선(3), 상기 비트선확산층들(2) 사이에서 워드선(3) 하부에 형성되는 채널영역(4,4a)을 갖는 플래트셀 구조의 마스크 ROM으로서, 상기 워드선(3)이 채널영역(4a) 상에서는 제 1 도전층(5)과 제 2 도전층(6)의 적층층에 의해 형성되고, 또한 비트선확산층(2)상에서는 제 2 도전층(6)에 의해 형성된마스크 ROM이 개시된다.

Description

마스크ＲＯＭ 및 그의 제조 방법{MASKED ROM AND MANUFACTURING PROCESS THEREFOR}
본 발명은 마스크 ROM 및 그 제조 방법에 관한 것으로, 구체적으로는 불순물이온 주입 프로그램방식의 플래트셀 구조를 갖는 마스크 ROM 및 그 제조 방법에 관한 것이다.
종래의 플래트셀 구조를 갖는 마스크 ROM은, 도 10(a) 및 10(b)에 나타낸 바와 같이, 일방향으로 평행하게 배치된 복수의 비트선확산층(22), 및 상기 비트확산층(22)에 직교하는, 제 1 도전층(25)과 제 2 도전층(26)으로 이루어지는 복수의 워드선(23)으로 구성되어 있다.
이러한 구성의 마스크 ROM은 원하는 영역에 창을 갖는 포토레지스트를 마스크로 이용하여 워드선(23)을 관통하도록 트랜지스터의 채널영역(24a)에 이온을 주입함에 의해 프로그래밍된다.
예컨대, 보론 이온을 이용하여 프로그래밍할 때, 통상 프로그래밍하는 채널영역보다 크게 형성된 창을 갖는 포토레지스트를 이용하여, 보론 이온을 워드선(23)을 관통시키기 위해, 100keV 이상의 가속에너지로 이온을 주입한다. 그 때문에, 일부의 보론 이온이 기판 깊이까지 침입함과 동시에, 횡방향(기판 표면과 평행한 방향)으로도 넓게 분포한다.
그러나, 디바이스의 미세화가 진행되어, 비트선확산층의 폭, 트랜지스터의 채널폭이 작게 된 결과, 보론 이온이 횡방향으로 확산됨에 의해, 프로그램하는 채널영역에 인접한 채널영역에까지 침입하게 되어, 트랜지스터의 임계치를 변동시킴으로써 동작 불량을 발생시킨다는 문제가 발생되고 있다.
또한, 횡방향으로 확산된 보론 이온이 비트선확산층내로도 침입하게 되어, 기판의 결정에 데미지를 주게 됨으로써 비트선확산층의 고저항화, 접합 리크의 증대를 야기하게 된다.
이러한 문제를 해결하기 위해서, 예컨대 도 11에 나타낸 바와 같이, 반도체기판(31)상에 게이트절연막(36)을 통해 형성되는 워드선(33)상에, 층간절연막(35)을 통해 라이닝(lining) 배선이라 칭하는 금속 배선(37)을 추가하여, 비트선확산층(32)의 저항을 감소시킴과 동시에, 레지스트마스크(38)에 추가하여, 금속 배선(37)을 비트선확산층(32)상에 배치하여 마스크로 이용함에 의해, 프로그래밍을 위한 이온주입시에, 이온이 채널영역(34a) 이외에 채널 영역(34)으로 진입하지 않도록 하는 방법이 제안되어 있다(일본국 공개 특허 공보 제93-291537호).
또한, 반도체기판상에 형성되는 폴리실리콘으로 된 게이트전극의 두께를 증가시키거나 또는 게이트전극을 폴리실리콘과 텅스텐실리사이드의 2층 구조로 하거나, 또는 도 12에 나타내 바와 같이 반도체기판(41)상에 게이트절연막(46)을 통해 형성되는 이온주입 저지능력이 높은 텅스텐실리사이드를 워드선(43)으로 이용하고, 또한 층간절연막(45)을 통해 형성된 레지스트마스크(48)를 이용하여 주입에너지를 높게 설정하여 이온 주입함에 의해, 게이트전극(43) 근처의 확산층(47)에서, 확산층(47)의 접합부 부근의 채널영역(44a) 뿐만 아니라, 그보다 깊은 위치까지, 이온을 주입함으로써 확산층(47)의 접합부에서의 결정의 데미지를 방지하여, 접합 리크를 방지하는 방법이 제안되어 있다(일본국 공개 특허 공보 제 94-310684호).
그러나, 도 11에 나타낸 방법에서는, 금속 배선(37)의 형성 공정이 증가되어, 제조 비용을 증가시킨다. 한편, 금속 배선(37)의 형성을 알루미늄 배선으로 하면, 다른 배선 형성 공정과 동일 공정에서 형성할 수 있기 때문에, 공정 수의 증가는 없지만, 프로그래밍을 위한 이온 주입에 의한 불순물의 활성화 또는 결함 회복을 위한 고온의 열처리를 할 수 없게 되는 다른 문제가 생긴다. 또한, 금속 배선(37)의 형성 공정에서, 금속배선(37)과 비트선확산층(32)의 위치맞춤의 문제도 새롭게 발생된다.
또한, 도 12에 나타낸 방법은 채널상에만 게이트전극이 존재하는 상태에서 프로그래밍의 주입을 행하는 방법이기 때문에, 확산층(47)상에서 워드선(43)이 직교하는 플래트셀 구조에서, 워드선(43)은 확산층(47)상에도 존재하기 때문에, 상기 플래트셀 구조에 적용하기가 곤란하다.
본 발명에 의하면, 반도체기판중에 일방향으로 평행하게 형성된 복수의 비트선확산층, 상기 비트선확산층상에 형성되어, 상기 비트선확산층에 직교하는 복수의 워드선, 및 상기 비트선확산층들 사이에서 상기 워드선 하부에 형성되는 채널영역을 갖는 플래트셀 구조의 마스크 ROM으로서,
상기 워드선이, 상기 채널영역상에서는 제 1 도전층과 제 2 도전층이 적층된 층에 의해 형성되고, 또한 상기 비트선확산층상에서는 제 2 도전층에 의해 형성되는 마스크 ROM이 제공된다.
또한, 본 발명에 의하면, 반도체기판에 서로 평행하게 복수의 제 1 도전층을 형성하는 공정, 상기 제 1 도전층을 마스크로 이용하여 일방향으로 서로 평행한 복수의 비트선확산층을 형성하는 공정, 및 제 1 도전층상에, 제 1 도전층보다 이온 주입 저지능력이 큰 제 2 도전층을 형성함에 의해, 제 1 도전층과 제 2 도전층으로 구성되어 상기 비트선확산층에 직교하는 복수의 워드선을 형성하는 공정을 갖는 상기 마스크 ROM의 제조 방법이 제공된다.
도 1(a)는 본 발명의 마스크 ROM의 개략 평면도,
도 1(b)는 본 발명의 마스크 ROM의 개략 단면도,
도 2는 도 1(b)의 X, Y 방향의 보론의 분포를 나타낸 도면,
도 3(a)는 도 1(a)의 A-A'선 단면을 나타낸 제조 공정도,
도 3(b)는 도 1(b)의 B-B'선 단면을 나타낸 제조 공정도,
도 4(a)는 도 1(a)의 A-A'선 단면을 나타낸 제조 공정도,
도 4(b)는 도 1(b)의 B-B'선 단면을 나타낸 제조 공정도,
도 5(a)는 도 1(a)의 A-A'선 단면을 나타낸 제조 공정도,
도 5(b)는 도 1(b)의 B-B'선 단면을 나타낸 제조 공정도,
도 6(a)는 도 1(a)의 A-A'선 단면을 나타낸 제조 공정도,
도 6(b)는 도 1(b)의 B-B'선 단면을 나타낸 제조 공정도,
도 7(a)는 도 1(a)의 A-A'선 단면을 나타낸 제조 공정도,
도 7(b)는 도 1(b)의 B-B'선 단면을 나타낸 제조 공정도,
도 8(a)는 도 1(a)의 A-A'선 단면을 나타낸 제조 공정도,
도 8(b)는 도 1(b)의 B-B'선 단면을 나타낸 제조 공정도,
도 9(a)는 도 1(a)의 A-A'선 단면을 나타낸 제조 공정도,
도 9(b)는 도 1(b)의 B-B'선 단면을 나타낸 제조 공정도,
도 10(a)는 종래의 마스크 ROM의 개략 평면도,
도 10(b)는 종래의 마스크 ROM의 개략 단면도,
도 11은 종래의 다른 마스크 ROM의 개략 단면도, 및
도 12는 종래의 또 다른 마스크 ROM의 개략 단면도이다.
본 발명은 주로 반도체기판중에 일방향으로 평행하게 형성된 복수의 비트선확산층들, 상기 비트선확산층상에 형성되어, 상기 비트선확산층에 직교하는 복수의 워드선, 및 상기 비트선확산층들 사이에서 상기 워드선 하부에 형성된 채널영역을 갖는 플래트셀 구조의 마스크 ROM에 관한 것이다.
본 발명에 사용할 수 있는 반도체기판은 통상 반도체장치를 형성하는 경우에 사용할 수 있는 기판이면 특히 한정되지 않고, 예컨대 실리콘, 게르마늄등의 반도체, GaP, GaAs 등의 화합물반도체등의 공지의 것을 사용할 수 있다. 그중에서도, 실리콘기판이 바람직하다. 또한, 반도체기판의 표면에는, p형 또는 n형의 불순물을 함유한 불순물확산층(웰)이 1개 또는 복수개형성될 수 있다.
비트선확산층은, 반도체기판 표면에 p형 또는 n형의 불순물이 도입되어 형성되며, 일방향으로 평행하게 배치된다. 비트선확산층의 불순물 농도는, 특히 한정되지 않지만, 예컨대, 1O20∼1O21/cm3정도로 될 수 있다. 또한, 비트선확산층의 폭 및 길이는 얻어지는 마스크 ROM의 성능에 따라 적절하게 조정할 수 있으며, 예컨대 각각 0.1∼0.5μm정도, 10∼50μm 정도로 될 수 있다.
워드선은 반도체기판상에 원하는 형상의 도전성재료를 퇴적함에 의해 형성되며, 비트선확산층상에서, 비트선확산층에 대하여 직교하도록 배치된다. 워드선중, 비트선확산층들 사이의 채널영역상에 배치되는 부분은, 제 1 도전층과 제 2 도전층이 적층된 층에 의해 형성되며, 비트선확산층상에 배치되는 부분은, 제 2 도전층에 의해 형성된다. 상기 제 1 도전층을 구성하는 재료로는, 예컨대 폴리실리콘을 들 수 있다. 또한, 제 2 도전층을 구성하는 재료로는, 제 1 도전층보다 이온주입 저지능력이 큰 재료인 것이 바람직하며, 예컨대 텅스텐실리사이드, 티탄실리사이드, 코발트실리사이드등을 들 수 있다. 상기 제 2 도전층이 제 1 도전층보다 이온주입 저지능력이 큰 재료로 형성된다면, 제 1 및 제 2 도전층에 대한 상기 실시예들을 사용에 적합하게 조합할 수 있다. 또한, 제 1 도전층의 막두께는, 선택된 재료에 따라 적절하게 조정될 수 있으며, 예컨대 50∼200 nm 정도로 될 수 있다. 또한, 제 2 도전층의 막두께는, 예컨대 10∼250 nm 정도로 될 수 있다. 제 1 도전층의 형상은 장방형(사각 기둥)인 것이 바람직하다. 또한, 제 1 도전층은 측벽에 사이드월 스페이서를 갖는 게이트전극으로 형성될 수 있다. 또한, 제 2 도전층은 제 1 도전층 사이에 매립되어 제 1 도전층 사이를 접속하는 스트라이프 형상의 도전층으로 형성되는 것이 바람직하다. 각 도전층의 폭 및 길이는, 얻어질 마스크 ROM의 성능에 따라 적절하게 조정될 수 있고, 예컨대 제 1 도전층으로는 각각 0.1∼0.5μm 정도 및 0.1∼0.5μm 정도, 제 2 도전층으로는 각각 0.1∼0.5μm 정도 및 1∼5 mm 정도로 될 수 있다.
상기 마스크 ROM은, 예컨대 이하의 제조 방법에 의해 형성될 수 있다.
먼저, 반도체기판상에 서로 평행하게 복수의 제 1 도전층을 형성한다. 상기 제 1 도전층의 형성은, 반도체기판상의 전면에, 게이트절연막으로 되는 절연막을 퇴적한 후, 제 1 도전층재료에 의한 막을 형성하여, 포토리소그라피 및 에칭 공정에 의해, 제 1 도전층재료를 원하는 형상으로 패터닝함에 의해 형성할 수 있다. 이 경우의 제 1 도전층은, 후공정을 거쳐 최종적으로 채널영역이 되는 영역상에만 형성하는 것이 바람직하고, 그 형상은 사다리꼴 형상으로 되면 비트선의 선폭이 작아지게 되어, 비트선의 저항이 커지는 문제, 제 2 도전층의 매립 형상이 나빠지게 되는 문제, 사이드월스페이서를 형성하기 어렵게 되는 문제등이 있으므로, 장방형으로 됨이 바람직하다. 또한, 상기 제 1 도전층을 형성한 후, 얻어진 반도체기판상의 전면에, 실리콘산화막, 실리콘질화막등의 절연막을 형성하여, 에치백함에 의해, 제 1 도전층의 측벽에 사이드월 스페이서를 형성할 수 있다. 또한, 제 1 도전층을 형성한 후, 사이드월 스페이서를 형성하는 경우에는 그의 전후에 포토리소그라피 공정에 의해 원하는 형상의 마스크를 형성하여, 소자분리를 위한 이온 주입을 할 수 있다.
다음, 제 1 도전층을 마스크로 이용하여 일방향으로 서로 평행하게 된 복수의 비트선확산층들을 형성한다. 상기 비트선확산층은 제 1 도전층을 마스크로 이용하고, 또한 사이드월 스페이서가 형성되어 있는 경우에는, 상기 사이드월 스페이서를 마스크로 이용하며, 또한 필요에 따라 임의의 영역에 창을 갖는 레지스트마스크를 이용하여, 반도체기판 표면에 대하여 거의 수직하게, 불순물이온을 주입함에 의해 형성할 수 있다. 상기 불순물이온으로는, p형이면 보론이온, BF2+등이, n형이면 비소, 인등이 사용될 있다. 이 때의 가속에너지는 제 1 도전층을 관통하지 않을 정도의 에너지로 함이 바람직하고, 예컨대 5∼5OkeV 정도로 될 수 있다. 또한, 불순물이온은 1×1O15∼3×1O15/cm2정도의 도즈로 주입할 수 있다. 또한, 이온 주입후, 주입된 이온을 활성화하고, 이온 주입된 반도체기판의 결정 결함을 회복하기 위해서750∼900℃ 정도의 온도로 10∼60분간 열처리를 행한다.
계속해서, 제 1 도전층상에 제 1 도전층보다 이온주입 저지능력이 큰 제 2 도전층을 형성한다. 상기 제 2 도전층은, 얻어진 반도체기판상의 전면에, 제 2 도전층재료를 퇴적한 후, 원하는 막두께가 되도록 제 2 도전층재료의 표면을, 바람직하게는 평탄하게 에치백하고, 계속해서, 포토리소그라피 공정에 의해, 비트선확산층에 직교하고 그 내부에 제 1 도전층을 포함하는 복수의 서로 평행한 창을 갖는 마스크를 형성하고, 이 마스크를 이용하여 패터닝함에 의해, 원하는 형상으로 형성할 수 있다. 이 때의 제 1 도전층재료의 퇴적은 비트선확산층에 직교하는 방향으로 인접해 있는 제 1 도전층들 사이의 거리보다 큰 막두께로 되도록 행함이 바람직하다. 이 공정에 의해, 채널영역상에는 제 1 도전층과 제 2 도전층이 구성되고, 비트선확산층상에는 제 2 도전층만이 구성되어, 비트선확산층에 직교하도록 복수의 워드선을 형성할 수 있다. 또한, 제 2 도전층재료의 표면을 에치백할때, 채널영역상의 제 1 도전층과, 제 2 도전층의 막두께와, 비트선확산층상에서의 제 2 도전층의 막두께가, 최적치로 되도록 조정할 필요가 있다. 여기서의 최적치란 후공정에서의 프로그래밍을 위한 이온 주입의 가속에너지, 이온종등에 따라 채널영역상의 도전층을 관통하지만, 비트선영역상의 도전층을 관통하지 않는 막두께를 의미한다.
상기 공정 후, 원하는 트랜지스터에 대하여, 프로그래밍을 행한다. 이 프로그래밍은, 포토리소그라피 공정에 의해 원하는 트랜지스터상에 창을 갖는 마스크를 형성하고, 이 마스크를 이용하여, 채널영역상의 도전층을 관통하지만, 비트선영역상의 도전층을 관통하지 않는 가속에너지에 의해 불순물을 이온 주입한다. 이때의 가속에너지는, 예컨대 보론을 이용하는 경우는, 8O∼18OkeV 정도, 도즈는 1×1O14∼3×1O14/cm2정도로 될 수 있다.
또한, 본 발명에서의 마스크 ROM의 제조 방법은, 다른 반도체장치의 제조 프로세스와 조합하여 행할 수 있고, 상기 공정의 전에, 공정 중에, 공정 후에, 임의로 층간절연막의 퇴적, 콘택트홀의 형성, 금속배선의 형성, 패시베이션막의 형성, 및 열처리등을 행할 수 있다.
이하에, 본 발명의 마스크 ROM 및 그 제조 방법을 도면을 참조하여 설명한다. 본 발명의 마스크 ROM은, 도 1(a) 및 1(b)에 나타낸 바와 같이, 실리콘기판(1)상에 서로 평행하게 배치된 복수의 비트선확산층(2), 및 상기 비트선확산층(2)에 직교하는 복수의 워드선(3)이 설치되어 구성된다. 또한, 비트선확산층(2)들 사이의 워드선(3) 하부에는 채널영역(4)이 배치되고, 이들 채널영역중 원하는 채널영역(4a)에는 보론이온의 주입에 의해 프로그래밍된다. 또한, 워드선(3)은 게이트절연막(8)을 통해 채널영역(4)상에 형성된 게이트전극(5)(제 1 도전층, 폴리실리콘), 및 게이트전극들(5) 사이를 매립하여, 게이트전극들(5)을 접속하도록 비트선확산층(2)에 직교하게 형성된 텅스텐실리사이드막(6)(제 2 도전층)으로 구성되어 있다. 또한, 게이트전극(5)은 그의 측벽에 사이드월스페이서(7)가 형성되어 있다.
이와 같이 구성되는 마스크 ROM에서, 채널영역(4a)상에는 제 1 도전층인 폴리실리콘으로 된 게이트전극(5) 및 비교적 얇은 제 2 도전층인 텅스텐실리사이드막(6)이 배치되며, 비트선확산층(2)상에는 비교적 두꺼운 텅스텐실리사이드막(6)이 배치된다. 상기 텅스텐실리사이드막(6)의 이온주입 저지능력은 제 1 도전층인 폴리실리콘으로 된 게이트전극보다 크기 때문에, 도 2(a)에 나타낸 바와 같이, 채널영역(4a)(도 1(b)에 X로 나타냄)에서, 보론이온은 게이트전극(5) 및 텅스텐실리사이드막(6)을 통과하여 실리콘기판(1)으로 침입한다. 한편, 도 2(b)에 나타낸 바와 같이, 비트선확산층(2)(도 1(b)에서 Y로 나타냄)에서, 보론이온은 이온주입 저지능력이 큰 텅스텐실리사이드막(6)을 통과할 수 없어서, 전기적 특성에 영향을 주는 량의 보론 이온이 실리콘기판(1)으로 침입할 수 없다. 그 때문에, 주입 이온의 횡방향으로의 확산이 억제되고, 인접하는 트랜지스터로의 영향을 방지할 수 있다. 또한, 비트선확산층(2)으로의 보론이온의 침입도 적게 할 수 있기 때문에, 실리콘기판(1)으로의 데미지가 억제되고, 결정 결함의 발생에 의한 비트선 확산층(2)의 고저항화, 접합 리크의 증대를 억제할 수 있다. 또한, 라이닝(lining) 배선등의 추가 배선을 알루미늄에 의해 형성할 필요가 없기 때문에, 열처리의 문제도 발생하지 않으며, 금속 배선과 비트선확산층의 위치정합에 관한 문제, 금속 배선의 가공등의 문제도 발생하지 않는다.
상기와 같은 마스크 ROM은, 이하의 제조 방법에 의해 제조될 수 있다. 또한, 도 3(a)∼도 9(a)는 각각 도 1(a)의 A-A'선 단면도를, 도 3(b)∼도 9(b)는 도 1(b)의 B-B'선 단면도를 나타낸다.
먼저, 도 3(a) 및 3(b)에 나타낸 바와 같이, 통상의 방법을 이용하여 실리콘기판(1)에 p형 웰(10)을 형성한 후, 실리콘기판(1)상의 전면에 막두께 7nm 정도의 게이트절연막(8) 및 막두께 150nm 정도의 폴리실리콘막(5a)을 형성한다.
다음, 도 4(a) 및 4(b)에 나타낸 바와 같이, 포토리소그라피 기술에 의해, 폴리실리콘막(5a)을 패터닝하기 위해 원하는 형상의 레지스트패턴(9)을 형성한다. 얻어진 레지스트패턴(9)을 마스크로 이용하여 폴리실리콘막(5a)을, RIE 기술에 의해 장방형으로 에칭하여, 게이트전극(5)을 형성한다. 또한, 상기 게이트전극(5)은 후공정에서의 비트선확산층(2) 형성을 위한 이온 주입 마스크의 기능도 갖는다.
레지스트패턴(9)을 제거한 후, 도 5(a) 및 5(b)에 나타낸 바와 같이, 막두께 50nm 정도의 실리콘산화막을 퇴적하고, 에치백함에 의해 게이트전극(5)의 측벽에 사이드월스페이서(7)를 형성한다. 계속해서, 게이트전극(5) 및 사이드월스페이서(7)를 마스크로 이용하여 비소를 30keV, 3×1O15/cm2의 도즈로 이온 주입하여, 이온의 활성화 및 결정 회복를 위해, 800℃로 60분간 어닐링함으로써 비트선확산층(2)을 형성한다. 또한, 사이드월스페이서(7)에 의해, 이온 주입시의 비소 이온의 게이트전극(5) 하부로의 진입을 억제하여, 실효 채널 길이를 길게 할 수 있다.
이어서, 게이트전극 배선 형성를 위해, 막두께 300∼400nm 정도의 텅스텐실리사이드막(6a)을 퇴적하고, 드라이에칭 기술에 의해 게이트전극(5)상에 존재하는 텅스텐실리사이드막(6a)의 막두께가 100nm정도로 될 때까지, 또한 비트선확산층(2)상에서는 250nm 정도가 될 때까지 에치백한다. 또한, 이 공정에서, 게이트전극(5)과 텅스텐실리사이드막(6a)의 막두께를 적절한 값으로 조정해야 한다. 즉, 후공정에서 프로그래밍을 위한 이온 주입시에, 도 2(a) 및 2(b)에 나타낸 바와 같이, 게이트전극(5) 하부(X)에서는 이온이 실리콘기판(1)으로 침입하고, 비트선확산층(2) 상부(Y)에서는 이온이 실리콘기판(1)으로 침입하지 않도록 이온의 주입을 적절하게 저지할 수 있는 최적의 막두께를 선택할 필요가 있다.
계속해서, 도 6(a) 및 6(b)에 나타낸 바와 같이, 포토리소그라피 기술에 의해, 텅스텐실리사이드막(6a)을 패터닝하기 위해 원하는 형상의 레지스트패턴(11)을 형성한다. 얻어진 레지스트패턴(11)을 마스크로 이용하여 텅스텐실리사이드막(6a) 및 폴리실리콘막(5)을 RIE 기술에 의해 에칭하여, 워드선(3)을 구성하는 텅스텐실리사이드막(6) 및 장방형 기둥상의 폴리실리콘막(5)을 형성한다.
도 7(a) 및 7(b)에 나타낸 바와 같이, 레지스트패턴(11)을 제거한 후, 도 8(a) 및 8(b)에 나타낸 바와 같이, 포토리소그라피 기술에 의해 프로그래밍을 위한 이온 주입을 하도록 원하는 형상의 레지스트패턴(12)을 형성한다.
도 9(a) 및 9(b)에 나타낸 바와 같이, 얻어진 레지스트패턴(12)을 마스크로 이용하여, 원하는 트랜지스터의 임계치를 상승시키도록 보론 이온을 12OkeV, 2×1O14/cm2의 도즈로 주입한다.
일반적으로, 텅스텐실리사이드의 보론주입 저지능력은 폴리실리콘의 약 2배이다. 또한, 보론 이온이 120keV 정도의 가속에너지에 의해 이온주입된 경우의 텅스텐실리사이드100nm/폴리실리콘150nm 중의 평균 프로젝션 범위(projected range)는 250nm 정도이다. 따라서, 상기와 같은 보론 이온 주입에 의해, 레지스트패턴(12)으로 덮혀있지 않은 영역에서, 또한 채널상에 2층 구조로 되어 있는 영역에서의, 평균 프로젝션 범위는 게이트전극/게이트산화막 계면부근으로 되어, 그 후의 열처리에 의해 효과적으로 프로그래밍을 할 수 있다. 또한, 텅스텐실리사이드막은 주입 이온의 분산이 작기 때문에, 비트선확산층(2)상에서는, 텅스텐실리사이드막(6)이 보론 이온의 기판으로의 침입을 저지하여 비트선확산층(2)으로는 거의 침입하지 않는다. 그 때문에, 비트선확산층(2)으로의 데미지를 감소시킬 수 있고, 접합 리크의 증대, 확산 저항의 상승을 방지할 수 있음과 동시에, 횡방향으로의 보론의 침입도 억제되어, 인접 트랜지스터로의 영향도 방지할 수 있다.
그후, 얻어진 실리콘기판(1)상으로의 층간절연막의 퇴적, 콘택트홀의 창, 금속배선의 형성, 패시베이션막의 형성, 패드의 창등을 행함에 의해 마스크 ROM의 제조를 완료한다.
본 발명에 의하면, 반도체기판에 일방향으로 평행하게 배치된 복수의 비트선확산층, 상기 비트선확산층에 직교하는 복수의 워드선, 상기 비트선확산층들 사이에서 상기 워드선 하부에 형성되는 채널영역을 갖는 플래트셀 구조의 마스크 ROM으로서, 상기 워드선이 상기 채널영역상에서는 제 1 도전층과 제 2 도전층이 적층된 층에 의해 형성되고, 또한 상기 비트선확산층상에서는 제 2 도전층에 의해 형성되기 때문에 프로그래밍을 위한 이온 주입을 최적화할 수 있다.
특히, 제 2 도전층이 제 1 도전층보다 이온 주입 저지능력이 큰 재료로 형성되어 있는 경우에는, 채널영역상에는 이온주입 저지능력이 큰 재료와 작은 재료의 2층 구조로 하고, 비트선확산층상에는 이온주입 저지능력이 큰 재료의 1층 구조로 할 수 있음으로써, 프로그래밍을 위한 불순물이온을 채널영역으로만 도입하고, 비트선확산층상으로는 도입되지 않도록 할 수 있다. 이 결과, 비트선확산층으로의 이온 주입에 의한 데미지를 감소시키고, 접합 리크의 증가를 방지하며, 비트선확산층의 저항의 상승을 억제할 수 있으며, 또한 특성이 향상된 마스크 ROM을 수율이 양호하게 얻을 수 있다. 또한, 프로그래밍 트랜지스터에 인접한 트랜지스터로의 불순물 이온의 주입을 방지하여, 기입 에러를 방지할 수 있고, 또한 마스크 ROM의 미세화에도 대응할 수 있게 된다.
또한, 본 발명의 마스크 ROM의 제조방법에 의하면, 특별한 공정을 부가하지 않고 종래와 같은 방법으로 마스크 ROM을 제조할 수 있기 때문에, 제조 비용의 증가를 억제할 수 있다.

Claims (7)

  1. 반도체기판중에 일방향으로 평행하게 형성된 복수의 비트선확산층, 상기 비트선확산층상에 형성되어 상기 비트선확산층에 직교하는 복수의 워드선, 및 상기 비트선확산층들 사이에서 상기 워드선 하부에 형성되는 채널영역을 포함하는 플래트셀 구조의 마스크 ROM으로서,
    상기 워드선이, 상기 채널영역상에서는 제 1 도전층과 제 2 도전층이 적층된 층에 의해 형성되고, 상기 비트선확산층상에서는 제 2 도전층에 의해 형성되는 것을 특징으로 하는 마스크 ROM.
  2. 제 1 항에 있어서, 상기 제 1 도전층이 장방형인 마스크 ROM.
  3. 제 1 항에 있어서, 상기 제 1 도전층이 측벽에 사이드월스페이서를 갖는 게이트전극이고, 제 2 도전층이 제 1 도전층 사이에 매립되어 제 1 도전층 사이를 접속하는 도전층인 마스크 ROM.
  4. 제 1 항에 있어서, 상기 제 2 도전층이 제 1 도전층보다 이온 주입 저지능력이 큰 재료로 형성되는 마스크 ROM.
  5. 제 1 항에 있어서, 상기 제 1 도전층이 폴리실리콘으로 형성되고, 상기 제 2 도전층은 텅스텐실리사이드로 형성되는 마스크 ROM.
  6. 반도체기판에 서로 평행하게 복수의 제 1 도전층을 형성하는 공정,
    상기 제 1 도전층을 마스크로 이용하여 일방향으로 서로 평행하게 된 복수의 비트선확산층을 형성하는 공정, 및
    상기 제 1 도전층상에, 제 1 도전층보다 이온주입 저지능력이 큰 제 2 도전층을 형성함에 의해, 제 1 도전층과 제 2 도전층으로 구성되어, 상기비트선확산층에 직교하는 복수의 워드선을 형성하는 공정을 포함하는 마스크 ROM의 제조방법.
  7. 제 6 항에 있어서, 상기 제 1 도전층을 형성한 후, 제 1 도전층에 사이드월스페이서를 형성하는 마스크 ROM의 제조방법.
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