KR100244248B1 - 반도체 소자의 웰 형성방법 - Google Patents
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Abstract
반도체 기판의 필드영역에 복수개의 필드절연막을 형성하는 공정과, 상기 반도체 기판의 소정깊이에 제 1 도전형 제 1 불순물영역을 형성하는 공정과, 상기 각 필드절연막 사이의 상기 반도체 기판의 전표면 내에 제 2 도전형 제 1 불순물영역을 형성하는 공정과, 상기 인접한 두 개의 필드절연막 사이의 제 1 도전형 제 1 불순물영역에 제 2 도전형 제 2 불순물 영역을 형성하는 공정과, 상기 제 2 도전형 제 2 불순물 영역의 양측 상부의 제 2 도전형 제 1 불순물영역에 제 1 도전형 제 2 불순물영역을 형성하는 공정과, 상기 제 1 도전형 제 1, 제 2 불순물영역과 제 2 도전형 제 1, 제 2 불순물영역을 드라이브-인으로 확산하여 제 1 도전형 쉴드영역과 제 1 도전형 웰과 제 2 도전형 제 1 웰과 제 2 도전형 제 2 웰을 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자에 대한 것으로 특히 공정을 단순화 하고 셀과 페리간의 단차를 줄이기에 적당한 반도체 소자의 웰 형성방법에 관한 것이다.
일반적으로 반도체 소자의 동작특성을 향상시키기 위하여 반도체 기판에 소자를 직접 형성하지 않고 기판 내에 기판과 반대 도전형의 불순물 이온을 주입하여 웰을 형성한 후 소자를 형성한다.
이러한 웰의 종류에는 그 형성방법에 따라 여러 가지가 있다.
먼저 소자 격리공정을 하기전에 기판의 전면 또는 부분적으로 이온 주입 및 확산 공정을 하여 단일 웰이나 트윈 웰(twin well) 또는 트리플 웰을 형성하는 확산 웰(diffused well)이 있고, 소자 격리 공정을 실시한후에 이온 주입 에너지의 크기를 조절하여 각각 다른 도전형의 웰을 형성하는 리트로그레이드 웰(Retrograde well)이 있고 또 다른 것으로 빌리(BILLI:Buried Implanted Layer for Lateral Isolation) 구조의 리트로그레이드 웰(Retrograde well)이 있다.
이중 확산 웰에 대하여 살펴보겠다. 상기 확산 웰 중 단일 웰이나 트윈 웰은 원하는 깊이까지 확산에 의하여 형성한다. 그러나 이러한 확산은 수직 방향과 수평 방향으로 진행되기 때문에 그 프로파일을 조절하기가 어렵고 또한 공정 마진도 적다.
이러한 이유로 인하여 근래에 들어서는 단일 웰이나 트윈 웰 보다는 트리플 웰을 형성하여 사용한다. 그러나 트리플 웰을 형성하기 위해서는 공정이 복잡하여 생산성이 떨어진다는 단점이 있다. 이에따라 공정을 단순화하여 생산성을 높일 수 있는 트리플 웰공정에 대한 연구가 진행되고 있다.
도면을 참조하여 종래 반도체 소자의 웰 형성방법을 설명하면 다음과 같다.
도 1a 내지 1g는 종래 반도체 소자의 웰 형성방법을 나타낸 공정단면도이다.
먼저 도 1a에 도시한 바와 같이 반도체 기판(1)에 화학기상 증착법으로 제 1 산화막(2)과 제 1 질화막(3)을 증착한다.
도 1b에 도시한 바와 같이 반도체 기판(1)에 감광막(4)을 도포한 후 노광 및 현상공정으로 소정영역을 선택적으로 패터닝한다. 그리고 상기 패터닝된 감광막(4)을 마스크로 이용하여 상기 제 1 질화막(3)을 제거한다.
그리고 인(Phosphorus) 이온을 500KeV의 고에너지로 반도체 기판(1)의 소정깊이까지 주입하여 N쉴드영역(5)을 형성한다.
이때 감광막(4)은 고에너지의 인(Phosphorus) 이온이 반도체 기판(1)으로 주입되는 것을 막을 수 있도록 4㎛ 정도의 두께를 갖도록 도포한다.
도 1c에 도시한 바와 같이 상기 감광막(4)을 제거하고 반도체 기판(1)에 열공정으로 제 2 산화막(6)을 형성한다. 여기서 제 2 산화막(6)은 셀 영역과 페리 영역을 구분하기 위한 얼라인 키로 사용된다.
도 1d에 도시한 바와 같이 상기 제 1 질화막(3)과 제 1 산화막(2)과 제 2 산화막(6)을 제거한 후 반도체 기판(1)에 화학기상 증착법으로 제 3 산화막(7)과 제 2 질화막(8)을 증착한다. 여기서 제 2 산화막(6)이 제거된 반도체 기판(1)에는 단차가 발생한다.
도 1e에 도시한 바와 같이 반도체 기판(1)에 감광막(9)을 도포한 후 노광 및 현상 공정으로 N웰을 형성하기 위한 소정영역을 선택적으로 패터닝한다. 여기서 N웰을 형성하기 위한 소정영역은 N쉴드영역(5)의 일측 가장자리상부 및 상기 가장자리상부와 일정영역 떨어진 부분이다. 그리고 상기 패터닝된 감광막(9)을 마스크로 이용하여 소정영역의 제 2 질화막(8)과 제 3 산화막(7)을 제거한다. 이후에 반도체 기판(1)의 소정영역에 저에너지로 인(Phosphorus) 이온을 주입하여 제 1 N웰(10a)과 제 2 N웰(10b)을 형성한다. 여기에서 제 1, 제 2 N웰(10a,10b)은 상기 N쉴드영역(5) 보다 낮은 깊이를 갖도록 형성하며 제 1 N웰(10a)은 N쉴드영역(5) 상측에 형성되고 제 2 N웰(10b)은 N쉴드영역이 형성되지 않은 반도체 기판(1)내에 형성한다.
도 1f에 도시한 바와 같이 상기 패터닝된 감광막(9)을 마스크로 이용하여 소정영역이 노출된 반도체 기판(1)에 제 4 산화막(11)을 형성한다. 그리고 제 2 질화막(8)과 감광막(9)을 제거한 후 P형의 보론을 함유한 B나 BF2이온을 주입하여 셀프 얼라인 공정으로 제 1 P웰(12a)과 제 2 P웰(12b)을 형성한다. 이때 제 1, 제 2 P웰(12a,12b)은 상기 제 1, 제 2 N웰(10)의 형성 깊이와 같은 깊이를 갖도록 형성하는데 제 1 P웰(12a)은 상기 N쉴드영역(5) 상측의 반도체 기판(1)내에 상기 제 1 N웰(10a)영역 옆에 형성하고 제 2 P웰(12b)은 제 1 N웰(10a)과 제 2 N웰(10b)의 사이에 형성한다.
도 1g에 도시한 바와 같이 상기 제 4 산화막(11)을 제거하고 제 1, 제 2 N웰(10a,10b)과 제 1, 제 2 P웰(12a,12b)을 드라이브 인으로 확산시킨다.
이때 제 1 P웰(12a)은 N쉴드영역(5)상까지 확산되도록 하고, 제 1 N웰(10a)은 N쉴드영역(5)까지 확산되도록 한다. 그리고 제 2 N웰(10b)도 제 1 N웰(10a)과 같은 깊이로 확산된다. 그리고 제 2 P웰(12b)은 상기 제 1 N웰(10a)과 제 2 N웰(10b) 사이에 확산되어 형성된다. 이렇게 형성하므로써 셀 영역의 제 1 P웰(12a)과 페리 영역의 제 2 P웰(12b)이 격리된다.
상기와 같이 제조되는 종래의 반도체 소자의 웰 형성방법은 다음과 같은 문제가 있다.
첫째, 확산 및 다단계의 화학기상 증착법을 많이 사용하기 때문에 공정이 복잡해져서 생산성이 떨어진다.
둘째, 화학기상 증착법을 통하여 셀 영역과 페리영역을 구분할 때 셀 영역의 제 1 N웰과 페리 영역의 제 2 P웰 사이에 단차가 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 공정을 단순화 시키며 셀영역과 페리영역간의 단차를 줄이기에 적당한 반도체 소자의 웰 형성방법을 제공하는 데 그 목적이 있다.
도 1a 내지 1g는 종래 반도체 소자의 웰 형성방법을 나타낸 공정단면도
도 2a 내지 2f는 본 발명 반도체 소자의 웰 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31: 반도체 기판 32: 필드산화막
33: 버퍼 산화막 34: N쉴드영역
35: 제 1 P웰 36,38: 감광막
37: 제 2 P웰 39a: 제 1 N웰
39b: 제 2 N웰
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 웰 형성방법은 반도체 기판의 필드영역에 복수개의 필드절연막을 형성하는 공정과, 상기 반도체 기판의 소정깊이에 제 1 도전형 제 1 불순물영역을 형성하는 공정과, 상기 각 필드절연막 사이의 상기 반도체 기판의 전표면 내에 제 2 도전형 제 1 불순물영역을 형성하는 공정과, 상기 인접한 두 개의 필드절연막사이의 제 1 도전형 제 1 불순물영역의 일영역에 제 2 도전형 제 2 불순물 영역을 형성하는 공정과, 상기 제 2 도전형 제 2 불순물 영역의 양측 상부의 제 2 도전형 제 1 불순물영역에 제 1 도전형 제 2 불순물영역을 형성하는 공정과, 상기 제 1 도전형 제 1, 제 2 불순물영역과 제 2 도전형 제 1, 제 2 불순물영역을 드라이브-인으로 확산하여 제 1 도전형 쉴드영역과 제 1 도전형 웰과 제 2 도전형 제 1 웰과 제 2 도전형 제 2 웰을 형성함을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명 반도체 소자의 웰 형성방법을 설명하면 다음과 같다.
도 2a 내지 2f는 본 발명 반도체 소자의 웰 형성방법을 나타낸 공정단면도이다.
본 발명 반도체 소자의 웰 형성방법은 도 2a에 도시한 바와 같이 반도체 기판(31)에 필드영역과 활성영역을 정의한 후 필드영역에 복수개의 필드산화막(32)을 형성한다.
도 2b에 도시한 바와 같이 반도체 기판(31)에 버퍼산화막(33)을 증착한다.
그리고 마스크를 사용하지 않고 500KeV의 고에너지로 반도체 기판(31)내의 소정 깊이에 N쉴드영역(34)(n-shield)을 형성한다.
도 2c에 도시한 바와 같이 마스크를 사용하지 않고 반도체 기판(31)에 저에너지로 B 또는 BF2를 주입하여 제 1 P웰(35)을 형성한다. 이때 상기 제 1 P웰(35)은 필드산화막(32) 하부만큼 주입하여 형성한다.
도 2d에 도시한 바와 같이 반도체 기판(31)에 감광막(36)을 도포하여 노광 및 현상공정으로 선택적으로 소정영역을 패터닝한다. 그리고 패터닝된 감광막(36)을 마스크로 이용하여 소정영역에 고에너지로 B 또는 BF2를 상기 N쉴드영역(34)에 카운터 주입하여 제 2 P웰(37)을 형성한다. 이때 상기 제 2 P웰(37)은 고농도를 주입한다. 이후에 상기 감광막(36)을 제거한다.
도 2e에 도시한 바와 같이 반도체 기판(31)에 감광막(38)을 도포한 후 노광 및 현상공정으로 상기 제 2 P웰(37) 양측의 반도체 기판(31)이 노출되도록 선택적으로 감광막(38) 패터닝한다.
상기 패터닝된 감광막(38)을 마스크로 이용하여 제 1 P웰(35)이 형성된 부분에 n형 불순물을 카운터 이온 주입하여 제 1 N웰(39a)와 제 2 N웰(39b)을 형성한다.
도 2f에 도시한 바와 같이 형성된 상기 제 1, 제 2 N웰(39a,39b)와 제 1, 제 2 P웰(35,37)을 드라이브-인 공정으로 확산시킨다. 이와 같은 확산공정에 의하여 반도체 기판(31) 내에 소정깊이를 갖고 N쉴드영역(34)이 형성되고 상기 N쉴드영역(34)상의 반도체 기판(31)내에 제 1 P웰(35)이 형성되었고, 상기 제 1 P웰(35)과 N쉴드영역(34)의 일측면 반도체 기판(31) 내에 제 1 N웰(39a)이 형성되고, 상기 제 1 N웰(39a)의 일측면 반도체 기판(31) 내에 제 2 P웰(37)이 형성되고 상기 제 2 P웰(37)의 일측면 반도체 기판(31)에 제 2 N웰(39b)이 형성된다. 이에따라 셀영역에 형성되는 제 1 P웰(35)과 페리영역에 형성되는 제 2 P웰(37)을 격리시키기 위한 트리플 웰이 형성된다. 이에 따라 본 발명에 따른 반도체 소자의 웰 형성공정을 완료한다.
상기와 같은 본 발명 반도체 소자의 웰 형성방법에는 다음과 같은 효과가 있다.
첫째, 웰을 형성하기 위하여 화학기상 증착법이나 확산공정이 거의 없기 때문에 공정시간을 단축할 수 있고 이에따라 생산성을 향상시킬 수 있다.
둘째, 셀 영역과 페리 영역간에 단차가 발생하지 않는다.
Claims (4)
- 반도체 기판의 필드영역에 복수개의 필드절연막을 형성하는 공정과,상기 반도체 기판의 소정깊이에 제 1 도전형 제 1 불순물영역을 형성하는 공정과,상기 각 필드절연막 사이의 상기 반도체 기판의 전표면 내에 제 2 도전형 제 1 불순물영역을 형성하는 공정과,상기 인접한 두 개의 필드절연막 사이의 제 1 도전형 제 1 불순물영역에 제 2 도전형 제 2 불순물 영역을 형성하는 공정과,상기 제 2 도전형 제 2 불순물 영역의 양측 상부의 제 2 도전형 제 1 불순물영역에 제 1 도전형 제 2 불순물영역을 형성하는 공정과,상기 제 1 도전형 제 1, 제 2 불순물영역과 제 2 도전형 제 1, 제 2 불순물영역을 드라이브-인으로 확산하여 제 1 도전형 쉴드영역과 제 1 도전형 웰과 제 2 도전형 제 1 웰과 제 2 도전형 제 2 웰을 형성함을 특징으로 하는 반도체 소자의 웰 형성방법.
- 제 1 항에 있어서, 상기 제 1 도전형 제 1 불순물영역은 고에너지로 마스크를 사용하지 않고 형성함을 특징으로 하는 반도체 소자의 웰 형성방법.
- 제 1 항에 있어서, 상기 제 2 도전형 제 1 불순물 영역은 마스크를 사용하지 않고 저에너지로 보론이온을 함유한 B나 BF2를 이온 주입하여 형성함을 특징으로 하는 반도체 소자의 웰 형성방법.
- 제 1 항에 있어서, 상기 제 2 도전형 제 2 불순물 영역은 고에너지로 B 또는 BF2를 상기 제 1 도전형 제 1 불순물 영역에 카운트 주입하여 형성함을 특징으로 하는 반도체 소자의 웰 형성방법.
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20071025 Year of fee payment: 9 |
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| LAPS | Lapse due to unpaid annual fee |