JP4113859B2 - シリーズ薄膜トランジスター、能動マトリックス有機電界発光素子及びその製造方法 - Google Patents

シリーズ薄膜トランジスター、能動マトリックス有機電界発光素子及びその製造方法 Download PDF

Info

Publication number
JP4113859B2
JP4113859B2 JP2004182755A JP2004182755A JP4113859B2 JP 4113859 B2 JP4113859 B2 JP 4113859B2 JP 2004182755 A JP2004182755 A JP 2004182755A JP 2004182755 A JP2004182755 A JP 2004182755A JP 4113859 B2 JP4113859 B2 JP 4113859B2
Authority
JP
Japan
Prior art keywords
source
drain region
thin film
film transistor
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2004182755A
Other languages
English (en)
Other versions
JP2005079574A (ja
Inventor
源 奎 郭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung SDI Co Ltd
Original Assignee
Samsung SDI Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung SDI Co Ltd filed Critical Samsung SDI Co Ltd
Publication of JP2005079574A publication Critical patent/JP2005079574A/ja
Application granted granted Critical
Publication of JP4113859B2 publication Critical patent/JP4113859B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

本発明は、薄膜トランジスター、それを利用した有機電界発光素子及び前記有機電界発光素子の製造方法に関するもので、さらに詳しく説明するとシリーズ薄膜トランジスター、それを利用した能動マトリックス有機電界発光素子及び前記能動マトリックス有機電界発光素子の製造方法（ｓｅｒｉｅｓ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、 ａｃｔｉｖｅ ｍａｔｒｉｘ ＯＬＥＤ ｕｓｉｎｇ ｔｈｅ ｓａｍｅ ａｎｄ ｆａｂｒｉｃａｔｉｏｎ ｍｅｔｈｏｄ ｏｆ ｔｈｅ ａｃｔｉｖｅ ｍａｔｒｉｘ ＯＬＥＤ）に関する。
一般的に有機電界発光素子（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｓｐｌａｙ ｄｅｖｉｃｅ；以下ＯＬＥＤと称する）は蛍光性有機化合物を電気的に励起させて発光するようにする自発光型表示装置として、Ｎ×Ｍ個の画素を駆動する方式によって手動マトリックス（ｐａｓｓｉｖｅ ｍａｔｒｉｘ：パッシブマトリックス）方式と能動マトリックス（ａｃｔｉｖｅ ｍａｔｒｉｘ）方式で区分される。
前記能動マトリックス方式は、画素を電流駆動、または電圧駆動するための画素駆動回路が各画素別に配置されていることを特徴とし、前記手動マトリックス方式に比べて電力消耗が少なくて大面積の具現に適し、高解像度を有すると言うメリットがある。しかし、前記能動マトリックス方式は前述したように画素駆動回路が各回路別に配置されており、製造工程が複雑であるだけではなく、開口率（ａｐｅｒｔｕｒｅ ｒａｔｉｏ）が小さいと言う短所がある。
前記画素駆動回路は、基本的にスイッチング薄膜トランジスター（ｓｗｉｔｃｈｉｎｇ ＴＦＴ）、駆動薄膜トランジスター（ｄｒｉｖｉｎｇ ＴＦＴ）及び充電器（ｃａｐａｃｉｔｏｒ）で構成されるが、前記薄膜トランジスターのスレッショルド電圧、キャリアー移動度などを補正するために、さらに異なる薄膜トランジスターが追加され構成されることがある。この場合、前記薄膜トランジスターを互いに局部連結電極（ｌｏｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）によって直列に連結されるが、この時、直列に連結された薄膜トランジスターをシリーズ薄膜トランジスターと言う。
図１８は、従来の技術によるシリーズ薄膜トランジスターを有する有機電界発光素子の構造を示した断面図である。
図１８を参照すると、基板１０上にパターニングされた半導体層３０、３５、すなわち第１半導体層３０と第２半導体層３５が位置してある。前記第１半導体層３０は、第１チャンネル領域３０ａとその両側に位置した第１ソース／ドレーン領域３０ｂ、３０ｃで構成され、前記第２半導体層３５は、第２チャンネル領域３５ａとその両側に位置した第２ソース／ドレーン領域３５ｂ、３５ｃで構成される。前記半導体層３０、３５上に前記第１チャンネル領域３０ａ及び前記第２チャンネル領域３５ａを各々横切る第１ゲート電極５０及び第２ゲート電極５５が位置する。前記チャンネル領域３０ａ、３５ａと前記ゲート電極５０、５５との間にゲート絶縁膜４０が介在される。前記ゲート電極５０、５５上には前記ゲート電極５０、５５及び前記半導体層３０、３５を覆う層間絶縁膜６０が位置する。前記層間絶縁膜６０には第１ソース／ドレーン領域３０ｂ、３０ｃを各々露出させる第１コンタクトホール６１及び第２コンタクトホール６３が位置し、また前記第２ソース／ドレーン領域３５ｂ、３５ｃを各々露出させる第３コンタクトホール６５及び第４コンタクトホール６７が位置する。そして、前記層間絶縁膜６０上には第１ソース／ドレーン電極７１、７３、第２ソース／ドレーン電極７５、７７及び連結配線（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）７４が位置する。前記第１ソース／ドレーン電極７１、７３は、前記第１及び第２コンタクトホール６１、６３を通じて露出された第１ソース／ドレーン領域３０ｂ、３０ｃに各々接し、前記第２ソース／ドレーン電極７５、７７は前記第３及び第４コンタクトホール６５，６７を通じて露出された第２ソース／ドレーン領域３５ｂ、３５ｃに各々接し、前記連結配線７４は前記第１ソース／ドレーン電極７３と前記第２ソース／ドレーン電極７５を直列に連結する。従って、前記第１半導体層３０と前記第２半導体層３５は、前記第１ソース／ドレーン電極７３、前記第２ソース／ドレーン電極７５及びこれらの間に介在された連結配線７４によって直列に連結される。結果的に第１薄膜トランジスター５１と第２薄膜トランジスター５６は直列で連結される。
詳述したように、シリーズ薄膜トランジスターを具現するためには前記第１ソース／ドレーン電極７３、前記第２ソース／ドレーン電極７５及びこれらの間に介在された連結配線７４により前記第１半導体層３０と前記第２半導体層３５を直列に連結するようになるが、これは前記第１ソース／ドレーン電極７３を形成するための第２コンタクトホール６３及び前記第２ソース／ドレーン電極７５を形成するための第３コンタクトホール６５を必要とする。この場合、前記コンタクトホール６３，６５を基板上に形成するためには一定の面積を必要とし、これは前記画素駆動回路が占める面積を減少させるのに障害となり、結果的には開口率を増加させることを難しくする。また、前記コンタクトホール６３，６５は、回りのパターンがこれに対して一定な間隔を維持すべきデザインルール（ｄｅｓｉｇｎ ｒｕｌｅ）に多くの制約を与える。
本発明が解決しようとする一番目の技術的課題は、前述の従来技術の問題点を解決するためのもので、デザインルールの制約が軽減され、開口率の増加を具現する事ができるシリーズ薄膜トランジスターを提供する。
本発明が解決しようとする二番目の技術的課題は、前述の従来技術の問題点を解決するためのもので、前記シリーズ薄膜トランジスターを利用する事によって、デザインルールの制約が軽減され、開口率が増加された有機電界発光素子を提供する。
本発明が解決しようとする三番目の技術的課題は、前述の従来技術の問題点を解決するためのもので、前記シリーズ薄膜トランジスターを利用する事によって、デザインルールの制約を軽減することができ、開口率を増加させることができる有機電界発光素子の製造方法を提供する。
前記一番目の技術的課題を解決するために本発明はシリーズ薄膜トランジスターを提供する。前記シリーズ薄膜トランジスターは、第１ボディー部、第２ボディー部及び前記第１ボディー部と前記第２ボディー部を直列に連結する連結部を有する半導体層を含む。前記第１ボディー部は、第１チャンネル領域とその両側に位置した第１ソース／ドレーン領域を有する。前記第２ボディー部は、第２チャンネル領域とその両側に位置した第２ソース／ドレーン領域を有する。それから、前記連結部は前記第１ソース／ドレーン領域と前記第２ソース／ドレーン領域との間に介在されて前記第１ボディー部と前記第２ボディー部を直列に連結し、前記第１ソース／ドレーン領域と前記第２ソース／ドレーン領域のうち少なくともどれか一つと導電型とは違う。前記第１チャンネル領域に対応して第１ゲート電極が位置し、前記第２チャンネル領域に対応して第２ゲート電極が位置する。
前記第１ソース／ドレーン領域は第１導電型を有し、前記第２ソース／ドレーン領域は第２導電型を有し、前記連結部は第１導電型を有する事ができる。この場合、前記シリーズ薄膜トランジスターは前記連結部とそれに隣接した第２ソース／ドレーン領域間の接触面上に位置しながら、前記接触面に隣接した第２ソース／ドレーン領域と連結部に同時に接する連結電極をさらに含むことが望ましい。この時、前記連結部とそれに隣接した第２ソース／ドレーン領域との間には逆方向バイアスが印加することができる。
これとは別に、前記第１ソース／ドレーンは第１導電型を有し、前記第２ソース／ドレーンは第１導電型を有し、前記連結部は第２導電型を有する事ができる。この場合、前記シリーズ薄膜トランジスターは前記連結部とそれに隣接した第１、または第２ソース／ドレーン領域間の接触面上に位置しながら、前記接触面に隣接した第１、または第２ソース／ドレーン領域と前記連結部に同時に接する連結電極をさらに含むことが望ましい。この時、前記連結電極が同時に接する第１、または第２ソース／ドレーン領域と前記連結部との間には逆方向バイアスが印加することができる。
前記二番目の技術的課題を解決するために本発明は前記シリーズは薄膜トランジスターを利用した能動マトリックス有機電界発光素子を提供する。前記有機電界発光素子は基板を含む。前記基板上に第１ボディー部、第２ボディー部及び前記第１ボディー部と前記第２ボディー部を直列に連結する連結部を有する半導体層が位置する。前記第１ボディー部は、第１チャンネル領域及びその両側に位置した第１ソース／ドレーン領域を有する。前記第２ボディー部は、第２チャンネル領域及びその両側に位置した第２ソース／ドレーン領域を有する。前記連結部は、前記第１ソース／ドレーン領域と前記第２ソース／ドレーン領域との間に介在されて前記第１ボディー部と前記第２ボディー部を直列に連結し、前記第１ソース／ドレーン領域と前記第２ソース／ドレーン領域のうち少なくともどれか一つと導電型とは違う。前記半導体層上に前記第１チャンネル領域を横切る第１ゲート電極が位置する。前記第１ゲート電極のような層に前記第２チャンネル領域を横切る第２ゲート電極が位置する。前記ゲート電極上に前記ゲート電極及び前記半導体層を覆う層間絶縁膜が位置する。
前記第１ソース／ドレーン領域は第１導電型を有し、前記第２ソース／ドレーン領域は第２導電型を有し、前記連結部は第１導電型を有する事ができる。この場合、前記有機電界発光素子は前記層間絶縁膜内に位置し、前記連結部とそれに引接した第２ソース／ドレーン領域間の接触面を露出させるコンタクトホール；及び前記コンタクトホールを有する層間絶縁膜上に位置し、前記接触面に隣接した第２ソース／ドレーン領域と連結部とを前記コンタクトホールを通じて同時に接する連結電極をさらに含むことができる。この場合、前記連結電極が同時に接する第２ソース／ドレーン領域と連結部との間には逆方向バイアスが印加できる。
これとは別に、前記第１ソース／ドレーンは第１導電型を有し、前記第２ソース／ドレーンは第１導電型を有し、前記連結部は第２導電型を有することができる。この時、前記有機電界発光素子は前記層間絶縁膜内に位置し、前記連結部とそれに隣接した第１、または第２ソース／ドレーン領域間の接触面を露出させるコンタクトホール；及び前記コンタクトホールを有する層間絶縁膜上に位置し、前記接触面に隣接した第１、または第２ソース／ドレーン領域と連結部とを前記コンタクトホールを通じて同時に接する連結電極をさらに含むことができる。この場合、前記連結電極が同時に接する前記連結部と前記第１、または第２ソース／ドレーン領域との間には逆方向バイアスが印加できる。
前記三番目技術的課題を解決するために本発明は、前記シリーズ薄膜トランジスターを利用した能動マトリックス有機電界発光素子の製造方法を提供する。前記有機電界発光素子の製造方法は基板を提供することを含む。前記基板上に第１ボディー部、第２ボディー部及び前記第１ボディー部と前記第２ボディー部を直列に連結する連結部を有するパターニングされた半導体層を形成する。前記連結部と前記第１ボディー部の所定領域にフォトレジストをマスクとして第１型不純物をドーピングすることによって、ドーピングされた連結部と第１ソース／ドレーン領域とをそれぞれ形成すると同時に前記第１ソース／ドレーン領域間の第１チャンネル領域を確定する。前記第１ソース／ドレーン領域が形成された半導体層上に前記第１チャンネル領域及び前記第２ボディー部の所定領域をそれぞれ横切る第１ゲート電極及び第２ゲート電極を形成する。前記第２ボディー部に前記第２ゲート電極及びフォトレジストをマスクとして第２型不純物をドーピングする事によって、第２ソース／ドレーン領域を形成すると同時に前記第２ソース／ドレーン領域間の第２チャンネル領域を確定する。前記第２ソース／ドレーン領域が形成された半導体層上に前記第１ゲート電極、前記第２ゲート電極及び前記半導体層を覆う層間絶縁膜を形成する。
前記有機電界発光素子の製造方法は、前記層間絶縁膜内に前記連結部とそれに隣接した第２ソース／ドレーン領域間の接触面を露出させるコンタクトホールを形成し、前記コンタクトホールを有する層間絶縁膜上に前記接触面に隣接した第２ソース／ドレーン領域と連結部を前記コンタクトホールを通じて同時に接する連結電極を形成することをさらに含まる事ができる。
前記三番目の技術的課題を解決するために本発明は、前記シリーズ薄膜トランジスターを利用した有機電界発光素子の他の製造方法を提供する。有機電界発光素子の他の製造方法は基板を提供することを含む。前記基板上に第１ボディー部、第２ボディー部及び前記第１ボディー部と前記第２ボディー部を直列に連結する連結部を有するパターニングされた半導体層を形成する。前記連結部にフォトレジストをマスクとして第１型不純物をドーピングすることによって、ドーピングされた連結部を形成する。前記ドーピングされた連結部が形成された半導体層上に前記第１ボディー部及び前記第２ボディー部の所定領域をそれぞれ横切る第１ゲート電極及び第２ゲート電極を形成する。前記第１ボディー部及び前記第２ボディー部に前記第１及び第２ゲート電極及びフォトレジストをマスクとして第２型不純物をドーピングする事によって、第１ソース／ドレーン領域及び第２ソース／ドレーン領域をそれぞれ形成すると同時に、前記ソース／ドレーン領域間の第１チャンネル領域及び前記第２ソース／ドレーン領域間の第２チャンネルを確定する。前記第２ソース／ドレーン領域が形成された半導体層上に前記第１ゲート電極、前記第２ゲート電極および前記半導体層を覆う層間絶縁膜を形成する。
前記有機電界発光素子の製造方法は、前記層間絶縁膜内に前記連結部とそれに隣接した第１、または第２ソース／ドレーン間の接触面を露出させるコンタクトホールを形成し、前記コンタクトホールを有する層間絶縁膜上に前記接触面に隣接した第１、または第２ソース／ドレーン領域と連結部とを前記コンタクトホールを通じて同時に接する連結電極を形成することをさらに含むことができる。
前述したように本発明によれば、シリーズ薄膜トランジスターを具現するにおいて不純物でドーピングされて所定の抵抗を有する抵抗体である半導体層を使用して連結することによって、連結部とソース／ドレーン領域との間に接合が生成されても大きな問題を起こさずに前記シリーズ薄膜トランジスターを使用して有機電界発光素子を製造することにおいてデザインルールの制約が軽減され開口率の増加を成すことができる。また、前記抵抗体である半導体層の抵抗分布が優れていて前記シリーズ薄膜トランジスターの特性分布を均一にすることができる。
以下、本発明をより具体的に説明するため本発明による望ましい実施例を添付された図面を参照しながら詳しく説明する。しかし、本発明はここで説明する実施例に限られるず他の形態で具体化することもできる。
図１ないし図３は、本発明の第１実施例によるシリーズ薄膜トランジスターを使用した有機電界発光素子の製造方法を説明するための断面図である。
図１に示されるように、基板１００を提供し、提供された基板１００上に緩衝膜２００を形成することが望ましい。前記緩衝膜２００は、前記基板１００から発生する不純物から後続する工程で形成される半導体層を保護するための膜である。前記緩衝膜２００上に半導体層を形成する。前記半導体層は非晶質シリコン、または多結晶シリコンで形成することができる。前記多結晶シリコンで前記半導体層を形成することは、前記緩衝膜２００上に非晶質シリコンを形成した後、いろんな結晶化方法を通じて多結晶化することによって形成される。
続いて、前記緩衝膜２００上に形成された半導体層を、フォトレジストを使用してパターニングする。前記パターニングされた半導体層３００は第１ボディー部３３０、第２ボディー部３５０及び前記第１ボディー部３３０と第２ボディー部３５０を直列で連結する連結部３７０を有する。
前記パターニングされた半導体層３００上に前記第１ボディー部３３０の所定領域及び前記連結部３７０を露出させるフォトレジストパターン（図示せず）を形成し、前記フォトジストパターンをマスクとして第１不純物をドーピングすることによって、前記第１ボディー部３３０に第１ソース／ドレーン領域３３０ｂ、３３０ｃとドーピングされた連結部３７０を形成する。これにより、前記第１ソース／ドレーン領域３３０ｂ、３３０ｃ間の第１チャンネル領域３３０ａが確定される。前記第１不純物をドーピングすることはｎ型ドーパント、例えば、ＰＨ３を使用して実施したり、ｐ型ドーパント、例えば、ＢＦ３を使用して実施することによって、前記第１ソース／ドレーン領域３３０ｂ、３３０ｃと前記連結部３７０をｎ型、またはｐ型でドーピングする。
図２を参照すると、前記第１ソース／ドレーン領域３３０ｂ、３３０ｃとドーピングされた連結部３７０が形成された半導体層３００を覆うゲート絶縁膜４００を形成し、前記ゲート絶縁膜４００上に前記第１チャンネル領域３３０ａ及び前記第２ボディー部３５０をそれぞれ横切る第１ゲート電極５００及び第２ゲート電極５５０を形成する。
続いて、前記ゲート電極５００、５５０が形成された基板１００上に第２ボディー部３５０を露出させるフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターン及び前記第２ゲート電極５５０をマスクとして第２型不純物をドーピングすることによって、第２ソース／ドレーン領域３５０ｂ、３５０ｃを形成する。これにより、前記第２ソース／ドレーン領域３５０ｂ、３５０ｃ間、すなわち前記第２ゲート電極５５０下部には第２チャンネル領域３５０ａが確定される。前記第２型不純物をドーピングすることは、前記第１型不純物と他の導電型のドーパントを使用して実施する。従って、前記第１ソース／ドレーン領域３３０ｂ、３３０ｃと前記連結部３７０がｎ型でドーピングされた場合は、前記第２ソース／ドレーン領域３５０ｂ、３５０ｃはｐ型でドーピングされ、前記第１ソース／ドレーン領域３３０ｂ、３３０ｃと前記連結部３７０がｐ型でドーピングされた場合は、前記第２ソース／ドレーン領域３５０ｂ、３５０ｃはｎ型でドーピングされる。
これにより、前記第１型不純物でドーピングされた第１ソース／ドレーン領域３３０ｂ、３３０ｃを含む第１ボディー部３３０及び第１ゲート電極５００は、第１薄膜トランジスター５１０を形成し、前記第２型不純物でドーピングされた第２ソース／ドレーン領域３５０ｂ、３５０ｃを含む第２ボディー部３５０及び第２ゲート電極５５０は第２薄膜トランジスター５６０を形成する。また、前記第１型不純物でドーピングされた連結部３７０は、前記第１ソース／ドレーン領域３３０ｃと前記第２ソース／ドレーン領域３５０ｂとの間に介在されて、前記第１ボディー部３３０と前記第２ボディー部３５０を連結することによって、前記第１薄膜トランジスター５１０と前記第２薄膜トランジスター５６０を直列で連結する。この時、前記連結部３７０は所定の抵抗を有する抵抗体として前記第１薄膜トランジスター５１０と前記第２薄膜トランジスター５６０を連結する。
図３を参照すると、前記第２ソース／ドレーン領域３５０ｂ、３５０ｃが形成された半導体層３００上に前記ゲート電極５００、５５０と前記半導体層３００を覆う層間絶縁膜６００を形成する。続いて、前記層間絶縁膜６００に前記第１ソース／ドレーン領域３３０ｂ、３３０ｃのうち、前記連結部３７０の反対側に位置する第１ソース／ドレーン領域３３０ｂを露出させる第１電極コンタクトホール６１０を形成すると同時に、前記連結部３７０とそれに隣接した第２ソース／ドレーン領域３５０ｂ間の接触面３７０ａを露出する連結コンタクトホール６３０を形成する。前記第１電極コンタクトホール６１０及び前記連結コンタクトホール６３０を形成するにおいて、前記半導体層の第２ソース／ドレーン領域３５０ｂ、３５０ｃのうち、前記連結部３７０の反対側に位置する第２ソース／ドレーン３５０ｃ領域を露出させる第２電極コンタクトホール６７０をさらに形成することができる。
続いて、前記コンタクトホール６１０、６３０、６７０を有する層間絶縁膜６００上に前記コンタクトホール６１０、６３０、６７０を満たす導電膜を形成し、前記導電膜を、フォトレジストをマスクとしてパターニングすることによって、第１ソース／ドレーン電極７１０、第２ソース／ドレーン電極７７０及び連結電極７３０が形成される。前記第１ソース／ドレーン電極７１０は、前記第１電極コンタクトホール６１０によって露出した第１ソース／ドレーン領域３３０ｂと接するように形成し、前記第２ソース／ドレーン電極７７０は、前記第２電極コンタクトホール６７０によって露出された第２ソース／ドレーン領域３５０ｃと接するように形成される。そして、前記連結電極７３０は、前記連結コンタクトホール６３０によって露出された接触面３７０ａに接するように形成するが、前記接触面３７０ａに隣接した第２ソース／ドレーン領域３５０ｂと連結部３７０に同時に接するように形成する。
前記連結コンタクトホール６３０及び前記連結電極７３０は、前記薄膜トランジスター５１０、５６０を使用して回路を構成するにおいて、前記接触面３７０ａに逆方向バイアスがかかる場合のみ形成する。その理由は前記第２ソース／ドレーン領域３５０ｂと前記連結部３７０は、それぞれ第２導電型と第１導電型でドーピングされてその接触面３７０ａでｐｎ接合が形成されることができるが、前記ｐｎ接合に正方向バイアスがかかる場合には、前記ｐｎ接合の障壁電位（ｂｕｉｌｔ−ｉｎ ｐｏｔｅｎｔｉａｌ）が極めて小さく（約０．７Ｖ）前記接触面３７０ａを通じて電流はよく流れることができるが、前記ｐｎ接合に逆方向バイアスがかかる場合には、前記ｐｎ接合の障壁電位（ｂｕｉｌｔ−ｉｎ ｐｏｔｅｎｔｉａｌ）が極めて大きく前記接触面３７０ａを通じて電流が流れにくいからである。従って、前記接触面３７０ａに形成されたｐｎ接合に逆方向バイアスがかかる場合、前記連結コンタクトホール６３０及び前記連結電極７３０、すなわち、前記ｐｎ接合による障壁電位（ｂｕｉｌｔ−ｉｎ ｐｏｔｅｎｔｉａｌ）を迂回する経路を形成することによって、前記接触面３７０ａでの電流の流れをスムーズにする。
このように、前記第１型不純物でドーピングされた第１ソース／ドレーン領域３３０ｂ、３３０ｃを備えた第１薄膜トランジスター５１０と前記第２型不純物でドーピングされた第２ソース／ドレーン領域３５０ｂ、３５０ｃを備えた第２薄膜トランジスター５６０を前記第１ソース／ドレーン領域３３０ｃと前記第２ソース／ドレーン領域３５０ｂとの間に介在され、第１型不純物でドーピングされて所定の抵抗を有する抵抗体である連結部３７０によって直列に連結することにより、二つのコンタクトホールと連結配線を必要とする従来技術に比べてデザインルールの制約が軽減され開口率を増加させることができる。さらに、前記抵抗体である連結部３７０の抵抗分布は、従来技術におけるコンタクト抵抗の抵抗分布と比べて均一であり、前記シリーズ薄膜トランジスターの特性分布を均一にすることができる。
図４及び図５は、前記第１実施例によるシリーズ薄膜トランジスターに対する等価回路図である。
図４は、前記第１薄膜トランジスター（図３の５１０）はｎ型不純物でドーピングされた第１ソース／ドレーン領域（図３の３３０ｂ、３３０ｃ）を有するｎ型薄膜トランジスターＭ１ａであり、前記第２薄膜トランジスター（図３の５６０）はｐ型不純物でドーピングされた第２ソース／ドレーン領域（図３の３５０ｂ、３５０ｃ）を有するｐ型薄膜トランジスターＭ２ａである場合を示す。この時、第１ソース／ドレーン領域（図３の３３０ｂ、３３０ｃ）と同一導電型でドーピングされた前記連結部（図３の３７０）はｎ型抵抗体Ｒｎとして前記ｎ型薄膜トランジスターＭ１ａと前記ｐ型薄膜トランジスターＭ２ａを連結する。この場合、前記接触部３７０ａにはｐｎ接合が形成され、これはｐｎダイオードＤで示されている。前記シリーズ薄膜トランジスターを使用して回路を構成することにおいて、前記ｎ型薄膜トランジスターＭ１ａから前記ｐ型薄膜トランジスターＭ２ａに電流が流れる場合、前記連結電極（図３の７３０）のように前記ｐｎダイオードＤを迂回する経路ｐを形成して電流の流れをスムーズにすることが望ましい。
図５は、前記第１薄膜トランジスター（図３の５１０）はｐ型不純物でドーピングされた第１ソース／ドレーン領域（図３の３３０ｂ、３３０ｃ）を有するｐ型薄膜トランジスターＭ１ｂであり、前記第２薄膜トランジスター（図３の５６０）はｎ型不純物でドーピングされた第２ソース／ドレーン領域（図３の３５０ｂ、３５０ｃ）を有するｎ型薄膜トランジスターＭ２ｂである場合を示す。この時、第１ソース／ドレーン領域（図３の３３０ｂ、３３０ｃ）と同一導電型でドーピングされた前記連結部（図３の３７０）はｐ型抵抗体Ｒｐとして前記ｐ型薄膜トランジスターＭ１ｂと前記ｎ型薄膜トランジスターＭ２ｂを連結する。この場合、前記接触部３７０ａにはｐｎ接合が形成され、これはｐｎダイオードＤで示した。前記シリーズ薄膜トランジスターを使用して回路を構成することにおいて、前記ｎ型薄膜トランジスターＭ２ｂから前記ｐ型薄膜トランジスターＭ１ｂに電流が流れる場合、前記連結電極（図３の７３０）のように前記ｐｎダイオードＤを迂回する経路ｐを形成して電流の流れをスムーズにすることが望ましい。
図６ないし図８は、本発明の第２実施例によるシリーズ薄膜トランジスターを使用した有機電界発光素子の製造方法を説明するための断面図である。前記第２実施例は第１実施例とは違って、互いに同型の薄膜トランジスターがドーピングされた半導体層によって連結されるシリーズ薄膜トランジスターに関する実施例である。
図６に示されるように、基板１００を提供し、提供された基板１００上に緩衝膜２００を形成することが望ましい。前記緩衝膜２００は、前記基板１００から発生する不純物から後続する工程で形成される半導体層を保護するための膜である。前記緩衝膜２００上に半導体層を形成する。前記半導体層は非晶質シリコン、または多結晶シリコンで形成することができる。前記多結晶シリコンで前記半導体層を形成することは、前記緩衝膜２００上に非晶質シリコンを形成した後、いろんな結晶化方法を通じて多結晶化することによって形成される。
続いて、前記緩衝膜２００上に形成された半導体層を、フォトレジストを使用してパターニングする。前記パターニングされた半導体層３００は、第１ボディー部３３０、第２ボディー部３５０及び前記第１ボディー部３３０と第２ボディー部３５０を直列で連結する連結部３７０を有する。
前記パターニングされた半導体層３００上に前記連結部３７０を露出させるフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをマスクとして前記連結部３７０に第１不純物をドーピングすることによって、ドーピングされた連結部３７０を形成する。前記第１不純物をドーピングすることは、ｎ型ドーパント、例えば、ＰＨ３を使用して実施したり、ｐ型ドーパント、例えば、ＢＦ３を使用して実施することによって、前記連結部３７０をｎ型、またはｐ型でドーピングする。
図７を参照すると、前記ドーピングされた連結部３７０が形成された半導体層３００を覆うゲート絶縁膜４００を形成し、前記ゲート絶縁膜４００上に前記第１ボディー部３３０及び前記第２ボディー部３５０をそれぞれ横切る第１ゲート電極５００及び第２ゲート電極５５０を形成する。これとともに、前記ゲート電極５００、５５０間に前記連結部３７０を横切る金属配線５３０を形成する。前記金属配線５３０は図には示されてない他の素子に電気的信号を加えるための配線である。
続いて、前記ゲート電極５００、５５０が形成された基板１００上に前記第１ボディー部３３０及び前記第２ボディー部３５０をそれぞれ露出するフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターン、前記第１ゲート電極５００及び第２ゲート電極５５０をマスクとして第２型不純物をドーピングすることによって、第１ソース／ドレーン領域３３０ｂ、３３０ｃと第２ソース／ドレーン領域３５０ｂ、３５０ｃを形成する。これにより、前記第１ソース／ドレーン領域３３０ｂ、３３０ｃ間、すなわち、前記第１ゲート電極５００下部には、第１チャンネル領域３３０ａが確定され、前記第２ソース／ドレーン領域３５０ｂ、３５０ｃ間、すなわち、前記第２ゲート電極５５０下部には第２チャンネル領域３５０ａが確定される。
前記第２型不純物は、前記連結部３７０にドーピングされた第１型不純物と他の導電型のドーパントである。従って、前記連結部３７０がｎ型でドーピングされた場合は、前記第１ソース／ドレーン領域３３０ｂ、３３０ｃと前記第２ソース／ドレーン領域３５０ｂ、３５０ｃはｐ型でドーピングし、前記連結部３７０がｐ型でドーピングされた場合は、前記第１ソース／ドレーン領域３３０ｂ、３３０ｃと前記第２ソース／ドレーン領域３５０ｂ、３５０ｃはｎ型でドーピングする。このような、前記連結部３７０と前記ソース／ドレーン領域３３０ｂ、３３０ｃ、３５０ｂ、３５０ｃを互いに他の導電型でドーピングすることは、前記連結部３７０上の金属配線５３０によって前記連結部３７０に前記ソース／ドレーン領域３３０ｂ、３３０ｃ、３５０ｂ、３５０ｃと同様な導電型の不純物をドーピングすることができないためである。
従って、前記第２型不純物でドーピングされた第１ソース／ドレーン領域３３０ｂ、３３０ｃを含む第１ボディー部３３０及び第１ゲート電極５００は、第１薄膜トランジスター５１０を形成し、前記第２型不純物でドーピングされた第２ソース／ドレーン領域３５０ｂ、３５０ｃを含む第２ボディー部３５０及び第２ゲート電極５５０は第２薄膜トランジスター５６０を形成する。また、前記第１型不純物でドーピングされた連結部３７０は、前記第１ソース／ドレーン領域３３０ｃと前記第２ソース／ドレーン領域３５０ｂとの間に介在されて、前記第１ボディー部３３０と前記第２ボディー部３５０を連結することによって、前記第１薄膜トランジスター５１０と前記第２薄膜トランジスター５６０を直列で連結する。この時、前記連結部３７０は所定の抵抗を有する抵抗体として前記第１薄膜トランジスター５１０と前記第２薄膜トランジスター５６０とを連結する。
図８を参照すると、前記第２ソース／ドレーン領域３５０ｂ、３５０ｃが形成された半導体層３００上に前記ゲート電極５００、５５０と前記半導体層３００を覆う層間絶縁膜６００を形成する。続いて、前記層間絶縁膜６００に前記第１ソース／ドレーン領域３３０ｂ、３３０ｃのうち、前記連結部３７０の反対側に位置する第１ソース／ドレーン領域３３０ｂを露出する第１電極コンタクトホール６１０を形成すると同時に、前記連結部３７０とそれに隣接した第２ソース／ドレーン領域３５０ｂとの間の第１接触面３７０ａを露出する連結コンタクトホール６３０を形成する。前記第１電極コンタクトホール６１０及び前記連結コンタクトホール６３０を形成するにおいて、前記半導体層の第２ソース／ドレーン領域３５０ｂ、３５０ｃのうち、前記連結部３７０の反対側に位置する第２ソース／ドレーン領域３５０ｃを露出させる第２電極コンタクトホール６７０をさらに形成することができる。
続いて、前記コンタクトホール６１０、６３０、６７０を有する層間絶縁膜６００上に前記コンタクトホール６１０、６３０、６７０を満たす導電膜を形成し、前記導電膜を、フォトレジストをマスクとしてパターニングすることによって、第１ソース／ドレーン電極７００、第２ソース／ドレーン電極７７０及び連結電極７３０を形成する。前記第１ソース／ドレーン電極７００は、前記第１電極コンタクトホール６１０によって露出された第１ソース／ドレーン領域３３０ｂと接するように形成し、前記第２ソース／ドレーン電極７７０は、前記第２電極コンタクトホール６７０によって露出された第２ソース／ドレーン領域３５０ｃと接するように形成する。
また、前記連結電極７３０は、前記連結コンタクトホール６３０によって露出された第１接触面３７０ａに接するように形成されるが、前記第１接触面３７０ａに隣接した第２ソース／ドレーン領域３５０ｂと連結部３７０に同時に接するように形成する。これとは異なり、前記連結コンタクトホール６３０は、前記連結部３７０とそれに隣接した第１ソース／ドレーン領域３３０ｃ間の第２接触面３７０ｂを露出させ、前記連結電極７３０は、前記連結コンタクトホール６３０によって露出された第２接触面３７０ｂに接するように形成され、前記第２接触面３７０ｂに隣接した第１ソース／ドレーン領域３３０ｃと前記連結部３７０を同時に接するよう形成することができる。その理由は次のようである。前述したように、前記連結部３７０は第１導電型でドーピングされ、それに隣接した前記第１ソース／ドレーン領域３３０ｃと前記第２ソース／ドレーン領域３５０ｂは第２導電型でドーピングされて、前記第１接触面３７０ａと前記第２接触面３７０ｂはそれぞれｐｎ接合が形成することができるが、前記薄膜トランジスター５１０、５６０を使用して回路を構成するにおいて前記第１接触面３７０ａと前記第２接触面３７０ｂのうち、どれか一つの接触面は正方向バイアスがかかり、残りの接触面は逆方向バイアスがかかるようになる。前記正方向バイアスがかかった接触面は、前記ｐｎ接合の障壁電位（ｂｕｉｌｔ−ｉｎ ｐｏｔｅｎｔｉａｌ）が極めて小さくて（約０．７Ｖ）前記接触面を通じて電流がよく流れるが、前記逆方向バイアスがかかった接触面は、前記ｐｎ接合の障壁電位（ｂｕｉｌｔ−ｉｎ ｐｏｔｅｎｔｉａｌ）がかなり大きいため前記接触面を通じて電流が流れにくくなることがある。従って、前記第１接触面３７０ａと前記第２接触面３７０ｂの中で、逆方向バイアスがかかる接触面に前記連結コンタクトホール６３０及び前記連結電極７３０、すなわち、前記ｐｎ接合による障壁電位（ｂｕｉｌｔ−ｉｎ ｐｏｔｅｎｔｉａｌ）を迂回する経路を形成することによって、前記逆方向バイアスがかかった接触面での電流の流れをスムーズにする。
このように、前記第２型不純物でドーピングされた第１ソース／ドレーン領域３３０ｂ、３３０ｃを備えた第１薄膜トランジスター５１０と前記第２型不純物でドーピングされた第２ソース／ドレーン領域３５０ｂ、３５０ｃを備えた第２薄膜トランジスター５６０を前記第１ソース／ドレーン領域３３０ｃと前記第２ソース／ドレーン領域３５０ｂとの間に介在され、第１型不純物でドーピングされて所定の抵抗を有する抵抗体である連結部３７０によって直列で連結することにより、二つのコンタクトホールと連結配線を必要とする従来技術と比べてデザインルールの制約が軽減され、開口率を増加させることができる。さらに、前記抵抗体である連結部３７０の抵抗分布は、従来技術におけるコンタクト抵抗の抵抗分布と比べて均一であり、前記シリーズ薄膜トランジスターの特性分布を均一にすることができる。
図９及び図１０は、前記第２実施例によるシリーズ薄膜トランジスターに対する等価回路図である。
図９は、前記第１及び第２薄膜トランジスター（図８の５１０、５６０）はそれぞれｐ型不純物でドーピングされたソース／ドレーン領域（図８の３３０ｂ、３３０ｃ、３５０ｂ、３５０ｃ）を有する第１ｐ型薄膜トランジスターＭ３ａ及び第２ｐ型薄膜トランジスターＭ４ａである場合を示す。この時、前記ソース／ドレーン領域（図８の３３０ｂ、３３０ｃ、３５０ｂ、３５０ｃ）と互いに違った導電型でドーピングされた前記連結部（図８の３７０）はｎ型抵抗体Ｒｎとして前記ｐ型薄膜トランジスターＭ３ａ、Ｍ４ａを直列で連結する。この場合、前記接触部３７０ｂ、３７０ａにはｐｎ接合が形成され、これはそれぞれ第１ｐｎダイオードＤ１と第２ｐｎダイオードＤ２で示した。前記シリーズ薄膜トランジスターを使用して回路を構成するにおいて、前記第１ｐ型薄膜トランジスターＭ３ａから前記第２ｐ型薄膜トランジスターＭ４ａに電流が流れる場合、前記連結電極（図８の７３０）のように前記第２ｐｎダイオードＤ２を迂回する経路ｐを形成して電流の流れをスムーズにすることが望ましい。
図１０は、前記第１及び第２薄膜トランジスター（図８の５１０、５６０）はそれぞれｎ型不純物でドーピングされたソース／ドレーン領域（図８の３３０ｂ、３３０ｃ、３５０ｂ、３５０ｃ）を有する第１ｎ型薄膜トランジスターＭ３ｂ及び第２ｎ型薄膜トランジスターＭ４ｂである場合を示す。この時、前記ソース／ドレーン領域（図８の３３０ｂ、３３０ｃ、３５０ｂ、３５０ｃ）と互いに違った導電型でドーピングされた前記連結部（図８の３７０）はｐ型抵抗体Ｒｐとして前記ｎ型薄膜トランジスターＭ３ｂ、Ｍ４ｂを直列で連結する。この場合、前記接触部３７０ｂ、３７０ａにはｐｎ接合が形成され、これはそれぞれ第１ｐｎダイオードＤ１と第２ｐｎダイオードＤ２で示した。前記シリーズ薄膜トランジスターを使用して回路を構成するにおいて、前記第２ｐ型薄膜トランジスターＭ４ｂから前記第１ｎ型薄膜トランジスターＭ３ｂに電流が流れる場合、前記連結電極（図８の７３０）のように前記第２ｐｎダイオードＤ２を迂回する経路ｐを形成して電流の流れをスムーズにすることが望ましい。
以下、本発明を理解し易くするために実験例（ｅｘａｍｐｌｅ）を提示する。但し、下記の実験例は本発明を理解し易くするためのものであって、本発明が下記の実験例によって限定されるものではない。
下記実験例１及び２は本発明の実施例によるシリーズ薄膜トランジスターにおいて、ソースまたはドレーン領域にｐｎ接合（ｊｕｎｃｔｉｏｎ）が形成された薄膜トランジスターの電流伝達特性を調べるための例である。
（実験例１）
図１１を参照すると、基板８００上に非晶質シリコン層を形成し、これを結晶化した後、パターニングすることによって、半導体層８３０を形成した。前記半導体層８３０上に前記半導体層８３０の所定領域を露出させるフォトレジストパターンを形成し、前記フォトレジストパターンをマスクとしてｎ型ドーパントを使用して第１不純物をドーピングすることによって、第１領域８３０ｄを形成した。続いて、前記フォトレジストパターンを除去し、前記半導体層８３０上にゲート絶縁膜８４０を形成した。前記ゲート絶縁膜８４０上にゲート電極物質を積層し、これをパターニングしてゲート電極８５０を形成した。前記ゲート電極８５０が形成された基板上に前記半導体層８３０の前記第１領域を除いた残りの領域を露出させるフォトレジストパターンを形成し、前記フォトレジストパターン及び前記ゲート電極８５０をマスクとしてｐ型ドーパントを使用して第２型不純物をドーピングすることによって、第２領域８３０ｂ、８３０ｃを形成した。これにより、前記第２領域８３０ｂ、８３０ｃ間、すなわち、前記ゲート電極８５０下部にはチャンネル領域８３０ａが確定された。続いて、前記ゲート電極８５０を含む基板全面を覆う層間絶縁膜８６０を形成した。
続いて、フォトリソグラフィ工程を使用して前記層間絶縁膜８６０内に前記半導体層８３０の第１領域８３０ｄを露出させる第１ソース／ドレーンコンタクトホール８６８及び前記第２領域８３０ｂ、８３０ｃのうち、前記第１領域８３０ｄの反対側に位置した第２領域８３０ｃを露出させる第２ソース／ドレーンコンタクトホール８６７を形成した。続いて、前記コンタクトホールが形成された基板上に導電膜を積層し、これをパターニングすることによって前記第１領域８３０ｄに接する第１ソース／ドレーン電極８７８及び前記第２領域８３０ｃに接する第２ソース／ドレーン電極８７７を形成することによって、薄膜トランジスターを製造した。前記薄膜トランジスターは、図３を参照して説明した本発明の実施例におけるシリーズ薄膜トランジスターにおいて、連結電極７３０を形成しない場合に該当する。さらに詳しく説明すると前記第１領域８３０ｄは、前記シリーズ薄膜トランジスターの連結部（図３の３７０）に該当し、前記第２領域８３０ｂ、８３０ｃは、前記シリーズ薄膜トランジスターの第２ソース／ドレーン領域（図３の３５０ｂ、３５０ｃ）にそれぞれ該当する。
その後、前記ゲート電極８５０にゲート電圧を、前記第１ソース／ドレーン電極８７８にＶｄを印加し、前記第２ソース／ドレーン電極８７７は接地させた後、前記薄膜トランジスターの電流伝達特性を測定して図１４に示した。この場合、前記第１領域８３０ｄと前記第１領域８３０ｄに隣接した前記第２領域８３０ｂとの間には、正バイアス（ｆｏｒｗａｒｄ ｂｉａｓ）がかかる。一方、前記ゲート電極８５０にゲート電圧を、前記第２ソース／ドレーン電極８７７にＶｄを印加し、前記第１ソース／ドレーン電極８７８は接地させた後、前記薄膜トランジスターの電流伝達特性を測定して図１５に示した。この場合、前記第１領域８３０ｄと前記第１領域８３０ｄに隣接した前記第２領域８３０ｂとの間には逆バイアス（ｒｅｖｅｒｓｅ ｂｉａｓ）がかかる。
（実験例２）
図１２を参照すると、前記実験例１と同様な方法で基板８００上に第１領域８３０ｄ、第２領域８３０ｂ、８３０ｃ及びチャンネル領域８３０ａを備える半導体層８３０、ゲート絶縁膜８４０、ゲート電極８５０及び層間絶縁膜８６０を形成した。
続いて、前記層間絶縁膜８６０内に第１ソース／ドレーンコンタクトホール８６３、８６７を形成した。前記第１ソース／ドレーンコンタクトホール８６３は、前記第１領域８３０ｄと前記第１領域８３０ｄに隣接した前記第２領域８３０ｂの接触面８３０ｅを露出させ、前記第２ソース／ドレーンコンタクトホール８６７は、前記第２領域８３０ｂ、８３０ｃのうち、前記第１領域８３０ｄの反対側に位置した第２領域８３０ｃを露出させるように形成された。続いて、前記コンタクトホールが形成された基板上に導電膜を積層し、これをパターニングすることによって前記接触面に接する第１ソース／ドレーン電極８７３及び前記第２領域８３０ｃに接する第２ソース／ドレーン電極８７７を形成することによって、薄膜トランジスターを製造した。前記薄膜トランジスターは図３を参照して説明した本発明の実施例におけるシリーズ薄膜トランジスターにおいて、連結電極（図３の７３０）を形成した場合に該当する。さらに詳しく説明すると前記第１領域８３０ｄは、前記シリーズ薄膜トランジスターの連結部（図３の３７０）に該当し、前記第２領域８３０ｂ、８３０ｃは、前記シリーズ薄膜トランジスターの第２ソース／ドレーン領域（図３の３５０ｂ、３５０ｃ）にそれぞれ該当し、前記第１ソース／ドレーン電極８７３は、前記連結電極（図３の７３０）に該当する。
その後、前記ゲート電極８５０にゲート電圧を、前記第２ソース／ドレーン電極８７７にＶｄを入力し、前記第１ソース／ドレーン電極８７８は接地させた後、前記薄膜トランジスターの電流伝達特性を測定して図１６に示した。
（比較例）
図１３を参照すると、基板８０上に非晶質シリコン層を形成し、これを結晶化した後、パターニングすることによって、半導体層８３を形成した。前記半導体層８３上にゲート絶縁膜８４を形成し、前記ゲート絶縁膜８４上にゲート電極物質を積層し、これをパターニングしてゲート電極８５を形成した。前記ゲート電極８５をマスクとして前記半導体層８３にｐ型ドーパントを使用して不純物をドーピングすることによって、第１及び第２ソース／ドレーン領域８３ｂ、８３ｃを形成した。これにより、前記第１及び第２ソース／ドレーン領域８３ｂ、８３ｃ間、すなわち、前記ゲート電極８５下部にはチャンネル領域８３ａが定義された。続いて、前記ゲート電極８５を含む基板全面を覆う層間絶縁膜８６を形成した。
続いて、フォトリソグラフィ工程を使用して前記層間絶縁膜８６内に前記半導体層８３の第１及び第２ソース／ドレーン領域８３ｂ、８３ｃをそれぞれ露出させる第１及び第２ソース／ドレーンコンタクトホール８６ｂ、８６ｃを形成した。前記コンタクトホールが形成された基板上に導電膜を積層し、これをパターニングすることによって前記第１及び第２ソース／ドレーン領域８３ｂ、８３ｃにそれぞれ接する第１及び第２ソース／ドレーン電極８７ｂ、８７ｃを形成することによって、本実験例による薄膜トランジスターを製造した。
その後、前記ゲート電極８５にゲート電圧を、前記第２ソース／ドレーン電極８７ｃにＶｄを印加し、前記第１ソース／ドレーン電極８７ｂは接地させた後、前記薄膜トランジスターの電流伝達特性を測定して図１７に示した。
図１４と図１７を比較すると、実験例１による薄膜トランジスターの第１領域８３０ｄと第２領域８３０ｂとの間に正バイアスがかかる場合の電流伝達特性は、従来の一般的な薄膜トランジスターである比較例による薄膜トランジスターの電流伝達特性と比べて大きい差は見られない。すなわち、図１を参照して説明した本発明の実施例におけるシリーズ薄膜トランジスターにおいて、連結部３７０と第２ソース／ドレーン領域３５０ｂとの間に正バイアスがかかる場合、電流伝達特性は何の問題も示していない。しかし、図１５と図１７を比較すると、実験例１による薄膜トランジスターの第１領域８３０ｄと第２領域８３０ｂとの間に逆バイアスがかかる場合の電流伝達特性は比較例による薄膜トランジスターの電流伝達特性と比べてＶｄが５Ｖ以下では電流切断現象が現れ、電流伝達特性カーブの傾きが小さい（即ち、Ｓ−ｆａｃｔｏｒが大きい）。すなわち、図３を参照して説明した本発明の実施例によるシリーズ薄膜トランジスターにおいて、連結部３７０と第２ソース／ドレーン領域３５０ｂとの間に逆バイアスがかかる場合、上のような問題をひき起こすことがある。しかし、このような薄膜トランジスターを電流切断現象のない５Ｖ以上の電圧で使用することは大きな問題がなく、さらに、このような薄膜トランジスターを、大きなＳ−ｆａｃｔｏｒを必要とする素子に適用する場合はむしろ有利である。
一方、図１６と図１７とを比較すると、前記実験例２による薄膜トランジスターと前記比較例による薄膜トランジスターの電流伝達特性は、ほとんど同じものとして現れる。すなわち、図１を参照して説明した本発明の実施例によるシリーズ薄膜トランジスターにおいて、連結部３７０と第２ソース／ドレーン領域３５０ｂとの間に逆バイアスがかかる場合でも連結電極７３０を形成すれば、一般的な薄膜トランジスターの特性と同じような特性を示す。
本発明の第１実施例によるシリーズ薄膜トランジスターを使用した有機電界発光素子の製造方法を説明するための断面図である。 本発明の第１実施例によるシリーズ薄膜トランジスターを使用した有機電界発光素子の製造方法を説明するための断面図である。 本発明の第１実施例によるシリーズ薄膜トランジスターを使用した有機電界発光素子の製造方法を説明するための断面図である。 本発明の第１実施例によるシリーズ薄膜トランジスターに関する等価回路図である。 本発明の第１実施例によるシリーズ薄膜トランジスターに関する等価回路図である。 本発明の第２実施例によるシリーズ薄膜トランジスターを使用した有機電界発光素子の製造方法を説明するための断面図である。 本発明の第２実施例によるシリーズ薄膜トランジスターを使用した有機電界発光素子の製造方法を説明するための断面図である。 本発明の第２実施例によるシリーズ薄膜トランジスターを使用した有機電界発光素子の製造方法を説明するための断面図である。 本発明の第２実施例によるシリーズ薄膜トランジスターに関する等価回路図である。 本発明の第２実施例によるシリーズ薄膜トランジスターに関する等価回路図である。 本発明の実験例１、２及び比較例による薄膜トランジスターを説明するための断面図である。 本発明の実験例１、２及び比較例による薄膜トランジスターを説明するための断面図である。 本発明の実験例１、２及び比較例による薄膜トランジスターを説明するための断面図である。 実験例１による薄膜トランジスターの電流伝達特性を所定条件によってそれぞれ示したグラフである。 実験例１による薄膜トランジスターの電流伝達特性を所定条件によってそれぞれ示したグラフである。 実験例２及び比較例による薄膜トランジスターの電流伝達特性をそれぞれ示したグラフである。 実験例２及び比較例による薄膜トランジスターの電流伝達特性をそれぞれ示したグラフである。 従来の技術によるシリーズ薄膜トランジスターを有する有機電界発光素子の構造を示した断面図である。

Claims (5)

  1. 能動マトリックス有機電界発光素子の画素駆動回路に用いられるシリーズ薄膜トランジスターにおいて、
    第１チャンネル領域とその両側に位置した第１ソース／ドレーン領域を有する第１ボディー部、第２チャンネル領域と前記第２チャンネル領域の両側に位置した第２ソース／ドレーン領域を有する第２ボディー部及び前記第１ソース／ドレーン領域と前記第２ソース／ドレーン領域との間に介在されて、前記第１ボディー部と前記第２ボディー部とを直列に連結する連結部を有する半導体層と、
    前記第１チャンネル領域に対応して位置する第１ゲートと、
    前記第２チャンネル領域に対応して位置する第２ゲートとを有し、
    前記第１ソース／ドレーン領域は第１導電型を有し、
    前記第２ソース／ドレーン領域は第２導電型を有し、
    前記連結部は第１導電型を有し、
    前記連結部と前記連結部に隣接した前記第２ソース／ドレーン領域間の接触面の上に位置し、前記接触面に隣接した前記第２ソース／ドレーン領域と前記連結部に同時に接する連結電極を有することを特徴とするシリーズ薄膜トランジスター。
  2. 前記連結電極が同時に接する前記第２ソース／ドレーン領域と前記連結部との間に逆方向バイアスが印加されることを特徴とする請求項１記載のシリーズ薄膜トランジスター。
  3. 画素駆動回路にシリーズ薄膜トランジスターを有する能動マトリックス有機電界発光素子において、
    前記シリーズ薄膜トランジスターは、
    基板と、
    前記基板上に位置し、第１チャンネル領域及び前記第１チャンネル領域の両側に位置した第１ソース／ドレーン領域を有する第１ボディー部、第２チャンネル領域及び前記第２チャンネル領域の両側に位置した第２ソース／ドレーン領域を有する第２ボディー部及び前記第１ソース／ドレーン領域と前記第２ソース／ドレーン領域との間に介在されて前記第１ボディー部と前記第２ボディー部を直列に連結する連結部を有する半導体層と、
    前記半導体層上に位置し、前記第１チャンネル領域を横切る第１ゲートと、
    前記第１ゲートと同じ層に位置し、前記第２チャンネル領域を横切る第２ゲートと、
    前記第１及び第２ゲート上に位置し、前記第１及び第２ゲート及び前記半導体層を覆う層間絶縁膜と、
    前記層間絶縁膜内に位置し、前記連結部と前記連結部に隣接した前記第２ソース／ドレーン領域間の接触面を露出させるコンタクトホールと、
    前記コンタクトホールを有する層間絶縁膜上に位置し、前記接触面に隣接した前記第２ソース／ドレーン領域と前記連結部とを前記コンタクトホールを通じて同時に接する連結電極とを有し、
    前記第１ソース／ドレーン領域は第１導電型を有し、
    前記第２ソース／ドレーン領域は第２導電型を有し、
    前記連結部は第１導電型を有することを特徴とする能動マトリックス有機電界発光素子。
  4. 前記連結電極が同時に接する前記第２ソース／ドレーン領域と前記連結部との間には逆方向バイアスが印加されることを特徴とする請求項３記載の能動マトリックス有機電界発光素子。
  5. 画素駆動回路にシリーズ薄膜トランジスターを有する能動マトリックス有機電界発光素子の製造方法において、
    基板を提供し、
    前記基板上に第１ボディー部、第２ボディー部及び前記第１ボディー部と前記第２ボディー部とを直列に連結する連結部を有するパターニングされた半導体層を形成し、
    前記連結部と前記第１ボディー部の所定領域にフォトレジストをマスクとして第１型不純物をドーピングすることによって、ドーピングされた連結部と第１ソース／ドレーン領域をそれぞれ形成すると同時に前記第１ソース／ドレーン領域間の第１チャンネル領域を確定し、
    前記第１ソース／ドレーン領域が形成された半導体層上に前記第１チャンネル領域および前記第２ボディー部の所定領域をそれぞれ横切る第１ゲート及び第２ゲートを形成し、
    前記第２ボディー部に前記第２ゲートおよびフォトレジストをマスクとして第２型不純物をドーピングすることによって、第２ソース／ドレーン領域を形成すると同時に前記第２ソース／ドレーン領域間の第２チャンネル領域を確定し、
    前記第２ソース／ドレーン領域が形成された半導体層上に前記第１ゲート、前記第２ゲート及び前記半導体層を覆う層間絶縁膜を形成し、
    前記層間絶縁膜内に前記ドーピングされた連結部と前記ドーピングされた連結部に隣接した前記第２ソース／ドレーン領域間の接触面を露出させるコンタクトホールを形成し、
    前記コンタクトホールを有する層間絶縁膜上に前記接触面に隣接した前記第２ソース／ドレーン領域と前記ドーピングされた連結部とを前記コンタクトホールを通じて同時に接する連結電極を形成することにより、前記シリーズ薄膜トランジスターを形成することを特徴とする能動マトリックス有機電界発光素子の製造方法。
JP2004182755A 2003-09-03 2004-06-21 シリーズ薄膜トランジスター、能動マトリックス有機電界発光素子及びその製造方法 Expired - Lifetime JP4113859B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0061587A KR100514181B1 (ko) 2003-09-03 2003-09-03 시리즈 박막트랜지스터, 그를 이용한 능동 매트릭스유기전계발광소자 및 상기 능동 매트릭스유기전계발광소자의 제조방법

Publications (2)

Publication Number Publication Date
JP2005079574A JP2005079574A (ja) 2005-03-24
JP4113859B2 true JP4113859B2 (ja) 2008-07-09

Family

ID=34214812

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004182755A Expired - Lifetime JP4113859B2 (ja) 2003-09-03 2004-06-21 シリーズ薄膜トランジスター、能動マトリックス有機電界発光素子及びその製造方法

Country Status (4)

Country Link
US (1) US7271412B2 (ja)
JP (1) JP4113859B2 (ja)
KR (1) KR100514181B1 (ja)
CN (1) CN100358158C (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1945541B1 (en) * 2005-11-07 2013-04-10 Brooks Automation, Inc. Transport system
KR101094296B1 (ko) 2010-05-31 2011-12-19 삼성모바일디스플레이주식회사 표시장치 및 그 제조 방법
JP6252022B2 (ja) * 2013-08-05 2017-12-27 セイコーエプソン株式会社 半導体装置
KR102189223B1 (ko) 2014-07-10 2020-12-10 삼성디스플레이 주식회사 유기 발광 표시 장치, 그 구동 방법 및 제조 방법
CN104882414B (zh) * 2015-05-06 2018-07-10 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
CN108010918B (zh) * 2017-11-27 2020-06-16 武汉华星光电技术有限公司 Tft阵列基板及tft阵列基板的制作方法
CN109920802B (zh) * 2019-03-22 2021-01-15 京东方科技集团股份有限公司 显示装置、驱动背板、晶体管器件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07120705B2 (ja) * 1987-11-17 1995-12-20 三菱電機株式会社 素子間分離領域を有する半導体装置の製造方法
US5066613A (en) * 1989-07-13 1991-11-19 The United States Of America As Represented By The Secretary Of The Navy Process for making semiconductor-on-insulator device interconnects
JP3587537B2 (ja) * 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
JP3662263B2 (ja) * 1993-02-15 2005-06-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW281786B (ja) 1993-05-26 1996-07-21 Handotai Energy Kenkyusho Kk
JPH06349735A (ja) * 1993-06-12 1994-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
JP2814049B2 (ja) * 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6777763B1 (en) * 1993-10-01 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same
JP3150840B2 (ja) * 1994-03-11 2001-03-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3274081B2 (ja) * 1997-04-08 2002-04-15 松下電器産業株式会社 薄膜トランジスタの製造方法および液晶表示装置の製造方法
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6576924B1 (en) * 1999-02-12 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having at least a pixel unit and a driver circuit unit over a same substrate

Also Published As

Publication number Publication date
CN1619837A (zh) 2005-05-25
CN100358158C (zh) 2007-12-26
JP2005079574A (ja) 2005-03-24
US7271412B2 (en) 2007-09-18
US20050045886A1 (en) 2005-03-03
KR20050024594A (ko) 2005-03-10
KR100514181B1 (ko) 2005-09-13

Similar Documents

Publication Publication Date Title
US6600197B1 (en) Thin film transistor having a heat sink that exhibits a high degree of heat dissipation effect
JP3535307B2 (ja) 半導体装置
US8624298B2 (en) Display device including thin film transistor
US8022398B2 (en) Thin film transistor, method of forming the same and flat panel display device having the same
KR20080109549A (ko) 앰비폴라 물질을 이용한 전계효과 트랜지스터 및 논리회로
US20110220878A1 (en) Thin film transistor and method of manufacturing the same
US5985722A (en) Method of fabricating electrostatic discharge device
KR101770585B1 (ko) 저항 어레이 및 이를 포함하는 반도체 장치
CA2462940A1 (en) Semiconductor device and fabricating method thereof
JP4113859B2 (ja) シリーズ薄膜トランジスター、能動マトリックス有機電界発光素子及びその製造方法
US7335915B2 (en) Image displaying device and method for manufacturing same
KR100307457B1 (ko) 박막 트랜지스터의 제조 방법
US8704305B2 (en) Thin film transistor
TW556014B (en) Active matrix type TFT elements array
KR102235421B1 (ko) 어레이 기판 및 그 제조방법
KR100543011B1 (ko) 박막트랜지스터 및 그를 이용한 유기전계발광표시장치
KR940004608B1 (ko) 박막트랜지스터에서 선택적인 텅스텐 플러그를 이용한 콘택제조방법
KR0135801B1 (ko) 스태틱 랜덤 억세스 메모리소자 및 그 제조방법
KR20240030756A (ko) 산화물 반도체를 포함하는 디스플레이 장치
CN114122147A (zh) 薄膜晶体管、阵列基板与显示面板
KR20000045475A (ko) 웰 바이어싱 트랜지스터 형성방법
Morooka Tsujimura et al.
KR20150124659A (ko) 유기 발광 다이오드 표시 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071030

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080130

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080318

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080414

R150 Certificate of patent or registration of utility model

Ref document number: 4113859

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110418

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110418

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110418

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110418

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120418

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130418

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130418

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130418

Year of fee payment: 5

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130418

Year of fee payment: 5

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130418

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130418

Year of fee payment: 5

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130418

Year of fee payment: 5

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140418

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250