KR100514181B1 - 시리즈 박막트랜지스터, 그를 이용한 능동 매트릭스유기전계발광소자 및 상기 능동 매트릭스유기전계발광소자의 제조방법 - Google Patents

시리즈 박막트랜지스터, 그를 이용한 능동 매트릭스유기전계발광소자 및 상기 능동 매트릭스유기전계발광소자의 제조방법 Download PDF

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Abstract

시리즈 박막트랜지스터, 그를 이용한 능동 매트릭스 유기전계발광소자 및 상기 능동 매트릭스 유기전계발광소자의 제조방법을 제공한다. 상기 시리즈 박막트랜지스터는 제 1 채널영역과 그의 양측에 위치한 제 1 소오스/드레인 영역들을 갖는 제 1 바디부, 제 2 채널영역과 그의 양측에 위치한 제 2 소오스/드레인 영역들을 갖는 제 2 바디부 및 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 사이에 개재되어 상기 제 1 바디부와 상기 제 2 바디부를 직렬로 연결하고 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 중 적어도 어느 하나와 도전형을 달리하는 연결부를 갖는 반도체층을 포함한다. 상기 반도체층 상에 상기 제 1 채널영역을 가로지르는 제 1 게이트가 위치한다. 상기 제 1 게이트와 같은 층에 상기 제 2 채널영역을 가로지르는 제 2 게이트가 위치한다. 이와 같이, 시리즈 박막트랜지스터를 구현함에 있어 불순물로 도핑되어 소정의 저항을 갖는 저항체인 반도체층을 사용하여 연결함으로써, 상기 시리즈 박막트랜지스터를 사용하여 유기전계발광소자를 제조함에 있어 디자인 룰의 제약이 경감되고 개구율의 증가를 이룰 수 있다.

Description

시리즈 박막트랜지스터, 그를 이용한 능동 매트릭스 유기전계발광소자 및 상기 능동 매트릭스 유기전계발광소자의 제조방법{series thin film transistor, active matrix oled using the same and fabrication method of the active matrix oled}
본 발명은 박막트랜지스터, 그를 이용한 유기전계발광소자 및 상기 유기전계발광소자의 제조방법에 관한 것으로 더욱 자세하게는 시리즈 박막트랜지스터, 그를 이용한 능동 매트릭스 유기전계발광소자 및 상기 능동 매트릭스 유기전계발광소자의 제조방법에 관한 것이다.
일반적으로 유기전계발광소자(organic electroluminescence display)는 형광성 유기화합물을 전기적으로 여기시켜 발광하게 하는 자발광형 표시장치로서, N×M 개의 화소들을 구동하는 방식에 따라 수동 매트릭스(passive matrix)방식과 능동 매트릭스(active matrix)방식으로 나뉘어진다.
상기 능동 매트릭스 방식은 화소를 전류구동 혹은 전압구동하기 위한 화소구동회로가 각 화소별로 배치되어 있는 것을 특징으로 하며, 상기 수동 매트릭스 방식에 비해 전력소모가 적어 대면적 구현에 적합하며, 고해상도를 갖는 장점이 있다. 그러나, 상기 능동 매트릭스 방식은 상술한 바와 같이 화소구동회로가 각 화소별로 배치되어 있어 제조공정이 복잡할 뿐아니라, 개구율(aperture ratio)이 작은 단점이 있다.
상기 화소구동회로는 기본적으로 스위칭 박막트랜지스터(switching TFT), 구동 박막트랜지스터(driving TFT) 및 충전기(capacitor)로 구성되는데, 상기 박막트랜지스터들의 문턱전압 또는 캐리어 이동도등을 보정하기 위한 또 다른 박막트랜지스터들이 추가되어 구성되기도 한다. 이 경우, 상기 박막트랜지스터들을 서로 국부 연결전극(local interconnection)에 의해 직렬로 연결하기도 하는데, 직렬로 연결된 박막트랜지스터를 시리즈 박막트랜지스터라 한다.
도 1 은 종래의 기술에 따른 시리즈 박막트랜지스터를 갖는 유기전계발광소자의 구조를 나타낸 단면도이다.
도 1을 참고하면, 절연기판(10) 상에 패터닝된 반도체층들(30, 35) 즉, 제 1 반도체층(30)과 제 2 반도체층(35)이 위치한다. 상기 제 1 반도체층(30)은 제 1 채널영역(30a)과 그의 양측에 위치한 제 1 소오스/드레인 영역들(30b, 30c)로 구성되며, 상기 제 2 반도체층(35)은 제 2 채널영역(35a)과 그의 양측에 위치한 제 2 소오스/드레인 영역들(35b, 35c)로 구성된다. 상기 반도체층들(30, 35) 상에 상기 제 1 채널영역(30a) 및 상기 제 2 채널영역(35a)을 각각 가로지르는 제 1 게이트(50) 및 제 2 게이트(55)가 위치한다. 상기 채널영역들(30a, 35a)과 상기 게이트들(50, 55)사이에는 게이트 절연막(40)이 개재된다. 상기 게이트들(50, 55)상에는 상기 게이트들(50, 55) 및 상기 반도체층들(30, 35)을 덮는 층간절연막(60)이 위치한다. 상기 층간절연막(60)에는 상기 제 1 소오스/드레인 영역들(30b, 30c)을 각각 노출시키는 제 1 콘택홀(61) 및 제 2 콘택홀(63)이 위치하며, 또한 상기 제 2 소오스/드레인 영역들(35b, 35c)을 각각 노출시키는 제 3 콘택홀(65) 및 제 4 콘택홀(67)이 위치한다. 그리고, 상기 층간절연막(60) 상에는 제 1 소오스/드레인 전극들(71, 73), 제 2 소오스/드레인 전극들(75, 77) 및 연결배선(interconnection; 74)이 위치한다. 상기 제 1 소오스/드레인 전극들(71, 73)은 상기 제 1·2 콘택홀들(61, 63)을 통해 노출된 제 1 소오스/드레인 영역들(30b, 30c)에 각각 접하고, 상기 제 2 소오스/드레인 전극들(75, 77)은 상기 제 3·4 콘택홀들(65, 67)을 통해 노출된 제 2 소오스/드레인 영역들(35b, 35c)에 각각 접하며, 상기 연결배선(74)은 상기 제 1 소오스/드레인 전극(73)과 상기 제 2 소오스/드레인 전극(75)을 직렬로 연결한다. 따라서, 상기 제 1 반도체층(30)과 상기 제 2 반도체층(35)은 상기 제 1 소오스/드레인 전극(73), 상기 제 2 소오스/드레인 전극(75) 및 이들 사이에 개재된 연결배선(74)에 의해 직렬로 연결된다. 결과적으로 제 1 박막트랜지스터(51)과 제 2 박막트랜지스터(56)는 직렬로 연결된다.
상술한 바와 같이, 시리즈 박막트랜지스터를 구현하기 위해서는 상기 제 1 소오스/드레인 전극(73), 상기 제 2 소오스/드레인 전극(75) 및 이들 사이에 개재된 연결배선(74)에 의해 상기 제 1 반도체층(30)과 상기 제 2 반도체층(35)을 직렬로 연결하게 되는데, 이는 상기 제 1 소오스/드레인 전극(73)을 형성하기 위한 제 2 콘택홀(63) 및 상기 제 2 소오스/드레인 전극(75)을 형성하기 위한 제 3 콘택홀(65)을 필요로 하게 된다. 상기 콘택홀들(63, 65)을 기판 상에 형성하기 위해서는 일정한 면적을 필요로 하고, 이는 상기 화소구동회로가 차지하는 면적을 감소시키는데 걸림돌이 되어, 결과적으로는 개구율을 증가시키는 것을 어렵게 한다. 또한 상기 콘택홀들(63, 65)은 주변의 패턴들이 이에 대해 일정한 간격을 유지해야 하는 디자인 룰(design rule)에 많은 제약을 주게된다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 디자인룰의 제약이 경감되고 개구율의 증가를 구현할 수 있는 시리즈 박막트랜지스터를 제공한다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 상기 시리즈 박막트랜지스터를 이용함으로써, 디자인룰의 제약이 경감되고 개구율이 증가된 유기전계발광소자를 제공한다.
본 발명이 이루고자 하는 세 번째 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 상기 시리즈 박막트랜지스터를 이용함으로써, 디자인룰의 제약을 경감할 수 있고 개구율이 증가시킬 수 있는 유기전계발광소자의 제조방법을 제공한다.
상기 첫 번째 기술적 과제를 이루기 위하여 본 발명은 시리즈 박막트랜지스터를 제공한다. 상기 시리즈 박막트랜지스터는 제 1 채널영역과 그의 양측에 위치한 제 1 소오스/드레인 영역들을 갖는 제 1 바디부, 제 2 채널영역과 그의 양측에 위치한 제 2 소오스/드레인 영역들을 갖는 제 2 바디부 및 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 사이에 개재되어 상기 제 1 바디부와 상기 제 2 바디부를 직렬로 연결하고 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 중 적어도 어느 하나와 도전형을 달리하는 연결부를 갖는 반도체층을 포함한다. 상기 반도체층 상에 상기 제 1 채널영역을 가로지르는 제 1 게이트가 위치한다. 상기 제 1 게이트와 같은 층에 상기 제 2 채널영역을 가로지르는 제 2 게이트가 위치한다.
상기 제 1 소오스/드레인 영역은 제 1 도전형을 갖고, 상기 제 2 소오스/드레인 영역은 제 2 도전형을 갖고, 상기 연결부는 제 1 도전형을 가질 수 있다.
이 때 상기 연결부와 그에 인접한 제 2 소오스/드레인 영역 간의 접촉면은 역방향 바이어스가 인가되는 면일 수 있는데, 이 경우 상기 시리즈 박막트랜지스터는 상기 접촉면 상에 위치하면서, 상기 접촉면에 인접한 제 2 소오스/드레인 영역과 연결부에 동시에 접하는 연결전극을 더욱 포함하는 것이 바람직하다.
이와는 달리, 상기 제 1 소오스/드레인은 제 1 도전형을 갖고, 상기 제 2 소오스/드레인은 제 1 도전형을 갖고, 상기 연결부는 제 2 도전형을 가질 수 있다.
이 때, 상기 연결부와 그에 인접한 제 2 소오스/드레인 영역 간의 접촉면은 역방향 바이어스가 인가되는 면일 수 있는데, 이 경우 상기 시리즈 박막트랜지스터는 접촉면 상에 위치하면서, 상기 접촉면에 인접한 제 2 소오스/드레인 영역과 연결부에 동시에 접하는 연결전극을 더욱 포함하는 것이 바람직하다.
상기 두 번째 기술적 과제를 이루기 위하여 본 발명은 상기 시리즈 박막트랜지스터를 이용한 능동 매트릭스 유기전계발광소자를 제공한다. 상기 유기전계발광소자는 절연기판을 포함한다. 상기 절연기판 상에 제 1 채널영역 및 그의 양측에 위치한 제 1 소오스/드레인 영역들을 갖는 제 1 바디부, 제 2 채널영역 및 그의 양측에 위치한 제 2 소오스/드레인 영역들을 갖는 제 2 바디부 및 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 사이에 개재되어 상기 제 1 바디부와 상기 제 2 바디부를 직렬로 연결하고 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 중 적어도 어느 하나와 도전형을 달리하는 연결부를 갖는 반도체층이 위치한다. 상기 반도체층 상에 상기 제 1 채널영역을 가로지르는 제 1 게이트가 위치한다. 상기 제 1 게이트와 같은 층에 상기 제 2 채널영역을 가로지르는 제 2 게이트가 위치한다. 상기 게이트들 상에 상기 게이트들 및 상기 반도체층을 덮는 층간절연막이 위치한다.
상기 제 1 소오스/드레인 영역은 제 1 도전형을 갖고, 상기 제 2 소오스/드레인 영역은 제 2 도전형을 갖고, 상기 연결부는 제 1 도전형을 가질 수 있다.
이 때, 상기 연결부와 그에 인접한 제 2 소오스/드레인 영역 간의 접촉면은 역방향 바이어스가 인가되는 면일 수 있는데, 이 경우 상기 유기전계발광소자는 상기 층간절연막에 위치하고, 상기 접촉면을 노출시키는 콘택홀을 더욱 포함하는 것이 바람직하다. 상기 콘택홀을 갖는 층간절연막 상에 상기 접촉면에 인접한 제 2 소오스/드레인 영역과 연결부를 상기 콘택홀을 통해 동시에 접하는 연결전극이 위치한다.
이와는 달리, 상기 제 1 소오스/드레인은 제 1 도전형을 갖고, 상기 제 2 소오스/드레인은 제 1 도전형을 갖고, 상기 연결부는 제 2 도전형을 가질 수 있다.
이 때, 상기 연결부와 그에 인접한 제 2 소오스/드레인 영역 간의 접촉면은 역방향 바이어스가 인가되는 면일 수 있는데, 이 경우 상기 유기전계발광소자는 상기 층간절연막에 위치하고, 상기 접촉면을 노출시키는 콘택홀을 더욱 포함하는 것이 바람직하다. 상기 콘택홀을 갖는 층간절연막 상에 상기 접촉면에 인접한 제 2 소오스/드레인 영역과 연결부를 상기 콘택홀을 통해 동시에 접하는 연결전극이 위치한다.
상기 세 번째 기술적 과제를 이루기 위하여 본 발명은 상기 시리즈 박막트랜지스터를 이용한 능동 매트릭스 유기전계발광소자의 제조방법을 제공한다. 상기 유기전계발광소자의 제조방법은 절연기판을 제공하는 것을 포함한다. 상기 절연기판 상에 제 1 바디부, 제 2 바디부 및 상기 제 1 바디부와 상기 제 2 바디부를 직렬로 연결하는 연결부를 갖는 패터닝된 반도체층을 형성한다. 상기 연결부와 상기 제 1 바디부의 소정영역에 포토레지스트를 마스크로 하여 제 1 형 불순물을 도핑함으로써, 도핑된 연결부와 제 1 소오스/드레인 영역들을 각각 형성함과 동시에 상기 제 1 소오스/드레인 영역들 사이의 제 1 채널영역을 확정한다. 상기 제 1 소오스/드레인 영역들이 형성된 반도체층 상에 상기 제 1 채널영역 및 상기 제 2 바디부의 소정영역을 각각 가로지르는 제 1 게이트 및 제 2 게이트를 형성한다. 상기 제 2 바디부에 상기 제 2 게이트 및 포토레지스트를 마스크로 하여 제 2 형 불순물을 도핑함으로써, 제 2 소오스/드레인 영역들을 형성함과 동시에 상기 제 2 소오스/드레인 영역들 사이의 제 2 채널영역을 확정한다. 상기 제 2 소오스/드레인 영역들이 형성된 반도체층 상에 상기 제 1 게이트, 상기 제 2 게이트 및 상기 반도체층을 덮는 층간절연막을 형성한다.
상기 연결부와 그에 인접한 제 2 소오스/드레인 영역 간의 접촉면은 역방향 바이어스가 인가되는 면일 수 있는데, 이 경우 유기전계발광소자의 제조방법은 상기 층간절연막에 상기 접촉면을 노출시키는 콘택홀을 형성하고, 상기 콘택홀을 갖는 층간절연막 상에 상기 접촉면에 인접한 제 2 소오스/드레인 영역과 연결부를 상기 콘택홀을 통해 동시에 접하는 연결전극을 형성하는 것을 더욱 포함하는 것이 바람직하다.
상기 세 번째 기술적 과제를 이루기 위하여 본 발명은 상기 시리즈 박막트랜지스터를 이용한 유기전계발광소자의 다른 제조방법을 제공한다. 유기전계발광소자의 다른 제조방법은 절연기판을 제공하는 것을 포함한다. 상기 절연기판 상에 제 1 바디부, 제 2 바디부 및 상기 제 1 바디부와 상기 제 2 바디부를 직렬로 연결하는 연결부를 갖는 패터닝된 반도체층을 형성한다. 상기 연결부에 포토레지스트를 마스크로 하여 제 1 형 불순물을 도핑함으로써, 도핑된 연결부를 형성한다. 상기 도핑된 연결부가 형성된 반도체층 상에 상기 제 1 바디부 및 상기 제 2 바디부의 소정영역을 각각 가로지르는 제 1 게이트 및 제 2 게이트를 형성한다. 상기 제 1 바디부 및 상기 제 2 바디부에 상기 제 1·2 게이트 및 포토레지스트를 마스크로 하여 제 2 형 불순물을 도핑함으로써, 제 1 소오스/드레인 영역들 및 제 2 소오스/드레인 영역들을 각각 형성함과 동시에, 상기 제 1 소오스/드레인 영역들 사이의 제 1 채널영역을 확정하고 상기 제 2 소오스/드레인 영역들 사이의 제 2 채널영역을 확정한다. 상기 제 2 소오스/드레인 영역들이 형성된 반도체층 상에 상기 제 1 게이트, 상기 제 2 게이트 및 상기 반도체층을 덮는 층간절연막을 형성한다.
상기 연결부와 그에 인접한 제 2 소오스/드레인 영역 간의 접촉면은 역방향 바이어스가 인가되는 면일 수 있는데, 이 경우 상기 유기전계발광소자의 제조방법은 상기 층간절연막에 상기 접촉면을 노출시키는 콘택홀을 형성하고, 상기 콘택홀을 갖는 층간절연막 상에, 상기 접촉면에 인접한 제 2 소오스/드레인 영역과 연결부를 상기 콘택홀을 통해 동시에 접하는 연결전극을 형성하는 것을 더욱 포함하는 것이 바람직하다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 2a 내지 도 2c는 본 발명의 제 1 실시예에 따른 시리즈 박막트랜지스터를 사용한 유기전계발광소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참고하면, 절연기판(100)을 제공하고, 제공된 절연기판(100) 상에 완충막(200)을 형성하는 것이 바람직하다. 상기 완충막(200)은 상기 절연기판(100)으로부터 발생되는 불순물들로부터 후속하는 공정에서 형성되는 반도체층을 보호하기 위한 막이다. 상기 완충막(200) 상에 반도체층을 형성한다. 상기 반도체층은 비정질실리콘 또는 다결정실리콘으로 형성할 수 있다. 상기 다결정실리콘으로 상기 반도체층을 형성하는 것은 상기 완충막(200) 상에 비정질실리콘을 형성한 후, 여러 결정화방법을 통해 다결정화함으로써 형성한다.
이어서, 상기 완충막(200) 상에 형성된 반도체층을 포토레지스트를 사용하여 패터닝한다. 상기 패터닝된 반도체층(300)은 제 1 바디부(330), 제 2 바디부(350) 및 상기 제 1 바디부(330)와 제 2 바디부(350)를 직렬로 연결하는 연결부(370)를 갖는다.
상기 패터닝된 반도체층(300) 상에 상기 제 1 바디부(330)의 소정영역 및 상기 연결부(370)를 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 제 1 불순물을 도핑함으로써, 상기 제 1 바디부(330)에 제 1 소오스/드레인 영역들(330b, 330c)과 도핑된 연결부(370)를 형성한다. 이로써, 상기 제 1 소오스/드레인 영역들(330b, 330c) 사이의 제 1 채널영역(330a)이 확정된다. 상기 제 1 불순물을 도핑하는 것은 n형 도펀트 예를 들어, PH3를 사용하여 실시하거나, p형 도펀트 예를 들어, BF3를 사용하여 실시함으로써, 상기 제 1 소오스/드레인 영역들(330b, 330c)과 상기 연결부(370)를 n형 또는 p형으로 도핑한다.
도 2b를 참고하면, 상기 제 1 소오스/드레인 영역들(330b, 330c)과 도핑된 연결부(370)가 형성된 반도체층(300)을 덮는 게이트 절연막(400)을 형성하고, 상기 게이트 절연막(400) 상에 상기 제 1 채널영역(330a) 및 상기 제 2 바디부(350)을 각각 가로지르는 제 1 게이트(500) 및 제 2 게이트(550)를 형성한다.
이어서, 상기 게이트들(500, 550)이 형성된 기판(100) 상에 제 2 바디부(350)을 노출하는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴 및 상기 제 2 게이트(550)을 마스크로 하여 제 2 형 불순물을 도핑함으로써, 제 2 소오스/드레인 영역들(350b, 350c)을 형성한다. 이로써, 상기 제 2 소오스/드레인 영역들(350b, 350c) 사이 즉, 상기 제 2 게이트(550) 하부에는 제 2 채널영역(350a)이 확정된다. 상기 제 2 형 불순물을 도핑하는 것은 상기 제 1 형 불순물과 다른 도전형의 도펀트를 사용하여 실시한다. 따라서, 상기 제 1 소오스/드레인 영역들(330b, 330c)과 상기 연결부(370)가 n형으로 도핑된 경우는 상기 제 2 소오스/드레인 영역들(350b, 350c)은 p형으로 도핑되고, 상기 제 1 소오스/드레인 영역들(330b, 330c)과 상기 연결부(370)가 p형으로 도핑된 경우는 상기 제 2 소오스/드레인 영역들(350b, 350c)은 n형으로 도핑된다.
이로써, 상기 제 1 형 불순물로 도핑된 제 1 소오스/드레인 영역들(330b, 330c)을 포함하는 제 1 바디부(330)및 제 1 게이트(500)는 제 1 박막트랜지스터(510)를 형성하고, 상기 제 2 형 불순물로 도핑된 제 2 소오스/드레인 영역들(350b, 350c)을 포함하는 제 2 바디부(350) 및 제 2 게이트(550)는 제 2 박막트랜지스터(560)를 형성한다. 또한, 상기 제 1 형 불순물로 도핑된 연결부(370)는 상기 제 1 소오스/드레인 영역(330c)과 상기 제 2 소오스/드레인 영역(350b) 사이에 개재되어, 상기 제 1 바디부(330)와 상기 제 2 바디부(350)를 연결함으로써, 상기 제 1 박막트랜지스터(510)와 상기 제 2 박막트랜지스터(560)를 직렬로 연결한다. 이때, 상기 연결부(370)는 소정의 저항을 갖는 저항체로써 상기 제 1 박막트랜지스터(510)와 상기 제 2 박막트랜지스터(560)를 연결한다.
도 2c를 참고하면, 상기 제 2 소오스/드레인 영역들(350b, 350c)이 형성된 반도체층(300) 상에 상기 게이트들(500, 550)과 상기 반도체층(300)을 덮는 층간절연막(600)을 형성한다. 이어서, 상기 층간절연막(600)에 상기 제 1 소오스/드레인 영역들(330b, 330c) 중 상기 연결부(370)의 반대편에 위치하는 제 1 소오스/드레인 영역(330b)을 노출하는 제 1 전극콘택홀(610)을 형성함과 동시에, 상기 연결부(370)과 그에 인접한 제 2 소오스/드레인 영역(350b) 간의 접촉면(370a)을 노출하는 연결콘택홀(630)을 형성한다. 상기 제 1 전극콘택홀(610) 및 상기 연결콘택홀(630)을 형성함에 있어서, 상기 반도체층의 제 2 소오스/드레인 영역들(350b, 350c) 중 상기 연결부(370)의 반대편에 위치하는 제 2 소오스/드레인 영역(350c)을 노출하는 제 2 전극콘택홀(670)을 더 형성할 수 있다.
이어서, 상기 콘택홀들(610, 630, 670)을 갖는 층간절연막(600) 상에 상기 콘택홀들(610, 630, 670)을 채우는 도전막을 형성하고, 상기 도전막을 포토레지스트를 마스크로 하여 패터닝 함으로써, 제 1 소오스/드레인 전극(700), 제 2 소오스/드레인 전극(770) 및 연결전극(730)을 형성한다. 상기 제 1 소오스/드레인 전극(710)은 상기 제 1 전극콘택홀(610)에 의해 노출된 제 1 소오스/드레인 영역(330b)과 접하도록 형성하고, 상기 제 2 소오스/드레인 전극(770)은 상기 제 2 전극콘택홀(670)에 의해 노출된 제 2 소오스/드레인 영역(350c)과 접하도록 형성한다. 그리고, 상기 연결전극(730)은 상기 연결콘택홀(630)에 의해 노출된 접촉면(370a)에 접하도록 형성하되, 상기 접촉면(370a)에 인접한 제 2 소오스/드레인 영역(350b)과 연결부(370)에 동시에 접도록 형성한다.
상기 연결콘택홀(630) 및 상기 연결전극(730)은 상기 박막트랜지스터들(510, 560)을 사용하여 회로를 구성함에 있어, 상기 접촉면(370a)에 역방향 바이어스가 걸리는 경우에만 형성한다. 그 이유는 상기 제 2 소오스/드레인 영역(350b)과 상기 연결부(370)는 각각 제 2 도전형과 제 1 도전형으로 도핑되어 그 접촉면(370a)에서 pn접합이 형성될 수 있는데, 상기 pn접합에 정방향 바이어스가 걸리는 경우에는 상기 pn접합의 장벽전위(built-in potential)가 매우 작아(약 0.7V) 상기 접촉면(370a)을 통해 전류가 잘 흐를 수 있으나, 상기 pn접합에 역방향 바이어스가 걸리는 경우에는 상기 pn접합의 장벽전위(built-in potential)가 매우 커서 상기 접촉면(370a)을 통해 전류가 흐르기 힘들기 때문이다. 따라서, 상기 접촉면(370a)에 형성된 pn접합에 역방향 바이어스가 걸리는 경우 상기 연결콘택홀(630) 및 상기 연결전극(730) 즉, 상기 pn접합에 의한 장벽전위(built-in potential)을 우회하는 경로를 형성함으로써, 상기 접촉면(370a)에서의 전류의 흐름을 수월하게 한다.
이와 같이, 상기 제 1 형 불순물로 도핑된 제 1 소오스/드레인 영역들(330b, 330c)을 구비한 제 1 박막트랜지스터(510)와 상기 제 2 형 불순물로 도핑된 제 2 소오스/드레인 영역들(350b, 350c)을 구비한 제 2 박막트랜지스터(560)를 상기 제 1 소오스/드레인 영역(330c)과 상기 제 2 소오스/드레인 영역(350b) 사이에 개재되고 제 1 형 불순물로 도핑되어 소정의 저항을 갖는 저항체인 연결부(370)에 의해 직렬로 연결함으로써, 두 개의 콘택홀과 연결배선을 필요로 하는 종래기술에 비해 디자인 룰의 제약이 경감되고 개구율의 증가를 이룰 수 있다. 이에 더하여, 상기 저항체인 연결부(370)의 저항분포는 종래기술에 있어서의 콘택저항의 저항분포에 비해 균일하여 상기 시리즈 박막트랜지스터의 특성분포를 균일하게 할 수 있다.
도 3a 및 도 3b는 상기 제 1 실시예에 따른 시리즈 박막트랜지스터에 대한 등가회로도들이다.
도 3a은 상기 제 1 박막트랜지스터(도 2c의 510)는 n 형 불순물로 도핑된 제 1 소오스/드레인 영역들(도 2c의 330b, 330c)을 갖는 n 형 박막트랜지스터(M1a)이고, 상기 제 2 박막트랜지스터(도 2c의 560)는 p 형 불순물로 도핑된 제 2 소오스/드레인 영역들(도 2c의 350b, 350c)을 갖는 p 형 박막트랜지스터(M2a)인 경우를 나타낸다. 이 때, 상기 제 1 소오스/드레인 영역들(도 2c의 330b, 330c)과 동일 도전형으로 도핑된 상기 연결부(도 2c의 370)는 n형 저항체(Rn)로서 상기 n 형 박막트랜지스터(M1a)와 상기 p 형 박막트랜지스터(M2a)를 연결한다. 이 경우, 상기 접촉부(370a)에는 pn접합이 형성되고, 이는 pn 다이오드(D)로 나타내었다. 상기 시리즈 박막트랜지스터를 사용하여 회로를 구성함에 있어, 상기 n 형 박막트랜지스터(M1a)로부터 상기 p 형 박막트랜지스터(M2a)로 전류가 흐르게 될 경우, 상기 연결전극(도 3c의 730)과 같이 상기 pn 다이오드(D)를 우회하는 경로(p)를 형성하여 전류의 흐름을 수월하게 하는 것이 바람직하다.
도 3b은 상기 제 1 박막트랜지스터(도 2c의 510)는 p 형 불순물로 도핑된 제 1 소오스/드레인 영역들(도 2c의 330b, 330c)을 갖는 p 형 박막트랜지스터(M1b)이고, 상기 제 2 박막트랜지스터(도 2c의 560)는 n 형 불순물로 도핑된 제 2 소오스/드레인 영역들(도 2c의 350b, 350c)을 갖는 n 형 박막트랜지스터(M2b)인 경우를 나타낸다. 이 때, 상기 제 1 소오스/드레인 영역들(도 2c의 330b, 330c)과 동일 도전형으로 도핑된 상기 연결부(도 2c의 370)는 p형 저항체(Rp)로서 상기 p 형 박막트랜지스터(M1b)와 상기 n 형 박막트랜지스터(M2b)를 연결한다. 이 경우, 상기 접촉부(370a)에는 pn접합이 형성되고, 이는 pn 다이오드(D)로 나타내었다. 상기 시리즈 박막트랜지스터를 사용하여 회로를 구성함에 있어, 상기 n 형 박막트랜지스터(M2b)로부터 상기 p 형 박막트랜지스터(M1b)로 전류가 흐르게 될 경우, 상기 연결전극(도 3c의 730)과 같이 상기 pn 다이오드(D)를 우회하는 경로(p)를 형성하여 전류의 흐름을 수월하게 하는 것이 바람직하다.
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 시리즈 박막트랜지스터를 사용한 유기전계발광소자의 제조방법을 설명하기 위한 단면도들이다. 상기 제 2 실시예는 제 1 실시예와는 달리, 서로 같은 형의 박막트랜지스터가 도핑된 반도체층에 의해 연결되는 시리즈 박막트랜지스터에 관한 실시예이다.
도 4a를 참고하면, 절연기판(100)을 제공하고, 제공된 절연기판(100) 상에 완충막(200)을 형성하는 것이 바람직하다. 상기 완충막(200)은 상기 절연기판(100)으로부터 발생되는 불순물들로부터 후속하는 공정에서 형성되는 반도체층을 보호하기 위한 막이다. 상기 완충막(200) 상에 반도체층을 형성한다. 상기 반도체층은 비정질실리콘 또는 다결정실리콘으로 형성할 수 있다. 상기 다결정실리콘으로 상기 반도체층을 형성하는 것은 상기 완충막(200) 상에 비정질실리콘을 형성한 후, 여러 결정화방법을 통해 다결정화함으로써 형성한다.
이어서, 상기 완충막(200) 상에 형성된 반도체층을 포토레지스트를 사용하여 패터닝한다. 상기 패터닝된 반도체층(300)은 제 1 바디부(330), 제 2 바디부(350) 및 상기 제 1 바디부(330)와 제 2 바디부(350)를 직렬로 연결하는 연결부(370)를 갖는다.
상기 패터닝된 반도체층(300) 상에 상기 연결부(370)를 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 연결부(370)에 제 1 불순물을 도핑함으로써, 도핑된 연결부(370)를 형성한다. 상기 제 1 불순물을 도핑하는 것은 n형 도펀트 예를 들어, PH3를 사용하여 실시하거나, p형 도펀트 예를 들어, BF3를 사용하여 실시함으로써, 상기 제 1 소오스/드레인 영역들(330b, 330c)과 상기 연결부(370)를 n형 또는 p형으로 도핑한다.
도 4b를 참고하면, 상기 도핑된 연결부(370)가 형성된 반도체층(300)을 덮는 게이트 절연막(400)을 형성하고, 상기 게이트 절연막(400) 상에 상기 제 1 바디부(330) 및 상기 제 2 바디부(350)을 각각 가로지르는 제 1 게이트(500) 및 제 2 게이트(550)를 형성한다. 이와 함께, 상기 게이트들(500, 550) 사이에 상기 연결부(370)를 가로지르는 금속배선(530)을 형성한다. 상기 금속배선(530)은 화면에는 도시하지 않은 다른 소자들에 전기적 신호를 인가하기 위한 배선이다.
이어서, 상기 게이트들(500, 550)이 형성된 기판(100) 상에 상기 제 1 바디부(330) 및 상기 제 2 바디부(350)을 각각 노출하는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴, 상기 제 1 게이트(500) 및 제 2 게이트(550)를 마스크로 하여 제 2 형 불순물을 도핑함으로써, 제 1 소오스/드레인 영역들(330b, 330c)과 제 2 소오스/드레인 영역들(350b, 350c)을 형성한다. 이로써, 상기 제 1 소오스/드레인 영역들(330b, 330c) 사이 즉, 상기 제 1 게이트(500) 하부에는 제 1 채널영역(330a)이 확정되며, 상기 제 2 소오스/드레인 영역들(350b, 350c) 사이 즉, 상기 제 2 게이트(550) 하부에는 제 2 채널영역(350a)이 확정된다.
상기 제 2 형 불순물은 상기 연결부(370)에 도핑된 제 1 형 불순물과 다른 도전형의 도펀트이다. 따라서, 상기 연결부(370)가 n형으로 도핑된 경우는 상기 제 1 소오스/드레인 영역들(330b, 330c)과 상기 제 2 소오스/드레인 영역들(350b, 350c)은 p형으로 도핑하고, 상기 연결부(370)가 p형으로 도핑된 경우는 상기 제 1 소오스/드레인 영역들(330b, 330c)과 상기 제 2 소오스/드레인 영역들(350b, 350c)은 n형으로 도핑한다. 이와 같이, 상기 연결부(370)와 상기 소오스/드레인 영역들(330b, 330c, 350b, 350c)을 서로 다른 도전형으로 도핑하는 것은 상기 연결부(370) 상의 금속배선(530)으로 인해 상기 연결부(370)에 상기 소오스/드레인 영역들(330b, 330c, 350b, 350c)와 동일한 도전형의 불순물을 도핑할 수 없기 때문이다.
이로써, 상기 제 2 형 불순물로 도핑된 제 1 소오스/드레인 영역들(330b, 330c)을 포함하는 제 1 바디부(330)및 제 1 게이트(500)는 제 1 박막트랜지스터(510)를 형성하고, 상기 제 2 형 불순물로 도핑된 제 2 소오스/드레인 영역들(350b, 350c)을 포함하는 제 2 바디부(350) 및 제 2 게이트(550)는 제 2 박막트랜지스터(560)를 형성한다. 또한, 상기 제 1 형 불순물로 도핑된 연결부(370)는 상기 제 1 소오스/드레인 영역(330c)과 상기 제 2 소오스/드레인 영역(350b) 사이에 개재되어, 상기 제 1 바디부(330)와 상기 제 2 바디부(350)를 연결함으로써, 상기 제 1 박막트랜지스터(510)와 상기 제 2 박막트랜지스터(560)를 직렬로 연결한다. 이때, 상기 연결부(370)는 소정의 저항을 갖는 저항체로써 상기 제 1 박막트랜지스터(510)와 상기 제 2 박막트랜지스터(560)를 연결한다.
도 4c를 참고하면, 상기 제 2 소오스/드레인 영역들(350b, 350c)이 형성된 반도체층(300) 상에 상기 게이트들(500, 550)과 상기 반도체층(300)을 덮는 층간절연막(600)을 형성한다. 이어서, 상기 층간절연막(600)에 상기 제 1 소오스/드레인 영역들(330b, 330c) 중 상기 연결부(370)의 반대편에 위치하는 제 1 소오스/드레인 영역(330b)을 노출하는 제 1 전극콘택홀(610)을 형성함과 동시에, 상기 연결부(370)과 그에 인접한 제 2 소오스/드레인 영역(350b) 간의 제 1 접촉면(370a)을 노출하는 연결콘택홀(630)을 형성한다. 상기 제 1 전극콘택홀(610) 및 상기 연결콘택홀(630)을 형성함에 있어서, 상기 반도체층의 제 2 소오스/드레인 영역들(350b, 350c) 중 상기 연결부(370)의 반대편에 위치하는 제 2 소오스/드레인 영역(350c)을 노출하는 제 2 전극콘택홀(670)을 더 형성할 수 있다.
이어서, 상기 콘택홀들(610, 630, 670)을 갖는 층간절연막(600) 상에 상기 콘택홀들(610, 630, 670)을 채우는 도전막을 형성하고, 상기 도전막을 포토레지스트를 마스크로 하여 패터닝 함으로써, 제 1 소오스/드레인 전극(700), 제 2 소오스/드레인 전극(770) 및 연결전극(730)을 형성한다. 상기 제 1 소오스/드레인 전극(700)은 상기 제 1 전극콘택홀(610)에 의해 노출된 제 1 소오스/드레인 영역(330b)과 접하도록 형성하고, 상기 제 2 소오스/드레인 전극(770)은 상기 제 2 전극콘택홀(670)에 의해 노출된 제 2 소오스/드레인 영역(350c)과 접하도록 형성한다.
또한, 상기 연결전극(730)은 상기 연결콘택홀(630)에 의해 노출된 제 1 접촉면(370a)에 접하도록 형성하되, 상기 제 1 접촉면(370a)에 인접한 제 2 소오스/드레인 영역(350b)과 연결부(370)에 동시에 접도록 형성한다. 이와는 달리, 상기 연결콘택홀(630)은 상기 연결부(370)와 그에 인접한 제 1 소오스/드레인 영역(330c) 간의 제 2 접촉면(370b)을 노출시키고, 상기 연결전극(730)은 상기 연결콘택홀(630)에 의해 노출된 제 2 접촉면(370b)에 접하도록 형성하되, 상기 제 2 접촉면(370b)에 인접한 제 1 소오스/드레인 영역(330c)과 상기 연결부(370)를 동시에 접도록 형성할 수 있다. 그 이유는 다음과 같다. 상술한 바와 같이, 상기 연결부(370)는 제 1 도전형으로 도핑되고, 그에 인접한 상기 제 1 소오스/드레인 영역(330c)과 상기 제 2 소오스/드레인 영역(350b)은 제 2 도전형으로 도핑되어, 상기 제 1 접촉면(370a)과 상기 제 2 접촉면(370b)은 각각 pn접합이 형성될 수 있는데, 상기 박막트랜지스터들(510, 560)을 사용하여 회로를 구성함에 있어 상기 제 1 접촉면(370a)과 상기 제 2 접촉면(370b)중 어느 한 접촉면은 정방향 바이어스가 걸리고, 나머지 접촉면은 역방향 바이어스가 걸리게 된다. 상기 정방향 바이어스가 걸린 접촉면은 상기 pn접합의 장벽전위(built-in potential)가 매우 작아(약 0.7V) 상기 접촉면을 통해 전류가 잘 흐를 수 있으나, 상기 역방향 바이어스가 걸린 접촉면은 상기 pn접합의 장벽전위(built-in potential)가 매우 커서 상기 접촉면을 통해 전류가 흐르기 힘들어질 수 있다. 따라서, 상기 제 1 접촉면(370a)과 상기 제 2 접촉면(370b)중에서 역방향 바이어스가 걸리는 접촉면에 상기 연결콘택홀(630) 및 상기 연결전극(730) 즉, 상기 pn접합에 의한 장벽전위(built-in potential)을 우회하는 경로를 형성함으로써, 상기 역방향 바이어스가 걸린 접촉면에서의 전류의 흐름을 수월하게 한다.
이와 같이, 상기 제 2 형 불순물로 도핑된 제 1 소오스/드레인 영역들(330b, 330c)을 구비한 제 1 박막트랜지스터(510)와 상기 제 2 형 불순물로 도핑된 제 2 소오스/드레인 영역들(350b, 350c)을 구비한 제 2 박막트랜지스터(560)를 상기 제 1 소오스/드레인 영역(330c)과 상기 제 2 소오스/드레인 영역(350b) 사이에 개재되고 제 1 형 불순물로 도핑되어 소정의 저항을 갖는 저항체인 연결부(370)에 의해 직렬로 연결함으로써, 두 개의 콘택홀과 연결배선을 필요로 하는 종래기술에 비해 디자인 룰의 제약이 경감되고 개구율의 증가를 이룰 수 있다. 이에 더하여, 상기 저항체인 연결부(370)의 저항분포는 종래기술에 있어서의 콘택저항의 저항분포에 비해 균일하여 상기 시리즈 박막트랜지스터의 특성분포를 균일하게 할 수 있다.
도 5a 및 도 5b는 상기 제 2 실시예에 따른 시리즈 박막트랜지스터에 대한 등가회로도들이다.
도 5a은 상기 제 1 및 제 2 박막트랜지스터(도 4c의 510, 560)는 각각 p 형 불순물로 도핑된 소오스/드레인 영역들(도 4c의 330b, 330c, 350b, 350c)을 갖는 제 1 p 형 박막트랜지스터(M3a) 및 제 2 p 형 박막트랜지스터(M4a)인 경우를 나타낸다. 이 때, 상기 소오스/드레인 영역들(도 4c의 330b, 330c, 350b, 350c)과 서로 다른 도전형으로 도핑된 상기 연결부(도 4c의 370)는 n형 저항체(Rn)로서 상기 p 형 박막트랜지스터들(M3a, M4a)을 직렬로 연결한다. 이 경우, 상기 접촉부들(370b, 370a)에는 pn접합들이 형성되고, 이는 각각 제 1 pn 다이오드(D1)와 제 2 pn 다이오드(D2)로 나타내었다. 상기 시리즈 박막트랜지스터를 사용하여 회로를 구성함에 있어, 상기 제 1 p 형 박막트랜지스터(M3a)로부터 상기 제 2 p 형 박막트랜지스터(M4a)로 전류가 흐르게 될 경우, 상기 연결전극(도 4c의 730)과 같이 상기 제 2 pn 다이오드(D2)를 우회하는 경로(p)를 형성하여 전류의 흐름을 수월하게 하는 것이 바람직하다.
도 5b은 상기 제 1 및 제 2 박막트랜지스터(도 4c의 510, 560)는 각각 n 형 불순물로 도핑된 소오스/드레인 영역들(도 4c의 330b, 330c, 350b, 350c)을 갖는 제 1 n 형 박막트랜지스터(M3b) 및 제 2 n 형 박막트랜지스터(M4b)인 경우를 나타낸다. 이 때, 상기 소오스/드레인 영역들(도 4c의 330b, 330c, 350b, 350c)과 서로 다른 도전형으로 도핑된 상기 연결부(도 4c의 370)는 p형 저항체(Rp)로서 상기 n 형 박막트랜지스터들(M3b, M4b)을 직렬로 연결한다. 이 경우, 상기 접촉부들(370b, 370a)에는 pn접합들이 형성되고, 이는 각각 제 1 pn 다이오드(D1)와 제 2 pn 다이오드(D2)로 나타내었다. 상기 시리즈 박막트랜지스터를 사용하여 회로를 구성함에 있어, 상기 제 2 n 형 박막트랜지스터(M4b)로부터 상기 제 1 n 형 박막트랜지스터(M3b)로 전류가 흐르게 될 경우, 상기 연결전극(도 4c의 730)과 같이 상기 제 2 pn 다이오드(D2)를 우회하는 경로(p)를 형성하여 전류의 흐름을 수월하게 하는 것이 바람직하다.
상술한 바와 같이 본 발명에 따르면, 시리즈 박막트랜지스터를 구현함에 있어 불순물로 도핑되어 소정의 저항을 갖는 저항체인 반도체층을 사용하여 연결함으로써, 상기 시리즈 박막트랜지스터를 사용하여 유기전계발광소자를 제조함에 있어 디자인 룰의 제약이 경감되고 개구율의 증가를 이룰 수 있다. 또한, 상기 저항체인 반도체층의 저항분포가 우수하여 상기 시리즈 박막트랜지스터의 특성분포를 균일하게 할 수 있다.
도 1 은 종래의 기술에 따른 시리즈 박막트랜지스터를 갖는 유기전계발광소자의 구조를 나타낸 단면도이다.
도 2a 내지 도 2c는 본 발명의 제 1 실시예에 따른 시리즈 박막트랜지스터를 사용한 유기전계발광소자의 제조방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 상기 제 1 실시예에 따른 시리즈 박막트랜지스터에 대한 등가회로도들이다.
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 시리즈 박막트랜지스터를 사용한 유기전계발광소자의 제조방법을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 상기 제 2 실시예에 따른 시리즈 박막트랜지스터에 대한 등가회로도들이다.
(도면의 주요 부위에 대한 부호의 설명)
100 : 절연기판 300 : 반도체층
330 : 제 1 바디부 350 : 제 2 바디부
370 : 연결부 730 : 연결전극

Claims (14)

  1. 제 1 채널영역과 그의 양측에 위치한 제 1 소오스/드레인 영역들을 갖는 제 1 바디부, 제 2 채널영역과 그의 양측에 위치한 제 2 소오스/드레인 영역들을 갖는 제 2 바디부 및 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 사이에 개재되어 상기 제 1 바디부와 상기 제 2 바디부를 직렬로 연결하고 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 중 적어도 어느 하나와 도전형을 달리하는 연결부를 갖는 반도체층;
    상기 반도체층 상에 위치하고, 상기 제 1 채널영역을 가로지르는 제 1 게이트; 및
    상기 제 1 게이트와 같은 층에 위치하고, 상기 제 2 채널영역을 가로지르는 제 2 게이트를 포함하는 시리즈 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 1 소오스/드레인 영역은 제 1 도전형을 갖고,
    상기 제 2 소오스/드레인 영역은 제 2 도전형을 갖고,
    상기 연결부는 제 1 도전형을 갖는 시리즈 박막트랜지스터.
  3. 제 2 항에 있어서,
    상기 연결부와 그에 인접한 제 2 소오스/드레인 영역 간의 접촉면은 역방향 바이어스가 인가되는 면이고,
    상기 접촉면 상에 위치하면서, 상기 접촉면에 인접한 제 2 소오스/드레인 영역과 연결부에 동시에 접하는 연결전극을 더욱 포함하는 시리즈 박막트랜지스터.
  4. 제 1 항에 있어서,
    상기 제 1 소오스/드레인은 제 1 도전형을 갖고,
    상기 제 2 소오스/드레인은 제 1 도전형을 갖고,
    상기 연결부는 제 2 도전형을 갖는 시리즈 박막트랜지스터.
  5. 제 4 항에 있어서,
    상기 연결부와 그에 인접한 제 2 소오스/드레인 영역 간의 접촉면은 역방향 바이어스가 인가되는 면이고,
    상기 접촉면 상에 위치하면서, 상기 접촉면에 인접한 제 2 소오스/드레인 영역과 연결부에 동시에 접하는 연결전극을 더욱 포함하는 시리즈 박막트랜지스터.
  6. 절연기판;
    상기 절연기판 상에 위치하고, 제 1 채널영역 및 그의 양측에 위치한 제 1 소오스/드레인 영역들을 갖는 제 1 바디부, 제 2 채널영역 및 그의 양측에 위치한 제 2 소오스/드레인 영역들을 갖는 제 2 바디부 및 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 사이에 개재되어 상기 제 1 바디부와 상기 제 2 바디부를 직렬로 연결하고 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 중 적어도 어느 하나와 도전형을 달리하는 연결부를 갖는 반도체층;
    상기 반도체층 상에 위치하고, 상기 제 1 채널영역을 가로지르는 제 1 게이트;
    상기 제 1 게이트와 같은 층에 위치하고, 상기 제 2 채널영역을 가로지르는 제 2 게이트; 및
    상기 게이트들 상에 위치하고, 상기 게이트들 및 상기 반도체층을 덮는 층간절연막을 포함하는 능동 매트릭스 유기전계발광소자.
  7. 제 6 항에 있어서,
    상기 제 1 소오스/드레인 영역은 제 1 도전형을 갖고,
    상기 제 2 소오스/드레인 영역은 제 2 도전형을 갖고,
    상기 연결부는 제 1 도전형을 갖는 능동 매트릭스 유기전계발광소자.
  8. 제 7 항에 있어서,
    상기 연결부와 그에 인접한 제 2 소오스/드레인 영역 간의 접촉면은 역방향 바이어스가 인가되는 면이고,
    상기 층간절연막에 위치하고, 상기 접촉면을 노출시키는 콘택홀; 및
    상기 콘택홀을 갖는 층간절연막 상에 위치하고, 상기 접촉면에 인접한 제 2 소오스/드레인 영역과 연결부를 상기 콘택홀을 통해 동시에 접하는 연결전극을 더욱 포함하는 능동 매트릭스 유기전계발광소자.
  9. 제 6 항에 있어서,
    상기 제 1 소오스/드레인은 제 1 도전형을 갖고,
    상기 제 2 소오스/드레인은 제 1 도전형을 갖고,
    상기 연결부는 제 2 도전형을 갖는 능동 매트릭스 유기전계발광소자.
  10. 제 9 항에 있어서,
    상기 연결부와 그에 인접한 제 2 소오스/드레인 영역 간의 접촉면은 역방향 바이어스가 인가되는 면이고,
    상기 층간절연막에 위치하고, 상기 접촉면을 노출시키는 콘택홀; 및
    상기 콘택홀을 갖는 층간절연막 상에 위치하고, 상기 접촉면에 인접한 제 2 소오스/드레인 영역과 연결부를 상기 콘택홀을 통해 동시에 접하는 연결전극을 더욱 포함하는 능동 매트릭스 유기전계발광소자.
  11. 절연기판을 제공하고;
    상기 절연기판 상에 제 1 바디부, 제 2 바디부 및 상기 제 1 바디부와 상기 제 2 바디부를 직렬로 연결하는 연결부를 갖는 패터닝된 반도체층을 형성하고;
    상기 연결부와 상기 제 1 바디부의 소정영역에 포토레지스트를 마스크로 하여 제 1 형 불순물을 도핑함으로써, 도핑된 연결부와 제 1 소오스/드레인 영역들을 각각 형성함과 동시에 상기 제 1 소오스/드레인 영역들 사이의 제 1 채널영역을 확정하고;
    상기 제 1 소오스/드레인 영역들이 형성된 반도체층 상에 상기 제 1 채널영역 및 상기 제 2 바디부의 소정영역을 각각 가로지르는 제 1 게이트 및 제 2 게이트를 형성하고;
    상기 제 2 바디부에 상기 제 2 게이트 및 포토레지스트를 마스크로 하여 제 2 형 불순물을 도핑함으로써, 제 2 소오스/드레인 영역들을 형성함과 동시에 상기 제 2 소오스/드레인 영역들 사이의 제 2 채널영역을 확정하고;
    상기 제 2 소오스/드레인 영역들이 형성된 반도체층 상에 상기 제 1 게이트, 상기 제 2 게이트 및 상기 반도체층을 덮는 층간절연막을 형성하는 것을 포함하는 능동 매트릭스 유기전계발광소자 제조방법.
  12. 제 11 항에 있어서,
    상기 연결부와 그에 인접한 제 2 소오스/드레인 영역 간의 접촉면은 역방향 바이어스가 인가되는 면이고,
    상기 층간절연막에 상기 접촉면을 노출시키는 콘택홀을 형성하고;
    상기 콘택홀을 갖는 층간절연막 상에, 상기 접촉면에 인접한 제 2 소오스/드레인 영역과 연결부를 상기 콘택홀을 통해 동시에 접하는 연결전극을 형성하는 것을 더욱 포함하는 능동 매트릭스 유기전계발광소자 제조방법.
  13. 절연기판을 제공하고;
    상기 절연기판 상에 제 1 바디부, 제 2 바디부 및 상기 제 1 바디부와 상기 제 2 바디부를 직렬로 연결하는 연결부를 갖는 패터닝된 반도체층을 형성하고;
    상기 연결부에 포토레지스트를 마스크로 하여 제 1 형 불순물을 도핑함으로써, 도핑된 연결부를 형성하고;
    상기 도핑된 연결부가 형성된 반도체층 상에 상기 제 1 바디부 및 상기 제 2 바디부의 소정영역을 각각 가로지르는 제 1 게이트 및 제 2 게이트를 형성하고;
    상기 제 1 바디부 및 상기 제 2 바디부에 상기 제 1·2 게이트 및 포토레지스트를 마스크로 하여 제 2 형 불순물을 도핑함으로써, 제 1 소오스/드레인 영역들 및 제 2 소오스/드레인 영역들을 각각 형성함과 동시에, 상기 제 1 소오스/드레인 영역들 사이의 제 1 채널영역을 확정하고 상기 제 2 소오스/드레인 영역들 사이의 제 2 채널영역을 확정하고;
    상기 제 2 소오스/드레인 영역들이 형성된 반도체층 상에 상기 제 1 게이트, 상기 제 2 게이트 및 상기 반도체층을 덮는 층간절연막을 형성하는 것을 포함하는 능동 매트릭스 유기전계발광소자 제조방법.
  14. 제 13 항에 있어서,
    상기 연결부와 그에 인접한 제 2 소오스/드레인 영역 간의 접촉면은 역방향 바이어스가 인가되는 면이고,
    상기 층간절연막에 상기 접촉면을 노출시키는 콘택홀을 형성하고;
    상기 콘택홀을 갖는 층간절연막 상에, 상기 접촉면에 인접한 제 2 소오스/드레인 영역과 연결부를 상기 콘택홀을 통해 동시에 접하는 연결전극을 형성하는 것을 더욱 포함하는 능동 매트릭스 유기전계발광소자 제조방법.
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