DE69331677T2 - Halbleiter-Speicherbauteil und Verfahren zu seiner Herstellung - Google Patents

Halbleiter-Speicherbauteil und Verfahren zu seiner Herstellung

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Description

  • Die vorliegende Erfindung bezieht sich auf ein Halbleiterspeicherbauelement und ein Herstellungsverfahren für dasselbe und spezieller auf ein Halbleiterspeicherbauelement für eine hohe Packungsdichte sowie ein Verfahren zur Herstellung des Speicherbauelements.
  • Eine statische Speicherzelle mit wahlfreiem Zugriff (SRAM), die aus zwei Zugriffstransistoren, zwei Treibertransistoren und zwei Lastelementen besteht, wird hinsichtlich vieler Aspekte untersucht.
  • Wenngleich die Speicherkapazität eines SRAM geringer als jene eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM) ist, ist die Anwendung des SRAM einfach und sein Betrieb schnell. Demgemäß wurden SRAMs verbreitet als der Speicher für Systeme kleiner bis mittlerer Abmessung eingeführt, z. B. ein Mikrocomputersystem oder ein Rechnerendgerät.
  • SRAM-Zellen werden in Abhängigkeit von dem speziellen Lastelement, das in dem Flip-Flop verwendet wird, in drei Typen klassifiziert. Diese sind: ein Verarmungslasttyp, der einen NMOS-Transistor vom Verarmungstyp als Lastelement verwendet, ein hochohmiger Polysilicium-Lasttyp, der ein hochohmiges Polysilicium als Lastelement verwendet, sowie ein CMOS- Typ, der einen PMOS-Transistor als Lastelement verwendet.
  • Unter diesen ist in der SRAM-Speicherzelle des CMOS-Typs der Stand-by- Strom kleiner als jener der anderen Typen, so dass der Leistungsverbrauch beträchtlich reduziert ist, was das Leistungsverbrauchsproblem der Speicherzelle vom hochohmigen Polysilicium-Lasttyp löst. Weitere Vorteile, welche die Unempfindlichkeit gegenüber durch Alphateilchen hervorgerufene Fehler und die Zellenstabilität betreffen, haben zu der Einführung der Zelle vom CMOS-Typ als SRAM-Zelle der nächsten Generation geführt.
  • Bei der Herstellung einer Speicherzelle vom CMOS-Typ wird jedoch der zweidimensionale Raum, der von einer Speicherzelle belegt wird, was der Hauptfaktor bei der Bestimmung der Integration ist, beträchtlich vergrößert. Dies ist in der Tatsache begründet, dass, während im Fall einer Speicherzelle vom CMOS-Typ sechs Transistoren (zwei NMOS-Zugriffstransistoren, zwei NMOS-Treibertransistoren und zwei PMOS-Transistoren) zusammen auf dem Halbleitersubstrat ausgebildet sind, die Zelle vom hochohmigen Polysilicium-Lasttyp lediglich vier Transistoren (zwei NMOS- Zugriffstransistoren und zwei NMOS-Treibertransistoren) aufweist, die auf dem Halbleitersubstrat ausgebildet sind, wobei das hochohmige Polysilicium-Lastelement über den Transistoren ausgebildet ist.
  • Andererseits wurde für die Speicherzelle vom CMOS-Typ ein neues Verfahren eingeführt. Herkömmlicherweise wurden Mulden beider Typen (n- leitend und p-leitend) in einem Halbleitersubstrat mit vier NMOS- Transistoren und zwei PMOS-Transistoren gebildet, die sich darauf befanden, in dem neuen Verfahren sind jedoch lediglich zwei NMOS- Zugriffstransistoren und zwei NMOS-Treibertransistoren auf dem Substrat ausgebildet, und dann wird ein PMOS-Dünnfilmtransistor (TFT) über die Transistoren gelegt. Dadurch wird eine Speicherzelle vom CMOS-Typ erhalten, in der eine Einheitszelle derselben soviel Fläche belegt wie im Fall eines SRAM-Bauelements, das hochohmiges Polysilicium als Lastelement verwendet.
  • Außerdem ist das Layout einer CMOS-Speicherzelle mit Zugriffstransistoren und Treibertransistoren auf einem Halbleitersubstrat in einer Offenbarung mit dem Titel "16Mbit SRAM Cell Technologies for 2.0V Operation" (eine NEC-Veröffentlichung von H. Ohkubo et al., IEDM '91) dargestellt. Hier wird ein isolierender Film auf den Transistoren aufgebracht, um einen PMOS-TFT zu bilden. Wie in Fig. 1 der vorstehenden Veröffentlichung gezeigt, kann sich ein PMOS-TFT innerhalb der Fläche befinden, die durch den Zugriffstransistor und den Treibertransistor belegt ist. Demgemäß wird die Integration bei einer Herstellung unter Verwendung von PMOS-TFTs nicht verringert.
  • Fig. 1 der begleitenden Zeichnungen stellt das Layout der SRAM-Zelle dar, das in der vorstehenden Veröffentlichung von NEC Corporation und einer Offenbarung mit dem Titel "A Split Wordline Cell for 16Mb SRAM Using Polysilicon Sidewall Contacts" (eine Fujitsu-Veröffentlichung von Kazuo Itabashi et al., IEDM '91) enthalten ist.
  • Wie in Fig. 1 gezeigt, wirkt jede Wortleitung, die sich in dem oberen beziehungsweise unteren Bereich einer Speicherzelle befindet, als das Gate eines Zugriffstransistors. Hierbei zeigt Fig. 1 im Gegensatz zu einer Veröffentlichung mit dem Titel "A Half-micron SRAM Cell Using a Double-gated Self-aligned Polysilicon PMOS Thin Film Transistor (TFT) Load" von A.O. Adan et al., 1990 Symposium on VLSI Technology, bei der eine Wortleitung die Verbindungsfunktion der Gates von zwei Transistoren ausübt und dadurch die Struktur des aktiven Bereichs kompliziert macht, eine vereinfachte Struktur, durch die sich ein rechteckiger aktiver Bereich bei der Fertigung der SRAM-Zelle ergibt. Demgemäß ist die belegte Fläche der Einheitszelle stark verringert, so dass eine hohe Integration erreicht wird. Außerdem wird das Eindringen des Vogelschnabels in den aktiven Bereich verringert, der bei der vorstehenden komplizierten Struktur unvermeidbar ist. Somit wird die Zuverlässigkeit der Speicherzelle verbessert, und die Prozesstoleranz wird vergrößert.
  • Wie durch die vorstehenden Veröffentlichungen dargestellt, beinhaltet die Speicherzelle jedoch eine Wortleitung, die zusammen mit dem Gate eines Treibertransistors von der gleichen Schicht gebildet ist, während sie als Gate eines Zugriffstransistors dient und mit der benachbarten Speicherzelle seriell verbunden ist. In einer derartigen Speicherzelle werden das Gate des Treibertransistors, das Gate des Zugriffstransistors und die Wortleitung alle zusammen durch Strukturieren der gleichen leitfähigen Schicht gebildet. Wenn sich die Gates der Treibertransistoren zwischen den jeweiligen Wortleitungen befinden, die auf dem oberen beziehungsweise dem unteren Bereich einer Speicherzelle angeordnet sind, ist demgemäß die von der Speicherzelle belegte Fläche durch das Rastermaß zwischen den vorstehenden Wortleitungen und den Gates der Treibertransistoren bestimmt.
  • Wie vorstehend beschrieben, ist es schwierig, die Zellenfläche zu reduzieren, wenn die Wortleitung aus der gleichen Schicht wie der Treibertransistor gebildet wird, um eine serielle Verbindung mit der benachbarten Speicherzelle herzustellen. Eine Reduktion der Zellenfläche wird als ein Muss für die Herstellung hochintegrierter SRAM-Bauelemente betrachtet.
  • Demgemäß besteht eine Aufgabe der vorliegenden Erfindung darin, ein Halbleiterspeicherbauelement bereitzustellen, bei dem die Gates der Zugriffstransistoren aus einer anderen leitfähigen Schicht als jener für die Wortleitungen gebildet sind.
  • Eine weitere Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines Halbleiterspeicherbauelements, bei dem die durch eine Einheitszelle belegte Fläche minimiert ist, während die herkömmliche Entwurfsregel beibehalten wird.
  • JP 58165375 offenbart ein Verfahren zum Verbessern der Betriebsgeschwindigkeit eines Halbleiterspeicherbauelements durch Erzeugen von Wortleitungen und Leistungsversorgungsleitungen aus einem gut leitfähigen Material, das sich von jenem unterscheidet, das für eine Verdrahtungsschicht für eine Gate-Elektrode verwendet wird.
  • USP 4 125 854 offenbart ein symmetrisches strukturelles Layout für die Hauptkomponenten jeder von vier Zellen in einer Gruppe von vier wechselweise benachbarten Zellen einer Anordnung von Speicherzellen.
  • JP 4061160 offenbart ein Verfahren zum Entfernen eines parasitären TFT- Betriebs, indem ein erster Dünnfilm, der eine erste Gate-Elektrode bildet, und ein dritter Dünnfilm gebildet werden, der eine zweite Gate-Elektrode auf jeweiligen Seiten eines zweiten Dünnfilms erzeugt, der einen Kanalbereich beinhaltet.
  • Gemäß der vorliegenden Erfindung beinhaltet ein Halbleiterspeicherbauelement mit einer ersten Speicherzelle, die aus kreuzgekoppelten Flip- Flops besteht, bei denen ein erster Inverter mit einem ersten Zugriffstransistor und einem ersten Treibertransistor sowie ein zweiter Inverter mit einem zweiten Zugriffstransistor und einem zweiten Treibertransistor ein Flip-Flop bilden und ein dritter Inverter mit einem ersten Lastelement und dem ersten Treibertransistor sowie ein vierter Inverter mit einem zweiten Lastelement und dem zweiten Treibertransistor das andere Flip-Flop bilden:
  • ein Halbleitersubstrat;
  • eine erste leitfähige Schicht, die auf dem Substrat ausgebildet ist, wobei der erste und der zweite Zugriffstransistor jeweils ein aus der ersten leitfähigen Schicht gebildetes Gate aufweisen;
  • eine isolierende Schicht, die auf den Gates des ersten und des zweiten Zugriffstransistors ausgebildet ist, wobei die isolierende Schicht eine erste und eine zweite Kontaktöffnung darin aufweist, um die Gates des ersten beziehungsweise des zweiten Zugriffstransistors freizulegen;
  • eine zweite leitfähige Schicht, die auf der isolierenden Schicht ausgebildet ist;
  • eine erste und eine zweite Wortleitung, die aus der zweiten leitfähigen Schicht gebildet sind, wobei die erste Wortleitung mit dem Gate des ersten Zugriffstransistors durch die erste Kontaktöffnung verbunden ist und die zweite Wortleitung mit dem Gate des zweiten Zugriffstransistors durch die zweite Kontaktöffnung verbunden ist, wobei die Gates (14) des ersten und des zweiten Zugriffstransistors parallel zu der ersten beziehungsweise der zweiten Wortleitung (30, 34) angeordnet sind und die Gates (16, 18) des ersten und des zweiten Treibertransistors senkrecht zu den Gates (14) des ersten beziehungsweise des zweiten Zugriffstransistors ausgebildet sind und wobei das Gate (14) des ersten Zugriffstransistors der ersten Speicherzelle mit dem Gate eines ersten Zugriffstransistors einer angrenzenden zweiten Speicherzelle verbunden ist, wobei
  • das Gate (14) des ersten Zugriffstransistors der ersten Speicherzelle mit einem Gate eines ersten Zugriffstransistors einer benachbarten zweiten Speicherzelle verbunden ist; und
  • das Gate des zweiten Zugriffstransistors der ersten Speicherzelle mit einem Gate eines zweiten Zugriffstransistors einer gegenüberliegend benachbarten dritten Speicherzelle verbunden ist;
  • das Gate (14) des ersten Zugriffstransistors der ersten Speicherzelle das Gate eines ersten Zugriffstransistors der dritten Speicherzelle nicht direkt kontaktiert; und
  • das Gate des zweiten Zugriffstransistors der ersten Speicherzelle das Gate eines zweiten Zugriffstransistors der zweiten Speicherzelle nicht direkt kontaktiert.
  • Nunmehr werden Ausführungsformen der vorliegenden Erfindung beispielhaft unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in denen:
  • Fig. 1 ein Diagramm des Layouts des herkömmlichen Halbleiterspeicherbauelements ist, bei dem das Gate eines Zugriffstransistors und eine Wortleitung aus der gleichen Schicht erzeugt werden;
  • Fig. 2 bis 11 Diagramme sind, die sich auf das Layout eines Halbleiterspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung beziehen, wobei das Gate eines Zugriffstransistors und eine Wortleitung aus verschiedenen Schichten erzeugt werden;
  • Fig. 12 bis 21 Querschnittansichten entlang der Linie AA' jedes Diagramms des in den Fig. 2 bis 11 dargestellten Layouts sind, um das Verfahren zur Herstellung des Halbleiterspeicherbauelements gemäß der vorliegenden Erfindung darzustellen; und
  • Fig. 22 bis 31 Querschnittansichten entlang der Linie BB' jedes Diagramms des in den Fig. 2 bis 11 dargestellten Layouts sind, um das Verfahren zur Herstellung des Halbleiterspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darzustellen.
  • Im Folgenden werden die bevorzugten Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen detaillierter beschrieben.
  • Fig. 2 bis 11 sind Layout-Diagramme der SRAM-Zelle gemäß einer Ausführungsform der vorliegenden Erfindung. Hierbei repräsentieren die schattierten Bereiche in jedem Diagramm die Maskenstrukturen, die in einem maskierten Gebiet enthalten sind. Außerdem sind die Querschnittansichten der Linien AA' und BB' der Fig. 2 bis 11 in den Fig. 12 bis 21 beziehungsweise den Fig. 22 bis 31 gezeigt und illustrieren weiter die Prozesse zur Herstellung der SRAM-Zelle.
  • Die Fig. 2, 12 und 22 stellen den Schritt zur Bildung eines Feldoxidfilms 12 unter Verwendung von Maskenstrukturen 100 und 102 dar, um einen ersten aktiven Bereich 1A und einen zweiten aktiven Bereich 1B zu bilden.
  • Auf einem Halbleitersubstrat 10 werden sequentiell ein Kontaktstellen- Oxidfilm (nicht gezeigt) und eine Nitridfilmstruktur (nicht gezeigt) gebildet, und dann wird das freiliegende Substrat durch die Nitridfilmstruktur hindurch gemäß herkömmlichen selektiven Oxidationsprozessen oxidiert, um einen Feldoxidfilm 12 zu erzeugen, der einen ersten aktiven Bereich 1A und einen zweiten aktiven Bereich 1B definiert. Danach werden die Nitridfilmstruktur und der Kontaktstellenoxidfilm entfernt.
  • Hierbei sind der erste und der zweite aktive Bereich symmetrisch zueinander ebenso wie zu den aktiven Bereichen benachbarter Speicherzellen angeordnet. Außerdem sind die Speicherzellenkomponenten symmetrisch zueinander angeordnet.
  • Die Fig. 3, 13 und 23 stellen den Schritt zur Bildung des ersten Zugriffstransistors, des ersten Treibertransistors, des zweiten Zugriffstransistors und des zweiten Treibertransistors unter Verwendung von Maskenstrukturen 110, 112, 114 und 116 dar, um ein Gate 14 des ersten Zugriffstransistors, ein Gate 16 des ersten Treibertransistors, ein Gate 18 des zweiten Treibertransistors und das Gate (nicht gezeigt) des zweiten Zugriffstransistors zu bilden.
  • Nachdem ein Gate-Isolationsfilm 13 des ersten und des zweiten Zugriffstransistors und jener des ersten und des zweiten Treibertransistors über der gesamten Oberfläche des Halbleitersubstrats 10 gebildet wurden, auf der ein Feldoxidfilm 12 erzeugt wurde, wird ein leitfähiges Material, z. B. Polysilicium oder ein Laminat aus Polysilicium und Silicid, über dem vorstehenden Gate-Isolationsfilm 13 aufgebracht, um die erste leitfähige Schicht (nicht gezeigt) zu bilden. Dann wird die erste leitfähige Schicht durch einen Photoätzprozess unter Verwendung von Maskenstrukturen 110, 112, 114, und 116 strukturiert, so dass das Gate 14 des ersten Zugriffstransistors, das Gate 16 des ersten Treibertransistors, das Gate 18 des zweiten Treibertransistors beziehungsweise das Gate des zweiten Zugriffstransistors gebildet werden. Das Gate 14 des ersten Zugriffstransistors ist nahe der Kante jeder Speicherzelle angeordnet und erstreckt sich über den ersten aktiven Bereich (Bezugszeichen 1A in Fig. 12) hinweg und stellt eine Verbindung mit dem Gate des ersten Zugriffstransistors einer benachbarten Speicherzelle her. Jedes verbundene Gate ist derart angeordnet, dass es von den Gates benachbarter Speicherzellen getrennt ist. Das Gate 16 des ersten Treibertransistors ist in dem mittleren Bereich jeder Speicherzelle angeordnet, der sich über den ersten aktiven Bereich hinweg und senkrecht zu dem Gate 14 des ersten Zugriffstransistors erstreckt. Außerdem ist das Gate 18 des zweiten Treibertransistors in dem mittleren Bereich jeder Speicherzelle angeordnet, der sich über den zweiten aktiven Bereich (Bezugszeichen 1B in Fig. 12) hinweg und parallel zu dem Gate 16 des ersten Treibertransistors erstreckt, und das Gate des zweiten Zugriffstransistors ist nahe der Kante jeder Speicherzelle angeordnet und erstreckt sich über den zweiten aktiven Bereich hinweg und stellt eine Verbindung mit dem Gate des zweiten Zugriffstransistors der gegenüberliegenden benachbarten Speicherzelle her. Hier ist ebenfalls jedes verbundene Gate derart angeordnet, dass es von den Gates benachbarter Speicherzellen getrennt ist.
  • Dann wird eine Störstelle, z. B. Phosphor oder Arsen, auf der gesamten Oberfläche des resultierenden Substrats ionenimplantiert, auf der die Gates der vorstehenden Transistoren angeordnet sind, um so einen Source- Bereich 20 (oder Drain-Bereich) und einen Drain-Bereich 22 (oder Source- Bereich) des ersten Zugriffstransistors zu bilden, den Source-Bereich (nicht gezeigt) und den Drain-Bereich 20 des ersten Treibertransistors zu bilden, den Source- und den Drain-Bereich (nicht gezeigt) des zweiten Treibertransistors zu bilden und den Source-Bereich (oder den nicht gezeigten Drain-Bereich) und den Drain-Bereich 24 (oder Source-Bereich) des zweiten Zugriffstransistors zu bilden. Somit sind die jeweiligen Transistoren fertiggestellt.
  • Hierbei sind der Source-Bereich 20 und der Drain-Bereich 22 des ersten Zugriffstransistors sowie der Source-Bereich und der Drain-Bereich 20 des ersten Treibertransistors in dem ersten aktiven Bereich angeordnet, während der Source-Bereich des ersten Zugriffstransistors und der Drain- Bereich des ersten Treibertransistors gemeinsam belegt sind. Außerdem sind der Source- und der Drain-Bereich des zweiten Treibertransistors sowie der Source-Bereich und der Drain-Bereich 24 des zweiten Zugriffstransistors in dem zweiten aktiven Bereich angeordnet, während der Drain- Bereich des zweiten Treibertransistors und der Source-Bereich des zweiten Zugriffstransistors gemeinsam belegt sind.
  • Hier wird ein Vergleich zwischen dem Layout der herkömmlichen SRAM- Zelle (wie in Fig. 1 dargestellt) und jenem der vorliegenden Erfindung (wie in Fig. 3 dargestellt) gezogen.
  • Das Layout von Fig. 1 ist derart ausgebildet, dass die Gates der Zugriffstransistoren jeweils nahe der Kante des oberen und des unteren Teils jeder Speicherzelle angeordnet sind, um so über das Speicherzellenfeld hinweg mit den benachbarten Speicherzellen verbunden zu sein. Andererseits ist die Struktur des Layouts von Fig. 3 eine, bei der das Gate des Zugriffstransistors, das in dem oberen Teil jeder Speicherzelle angeordnet ist, mit jenem in dem oberen Teil einer benachbarten Speicherzelle verbunden ist, während das Gate des Zugriffstransistors, das in dem unteren Teil einer Speicherzelle angeordnet ist, mit jenem in dem unteren Teil der gegenüberliegend benachbarten Speicherzelle verbunden ist, wobei jedes verbundene Gate von jenen benachbarter Speicherzellen getrennt ist.
  • Das heißt, gemäß dem Layout der vorliegenden Erfindung kann die Fläche reduziert werden, die von den Gates der Zugriffstransistoren und Treibertransistoren belegt ist, was indirekt die Fläche einer Speicherzelle bestimmt, welche die herkömmliche Entwurfsregel verwendet. Dies reduziert wiederum die Fläche der Einheitszelle und ermöglicht eine Vergrößerung der Prozesstoleranz.
  • Die Fig. 4, 14 und 24 stellen den Schritt zur Bildung von ersten bis vierten Kontaktöffnungen unter Verwendung von Maskenstrukturen 120, 122, 124 beziehungsweise 126 dar. Hierbei dient die erste Kontaktöffnung 1 zum Verbinden einer ersten Wortleitung mit dem Gate 14 des ersten Zugriffstransistors, die zweite Kontaktöffnung (nicht gezeigt) dient zum Verbinden einer ersten Leistungsversorgungsverdrahtung mit dem Source-Bereich des ersten Treibertransistors, die dritte Kontaktöffnung (nicht gezeigt) dient zum Verbinden der ersten Leistungsversorgungsverdrahtung mit dem Source-Bereich des zweiten Treibertransistors, und die vierte Kontaktöffnung (nicht gezeigt) dient zum Verbinden einer zweiten Wortleitung mit dem Gate des zweiten Zugriffstransistors.
  • Nach der Bildung einer ersten isolierenden Schicht 28 über der gesamten Oberfläche des resultierenden Substrats, auf der die vorstehenden Transistoren angeordnet sind, wird die erste isolierende Schicht durch einen Photoätzprozess unter Verwendung von Maskenstrukturen 120, 122, 124 und 126 selektiv entfernt, so dass die erste Kontaktöffnung 1 die Oberfläche des Gates 14 des ersten Zugriffstransistors freilegt, die zweite Kontaktöffnung die Oberfläche des Source-Bereichs des ersten Treibertransistors freilegt, die dritte Kontaktöffnung die Oberfläche des Source-Bereichs des zweiten Treibertransistors freilegt beziehungsweise die vierte Kontaktöffnung die Oberfläche des Gates des zweiten Zugriffstransistors freilegt.
  • Hierbei wird die erste isolierende Schicht 28 zum Isolieren der Gates der Transistoren von der in einem nachfolgenden Prozessschritt gebildeten Wortleitung bereitgestellt und verwendet eine Monoschicht aus einem Oxidfilm, z. B. einem Hochtemperaturoxid(HTO)-Film. Wenn ein isolierendes Material, z. B. Bor-Phosphor-Silicatglas (BPSG) über dem HTO-Film angebracht wird, kann die Oberfläche desselben planarisiert werden.
  • Die Fig. 5, 15 und 25 stellen den Schritt zur Erzeugung einer ersten Wortleitung 20, einer ersten Leistungsversorgungsverdrahtung 32 und einer zweiten Wortleitung 34 unter Verwendung von Maskenstrukturen 130, 132 und 134 zur Bildung der ersten und der zweiten Wortleitung und der ersten Leistungsversorgungsverdrahtung dar.
  • Ein leitfähiges Material, z. B. Polysilicium oder ein Laminat aus Polysilicium und Silicid, wird über der gesamten Oberfläche des resultierenden Substrats aufgebracht, auf der die vorstehenden ersten bis vierten Kontaktöffnung ausgebildet sind, so dass eine zweite leitfähige Schicht (nicht gezeigt) erzeugt wird. Dann wird die zweite leitfähige Schicht durch einen Photoätzprozess unter Verwendung von Maskenstrukturen 130, 132 und 134 strukturiert, um so eine erste Wortleitung 30, eine erste Leistungsversorgungsverdrahtung 32 und eine zweite Wortleitung 34 zu bilden. Die erste Wortleitung 30 ist mit dem Gate 14 des ersten Zugriffstransistors über die erste Kontaktöffnung (Bezugszeichen 1 in Fig. 14) verbunden, und die zweite Wortleitung 34 ist mit dem Gate des zweiten Zugriffstransistors über die vierte Kontaktöffnung verbunden. Die erste Leistungsversorgungsverdrahtung 32 ist mit den Source-Bereichen des ersten und des zweiten Treibertransistors über die zweite beziehungsweise die dritte Kontaktöffnung verbunden. Hierbei ist die erste Leistungsversorgungsverdrahtung 32 die Masse-Verdrahtung in der vorliegenden Ausführungsform.
  • Wie aus Fig. 15 ersichtlich, sind die Gates des ersten und des zweiten Zugriffstransistors sowie die Gates des ersten und des zweiten Treibertransistors auf dem Gate-Isolationsfilm 13 angeordnet, und die erste und die zweite Wortleitung 30 und 34 sind auf der auf den Gates ausgebildeten ersten isolierenden Schicht 28 angeordnet.
  • Hierbei kann, da die erste und die zweite Wortleitung 30 und 34 mit dem Gate des ersten beziehungsweise des zweiten Zugriffstransistors verbunden sind, der gleiche Speicherzellenschaltkreis erzielt werden, wie er durch das herkömmliche Verfahren erzeugt wird (bei dem das Gate des Zugriffstransistors und die Wortleitung zusammen aus der gleichen Schicht gebildet werden).
  • Bei dem in Fig. 1 dargestellten herkömmlichen Verfahren hängt die belegte Speicherzellenfläche vom Rastermaß zwischen der Wortleitung und den Gates der Treibertransistoren ab, da die Wortleitung und die Gates des Zugriffstransistors und des Treibertransistors durch Strukturieren der gleichen leitfähigen Schicht zusammen gebildet werden. Andererseits wird das Gate des Zugriffstransistors gemäß der vorliegenden Erfindung, wie vorstehend beschrieben, aus der ersten leitfähigen Schicht gebildet, und jedes Gate ist pro Speicherzelleneinheit getrennt, und dann wird die Wortleitung aus der zweiten leitfähigen Schicht gebildet und verbindet jedes separate Gate der Zugriffstransistoren. Demgemäß kann die Fläche der Speicherzelle minimiert werden.
  • Die Fig. 6, 16 und 26 stellen den Schritt zur Bildung einer fünften Kontaktöffnung (nicht gezeigt) zum Verbinden der ersten Kontaktstelle mit dem Drain-Bereich 22 des ersten Zugriffstransistors, zur Bildung einer sechsten Kontaktöffnung 2 zum Verbinden des Gates des zweiten PMOS-TFT mit dem Gate 18 des zweiten Treibertransistors und mit dem Drain-Bereich 20 des ersten Treibertransistors (oder dem Source-Bereich des ersten Zugriffstransistors), zur Bildung einer siebten Kontaktöffnung (nicht gezeigt) zum Verbinden des Gates des ersten PMOS-TFT mit dem Gate 16 des ersten Treibertransistors und mit dem Drain-Bereich des zweiten Treibertransistors (oder dem Source-Bereich des zweiten Zugriffstransistors) und zur Bildung einer achten Kontaktöffnung 3 zum Verbinden der zweiten Kontaktstelle mit dem Drain-Bereich 24 des zweiten Zugriffstransistors unter Verwendung von Maskenstrukturen 140, 142, 144 und 146 zur Bildung der jeweiligen Kontaktöffnungen dar.
  • Nach der Bildung einer zweiten isolierenden Schicht 36 über der gesamten Oberfläche der resultierenden Struktur, auf der die erste und die zweite Wortleitung 30 und 34 und die erste Leistungsversorgungsverdrahtung 32 ausgebildet sind, wird die zweite isolierende Schicht gemäß einem Photoätzprozess unter Verwendung der Maskenstrukturen 140, 142, 144 und 146 selektiv entfernt. Der Photoätzprozess bildet die fünfte Kontaktöffnung zum Freilegen der Oberfläche des Drain-Bereichs 22 des ersten Zugriffstransistors, die sechste Kontaktöffnung 2 zum Freilegen des Gates 18 des zweiten Treibertransistors und der Oberfläche des Drain-Bereichs des ersten Treibertransistors, die siebte Kontaktöffnung zum Freilegen des Gates 16 des ersten Treibertransistors und der Oberfläche des Drain-Bereichs des zweiten Treibertransistors und die achte Kontaktöffnung 3 zum Freilegen der Oberfläche des Drain-Bereichs 24 des zweiten Zugriffstransistors.
  • Hierbei wird die Monoschicht aus einem Oxidfilm, z. B. dem HTO-Film, zur Bildung der zweiten isolierenden Schicht 36 aufgebracht. Wenn das BPSG als isolierendes Material auf den HTO-Film laminiert wird, wird die Oberfläche desselben planarisiert.
  • Die Fig. 7, 17 und 27 stellen den Schritt zur Bildung einer ersten Kontaktstelle 40, eines Gates 42 des zweiten PMOS-TFT, eines Gates 44 des ersten PMOS-TFT und einer zweiten Kontaktstelle 46 unter Verwendung von Maskenstrukturen 150, 152, 154 und 156 zur Bildung der ersten und der zweiten Kontaktstelle und der Gates des ersten und des zweiten PMOS- TFT dar.
  • Nach dem Aufbringen eines leitfähigen Materials, z. B. Polysilicium, über der gesamten Oberfläche der resultierenden Struktur, auf der die fünfte bis achte Kontaktöffnung ausgebildet sind, wird das Polysilicium durch einen Photoätzprozess unter Verwendung der Maskenstrukturen 150, 152, 154 und 156 strukturiert, womit die erste Kontaktstelle 40, das Gate 42 des zweiten PMOS-TFT, das Gate 44 des ersten PMOS-TFT und die zweite Kontaktstelle 46 gebildet werden. Die erste Kontaktstelle 40 ist über die fünfte Kontaktöffnung mit dem Drain-Bereich 22 des ersten Zugriffstransistors verbunden, um so die in einem nachfolgenden Prozessschritt gebildete erste Bitleitung zu kontaktieren, und ist parallel zu der ersten Wortleitung 30 angeordnet. Das Gate 42 des zweiten PMOS-TFT ist über die sechste Kontaktöffnung 2 mit dem Gate 18 des zweiten Treibertransistors und dem Drain-Bereich 20 des ersten Treibertransistors (oder dem Source-Bereich 20 des ersten Zugriffstransistors) verbunden, um so parallel zu der ersten Kontaktstelle 40 angeordnet zu sein. Das Gate 44 des ersten PMOS-TFT ist über die siebte Kontaktöffnung mit dem Gate 16 des ersten Treibertransistors und entweder mit dem Drain-Bereich des zweiten Treibertransistors oder mit dem Source-Bereich des ersten Zugriffstransistors verbunden und ist desgleichen parallel zu der ersten Kontaktstelle 40 angeordnet. Die zweite Kontaktstelle 46 ist über die achte Kontaktöffnung 3 mit dem Drain- Bereich 24 des zweiten Zugriffstransistors verbunden, um so parallel zu der ersten Kontaktstelle 40 angeordnet zu sein, während die in einem nachfolgenden Prozessschritt gebildete zweite Bitleitung kontaktiert wird.
  • Hierbei kreuzt das Gate 44 des ersten PMOS-TFT das Gate 18 des zweiten Treibertransistors, um so senkrecht dazu angeordnet zu sein. Außerdem kreuzt das Gate 42 des zweiten PMOS-TFT das Gate 16 des ersten Treibertransistors, um so senkrecht dazu angeordnet zu sein.
  • Die Fig. 8, 18 und 28 stellen den Schritt zur Bildung einer neunten Kontaktöffnung 4 zum Verbinden des Drain-Bereichs des ersten PMOS-TFT mit dem Source-Bereich des ersten Zugriffstransistors (oder dem Drain- Bereich des ersten Treibertransistors), dem Gate 42 des zweiten PMOS- TFT und dem Gate 18 des zweiten Treibertransistors und zur Bildung einer zehnten Kontaktöffnung (nicht gezeigt) zum Verbinden des Drain-Bereichs des zweiten PMOS-TFT mit dem Source-Bereich des zweiten Zugriffstransistors (oder dem Drain-Bereich des zweiten Treibertransistors), einem Gate 44 des ersten PMOS-TFT und einem Gate 16 des ersten Treibertransistors unter Verwendung von Maskenstrukturen 160 und 162 zur Bildung der neunten und der zehnten Kontaktöffnung dar.
  • Ein Oxidfilm, z. B. HTO, wird dünn über der gesamten Oberfläche der resultierenden Struktur aufgebracht, auf welcher die erste Kontaktstelle 40, das Gate 42 des zweiten PMOS-TFT, das Gate 44 des ersten PMOS-TFT und die zweite Kontaktstelle 46 ausgebildet sind, um so einen Gate- Isolationsfilm 48 des ersten und des zweiten PMOS-TFT zu bilden. Dann wird der Gate-Isolationsfilm 48 durch einen Photoätzprozess unter Verwendung von Maskenstrukturen 160 und 162 selektiv entfernt, um so die neunte Kontaktöffnung 4 zum Freilegen der Oberfläche des Gates 42 des zweiten PMOS-TFT und die zehnte Kontaktöffnung zum Freilegen der Oberfläche des Gates 44 des ersten PMOS-TFT zu bilden.
  • Die Fig. 9, 19 und 29 stellen den Schritt zur Bildung eines Drain-Bereichs 50, eines Source-Bereichs 52 und eines Kanalbereichs 54 des ersten PMOS-TFT, des Drain-, des Source- und des Kanalbereichs (nicht gezeigt) des zweiten PMOS-TFT und einer zweiten sowie einer dritten Leistungsversorgungsverdrahtung 52 und 56 unter Verwendung von Maskenstrukturen 170 und 172 dar.
  • Nach dem Aufbringen von amorphem Silicium über der gesamten Oberfläche der resultierenden Struktur, auf der die neunte und die zehnte Kontaktöffnung ausgebildet sind, wird das amorphe Silicium gemäß einem Photoätzprozess unter Verwendung der Maskenstrukturen 170 und 172 strukturiert, um so jeweils die aktiven Bereiche des ersten und des zweiten PMOS-TFT sowie die zweite und die dritte Leistungsversorgungsverdrahtung zu bilden. Dann wird über der resultierenden Struktur mit Ausnahme der Gebiete, die den Kanalbereichen des ersten und des zweiten PMOS- TFT entsprechen (das heißt dem oberen Bereich der Gates des ersten und des zweiten PMOS-TFT) eine Störstelle, z. B. Bor, ionenimplantiert, so dass der aktive Bereich des ersten PMOS-TFT in einen Drain-Bereich 50, einen Source-Bereich 52 und einen Kanalbereich 54 unterteilt wird und der aktive Bereich des zweiten PMOS-TFT in den Drain-Bereich, den Source- Bereich und den Kanalbereich unterteilt wird.
  • Hierbei ist die zweite Leistungsversorgungsverdrahtung 52 mit dem Source-Bereich 52 des ersten PMOS-TFT verbunden, wobei sie parallel zu der zweiten Wortleitung 34 anzuordnen ist, und der aktive Bereich des ersten PMOS-TFT ist mit der zweiten Leistungsversorgungsverdrahtung 52 verbunden, wobei sie senkrecht zu der zweiten Wortleitung 34 anzuordnen ist. Außerdem ist die dritte Leistungsversorgungsverdrahtung 56 mit dem Source-Bereich (nicht gezeigt) des zweiten PMOS-TFT verbunden, wobei sie parallel zu der ersten Wortleitung 30 anzuordnen ist, und der aktive Bereich des zweiten PMOS-TFT ist mit der dritten Leistungsversorgungsverdrahtung 56 verbunden, wobei sie senkrecht zu der ersten Wortleitung 30 anzuordnen ist.
  • Die Fig. 10, 20 und 30 stellen den Schritt zur Bildung einer elften Kontaktöffnung 5, um die erste Bitleitung mit der ersten Kontaktstelle 40 zu verbinden, und einer zwölften Kontaktöffnung (nicht gezeigt) dar, um die zweite Bitleitung mit der zweiten Kontaktstelle 46 zu verbinden, wobei Maskenstrukturen 180 beziehungsweise 182 verwendet werden.
  • Nach der Bildung einer dritten isolierenden Schicht 60 über der gesamten Oberfläche der resultierenden Struktur, auf welcher der erste und der zweite PMOS-TFT ausgebildet sind, wird die dritte isolierende Schicht 60 gemäß einem Photoätzprozess unter Verwendung der Maskenstrukturen 180 und 182 selektiv entfernt, so dass jeweils entsprechend die elfte Kontaktöffnung 5 zum Freilegen der Oberfläche der ersten Kontaktstelle 40 und die zwölfte Kontaktöffnung zum Freilegen der Oberfläche der zweiten Kontaktstelle 46 gebildet werden.
  • Hierbei wird die Monoschicht aus einem Oxidfilm, z. B. HTO, aufgebracht, um die dritte isolierende Schicht 60 zu bilden. Wenn BPSG als isolierendes Material über das HTO laminiert wird, wird die Oberfläche desselben planarisiert.
  • Die Fig. 11, 21 und 31 stellen den Schritt zur Bildung einer ersten Bitleitung 62 und einer zweiten Bitleitung 64 unter Verwendung von Maskenstrukturen 190 beziehungsweise 192 dar.
  • Nach dem Aufbringen eines Metalls, z. B. von Aluminium, über der gesamten Oberfläche der resultierenden Struktur, auf der die elfte und die zwölfte Kontaktöffnung ausgebildet sind, wird das Aluminium gemäß einem Photoätzprozess unter Verwendung der Maskenstrukturen 190 und 192 strukturiert und bildet somit die erste Bitleitung 62 und die zweite Bitleitung 64. Die erste Bitleitung 62 stellt über die elfte Kontaktöffnung 5 einen Kontakt mit der ersten Kontaktstelle 40 her, um dadurch mit dem Drain-Bereich 22 des ersten Zugriffstransistors verbunden zu sein, und die zweite Bitleitung 64 stellt über die zwölfte Kontaktöffnung einen Kontakt mit der zweiten Kontaktstelle 46 her, um dadurch mit dem Drain-Bereich 24 des zweiten Zugriffstransistors verbunden zu sein.
  • Hierbei sind die erste und die zweite Bitleitung 62 und 64 senkrecht zu der ersten und der zweiten Wortleitung 30 beziehungsweise 34 angeordnet.
  • Die Fig. 2-11, 12-21 und 22-31 stellen jeweils die Diagramme jedes Layouts der SRAM-Zelle und von zwei Querschnittansichten derselben dar, wobei der PMOS-TFT der unteren Gate-Struktur als Lastelement verwendet wird und der PMOS-TFT der oberen Gate-Struktur (oder der PMOS- TFT der Doppelgate-Struktur) als Lastelement verwendet werden kann. In der vorliegenden Erfindung wird das Gate des Zugriffstransistors aus einer anderen Schicht als jener der Wortleitung gebildet, so dass die von der Einheitsspeicherzelle belegte Fläche minimiert wird.
  • Wie vorstehend beschrieben sind gemäß der vorliegenden Erfindung die Gates der Zugriffstransistoren jeweils pro Einheitsspeicherzelle getrennt und aus der anderen leitfähigen Schicht gebildet als jener, aus der die Wortleitung gebildet ist, so dass die vorstehende Wortleitung die getrennten Gates der Zugriffstransistoren verbindet.
  • Die Wortleitung wird auf der isolierenden Schicht zum Isolieren der Gates der Zugriffstransistoren von der Wortleitung gebildet, und die Wortleitung wird über die in der isolierenden Schicht ausgebildeten Kontaktöffnung mit den Gates elektrisch verbunden.
  • Außerdem ist jede Speicherzelle symmetrisch bezüglich ihrer benachbarten Speicherzelle angeordnet, und die gepaarten Komponenten jeder Speicherzelle sind symmetrisch zueinander angeordnet.
  • Demgemäß kann die von einer Einheitsspeicherzelle belegte Fläche merklich reduziert werden, während die herkömmliche Entwurfsregel aufrechterhalten wird. Außerdem wird der Layout-Spielraum vergrößert, so dass eine zuverlässigere Speicherzelle realisiert werden kann.

Claims (11)

1. Halbleiterspeicherbauelement mit einer ersten Speicherzelle, die aus kreuzgekoppelten Flip-Flops besteht, bei denen ein erster Inverter mit einem ersten Zugriffstransistor (14, 20, 22) und einem ersten Treibertransistor (16) sowie ein zweiter Inverter mit einem zweiten Zugriffstransistor (24) und einem zweiten Treibertransistor (18) das eine Flip-Flop bilden und ein dritter Inverter mit einem ersten Lastelement und dem ersten Treibertransistor (16) sowie ein vierter Inverter mit einem zweiten Lastelement und dem zweiten Treibertransistor (18) das andere Flip-Flop bilden, wobei das Bauelement beinhaltet:
ein Halbleitersubstrat (10);
eine erste leitfähige Schicht, die auf dem Substrat ausgebildet ist, wobei der erste und der zweite Zugriffstransistor jeweils ein aus der ersten leitfähigen Schicht gebildetes Gate (14) aufweisen;
eine isolierende Schicht (28), die auf den Gates (14) des ersten und des zweiten Zugriffstransistors ausgebildet ist, wobei die isolierende Schicht (28) eine erste und eine zweite Kontaktöffnung (1) darin aufweist, um die Gates (14) des ersten beziehungsweise des zweiten Zugriffstransistors freizulegen;
eine zweite leitfähige Schicht, die auf der isolierenden Schicht (28) ausgebildet ist;
eine erste und eine zweite Wortleitung (30, 34), die aus der zweiten leitfähigen Schicht gebildet sind, wobei die erste Wortleitung (30) mit dem Gate (14) des ersten Zugriffstransistors durch die erste Kontaktöffnung (1) verbunden ist und die zweite Wortleitung (34) mit dem Gate des zweiten Zugriffstransistors durch die zweite Kontaktöffnung verbunden ist, wobei die Gates (14) des ersten und des zweiten Zugriffstransistors parallel zu der ersten beziehungsweise der zweiten Wortleitung (30, 34) angeordnet sind und die Gates (16, 18) des ersten und des zweiten Treibertransistors senkrecht zu den Gates (14) des ersten beziehungsweise des zweiten Zugriffstransistors ausgebildet sind und wobei das Gate (14) des ersten Zugriffstransistors der ersten Speicherzelle mit dem Gate eines ersten Zugriffstransistors einer angrenzenden zweiten Speicherzelle verbunden ist, und
das Gate des zweiten Zugriffstransistors der ersten Speicherzelle mit dem Gate eines zweiten Zugriffstransistors einer gegenüberliegend benachbarten dritten Speicherzelle verbunden ist;
das Gate (14) des ersten Zugriffstransistors der ersten Speicherzelle nicht in direktem Kontakt zu dem Gate eines ersten Zugriffstransistors der dritten Speicherzelle steht; und
das Gate des zweiten Zugriffstransistors der ersten Speicherzelle nicht in direktem Kontakt zu dem Gate eines zweiten Zugriffstransistors der zweiten Speicherzelle steht.
2. Halbleiterspeicherbauelement nach Anspruch 1, das des Weiteren beinhaltet:
eine zweite isolierende Schicht (36), die auf der zweiten leitfähigen Schicht ausgebildet ist, wobei die erste und die zweite Wortleitung (30, 34) auf der zweiten isolierenden Schicht (36) angeordnet sind; und
eine Masseleitung, die auf der zweiten isolierenden Schicht (36) ausgebildet und parallel zu der ersten Wortleitung (30) angeordnet ist.
3. Halbleiterspeicherbauelement nach Anspruch 1, das des Weiteren beinhaltet:
Gates (16, 18) eines ersten und zweiten Treibertransistors, die nahe eines Mittenbereichs der ersten Speicherzelle angeordnet sind;
wobei die Gates (14) des ersten und des zweiten Zugriffstransistors nahe einer Kante der ersten Speicherzelle angeordnet sind.
4. Halbleiterspeicherbauelement nach Anspruch 1, wobei:
die Gates (14) des ersten und des zweiten Zugriffstransistors senkrecht zu den Gates (16, 18) des ersten und des zweiten Treibertransistors ausgebildet sind; und
die Gates (14) des ersten und des zweiten Zugriffstransistors parallel zu der ersten und der zweiten Wortleitung (30, 34) ausgebildet sind.
5. Halbleiterspeicherbauelement nach Anspruch 1, wobei:
die erste Speicherzelle in der Formation symmetrisch zur zweiten Speicherzelle ist; und
die erste Speicherzelle in der Formation symmetrisch zur dritten Speicherzelle ist.
6. Halbleiterspeicherbauelement nach Anspruch 1, das des Weiteren beinhaltet:
Gates (16, 18) eines ersten und zweiten Treibertransistors, die nahe eines Mittenbereichs der ersten Speicherzelle angeordnet sind;
wobei der erste und der zweite Zugriffstransistor (14, 20, 22, 24) und der erste und der zweite Treibertransistor (16, 18) der ersten Speicherzelle zu einer zweiten Speicherzelle benachbart sind.
7. Halbleiterspeicherbauelement nach Anspruch 1, das des Weiteren ein erstes und ein zweites Lastelement beinhaltet.
8. Halbleiterspeicherbauelement nach Anspruch 7, wobei das erste und das zweite Lastelement (42, 44) PMOS- Dünnfilmtransistoren mit unterseitigem Gate sind.
9. Halbleiterspeicherbauelement nach Anspruch 7, wobei das erste und das zweite Lastelement (42, 44) PMOS- Dünnfilmtransistoren mit oberseitigem Gate sind.
10. Halbleiterspeicherbauelement nach. Anspruch 7, wobei das erste und das zweite Lastelement (42, 44) PMOS- Dünnfilmtransistoren mit Doppelgate sind.
11. Halbleiterspeicherbauelement nach Anspruch 7, wobei das erste und das zweite Lastelement (42, 44) aus hochohmigem Polysilicium bestehen.
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