DE69119800T2

DE69119800T2 - Halbleiterspeicher

Info

Publication number: DE69119800T2
Application number: DE69119800T
Authority: DE
Inventors: Ikuo Yoshihara
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-02-21
Filing date: 1991-02-20
Publication date: 1996-10-02
Anticipated expiration: 2011-02-21
Also published as: DE69119800D1; EP0443549A2; EP0443549B1; KR920000145A; EP0443549A3; KR100221439B1; US5350933A; US5471071A

Description

Die vorliegende Erfindung betrifft einen Halbleiterspeicher und insbesondere einen Halbleiterspeicher, der vorzugsweise als statischer CMOS-Direktzugriffsspeicher (RAM) angewendet wird.
In einem geschichteten statischen CMOS-RAM, der erhalten wird durch Aufeinanderschichten eines Lasttransistors bestehend aus einem Dünnfilmtransistor (TFT) auf einen Ansteuertransistor, kann ein geringer Stromverbrauch und eine gute Datenspeichercharakteristik erhalten werden, und die Integrationsdichte kann durch das Aufeinanderschichten der Transistoren erhöht werden. Daher hat der statische Direktzugriffsspeicher in den letzten Jahren große Aufmerksamkeit erhalten.
Ein geschichteter statischer CMOS-RAM mit einer Struktur, die erhalten wird durch Aufeinanderschichten von aus Dünnschichttransistoren bestehenden Lasttransistoren auf die Gateelektrode eines Ansteuertransistors, wobei die Gateelektrode gemeinsam genutzt wird, ist bekannt (Nikkei Micro Device, September 1988, Seiten 123 bis 130).
Ein geschichteter statischer CMOS-RAM, bei dem die Gateelektrode des Ansteuertransistors und die Gateelektrode eines Lasttransistors bestehend aus einem Dünnfilmtransistor unabhängig ausgebildet werden, um die Kanallänge des Lasttransistors größer zu machen als die Kanallänge des Ansteuertransistors ist ebenfalls bekannt (IEDM, 1988, Seiten 48 bis 51).
Bei dem herkömmlichen geschichteten statischen CMOS-RAM umfassend eine Struktur, die erhalten wird durch Aufeinanderschichten eines Lasttransistors bestehend aus einem Dünnfilmtransistor auf einen Ansteuertransistor, um eine Gateelektrode gemeinsam zu nutzen, kann ein Leckstrom des Lasttransistors unterdrückt werden, da der Lasttransistor eine Offset-Gate-Struktur aufweist. Jedoch kann der Leckstrom nicht zufriedenstellend verringert werden.
Bei dem herkömmlichen geschichteten statischen CMOS-RAM, bei dem die Gateelektrode des Ansteuertransistors und die Gateelektrode des Lasttransistors unabhängig voneinander ausgebildet sind, um die Kanallänge des Lasttransistors zu erhöhen, ist eine Kanallänge von 1,5 µm oder mehr, die erforderlich ist zur Verringerung des Leckstromes, schwierig sicherzustellen.
Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher vorzuschlagen, der in der Lage ist, den Leckstrom des Lasttransistors deutlich zu verringern durch Erhöhung der Kanallänge des aus einem Dünnfilmtransistor bestehenden Lasttransistors.
Bei dem erfindungsgemäßen Haibleiterspeicher wird, da ein Paar Lasttransistoren eines zweiten Kanalleitfähigkeitstyps durch dünne Halbleiterschichten so ausgebildet ist, daß die Kanalbereiche und die Senkenbereiche des Paares von Lasttransistoren des zweiten Kanalleitfähigkeitstyps die isolierte Gateschicht vollständig überlappen, und der Senkenbereich eines Lasttransistors als Gateelektrode des anderen Lasttransistors verwendet wird. Aus diesem Grund kann, da die Gatelänge des Lasttransistors genügend erhöht werden kann, der Leckstrom des Lasttransistors deutlich verringert werden.
In den beiliegenden Zeichnungen ist
Fig. 1 ein Schaltbild, das eine Äquivalentschaltung einer Speicherzelle eines statischen CMOS-RAM zeigt;
Fig. 2 eine Aufsicht, die einen geschichteten statischen CMOS-RAM gemäß einem ersten erfindungsgemäßen Ausführungsbeispiel zeigt;
Fig. 3 eine Querschnittsansicht, die den statischen CMOS-RAM entlang der Linie III-III in Fig. 2 zeigt;
Fig. 4 eine Aufsicht, die einen geschichteten CMOS-RAM gemäß einem zweiten erfindungsgemäßen Ausführungsbeispiel zeigt;
Fig. 5 eine Querschnittsansicht, die den statischen RAM entlang einer Linie V-V in Fig. 4 zeigt;
Fig. 6 eine Aufsicht, die ein Halbleitersubstrat zur Herstellung der statischen RAM gemäß des zweiten Ausführungsbeispieles zeigt;
Fig. 7 eine Aufsicht, die einen geschichteten statischen CMOS-RAM gemäß einem dritten erfindungsgemäßen Ausführungsbeispiel zeigt;
Fig. 8 eine Seitenquerschnittsansicht, die den statischen RAM entlang einer Linie VIII- VIII von Fig. 7 zeigt;
Fig. 9 eine Schemadarstellung, die eine Speicherzelle gemäß dem ersten Ausführungsbeispiel zeigt; und
Fig. 10 eine Querschnittsansicht, die die Speicherzelle entlang der Linie X-X von Fig. 9 zeigt.
Das erste bis dritte Ausführungsbeispiel wird im folgenden anhand der beiliegenden Zeichnungen beschrieben.
Eine Anordnung einer Speicherzelle des statischen CMOS-RAM's wird zuerst beschrieben.
Wie in Fig. 1 gezeigt ist, enthält die Speicherzelle des statischen CMOS-RAM eine Flipflop-Schaltung aufweisend ein Paar Ansteuertransistoren Q&sub1; und Q&sub2; und ein Paar Lasttransistoren Q&sub3; und Q&sub4;, und ein Paar Zugriffstransistoren Q&sub5; und Q&sub6; zum Austausch von Daten außerhalb der Zelle. Bezugszeichen WL bezeichnet eine Wortleitung und die Bezugszeichen BL und BL bezeichnen Bitleitungen. Die Bezugszeichen VDD und VSS bezeichnen Stromquellen.
Eine praktische Struktur eines geschichteten CMOS-RAM gemäß dem ersten Ausführungsbeispiel wird im folgenden beschrieben.
Wie in den Fig. 2 und 3 dargestellt ist, wird bei dem ersten Ausführungsbeispiel eine feldisolierende Schicht 2 wie eine SiO&sub2;-Schicht selektiv auf der Oberfläche eines Halbleitersubstrats 1 wie einem p-Typ-Silizium(Si)-Substrat ausgebildet, um die Elemente voneinander zu isolieren. Ein p&spplus;-Kanal-Stopbereich 3 ist unterhalb der feldisolierenden Schicht 2 ausgebildet. Eine gateisolierende Schicht 4 wie eine SiO&sub2;- Schicht ist auf der Oberfläche eines aktiven Bereiches ausgebildet, der durch die feldisolierende Schicht umgeben ist.
Die Bezugszeichen G&sub1; und G&sub2; bezeichnen die Gateelektroden der Ansteuertransistoren Q&sub1; und Q&sub2; und die Bezugszeichen WL und WL' bezeichnen Wortleitungen. Die Gateelektroden G&sub1; und G&sub2; und die Wortleitungen WL und WL' werden ausgebildet durch eine n&spplus;-Typ-Polysiliziumschicht einer ersten Lage, die erhalten wird durch Dotierung mit einer n-Typ-Dotierung wie etwa Phosphor (P) oder durch eine Polysilicidschicht, die erhalten wird durch Aufeinanderschichten einer hitzebeständigen Metallsilicidschicht wie etwa einer Wolframsilicid(WSi&sub2;)-Schicht auf der n&spplus;-Typ-Polysiliziumschicht der ersten Lage.
In dem von der feldisolierenden Schicht 2 umgebenen aktiven Bereich werden n&spplus;-Typ- Diffusionsschichten 5 bis 11 zur Bildung der Quellen- und Senkenbereiche ausgebildet. Der als n-Kanal-MOS-Transistor ausgebildete Ansteuertransistor Q&sub1; wird durch die Gateelektrode G&sub1; und die Diffusionsschichten 5 und 6 gebildet. Ahnlich wird der als n- Kanal-MOS-Transistor ausgebildete Ansteuertransistor Q&sub2; durch die Gateelektrode G&sub2; und die Diffusionsschichten 7 und 8 gebildet. Der als n-Kanal-MOS-Transistor ausgebildete Zugriffstransistor Q&sub5; wird durch die Wortleitung WL und die Diffusionsschichten 6 und 9 gebildet und der als n-Kanal-MOS-Transistor ausgebildete Zugriffstransistor Q&sub6; wird durch die Wortleitung WL und die Diffusionsschichten 10 und 11 gebildet.
In diesem Fall werden Seitenwanddistanzschichten 12 bestehend beispielsweise aus SiO&sub2; an den Seitenwänden der Gateelektroden G&sub1; und G&sub2; und der Wortleitungen WL und WL' ausgebildet. Ein n-Typ-Dotierungsbereich a geringer Konzentration wird unterhalb der Seitenwanddistanzschicht 12 ausgebildet. Daher haben die Ansteuertransistoren Q&sub1; und Q&sub2; und die Zugriffstransistoren Q&sub5; und Q&sub6; eine LDD (gering dotierte Senken)-Struktur.
Bezugszeichen C&sub1; bis C&sub3; bezeichnen Kontaktlöcher für vergrabene Kontakte. Ein Ende der Gateelektrode G&sub1; des Ansteuertransistors Q&sub1; ist im Kontakt mit der Diffüsionsschicht 7 des Ansteuertransistors Q&sub2; über das Kontaktloch C&sub1; und das andere Ende ist in Kontakt mit der Diffüsionsschicht 10 des Zugriffstransistors Q&sub6; über das Kontaktloch C&sub2;. Die Gateelektrode G&sub2; des Ansteuertransistor Q&sub2; ist in Kontakt mit der Diffusionsschicht 6 des Ansteuertransistors Q&sub1; und des Zugriffstransistors Q&sub5; über das Kontaktloch C&sub3;.
Bezugszeichen 13 bezeichnet eine isolierende Zwischenschicht wie eine Phosphosilikatglas (PSG)-Schicht oder eine SiO&sub2;-Schicht. Die Bezugszeichen C&sub4; und C&sub5; bezeichnen Kontaktlöcher für vergrabene Kontakte, die in der isolierenden Zwischenschicht 13 ausgebildet sind. Bezugszeichen 14 bezeichnet eine Erdleitung zur Versorgung mit einer Versorgungsspannung VSS. Die Erdleitung 14 besteht beispielsweise aus einer n&spplus;-Typ-Polysiliziumschicht und einer zweiten Lage, die erhalten wird durch Dotierung mit n-Typ-Störstellen wie Phosphor mit einer hohen Konzentration oder einer Polysilicidschicht, die erhalten wird durch Aufeinanderschichten einer hitzebeständigen Metallsilicidschicht auf die n&spplus;-Typ-Polysiliziumschicht der zweiten Lage. Die Erdleitung 14 ist über das Kontaktloch C&sub4; mit der Diffusionsschicht 5 des Ansteuertransistors Q&sub1; und über das Kontaktloch C&sub5; mit der Diffusionsschicht 8 des Ansteuertransistors Q&sub2; in Kontakt.
Die Bezugszeichen 15 und 16 bezeichnen Relaisverdrahtungen. Wie die Erdleitung 14 bestehen die Relaisverdrahtungen 15 und 16 beispielsweise aus einer n&spplus;-Typ- Polysiliziumschicht der zweiten Lage, die erhalten wird durch Dotierung mit n-Typ- Störstellen wie Phosphor mit einer hohen Konzentration oder einer Polysilicidschicht, die erhalten wird durch Stapeln einer hitzebeständigen Metallsilicidschicht auf der n&spplus;-Typ- Polysiliziumschicht der zweiten Lage. In diesem Fall ist die Relaisverdrahtung 15 über das Kontaktloch C&sub6; für einen vergrabenen Kontakt mit der Diffusionsschicht 9 des Zugriffstransistors Q&sub5; in Kontakt. Die Relaisverdrahtung 16 ist über das Kontaktloch C&sub7; für einen vergrabenen Kontakt mit der Diffusionsschicht 11 des Zugriffstransistors Q&sub6; in Kontakt.
Bezugszeichen 17 bezeichnet eine isolierende Zwischenschicht wie eine PSG-Schicht oder eine SiO&sub2;-Schicht. Bezugszeichen 18 bezeichnet eine Spannungsversorgungsleitung zur Lieferung einer Versorgungsspannung VDD. Die Spannungsversorgungsleitung 18 besteht aus einer dritten und vierten Lage einer p&spplus;-Typ-Polysiliziumschicht, die erhalten wird durch Dotierung mit p-Typ-Störstellen wie Bor (B) mit hoher Konzentration.
Bezugszeichen 19 bezeichnet einen n-Typ-Kanalbereich des Lasttransistors Q&sub4; und Bezugszeichen 20 bezeichnet einen p&spplus;-Typ-Senkenbereich des Lasttransistors Q&sub4;. In diesem Fall dient der Senkenbereich 20 auch als die Gateelektrode des Lasttransistors Q&sub3;.
Der Kanalbereich 19 und der Senkenbereich 20 bestehen beispielsweise aus der dritten Lage der Polysiliziumschicht.
Bezugszeichen 21 bezeichnet eine gateisolierende Schicht wie eine SiO&sub2;-Schicht. Bezugszeichen 22 bezeichnet beispielsweise einen n-Kanal-Bereich des Lasttransistors Q&sub3; und Bezugszeichen 23 einen p&spplus;-Typ-Senkenbereich. In diesem Fall dient der Senkenbereich 23 auch als die Gateelektrode des Lasttransistors Q&sub4;. Der Kanalbereich 22 und der Senkenbereich 23 bestehen beispielsweise aus der vierten Lage der Polysiliziumschicht.
In dem ersten Ausführungsbeispiel hat die dritte Lage der Polysiliziumschicht, die den Lasttransistor Q&sub4; bildet, eine größere Breite am Senkenbereich 20 als am Kanalbereich 19. Der Senkenbereich 23, der als die Gateelektrode des Lasttransistors Q&sub4; dient, überdeckt ganz den Kanalbereich 19. Die vierte Lage der Polysiliziumschicht, die den Lasttransistor Q&sub3; bildet, hat am Senkenbereich 23 eine größere Breite als am Kanalbereich 22. Der Kanalbereich 22 des Lasttransistors Q&sub3; wird ganz auf dem Senkenbereich 20 ausgebildet, der als die Gateelektrode des Lasttransistors Q&sub3; dient. Weiterhin überlappt ein Ende des Senkenbereiches 20, der als Gateelektrode des Lasttransistors Q&sub3; dient, mit einem Ende des Senkenbereiches 23, der als die Gateelektrode des Lasttransistors Q&sub4; dient.
Bezugszeichen C&sub8; und C&sub9; bezeichnen Kontaktlöcher für vergrabene Kontakte, die in den isolierenden Zwischenschichten 13 und 17 ausgebildet sind. Der Senkenbereich 20, der auch als Gateelektrode des Lasttransistors Q&sub3; dient, ist über das Kontaktloch C&sub8; mit der Gateelektrode G&sub1; des Ansteuertransistors Q&sub1; in Kontakt. Der Senkenbereich 23, der auch als Gateelektrode des Lasttransistors Q&sub4; dient, ist über das Kontaktloch C&sub9; mit der Gateelektrode G&sub2; des Ansteuertransistors Q&sub2; in Kontakt.
Bezugszeichen 24 bezeichnet eine isolierende Zwischenschicht wie eine PSG-Schicht. Die Bezugszeichen C&sub1;&sub0; und C&sub1;&sub1; bezeichnen in den isolierenden Zwischenschichten 24 bzw. 17 ausgebildete Kontaktlöcher. Das Kontaktloch C&sub1;&sub0; ist auf dem Zugriffstransistor Q&sub5; ausgebildet. Das Kontaktloch C&sub1;&sub1; ist auf dem Zugriffstransistor einer benachbarten Speicherzelle unter Verwendung der Wortleitung WL' ausgebildet. Die Bitleitung BL, die beispielsweise aus einer Aluminium (Al)-Verdrahtung besteht, ist über das Kontaktloch C&sub1;&sub0; mit der Relaisverdrahtung 15 in Kontakt. Da wie oben beschrieben die Relaisverdrahtung 15 über das Kontaktloch C&sub6; mit der Diffusionsschicht 9 des Zugriffstransistors Q&sub5; in Kontakt ist, ist die Bitleitung BL über die Relaisverdrahtung 15 mit der Diffusionsschicht 9 des Zugriffstransistors Q&sub5; verbunden. Ähnlich ist die Bitleitung BL über das Kontaktloch C&sub1;&sub1; in Kontakt mit der Relaisverdrahtung 16. Da die Relaisverdrahtung 16 über das Kontaktloch C&sub7; mit der Diffusionsschicht 11 des Zugriffstransistors Q&sub6; in Kontakt ist, ist die Bitleitung BL über die Relaisverdrahtung 16 mit der Diffüsionsschicht 11 des Zugriffstransistors Q&sub6; verbunden. Es sei festgehalten, daß die Bitleitungen BL und BL sich senkrecht zur Wortleitung WL erstrecken.
Ein Verfahren zur Herstellung eines geschichteten statischen CMOS-RAM der obigen Anordnung gemäß dem ersten Ausführungsbeispiel wird im folgenden beschrieben.
Wie in den Fig. 2 und 3 gezeigt ist, wird die Oberfläche des Halbleitersubstrates 1 selektiv thermisch oxidiert, um die feldisolierende Schicht 2 zu bilden, um die Elemente voneinander zu isolieren. In diesem Fall werden p-Typ-Dotierungen wie Bor (B), die im Halbleitersubstrat 1 ionenimplatiert sind, zu Anfang diffundiert, um beispielsweise den p&spplus;-Typ-Kanalstopbereich 3 unterhalb der feldisolierenden Schicht 2 zu bilden. Die gateisolierende Schicht 4 wird durch ein thermisches Oxidationsverfahren auf der Oberfläche des durch die feldisolierende Schicht 2 umgebenen aktiven Bereiches ausgeführt. Die gateisolierende Schicht 4 und die feldisolierende Schicht 2 werden durch Ätzen von festgelegten Bereichen entfernt, um die Kontaktlöcher C&sub1; bis C&sub3; zu bilden.
Eine erste Lage der Polysiliziumschicht wird auf der gesamten Oberfläche der erhaltenen Struktur mittels des CVD-Verfahrens aufgebracht und Störstellen wie Phosphor (P) werden als Dotierung in die Polysiliziumschicht mit hoher Konzentration durch ein thermisches Oxidationsverfahren oder ein Ionenimplatationsverfahren eingebracht, um einen geringen Widerstand der Polysiliziumschicht zu erhalten. Anschließend wird die Polysiliziumschicht geätzt, um in die festgelegte Form strukturiert zu werden, wobei die Gateelektroden G&sub1; und G&sub2; und die Wortleitungen WL und WL' ausgebildet werden. n- Typ-Störstellen wie Phosphor (P) werden im Halbleitersubstrat 1 mit geringer Konzentration mittels der als Masken dienenden Elektroden G&sub1; und G&sub2; und der Wortleitungen WL und WL' ionenimplatiert. Nachdem eine SiO&sub2;-Schicht auf der gesamten Oberfläche mittels eines CVD-Verfahrens ausgebildet wurde, wird die SiO&sub2;- Schicht senkrecht zur Substratoberfläche beispielsweise durch ein reaktives Ionenätzverfahren (RIE-Verfahren) geätzt, um die Seitenwanddistanzbereiche 12 an den Seitenwänden der Gateelektroden G&sub1; und G&sub2; und der Wortleitungen WL und WL' auszubilden.
n-Typ-Störstellen wie Arsen (As) werden mit hoher Konzentration im Halbleitersubstrat 1 ionenimplatiert, wobei die Seitenwanddistanzbereiche 12, die Gateelektroden G&sub1; und G&sub2; und die Wortleitungen WL und WL' als Masken dienen. Anschließend wird ein Ausheilungsprozeß zur elektrischen Aktivierung der implatierten Störstellen ausgeführt. So werden die Diffusionsschichten 5 bis 11 mit Störstellenbereichen a mit geringer Konzentration unterhalb der Seitenwanddistanzbereiche 12 ausgebildet.
Nachdem die isolierende Zwischenschicht 13 auf der gesamten Oberfläche durch das CVD-Verfahren ausgebildet wurde, wird ein festgelegter Abschnitt der isolierenden Zwischenschicht 13 durch Ätzen beseitigt, um die Kontaktlöcher C&sub4;, C&sub5;, C&sub6; und C&sub7; zu bilden.
Die zweite Lage der Polysiliziumschicht wird auf der gesamten Oberfläche der so erhaltenen Struktur durch ein CVD-Verfahren aufgebracht und Störstellen wie Phosphor (P) werden als Dotierung in der Polysiliziumschicht mit hoher Konzentration als Dotierung eingebracht, um eine Polysiliziumschicht mit geringem Widerstand zu erhalten. Anschließend wird die Polysiliziumschicht geätzt, damit sie in die festgelegte Form strukturiert wird, um die Erdleitung 14 und die Relaisverdrahtungen 15 und 16 zu bilden.
Nachdem die isolierende Zwischenschicht 17 auf der gesamten Oberfläche durch ein CVD-Verfahren ausgebildet wurde, werden festgelegte Abschnitte der isolierenden Zwischenschichten 17 und 13 durch Ätzen beseitigt, um ein Kontaktloch C&sub8; zu bilden. Die dritte Lage der Polysiliziumschicht wird auf der gesamten Oberfläche durch das CVD-Verfahren aufgebracht und n-Typ-Störstellen wie Phosphor (P) werden als Dotierung in der Polysiliziumschicht mit geringer Konzentration eingebracht. Anschließend wird die Oberfläche eines Bereiches der Polysiliziumschicht, die später als der Kanalbereich 19 des Lasttransistors Q&sub4; dient, mit einer (nicht gezeigten) Resiststruktur bedeckt und p-Typ-Störstellen wie Bor (B) werden in die Polysiliziumschicht mit hoher Konzentration ionenimplatiert, wobei die Resiststruktur als Maske dient. Anschließend wird die Resiststruktur beseitigt. Die dritte Lage der Polysiliziumschicht wird geätzt, um in die festgelegte Form strukturiert zu werden, um die Verdrahtung 18 zur Versorgung mit der Versorgungsspannung VDD, den n-Typ- Kanalbereich 19 und den p&spplus;-Typ-Senkenbereich 20 zu bilden.
Die gateisolierende Schicht 21 wird auf der gesamten Oberfläche beispielsweise durch ein CVD-Verfahren aufgebracht. Es sei angemerkt, daß die gateisolierende Schicht 21 beispielsweise auch durch ein thermisches Oxidationsverfahren ausgebildet werden kann. Anschließend werden festgelegte Abschnitte der gateisolierenden Schicht 21 und der isolierenden Schichten 17 und 13 durch Ätzen entfernt, um das Kontaktloch C&sub9; zu bilden. Die vierte Lage der Polysiliziumschicht wird auf der gesamten Oberfläche durch das CVD-Verfahren aufgebracht und n-Typ-Störstellen wie Phosphor (P) werden als Dotierung in die Polysiliziumschicht mit geringer Konzentration eingebracht. Anschließend wird die Oberfläche eines Abschnitts der Polysiliziumschicht, die später als der Kanalbereich 22 des Lasttransistors Q&sub3; dient, mit einer (nicht dargestellten) Resiststruktur bedeckt und p-Typ-Störstellen wie Bor (B) werden in die Polysiliziumschicht mit hoher Konzentration ionenimplatiert, wobei die Resiststruktur als Maske dient. Anschließend wird die Resiststruktur beseitigt. Die vierte Lage der Polysiliziumschicht wird durch Ätzen in die festgelegte Form strukturiert, um die Verdrahtung 18 zur Lieferung der Versorgungsspannung VDD, den n-Typ-Kanalbereich 22 und dem p&spplus;-Typ-Senkenbereich 23 zu bilden.
Nachdem die isolierende Zwischenschicht 24 auf der gesamten Oberfläche durch ein CVD-Verfahren ausgebildet wurde, werden festgelegte Abschnitte der isolierenden Zwischenschichten 24 und 17 durch Ätzen beseitigt, um die Kontaktlöcher C&sub1;&sub0; und C&sub1;&sub1; zu bilden.
Nachdem die Aluminiumschicht auf der gesamten Oberfläche beispielsweise durch ein Sputterverfahren aufgebracht wurde, wird die Aluminiumschicht durch Ätzen in eine festgelegte Form strukturiert, um die Bitleitungen BL und BL zu bilden, wodurch der gewunschte geschichtete statische CMOS-RAM fertiggestellt wird.
Da die Kanalbereiche 19 und 22 und die Senkenbereiche 20 und 23 der Lasttransistoren Q&sub3; und Q&sub4; bestehend aus p-Kanal-Dünnfilmtransistoren über die gateisolierende Schicht 21 aufeinander gestapelt sind, können, wie oben beschrieben wurde, bei dem ersten Ausführungsbeispiel die Kanallängen der Lasttransistoren Q&sub3; und Q&sub4; genügend erhöht werden verglichen mit einer Struktur, bei der die Lasttransistoren Q&sub3; und Q&sub4; zweidimensional angeordnet sind.
Insbesondere können beispielsweise die Kanallängen der Lasttransistoren Q&sub3; und Q&sub4; viermal diejenigen der Ansteuertransistoren Q&sub1; und Q&sub2; sein, die als n-Kanal-MOS- Transistoren ausgebildet sind. Wenn z.B. die Kanallänge jeder der Ansteuertransistoren Q&sub1; und Q&sub2; zu 0,5 µm gewählt wird, kann die Kanallänge jeder der Lasttransistoren Q&sub3; und Q&sub4; 2 µm oder mehr sein. Daher kann der Leckstrom der Lasttransistoren Q&sub3; und Q&sub4; wesentlich reduziert werden. Wenn beispielsweise die Dicke der die Lasttransistoren Q&sub3; und Q&sub4; bildenden Polysiliziumschicht zu 50 nm gewählt wird und die Kanalbreite und die Kanallänge zu 10 µm bzw. 2 bis 3 µm gewählt wird, kann der Leckstrom der Lasttransistoren Q&sub3; und Q&sub4; auf 10&supmin;¹¹ A reduziert werden. Es sei festgehalten, daß die Gatespannung zu 0 V und die Senkenspannung zu -4 V gewählt wird.
Da jeder der Senkenbereiche 20 und 23 eine größere Breite als jede der Kanalbereiche 19 und 22 aufweist, kann ein Defekt, der hervorgerufen wird durch einen Fehler der Ausrichtung zwischen der dritten und vierten Lage der Polysiliziumschicht, die die Lasttransistoren Q&sub3; und Q&sub4; bilden, effektiv verhindert werden.
Da weiterhin die Senkenbereiche 20 und 23, die als Gateelektroden der Lasttransistoren Q&sub3; und Q&sub4; dienen, einander überlappen, kann die Kapazität dieses Überlappungsbereiches den Widerstand zu einem weichen Fehler erhöhen.
Die Figuren 4 und 6 zeigen das zweite Ausführungsbeispiel. Bei dem zweiten Ausführungsbeispiel sind die Ansteuertransistoren Q&sub1; und Q&sub2; und die Zugriffstransistoren Q&sub5; und Q&sub6; als Volumentransistoren und die Lasttransistoren Q&sub3; und Q&sub4; als Dünnfilmtransistoren ausgebildet.
Wie in Fig. 6 gezeigt ist, ist bei dem zweiten Ausführungsbeispiel eine LOCOS-Schicht 122 auf der Oberfläche eines Silizium-Substrates 121 ausgebildet und ein von dem LOCOS-Film 122 umgebener Bereich ist als aktiver Bereich 123 bestimmt. Es sei festgehalten, daß eine Speicherzelle 124 auf einem Bereich ausgebildet ist, der durch eine abwechselnd lang und kurz gestrichelte Linie in Fig. 6 bezeichnet ist und dieser Abschnitt dem Abschnitt in Fig. 4 entspricht.
In dem aktiven Bereich 123 des Silizium-Substrates 121 sind n&spplus;-Typ-Bereiche 125a bis 125e ausgebildet, die als Quellen-/Senken-Bereiche der Transistoren Q&sub1;, Q&sub2;, Q&sub5; und Q&sub6; dienen.
Gateelektroden G&sub1;, G&sub2;, G&sub5; und G&sub6; der Transistoren Q&sub1;, Q&sub2;, Q&sub5; und Q&sub6; sind auf einer gateisolierenden Schicht 126 auf der Oberfläche des aktiven Bereiches 123 und auf der LOCOS-Schicht 122 durch eine erste Lage einer Polysiliziumschicht oder eine Polysilizidschicht ausgebildet. Es sei bemerkt, daß die Gateelektroden G&sub5; und G&sub6; Teil einer Wortleitung WL sind.
Die gateisolierende Schicht 126 wird von einem Bereich entfernt, wo die n&spplus;-Typ-Bereiche 125a und 125c mit den Senkenbereichen der Transistoren Q&sub3; und Q&sub4; verbunden sind und Polysilizidschichten 128a und 128b werden auf dem Abschnitt belassen.
Die Gateelektroden G&sub1; und G&sub2; der Wortleitung WL werden mit einer isolierenden Zwischenschicht 131 bestehend aus einer SiO&sub2;-Schicht bedeckt und eine dünne Polysiliziumschicht 132 für den Transistor Q&sub3; wird auf der isolierenden Zwischenschicht 131 durch eine zweite Lage einer Polysiliziumschicht ausgebildet.
Bei dem Transistor Q&sub3; dienen ein p&spplus;-Typ-Bereich 132a, ein n-Typ-Bereich 132b und ein p&spplus;-Typ-Bereich 132c als Quellbereich, Kanalbereich bzw. Senkenbereich. Der p&spplus;-Typ- Bereich 132c ist mit der Gateelektrode G&sub2; und einer Silizidschicht der Polysilizidschicht 128a über Kontaktlöcher 133a und 133b verbunden, die in der isolierenden Zwischenschicht 131 ausgebildet sind. Daher ist der p&spplus;-Typ-Bereich 132c mit dem n+- Typ-Bereich 125b über die Polysilizidschicht 128a verbunden.
Die Oberfläche der dünnen Polysiliziumschicht 132 ist mit einer gateisolierenden Schicht 134 bedeckt und eine dünne Polysiliziumschicht 135 für den Transistor Q&sub4; ist auf der gateisolierenden Schicht 134 oder dergleichen durch eine dritte Lage einer Polysiliziumschicht ausgebildet.
Bei dem Transistor Q&sub4; dient ein p&spplus;-Typ-Bereich 135a, ein n-Typ-Bereich 135b und ein p+- Typ-Bereich 135c als Quellbereich, Kanalbereich bzw. Senkenbereich. Der p&spplus;-Typ- Bereich 135c ist über die in der isolierenden Zwischenschicht 131 ausgebildeten Kontaktlöcher 133c und 133d mit der Gateelektrode G&sub1; und einer Silizidschicht der Polysilizidschicht 128b verbunden. Daher ist der p&spplus;-Typ-Bereich 135c mit dem n&spplus;-Typ- Bereich 125c über die Polysilizidschicht 128b verbunden.
Wie aus den Figuren 4 und 5 deutlich wird, überlappen sich der n-Typ-Bereich 132b des Transistors Q&sub3; und der p&spplus;-Typ-Bereich 135c des Transistors Q&sub4; über die gateisolierende Schicht 134 und der p&spplus;-Typ-Bereich 132c des Transistors Q&sub3; und der n-Typ-Bereich 135b des Transistors Q&sub4; überlappen sich über die gateisolierende Schicht 134.
Daher dient der p&spplus;-Typ-Bereich 135c des Transistors Q&sub4; als Gateelektrode des Transistors Q&sub3;. Der p&spplus;-Typ-Bereich 132c des Transistors Q&sub3; dient als Gateelektrode des Transistors Q&sub4;.
Die dünne Polysiliziumschicht 135 oder dergleichen ist mit einer isolierenden Zwischenschicht 136 bedeckt, die durch eine SiO&sub2;-Schicht gebildet wird. Kontaktlöcher 137a und 137b, die die n&spplus;-Typ-Bereiche 125d und 125e erreichen, sind in den isolierenden Zwischenschichten 136 und 131 und der gateisolierenden Schicht 126 ausgebildet und die Bitleitungen BL und BL, die aus Aluminium bestehen, sind über die Kontaktlöcher 137a und 137b mit den n&spplus;-Typ-Bereichen 125d und 125e verbunden.
Eine Stromversorgungsleitung zur Lieferung einer Spannung VDD kann erhalten werden durch Ausdehnung der p&spplus;-Typ-Bereiche 132a und 135a und ein Aluminiumdraht kann mit den p&spplus;-Typ-Bereichen 132a und 135a verbunden werden. Eine Stromversorgungsleitung zur Lieferung einer Spannung VSS kann erhalten werden durch Verbindung des Polysiliziumdrahtes oder des Aluminiumdrahtes mit dem n&spplus;-Typ-Bereich 125a.
Die Figuren 7 und 8 zeigen das dritte Ausführungsbeispiel. Bei dem dritten Ausführungsbeispiel sind die Ansteuertransistoren Q&sub1; und Q&sub2;, die Lasttransistoren Q&sub3; und Q&sub4; und die Zugriffstransistoren Q&sub5; und Q&sub6; als Dünnfilmtransistoren ausgebildet.
Bei diesem dritten Ausführungsbeispiel wird eine Silizidschicht 144 auf einem SiO&sub2;- Substrat 143 strukturiert und ist mittels einer Abflachungsschicht 145, die aus einer SiO&sub2;- Schicht gebildet ist, abgeflacht. Eine Wortleitung WL ist auf der abgeflachten Schicht 145 durch eine erste Lage einer Polysiliziumschicht ausgebildet und die Oberfläche der Wortleitung WL ist mit einer (nicht dargestellten) gateisolierenden Schicht bedeckt.
Eine dünne Polysiliziumschicht 146 für die Transistoren Q&sub2; und Q&sub6; und eine dünne Polysiliziumschicht 147 für einen Transistor Q&sub4; sind auf der gateisolierenden Schicht der Polysilizidschicht 144, der Wortleitung WL oder dergleichen mittels einer zweiten Lage einer Polysiliziumschicht ausgebildet.
Bei dem Transistor Q&sub2; dienen ein n&spplus;-Typ-Bereich 146a, ein p-Typ-Bereich 146b und ein n&spplus;-Typ-Bereich 146c als Quellbereich, Kanalbereich bzw. als Senkenbereich. Bei dem Transistor Q&sub6; dient ein n&spplus;-Typ-Bereich 146c, ein p-Typ-Bereich 146d und ein n&spplus;-Typ- Bereich 146e als Quellbereich, Kanalbereich bzw. als Senkenbereich. Bei dem Transistor Q&sub4; dient ein p&spplus;-Typ-Bereich 147a, ein n-Typ-Bereich 147b und ein p&spplus;-Typ-Bereich 147c als Quellbereich, Kanalbereich bzw. als Senkenbereich. Der n&spplus;-Typ-Bereich 146c und der p&spplus;-Typ-Bereich 147c sind miteinander über die Silizidschicht 144 verbunden.
Die Oberflächen der dünnen Polysiliziumschichten 146 und 147 sind mit einer gateisolierenden Schicht 151 bedeckt und eine dünne Polysiliziumschicht 152 für die Transistoren Q&sub1; und Q&sub5; und eine dünne Polysiliziumschicht 153 für den Transistor Q&sub3; sind auf der gateisolierenden Schicht 151 oder dergleichen mittels einer dritten Lage einer Polysiliziumschicht ausgebildet.
Bei dem Transistor Q&sub1; dient ein n&spplus;-Typ-Bereich 152a, ein p-Typ-Bereich 152b und ein n&spplus;- Typ-Bereich 152c als Quellbereich, Kanalbereich bzw. als Senkenbereich. Bei dem Transistor Q&sub5; dient ein n&spplus;-Typ-Bereich 152c, ein p-Typ-Bereich 152d und ein n&spplus;-Typ- Bereich 152e als Quellbereich, Kanalbereich bzw. als Senkenbereich. Bei dem Transistor Q&sub3; dient ein p&spplus;-Typ-Bereich 153a, ein n-Typ-Bereich 153b und ein p&spplus;-Typ-Bereich 153c als Quellbereich, Kanalbereich bzw. als Senkenbereich.
Die Silizidschicht 154 ist auf den dünnen Polysiliziumschichten 152 und 153 usw. strukturiert und der n&spplus;-Typ-Bereich 152c und der p&spplus;-Typ-Bereich 153c sind miteinander über die Polysilizidschicht 154 verbunden.
Wie aus den Figuren 7 und 8 deutlich ist, überlappen sich der n-Typ-Bereich 147b des Transistors Q&sub4; und der p&spplus;-Typ-Bereich 153c des Transistors Q&sub3; über die gateisolierende Schicht 151 und der p&spplus;-Typ-Bereich 147c des Transistors Q&sub4; und der n-Typ-Bereich 153b des Transistors Q&sub3; überlappen einander über die gateisolierende Schicht 151.
Daher dient der p&spplus;-Typ-Bereich 153c des Transistors Q&sub3; als Gateelektrode des Transistors Q&sub4; und der p&spplus;-Typ-Bereich 147c des Transistors Q&sub4; als Gateelektrode des Transistors Q&sub3;.
Der p-Typ-Bereich 146b des Transistors Q&sub2; und der n&spplus;-Typ-Bereich 152c des Transistors Q&sub1; überlappen einander über die gateisolierende Schicht 151 und der n&spplus;-Typ-Bereich 146c des Transistors Q&sub2; und der p-Typ-Bereich 152b des Transistors Q&sub1; überlappen einander über die gateisolierende Schicht 151.
Daher dient der n&spplus;-Typ-Bereich 152c des Transistors Q&sub1; als Gateelektrode des Transistors Q&sub2; und der n&spplus;-Typ-Bereich 146c des Transistors Q&sub2; als Gateelektrode des Transistors Q&sub1;.
Die Bitleitungen BL und BL sind mit den n&spplus;-Typ-Bereichen 152e bzw. 146e verbunden. Eine Stromversorgungsleitung zur Lieferung einer Spannung VDD ist mit den p&spplus;-Typ- Bereichen 147a und 153a verbunden und eine Stromversorgungsleitung zur Lieferung einer Spannung VSS ist mit den n&spplus;-Typ-Bereichen 146a und 152a verbunden.
Die Figuren 9 und 10 zeigen schematisch eine Speicherzelle eines geschichteten statischen CMOS-RAM und insbesondere einer Anordnung eines Lasttransistors gemäß dem ersten Ausführungsbeispiel.
In den Figuren 9 und 10 bezeichnet das Bezugszeichen 201 ein Halbleitersubstrat, das Bezugszeichen 202 eine Stromversorgungsleitung zur Lieferung einer Versorgungsspannung VDD, Bezugszeichen 203 einen n-Typ-Kanalbereich des
Lasttransistors Q&sub4; und Bezugszeichen 204 einen p&spplus;-Typ-Senkenbereich des Lasttransistors Q&sub4;. In diesem Fall dient der Senkenbereich 204 auch als Gateelektrode des Lasttransistors Q&sub3;. Bezugszeichen 206 bezeichnet einen n-Typ-Kanalbereich des Lasttransistors Q&sub3;, Bezugszeichen 207 einen p&spplus;-Typ-Senkenbereich des Lasttransistors Q&sub3;. In diesem Fall dient der Senkenbereich 207 auch als Gateelektrode des Lasttransistors Q&sub4;.
Wie in den Figuren 9 und 10 dargestellt ist, bedeckt der Senkenbereich 207, der als Gateelektrode des Lasttransistors Q&sub4; dient, den gesamten Kanalbereich 203 des Lasttransistors Q&sub4;. Der Kanalbereich 206 des Lasttransistors Q&sub3; ist vollständig auf dem Senkenbereich 204 ausgebildet, der als die Gateelektrode des Lasttransistors Q&sub3; dient.
Wänrend das erste bis dritte Ausführungsbeispiel der vorliegenden Erfindung oben im Detail beschrieben wurden, ist die vorliegende Erfindung nicht auf diese Ausführungsbeispiele beschränkt: Verschiedene Modifikationen können innerhalb des Bereiches der vorliegenden Erfindung, die durch die beiliegenden Ansprüche definiert ist, gemacht werden.
Beispielsweise bestehen beim ersten Ausführungsbeispiel die Ansteuertransistoren Q&sub1; und Q&sub2; und die Zugriffstransistoren Q&sub5; und Q&sub6; aus einer LDD-Struktur. Jedoch müssen die Ansteuertransistoren Q&sub1; und Q&sub2; und die Zugriffstransistoren Q&sub5; und Q&sub6; nicht notwendigerweise die LDD-Struktur haben.

Claims

1 Halbleiterspeicher aufweisend eine Speicherzelle mit einer Flipflop-Schaltung bestehend aus einem Paar von Ansteuertransistoren (Q&sub1;, Q&sub2;) eines ersten Kanalleitfähigkeitstyps und einem Paar von Lasttransistoren (Q&sub3;, Q&sub4;) eines zweiten Kanalleitfähigkeitstyps, und ein Paar Zugriffstransistoren (Q&sub5;, Q&sub6;),

wobei das Paar von Lasttransistoren (Q&sub3;, Q&sub4;) des zweiten Kanalleitfähigkeitstyps durch dünne Halbleiterschichten derart gebildet sind, daß Kanalbereiche (19, 22) und Senkenbereiche (20, 23) des Paares von Lasttransistoren (Q&sub3;, Q&sub4;) des zweiten Kanalleitfähigkeitstyps vollständig über eine gateisolierende Schicht (21) überlappen, so daß der Senkenbereich jedes Lasttransistors (Q&sub3;, Q&sub4;) auch als eine Gateelektrode des jeweils anderen Lasttransistors dient.

2. Halbleiterspeicher gemäß Anspruch 1,

wobei die Quellbereiche des Paares von Lasttransistoren (Q&sub3;, Q&sub4;) des zweiten Kanalleitfähigkeitstyps sich in entgegengesetzte Richtungen erstrecken und mit Stromversorgungsleitungen (14, 18) verbunden sind, zwischen denen die Speicherzelle angeordnet ist.

3. Halbleiterspeicher gemäß Anspruch 1 oder 2,

wobei das Paar von Ansteuertransistoren (Q&sub1;, Q&sub2;) des ersten Kanalleitfähigkeitstyps durch dünne Halbleiterschichten derart ausgebildet ist, daß die Kanalbereiche (152b, 146b) und die Senkenbereiche (152c, 146c) des Paares von Ansteuertransitoren (Q&sub1;, Q&sub2;) des ersten Kanalleitfähigkeitstyps über eine gateisolierende Schicht (151) überlappen, so daß der Senkenbereich jedes Ansteuertransistors auch als Gateelektrode des jeweils anderen Ansteuertransistors dient.

4. Haibleiterspeicher gemäß Anspruch 1 oder 2,

wobei die Senkenbereiche (132c, 135c) der Lasttransistoren (Q&sub3;, Q&sub4;) und die Kanalbereiche der Ansteuertransistoren (Q&sub1;, Q&sub2;) sich über eine isolierende Schicht (131) überlappen.

5. Halbleiterspeicher gemäß einem der Ansprüche 1 bis 4,

wobei die Breiten der dünnen Halbleiterschichten des Paares von Lasttransistoren (Q&sub3;, Q&sub4;) des zweiten Kanalleitfähigkeitstyps an einem Abschnitt des Senkenbereiches (20, 23) größer sind als an einem Abschnitt des Kanalbereiches (19, 20).

6. Halbleiterspeicher gemäß einem der Ansprüche 1 bis 5,

wobei die Gateelektroden (20, 23) des Paares von Lasttransistoren (Q&sub3;, Q&sub4;) vom zweiten Kanalleitfähigkeitstyp durch dünne Halbleiterschichten des zweiten Leitfähigkeitstyps gebildet werden.