JPH0636423B2 - 三次元構造半導体装置 - Google Patents

三次元構造半導体装置

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JPH0636423B2 JP57106225A JP10622582A JPH0636423B2 JP H0636423 B2 JPH0636423 B2 JP H0636423B2 JP 57106225 A JP57106225 A JP 57106225A JP 10622582 A JP10622582 A JP 10622582A JP H0636423 B2 JPH0636423 B2 JP H0636423B2
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Description

【発明の詳細な説明】 本発明は三次元構造の半導体装置に係り，特に高集積密
度化を図った三次元構造半導体装置に関する。
従来，半導体装置は，素子を半導体基板の表面に形成す
るものがほとんどであり，特に集積密度の大きなLSIで
は，その傾向が強い。集積密度をさらに上げるために，
基板内部に素子を形成したり，絶縁性の基板上に半導体
薄膜を形成してその上に素子を形成した例もあるが，そ
れらはまだ大規模に生産されるまでには至っていない。
最近，集積度を上げるために素子を多層に形成する技
術，即ち三次元素子の形成技術，が検討されている。そ
の一例がGibbonsらが提案したいわゆる２階建ての共通
ゲートのＭＯＳトランジスタ（IEEE,EDL-1,117,1980）
である。即ち，基板側にｐチャネルＭＯＳトランジスタ
を作り，その上にＳＯＩ（Silicon On Insulator）技術
を用いてSi／絶縁膜の多層構造を作り，そのSi／SiO2界
面を用いてｎチャネルＭＯＳトランジスタを形成した。
つまり，一つのゲートを上下のＭＯＳトランジスタの共
通のゲートとして用いている訳である。
これに対し，本願発明は，第１図にその概念説明用の断
面図を示すように，半導体基板（例えばSi基板）50上に
絶縁膜（SiO2膜）61,62,63,…と半導体膜（Si膜）71,7
2,73,…とを交互に形成した多層構造の基板50内及び半
導体膜71,72,73,…内にそれぞれ熱拡散やイオン打込み
など周知の技術によって形成された複数個の，P+もしく
はN+の不純物ドープ領域101,102,103,104,…，115を作
ることによって，これらの不純物ドープ領域を組合せて
上下方向に複数のＭＯＳトランジスタを形成するもので
あるが，その場合，ある半導体膜内の１つの不純物ドー
プ領域が，その上層側の不純物ドープ領域との組合せで
できるＭＯＳトランジスタのソースもしくはドレインで
あるとともにその下層側の不純物ドープ領域との組合せ
でできるＭＯＳトランジスタのゲート極として動作する
構成とすることも，また，上記ある半導体膜内のある不
純物ドープ領域は，その上層側の不純物ドープ領域との
組合せで構成されるＭＯＳトランジスタのソースである
と同時にその下層側の不純物ドープ領域との組合せでで
きるＭＯＳトランジスタのソースとして動作する構成と
することも，いずれの可能である。例えば，第１図の不
純物ドープ領域108,109,110,111,112,114で考えると，
最上層のPoly Si膜内に形成される不純物ドープ領域114
をゲート極として，111をソース，112をドレインとして
１つのＭＯＳトランジスタを形成し，そして，111をゲ
ート，108をソース，109をドレインとして１つのＭＯＳ
トランジスタを，また112をゲート，109をソース，110
をドレインとして１つのＭＯＳトランジスタから，それ
ぞれ形成される。従って，不純物ドープ領域111，112は
ソース（ドレイン）として動作すると同時にゲートとし
ても動作していることになる。次に，不純物ドープ領域
105,108,109,110について見ると，ゲート極がそれぞれ1
05,111で，ソース108及びドレイン109を共通した２つの
ＭＯＳトランジスタを構成することも可能である。
すなわち、本発明の三次元構造半導体装置は、半導体基
体上に交互に積層されたそれぞれ少なくとも１層の絶縁
膜および半導体膜を備え、上記半導体基体の表面領域お
よび上記半導体膜内にそれぞれ少なくとも２個形成され
た不純物ドープ領域をゲート、ソースもしくはドレイン
として構成されたＭＯＳトランジスタを複数個含み、か
つ、上記半導体基体の表面領域に形成された上記不純物
ドープ領域の１個と上記半導体膜内に形成された上記不
純物ドープ領域の１個とは互いに接触していることを特
徴とする。
また、上記ＭＯＳトランジスタと上記別のＭＯＳトラン
ジスタとは、前者トランジスタのソース、ドレインが同
時に後者トランジスタのソース、ドレインとなって１個
の前者トランジスタに対して１個の後者トランジスタが
形成される構成を有することを特徴とする。
以下図面により本発明の実施例を説明する。
第２図は一実施例を示し、(a)は断面図、(b)は回路図で
あり、これは１つの不純物ドープ領域を、２つのＭＯＳ
トランジスタの一方のソースとすると同時に他方のゲー
トとして用いた２段のインバータ回路である。半導体基
体１の上に、まず、N+不純物ドープ領域３，４，６を形
成し、その後に絶縁膜２を形成する。続いて非晶質また
は多結晶Siを堆積し、レーザ光照射、または電子ビーム
照射、または線状ヒータによる局部加熱のいずれかの方
法で堆積層を単結晶またはほとんど単結晶にする。その
後、ゲート酸化膜７、ゲート電極８及び９を形成し、さ
らにその後、ゲート電極８及び９をマスクにしてN+不純
物を３′，５，６′の領域に導入する。
以上の工程により作製された半導体装置は、(b)図に示
すように、４個のＭＯＳトランジスタT1〜T4が接続され
た２段インバータ回路を形成していることになる。即
ち、第１のトランジスタT1はゲート電極９、及びソース
・ドレイン５，６′で構成され、第２のトランジスタT2
はゲート８、ソース・ドレイン３′，５で構成され、第
３トランジスタT3はゲート６′、ソース・ドレイン４，
６で構成され、そして第４のトランジスタT4はゲート
５、ソース・ドレイン３，４で構成されている。ここ
で、５は第１のトランジスタT1のソースであると同時に
第４のトランジスタT4のゲートとなっており、また、
６′は第１のトランジスタT1のドレインであると同時に
第３のトランジスタT3のゲートとなっている。更にこの
場合、絶縁膜により完全に分離された不純物ドープ層
と、一部分接続されている層とが混在している点が本発
明の一つの特徴ともなっている。即ちトランジスタT4に
おいてはゲート５とソース４とは絶縁膜において完全に
分離されている。しかしトランジスタT4とトランジスタ
T2とで考えると２つのトランジスタは３及び３′で接続
されている事になる。いい換えると３及び３′で上下の
トランジスタが接続される事になり、この点が三次元デ
バイスの構成に利する事になる。
このように第２図実施例によれば、比較的簡単に２階建
ての素子が形成され、従来技術における２個のＭＯＳト
ランジスタの面積内に４個のＭＯＳトランジスタが集積
されることになる。
第３図は本発明をSOIの多層構造に拡張した場合の実施
例を示す断面図と回路図で、これは、第２図の２段のイ
ンバータ回路を拡張して３段のインバータ回路となって
おり、この実施例によれば、従来技術における２個のＭ
ＯＳトランジスタが占める面積内に６個のＭＯＳトラン
ジスタが集積されることになる。尚、発明の実施例にお
いては不純物ドープ層としてN+層の場合を示したが、不
純物ドープ層がP+であっても、同様の回路が形成される
事は当然である。
以上説明したように、本発明によれば、半導体装置の同
一面積内に、従来技術による場合より多い個数のＭＯＳ
トランジスタを形成することが可能となり、高集積密度
化を実現することができる。
【図面の簡単な説明】
第１図は本発明の概念説明用の断面図、第２図、第３図
はそれぞれ本発明実施例を示す断面図、回路図である。 符号の説明 1,10,50……半導体基板 ３，３′，３″，４，５，６，６′，６″，１０……N+
不純物ドープ領域 101〜113……N+又はP+不純物ドープ領域 2,7,61〜64……絶縁膜 8,9,114,115……ゲート電極 71〜73……半導体膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 蕨迫 光紀 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 向 喜一郎 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 春田 亮 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 西岡 泰城 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木村 紳一郎 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 徳山 ▲巍▼ 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭57−155764（ＪＰ，Ａ) 特開 昭56−162875（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】半導体基体上に交互に積層されたそれぞれ
    少なくとも１層の絶縁膜および半導体膜を備え、上記半
    導体基体の表面領域および上記半導体膜内にそれぞれ少
    なくとも２個形成された不純物ドープ領域をゲート、ソ
    ースもしくはドレインとして構成されたＭＯＳトランジ
    スタを複数個含み、かつ、上記半導体基体の表面領域に
    形成された上記不純物ドープ領域の１個と上記半導体膜
    内に形成された上記不純物ドープ領域の１個とは互いに
    接触していることを特徴とする三次元構造半導体装置。
  2. 【請求項２】特許請求の範囲第１項記載の装置におい
    て、上記ＭＯＳトランジスタと上記別のＭＯＳトランジ
    スタとは、前者トランジスタのソース、ドレインが同時
    に後者トランジスタのソース、ドレインとなって１個の
    前者トランジスタに対して１個の後者トランジスタが形
    成される構成を有することを特徴とする三次元構造半導
    体装置。
JP57106225A 1982-06-22 1982-06-22 三次元構造半導体装置 Expired - Lifetime JPH0636423B2 (ja)

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