KR900004724B1 - 3차원 구조 반도체 장치(三次元構造半導體裝置) - Google Patents

3차원 구조 반도체 장치(三次元構造半導體裝置) Download PDF

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Abstract

내용 없음.

Description

3차원 구조 반도체 장치(三次元構造半導體裝置)
제1도는 본 발명의 구성을 설명하기 위한 모식도.
제2a도, 제2b도, 제3a도 제3b도 및 제4a도, 제4b도는 각각 본 발명의 상위한 실시예를 도시한 단면도 및 회로도이다.
본 발명의 3차원 구조가 있는 반도체 장치에 관하여 특히,고집적 밀도화(高集積密度化)에 호적한 3차원구조 반도체 장치에 관한 것이다.
주지하는 바와 같이 종래의 반도체 장치는, 트랜지스터(transistor)등의 소자(素子)를 반도체 기판(基板)의 표면 영역(表面領域)에 형성하는 것이 대부분이며, 집적밀도가 큰 LSI도 마찬가지로, 반도체 기판의 표면 영역에 형성되었다.
그러나, 근년 1매(枚)의 반도체 기판의 표면 영역내에 형성되는 트랜지스터 등 소자의 수가 현저하게 증가하였기 때문에 이들 각 소자의 수를 더욱 비약적(飛躍的)으로 증가시켜, 반도체 집적회로의 집적 밀도를 더욱 비약적으로 향상시키는 것이 점차로 곤란하게 되었다.
이와 같은 문제를 해결하기 위해서 반도체 기판 위에, 절연막(絶緣膜)과 단결정(單結晶) 반도체 막을 번갈어서 적층(積層)하고, 각 반도체 막에 각각 다수의 소자를 형성하였다. 소위 3차원 구조 반도체 장치가 제안되고 있다.
예를 들면, 기판 측에 P 찬넬(channel) MOS 트랜지스터를 만들고, 그 위에 주지의 SOI(silicon on insulator) 기술을 이용해서 Si막과 절연막을 적층하여 형성하고 그 Si막과 SiO2막의 경계면(境界面)을 이용해서 n 찬넬 MOS 트랜지스터를 형성한 구조의 3차원 구조 반도체 장치가 제안되었다. 즉, 이 반도체 장치는 1개의 게이트(gate)를 상하(上下)의 MOS 트랜지스터의 공통의 게이트로서 사용하는 것에 의하여 1개의 공통 게이트에 의해서 P 찬넬 n 찬넬 MOS 트랜지스터를 동시에 동작시키는 것이 가능하게 되었다. (Gibbons etal, IEEE, EDL-1,117,1980) 그러나, 3차원 구조의 반도체 장치는, 제안되고 나서 아직 얼마되지 않았기 때문에, 집적 밀도가 더욱 높으며, 또한 새로운 기능을 가진 반도체 장치를 형성하기 위해서는 더욱 새로운 구조를 발견하지 않으면 안된다.
본 발명의 목적은, 상기 종래의 문제를 해결하고, 집적 밀도가 매우 높으며, 또한 신규의 기능이 있는 3차원 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위해서 본 발명은 반도체 기판 위에 적어도 1개의 절연막과 단결정 반도체 막을 번갈어서 적층하고, 상기 각 반도체 막 내에 형성된 적어도 1개의 P+또는 n+영역을 소오스 드레인(source drain) 혹은 게이트(gate)로 하여 사용하므로서, 대수개의 MOS 트랜지스터를 반도체 기판의 면방향(面方向)뿐만 아니라, 상하방향(上下方向)에도 형성하는 것이다.
제1도는 본 발명의 개념을 설명하기 위한 모식도이다. 제1도에 있어서 기호 50을 단결정 반도체 기판, 기호 61, 62, 63, 64는 절연막, 기호 71, 72, 73은 단결정 반도체 막, 기호 101, 102, 103, 104, 105, 106, 107, 108, 109, 110, 11, 112, 113, 114, 115는 이온(ion) 주입이나, 열확산(熱擴散)등 주지의 기술에 의해서 만들어진 P+또는 n+도우프(dope)된 영역을 각가 표시한다. 단지 최상부에 있는 영역 11,4 115는 단결정 반도체에 불순물(不純物)을 도우프 하는 것이 아니고, 금속 등 도전체(導電體)를 사용하여도 되고, 또한 다량으로 불순물을 도우프하는 다결정(多結晶) 실리콘(silicon)에 의해서 형성하여도 된다.
이와같이 하므로서, 다수개의 MOS 트랜지스터가 면방향과 상하 방향에 형성된다.
즉, 도우프 영역 111을 게이트로 사용하면, 그 아래의 반도체층 72내에 형성되여 있는 도우프된 영역 108, 109는 각각 드레인 및 소오스 영역이 되며, 1개의 MOS 트랜지스터가 구성된다.
마찬가지로, 도우프 영역 112을 게이트로 사용하면 도우프된 영역 109, 110은 각각 드레인 및 소오스 영역이 되며, 역시 MOS 트랜지스터가 구성된다. 그러나, 상기도우프된 영역 108, 109, 110은 소오스 혹은 드레인 영역으로 뿐만 아니라, 게이트로서 사용할 수도 있다. 이때에는 이들의 도우프된 영역의 아래의 반도체층 104, 105, 106, 107이 각각 드레인 혹은 소오스 영역이 된다.
또한, 최상부에 설치되여 있는 도우프된 영역(도전성막 이라도 된다) 114, 115을 게이트로 하여 사용하면, 우선 게이트로서 사용하였든 도우프된 영역 111, 112, 113은 드레인 혹은 소오스 영역이 된다.
즉, 다수개의 도우프된 영역 중에서, 최상부에 형성되여진 11,4 115는 게이트로서만 사용되고, 최하부에 형성되여진 101, 102, 103은 소오스 혹은 드레인 영역으로만 사용되나, 중간부에 형성되여진 104, 105, ...., 113은 게이트 소오스 혹은 드레인 영역의 어느쪽으로도 사용할 수가 있다.
또한, 중간부에 형성되여진 각 도우프된 영역 104, 105, ...., 113은 아래쪽의 도우프된 영역에 대한 게이트 뿐만 아니라, 윗쪽의 도우프된 영역에 대해서도, 게이트로서 작용할 수가 있다.
예를 들면, 도우프된 영역 105는 아래쪽에 있는 도우프된 영역 101, 102를 각각 드레인 및 소오스 영역으로 하는 MOS 트랜지스터의 게이트로서도 사용할 수 있으나, 도우프된 영역 108, 109를 드레인 및 소오스 영역으로 하는 MOS 트랜지스터의 게이트로서도 사용할 수 있으므로, 양 틀내지스터의 공통 게이트로서 사용하는 것이 가능하게 된다.
따라서, 예를 들면 영역 108, 109를 P+영역, 영역 101, 102를 n+영역으로 하면, 공통 게이트 105에 의해서 P 찬넬 MOS 트랜지스터와 n 찬넬 트랜지스터를 동시에 동작시키는 것이 가능하다. 또한, 예를 들면 도우프된 영역 109, 110은 상하에 있는 2개의 도우프된 영역 112, 106에 공통된 드레인 및 소오스로도 되고, 게이트 112, 106의 어느 한쪽에 의해서 동작하는 2개의 MOS 트랜지스터가 구성된다.
즉, 본 발명에 의하면, 반도체 기판 위에 절연막과 단결정 반도체 막이 번갈아서, 각각 적어도 1층 이상 적층하여 형성되여, 상기 반도체 기판 내 및 반도체 막 안에 P1혹은 N+의 도우프 영역을 각각 적어도 1회 이상 형성하고 최상부에 설치된 게이트 극(極)과 그 아래층의 반도체 막 안의 불순물 도우프 영역으로 1개 혹은 다수개이 MOS 트랜지스터를 구성함과 동시에, 상기 도우프 영역과 더욱이 그 아래층의 반도체 막 안의 도우프 영역으로, 별도의 MOS 트랜지스터가 구성된다. 상층쪽과 하층쪽으로 각각 형성되는 2개이 MOS 트랜지스터에 있어서는, 한쪽의 트랜지스터의 소오스(드레인)가 다른쪽의 트랜지스터의 게이트 극이 될 수도 있고, 또한 한쪽의 트랜지스터의 소오스(드레인)가 동시에 다른쪽의 트랜지스터의 소오스(드레인)로 되는 것도 가능하다.
[실시예 1]
제2도는 A는 본 발명의 실시예의 단면 구조를 도시하며, 제2b도는 그 회로도이다 제2a도 및 제2b도에 있어서 같은 기호(숫자)는 동일한 부호를 표시하고 있다.
본 실시예는 1개의 불순물 도우프 영역을 2개의 MOS 트랜지스터의 한쪽의 소오스로 함과 동시에 다른쪽 MOS 트랜지스터의 게이트로 사용해서, 2단(段) 인버어터(inverter) 회로를 형성한 예이다. 반도체 기판 1위에 우선, N+불순물 도우프 영역 3, 4, 6을 형성하고, 그 후에 절연막 2를 형성한다. 이어서 비정질(非晶質) 또는 다결정(多結晶) Si를 전면에 퇴적(堆積)하여, 레이저(laser) 광 조사(光照射) 또는 전자 비임(電子 beam) 조사 또는 선상 히터(線狀 heater)에 의한 국부가열(局部加熱)등 주지의 방법으로, 위에 다결정 혹은 비정질 Si의 퇴적층을 단결정 혹은 거의 단결정으로 한다. 그후, 게이트 산화막 7, 게이트 전극 8, 9를 형성하고, 더욱이 그 후에, 게이트 전극 8,9를 마스크(mask)로 해서 N+불순물을 선택적으로 도우프해서 N+영역 3', 5, 6'를 형성한다.
이상의 공정에 의해 만들어진 반도체 장치는 제2b도로 도시하는 것과 같이 4개의 MOS 트랜지스터 T1~T4가 접속된 2단 인버어터 회로가 형성되어 있다.
즉, 제1의 트랜지스터 T1은 게이트 전극 9 및 소오스·드레인 5,6'로 구성되고, 제2의 트랜지스터 T2는 게이트 8, 소오스·드레인 3',5로 구성되며, 제3의 트랜지스터 T3은 게이트 6' 소오스·드레인 4,6으로 구성되고, 그리고, 제4의 트랜지스터 T4는 게이트 5, 소오스 드레인 3,4로 구성되여 있다. 여기서 n+영역 5는 제1의 트랜지스터 T1의 소오스이면서 동시에 제4의 트랜지스터 T4의 게이트로 되어 있으며, 또한, n+영역 6'는 제1의 트랜지스터 T1의 드레인이면서 동시에 제3의 트랜지스터 T3의 게이트로 되어있다.
그리고, 이때에 절연막 2에 의해서 완전히 분리된 불순물 도우프층과, 일부분 접속되여 있는 층이 혼재(混在)하고 있는 점이 본 실시에의 하나의 특징으로 되어있다. 즉, 트랜지스터 T4에 있어서는 게이트 5와 소오스 4가 절연막에 있어서 완전히 분리되어 있다.
그러나, 트랜지스터 T4와 트랜지스터 T2인때는 2개의 트랜지스터 T2,T4는 n+영역 3, 3'에서 접속되어 있다. 바꾸어 말하면, n+영역 3,3'에서 상하의 트랜지스터 T2,T4가 접속하는 것이되며 이로 인해서 3차 원 디바이스(device)의 구성에 유의하게 되는 것이다.
이와 같이 본 실시에에 의하면, 비교적 간단히 다수개의 MOS 트랜지스터로 상하 방향으로 형성하는 것이 가능하며, 종래 기술에 의해서 형성되는 2개의 MOS 트랜지스터가 점유하는 면적안의 4개의 MOS 트랜지스터를 형성하는 것이 가능하게 되었다.
[실시예 2]
제3a도는 본 발명의 다른 실시예의 단면도를 도시하며, 도면 3b는 2회 그 회로 도면이다.
본 실시예는 1개의 불순물 도우프 영역을 2개의 MOS 트랜지스터의 공통의 소오스(드레인)으로서 사용하며, OR회로를 구성한 것이다. 제조 공정은 실시예 1인때와 거의 같으며, 반도체 기판 10, 불순물 도우프 영역 12, 13, 14, 15, 절연막 11, 16 및 게이트 전극 17, 18에 의해서 3개의 MOS 트랜지스터 T5~T7이 구성되어 있다. 제1의 트랜지스터 T5는 게이트 18, 소오스·드레인 14, 15로서 구성되고, 제2의 트랜지스터 T6은 게이트 17, 소오스·드레인 12, 14로서 구성되며, 그리고, 제3의 트랜지스터 T7은 게이트 13, 소오스·드레인 14, 15로서 구성되어 있다. 여기서 도우프된 영역 14, 15는, 제1의 트랜지스터 T5의 소오스·드레인이면서 동시에 제3의 트랜지스터 T7의 소오스·드레인 이기도 하다.
지금, 도우프된 영역 13 및 제1의 MOS 트랜지스터 T5의 게이트 18을 입력 단자로서 사용하면, 그 어떤것에 입력 전압이 들어가면 출력단자(도우프된 영역) 14에 출력이 발생하기 때문에, 본 실시예는 NOR 회로를 구성하는 반도체 장치로 된다. 이와 같이 본 실시예에 의하면, 종래 기술로 형성된 2개의 트랜지스터가 점유하는 면적 안에 3개의 트랜지스터로 된 논리회로가 형성된다.
[실시예 3]
제3a도 및 제3b도는 각각 본 발명의 다른 실시예를 도시한 단면도이다.
본 실시예는 실시예 1,2보다도 더욱 다층(多層) 의 구조로 확장한 것이다.
본 실시예는 실시예 1에 도시한 2단의 인버어터 회로를 확장해서 3단의 인버어터 회로를 형성한 것이다. 본 실시예에 의하면 종래 기술에 의해서 형성된 2개의 MOS 트랜지스터가 점유하는 면적 안에 6개의 MOS 트랜지스터를 형성하는 것이 가능하다.
상기 실시예에 있어서는 불순물 도우프 층으로서, 모두가 N+층을 사용하였을 때를 도시하였으나, 불순물 도우프 층이 P+층이라도 전부가 동일한 회로로 형성되는 것은 당연하다.
이상 설명한바와 같이 본 발명에 의하면, 반도체 장치의 동일 면적내에, 종래 기술에의한 때보다 많은 개수의 MOS 트랜지스터를 형성하는 것이 가능하게 되어, 고집적 밀도화를 실현할 수가 있다.

Claims (7)

  1. 반도체 기판상에 서로 교대로 적층하여 형성된, 각각 적어도 1층의 절연만과 단결정 반도체 막과, 상기 단결정 반도체 막내에 형성된 적어도 1개의 저저항의 불순물 도우프 영역을 갖추고, 상기 불순물 도우프 영역을 게이트, 소오스 또는 드레인으로 하는 다수개의 MOS 트랜지스터가 형성되어 있는 3차원 구조 반도체 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 반도체 기판의 표면 영역에도, 또 적어도 1개 이상의 불순물 도우프 영역이 형성되어 있는 것을 특징으로 하는 3차원 구조 반도체 장치.
  3. 특허청구의 범위 제1항 또는 제2항에 있어서, 상기 반도체 막내에 형성되어 있는 상기 불순물 도우프 영역은 상기 MOS 트랜지스터의 게이트이며, 상기 반도체 막의 아래쪽에 상기 절연막을 거쳐서 인접하는 다른 상기 반도체 막 도는 상기 반도체 기판내에 형성되어 있는 상기 불순물 도우프 영역은 상기 MOS 트랜지스터의 소오스 또는 드레인인 것을 특징으로 하는 3차원 구조 반도체 장치.
  4. 특허청구의 범위 제1항 또는 제2항에 있어서, 상기 반도체 막내에 형성되어 있는 상기 불순물 도우프 영역은 상기 MOS 트랜지스터의 게이트이며, 상기 반도체 막의 윗쪽에 상기 절연막을 거쳐서 인접하는 다른 반도체 막내에 형성된 상기 불순물 도우프 영역은 상기 MOS 트랜지스터의 소오스 또는 드레인인 것을 특징으로 하는 3차원 반도체 장치.
  5. 특허청구의 범위 제2항에 있어서, 상기 반도체 막내에 형성되어 있는 상기 불순물 도우프 영역과 상기 반도체 기판의 표면 영역내에 형성된 상기 불순물 도우프 영역은 부분적으로 접속되어 있는 것을 특징으로 하는 3차원 구조 반도체 장치.
  6. 특허청구의 범위 제2항에 있어서, 상기반도체 막내에 형성되어 있는 상기 불순물 도우프 영역과 상기 반도체 기판내에 형성되어 있는 상기 불순물 도우프 영역은 분리되어 있는 것을 특징으로 하는 3차원 구조 반도체 장치.
  7. 특허청구의 범위 제1항 또는 제2항에 있어서, 최상부에 형성되어 있는 상기 게이트는 불순물이 도우프된 다결정 실리콘 또는 금속으로 되는 것을 특징으로 하는 3차원 구조 반도체 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6089975A (ja) * 1983-10-24 1985-05-20 Toshiba Corp 半導体装置
CA1237828A (en) * 1984-08-01 1988-06-07 Simon M. Sze Semiconductor-on-insulator (soi) device having electrical short to avoid charge accumulation
DE3671124D1 (de) * 1985-02-13 1990-06-13 Toshiba Kawasaki Kk Halbleiterspeicherzelle.
JPS61187362A (ja) * 1985-02-15 1986-08-21 Nec Corp 半導体集積回路装置
US4748485A (en) * 1985-03-21 1988-05-31 Hughes Aircraft Company Opposed dual-gate hybrid structure for three-dimensional integrated circuits
US5350933A (en) * 1990-02-21 1994-09-27 Sony Corporation Semiconductor CMOS static RAM with overlapping thin film transistors
US5930608A (en) * 1992-02-21 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity
US6291858B1 (en) * 2000-01-03 2001-09-18 International Business Machines Corporation Multistack 3-dimensional high density semiconductor device and method for fabrication
US7391109B2 (en) * 2006-05-22 2008-06-24 Hewlett-Packard Development Company, L.P. Integrated circuit interconnect

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1589705A1 (de) * 1967-11-15 1970-04-30 Itt Ind Gmbh Deutsche Mehrere elektrische Funktionsstufen enthaltende integrierte Schaltung
US3946418A (en) * 1972-11-01 1976-03-23 General Electric Company Resistive gate field effect transistor
DE2503864C3 (de) * 1975-01-30 1981-09-24 Siemens AG, 1000 Berlin und 8000 München Halbleiterbauelement
US4240097A (en) * 1977-05-31 1980-12-16 Texas Instruments Incorporated Field-effect transistor structure in multilevel polycrystalline silicon
US4139786A (en) * 1977-05-31 1979-02-13 Texas Instruments Incorporated Static MOS memory cell using inverted N-channel field-effect transistor
JPS5810863B2 (ja) * 1978-04-24 1983-02-28 株式会社日立製作所 半導体装置
US4272880A (en) * 1979-04-20 1981-06-16 Intel Corporation MOS/SOS Process
JPS5683075A (en) * 1979-12-10 1981-07-07 Nippon Telegr & Teleph Corp <Ntt> Insulating gate type field-effect transistor circuit device
JPS6037620B2 (ja) * 1979-12-11 1985-08-27 株式会社東芝 半導体記憶装置
JPS56125868A (en) * 1980-03-07 1981-10-02 Chiyou Lsi Gijutsu Kenkyu Kumiai Thin-film semiconductor device
JPS56150864A (en) * 1980-04-24 1981-11-21 Toshiba Corp Semiconductor device
JPS56162875A (en) * 1980-05-19 1981-12-15 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
DE3028111A1 (de) * 1980-07-24 1982-02-18 Siemens AG, 1000 Berlin und 8000 München Halbleiterbauelement und seine verwendung fuer statische 6-transistorzelle
JPS57211267A (en) * 1981-06-22 1982-12-25 Toshiba Corp Semiconductor device and manufacture thereof

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Publication number Publication date
KR840005278A (ko) 1984-11-05
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